JP2000323685A - 半導体デバイスおよびメモリセルの製造方法 - Google Patents

半導体デバイスおよびメモリセルの製造方法

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JP2000323685A
JP2000323685A JP2000087033A JP2000087033A JP2000323685A JP 2000323685 A JP2000323685 A JP 2000323685A JP 2000087033 A JP2000087033 A JP 2000087033A JP 2000087033 A JP2000087033 A JP 2000087033A JP 2000323685 A JP2000323685 A JP 2000323685A
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conductive
forming
capacitor
dielectric
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Jenny Lian
リアン ジェニー
Kunkel Gerhard
クンケル ゲルハルト
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Infineon Technologies North America Corp
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Abstract

(57)【要約】 （修正有） 【課題】 MOS電界効果トランジスタ（ＭＯＳＦＥＴ）
上にスタックトキャパシタを設けるメモリセルにおい
て、ＦＥＴのソース／ドレイン領域とキャパシタ下部電
極を拡散バリアのない低抵抗で接続する製造方法を提供
する。 【解決手段】シリコンチップ上の酸化シリコン層１４を
貫通してＦＥＴのソース／ドレイン領域に対応接続した
ポリシリコンプラグ１２を形成し誘電層１６をストッパ
ーに白金層をエッチングして導電体２０を形成する。次
いで高誘電層２２、キャパシタ上部電極２４、ＴＥＯＳ
などの誘電層２５を積層した後、白金導電体２０を残し
てポリシリコンプラグ１２までエッチして開口部３２を
穿ち、ライナー２８を成膜して上部電極２４と絶縁した
形で導電コンタクト３０を成形して上部をＴＥＯＳなど
て充填３２する。

Description

【発明の詳細な説明】
【０００１】発明の属する技術分野 本発明は、半導体デバイスの製造、殊に多層スタックを
利用して半導体チップの最上面にキャパシタが形成され
るデバイスに関し、ここでこのキャパシタは半導体チッ
プ内で、この半導体チップの最上面にまで広がる領域に
直列に接続される。
【０００２】発明の背景 現在では様々な半導体集積回路が、キャパシタを回路素
子として含んでいる。このような集積回路の代表的なも
のがダイナミックランダムアクセスメモリ（ＤＲＡＭ）
であり、これはメモリセルとして記憶素子としてのキャ
パシタを利用し、ここでこのキャパシタは、ＭＯＳ電界
効果トランジスタ（ＭＯＳＦＥＴ）によって得られるス
イッチに直列に接続されている。このようなメモリセル
は、半導体チップにおいて高密度のアレイを形成する。
ＤＲＡＭの代表的な形態では、メモリセルの記憶キャパ
シタは、多層スタックとしてシリコンチップの最上面に
形成されており、スイッチはチップ内の、最上面に隣接
するＭＯＳＦＥＴである。このキャパシタスタックの下
部プレートは、キャパシタの記憶ノードとして使用され
ており、トランジスタのソース／ドレイン領域は、スイ
ッチの記憶ノードとして使用されており、これら２つの
記憶ノードは相互に、有利には可能な限りに低抵抗に接
続される。このためにこのキャパシタは一般的に、その
記憶ノードがトランジスタのソース／ドレイン領域に重
なり、典型的には高濃度にドーピングされたポリシリコ
ンである導電性プラグが、キャパシタの下部プレート
（電極）と、トランジスタのソース／ドレイン領域とを
相互接続するために使用される。
【０００３】このような構造においては、キャパシタス
タックを形成するための層のデポジションは、一般的に
酸素を含む雰囲気中において高温で行わなければならな
い。ここでこのキャパシタスタックは一般的に、例えば
白金である導電率の高い金属の層と、例えばバリウムス
トロンチウムチタナイトである誘電率の高い材料の中間
層との組を含む。残念なことにこのような状況の下で
は、キャパシタの下部プレート、すなわち典型的には、
白金または類似の別の金属、例えばイリジウム、パラジ
ウム、ルテニウム、または銀製の電極が、コンタクトに
使用された導電シリコンプラグと反応する傾向があり、
これがコンタクトの特性に好ましくない結果をもたら
す。この反応を避けるために通常、チタン窒化物または
タンタル窒化物製の拡散バリア層を、ドーピングされた
ポリシリコンプラグと電極との間に挿入する。しかしな
がらこの拡散バリアは、所望しない抵抗を、２つの記憶
ノード間の接続路に追加してしまう。この抵抗はＳＮ比
を低下させ、全体的な歩留まりを低下させ、これによっ
てコストが上昇してしまう。
【０００４】本発明の課題はこの問題を改善することで
ある。
【０００５】発明の要約 上記の問題は本発明により、トランジスタのソース／ド
レイン領域と、キャパシタの下部プレートとの間の接続
を形成するプロセスを変更して、キャパシタ電極と、有
利にはドーピングされたポリシリコン製である導電性プ
ラグとの間に拡散バリアが不要であるようにすることに
よって改善される。一つの変形実施形態では、キャパシ
タスタックの形成が実質的に、導電性ポリシリコンプラ
グの形成の前に終了しており、これにより以降は白金と
シリコンとの間の接合に影響する酸素を含む雰囲気中に
おいて高温に加熱をする必要がなくなる。この結果、キ
ャパシタ電極とポリシリコンプラグとの間に拡散バリア
が不要となる。さらに、別の変形実施形態ではキャパシ
タの下部電極は、わずかにポリシリコンプラグとずれて
いる。このようにずらすことによって、ポリシリコンプ
ラグと、キャパシタの白金製の下部電極との間のバリア
のない接続を実現できる。
【０００６】方法の面から見ると、本発明は半導体デバ
イスを製作するための方法に関する。この方法は、つぎ
のステップを含む。すなわち、間隔を置いて複数のドー
ピングされたシリコン領域がある最上面を有するシリコ
ン基板を準備する。ここでこのドーピングされたシリコ
ン領域にそれぞれ、別個のスタックトキャパシタが直列
に接続される。誘電性の第１層をこの最上面に形成す
る。この誘電層に、複数のドーピングされたシリコン領
域の各々に対して、導電性の第２層の一部から、前記の
別個の導電性プラグを形成し、ここでこのプラグはこの
層を垂直に貫通して前記領域のうちの１つに接続され
る。得られたスタックの最上面に誘電性の第３層を形成
する。得られたスタックの最上面に導電性の第４層を形
成する。この導電性の第４層にパターンを形成し、これ
により誘電性の第３層の上に、複数の導電性セグメント
を各導電性プラグに１つずつ、この導電性プラグにわず
かにずれて残す。ここで各導電性セグメントは、スタッ
クトキャパシタの下部電極として使用するのに適してい
る。導電性セグメントを含む、得られたスタックの上
に、スタックトキャパシタの誘電体として使用するのに
適した材料からなる誘電性の第５層を形成する。得られ
たスタックの上に導電性の第６層を形成する。平坦化さ
れる誘電性の第７層を、得られたスタックの上に形成す
る。第７層、第６層、第５層、および第３層に順次にパ
ターンを形成し、スタックに複数の別個の開口部を形成
し、ここで各開口部は、導電性の第４層のセグメントの
下にない導電性プラグの最上部を露出する。別個の開口
部にそれぞれ、導電性材料を供給し、これにより各導電
性プラグの露出した最上部を選択的に、導電性の第４層
の別個のセグメントに接続する。
【０００７】装置の面から見ると、本発明は、半導体チ
ップにトランジスタを含み、スタックトキャパシタをこ
の半導体チップの最上面に含むメモリセルであって、半
導体チップでは、スタックトキャパシタの下部電極はト
ランジスタのソース／ドレイン領域への低抵抗の接続を
形成する金属層である形式のメモリセルに関しており、
この接続は、拡散バリアがなく、かつトランジスタのソ
ース／ドレイン領域の上にある導電性プラグと、キャパ
シタの金属製の下部電極との間に形成され、キャパシタ
の下部電極は、導電性のポリシリコンプラグからわずか
にずれている。有利には、金属電極は白金であり、導電
性プラグはドーピングされたポリシリコンであり、キャ
パシタの誘電体は、誘電率の高い例えばバリウムストロ
ンチウムチタナイトからなる材料である。
【０００８】添付の図に関連した以下の詳細な説明から
本発明の理解が容易になる。
【０００９】図は拡大図でないことに注意されたい。
【００１０】詳細な説明 図を参照すると、図１は最終的には複数のシリコンチッ
プにダイシングされるシリコンウェハ（基板）１０の一
部を示しており、各シリコンウェハは複数のメモリセル
を含んでおり、これらのメモリセルは配列されてＤＲＡ
Ｍを形成する。ここに示された部分は、このようなチッ
プの一部であり、チップの最上面１１の上に一連のポリ
シリコンプラグ１２を含んでいる。各ポリシリコンプラ
グ１２は、導電率が高くなるようにドーピングされてい
る。各プラグ１２は、シリコンチップの最上面に広がる
酸化シリコン層１４の開口部を貫通し、下に向かって伸
びており、これによってチップ内のシリコントランジス
タのソース／ドレイン領域１３への低抵抗の接続が形成
されている。この領域１３は、メモリセルの記憶ノード
として使用されている。典型的にはまた、チップの最上
面に沿って、別のｎ形ドーピング領域（図示せず）があ
り、このドーピング領域はトランジスタのドレイン／ソ
ース領域として使用されている。典型的には同様に酸化
シリコンである絶縁層１６は、層１４の最上面に広がっ
ている。
【００１１】図示のような構造を形成するには様々な仕
方がある。典型的にはシリコンチップ１０内に最上面１
１に隣接してまず、任意の適当な手法で形成された、ソ
ース／ドレイン領域１３を含むＮ−ＭＯＳＦＥＴがあ
る。つぎに最上面１１は酸化シリコンの第１層１４で覆
われる。つぎに実質的に垂直な壁を有する開口部が、そ
れぞれのソース／ドレイン領域１３の上にこれを中心と
して、酸化シリコン層１４内に、典型的には異方性反応
性イオンエッチング（ＲＩＥ）によって形成される。つ
ぎにドーピングされたポリシリコンを、第２層として層
１４の表面の上にデポジットし、これによりその開口部
をプラグ１２で充填する。完全な充填を保証するために
過充填を行い、その後最上面を典型的には化学機械研磨
（ＣＭＰ）によって平坦化するのが一般的である。デポ
ジットされたポリシリコン層を平坦化した後、ポリシリ
コンプラグ１２は開口部だけにあり、図１に示したよう
に層１４と共通の面１７を共有する。
【００１２】つぎに表面１７に、典型的には窒化シリコ
ンである誘電性の第３層と、有利には白金である導体の
第４層とが順次にデポジットされる。この第４層は、こ
の後に形成されるスタックトキャパシタの下部プレート
として使用するのに適しており、これによって図２に示
したような積層構造を形成する。
【００１３】その後この白金層１８にはパターンが形成
され、これにより図３に示したようにこの層はキャパシ
タ毎に個々のセグメント２０に分割される。これらのセ
グメント２０は相互に間隔が置かれており、各セグメン
トはプラグとずれており、これによって別個のポリシリ
コンプラグ１２が部分的に重なる。各セグメント２０は
スタックトキャパシタの下部電極として使用される。白
金層１８をセグメント２０に分割するためのこの白金層
のエッチングは、誘電層１６で止まる。
【００１４】つぎに誘電率の高い材料、例えばバリウム
ストロンチウムチタナイトからなる第５層２２が、図３
に示したように、得られた積層構造の最上面にデポジッ
トされる。典型的には酸素の豊富な雰囲気中において高
温で行われるデポジットは、ここではポリシリコンプラ
グ１２にほとんど影響を与えない。それはこれが保護の
役割をする窒化シリコンに覆われており白金と接触しな
いからである。デポジットされる層２２の厚さは、キャ
パシタの誘電体としての機能に適したものでなければな
らない。
【００１５】つぎに誘電層２２の上に、キャパシタの上
部電極に使用するのに有利な金属、有利には白金の第６
層２４がデポジットされる。イリジウム、パラジウム、
ルテニウム、または銀などを使用することもできる。
【００１６】つぎにこのようにして得られた構造の最上
面に、比較的低い温度でデポジット可能なＴＥＯＳまた
はシリコンガラスなどの、誘電性の第７層２５がデポジ
ットされる。この後、この最上面２６が平坦化され図４
に示した構造が得られる。
【００１７】つぎに別個の開口部２７が誘電層２５内に
形成され、この誘電層２５は図５に示したように実質的
にプラグ１２にそろえて配置される。この時点では、各
開口部２７の終端部は、導電性の第６層２４の上面であ
る。
【００１８】つぎに追加のエッチングが行われ、これに
よって各開口部２７内の金属層２４の一部が図６に示し
たように除去される。
【００１９】これに引き続き典型的には酸化シリコンま
たは窒化シリコンである誘電性のライナー層２８が、開
口部２７の測壁に図７に示したようにデポジットされ
る。この層２８は後にキャパシタの電気的短絡を回避す
るために使用される。
【００２０】つぎに各開口部２７の底部から誘電層２２
と誘電層１６とが除去され、図８に示したように、ドー
ピングされたポリシリコンプラグ１２の一部が露出す
る。これは典型的には公知のように、局所化された反応
性イオンエッチングで行うとよい。
【００２１】つぎに図９に示したように導体コンタクト
３０を、除去の行われた各開口部２７にデポジットさ
れ、その後再度エッチングを行い、これにより開口部の
底部において、下部電極１８とドーピングされたポリシ
リコンプラグ１２との間の低抵抗の接続が行われるよう
にする。導体コンタクト３０は、隣のキャパシタの上部
電極層２４に接触すべきでなく、ライナー２８がこの機
能を果たす。このコンタクト３０のための材料は、ドー
ピングされたシリコンのように簡便にデポジットし再度
エッチングできるのであればどのような導体でもよい。
【００２２】つぎに開口部２７の残りが、例えばＴＥＯ
Ｓまたはシリコンガラスなどの有利な被覆材料３２によ
って、図９のように充填される。一般的には過充填し
て、その後表面を被覆層２５のレベルまで平坦化するの
が比較的容易である。
【００２３】下部電極１８とポリシリコンプラグ１２と
の間の接合部を、高温の酸素雰囲気に曝されるを回避し
たのが上記のプロセスの特徴である。これはこの接合部
を、プロセスの後の方で、バリウムストロンチウムチタ
ナイトなどの上記の雰囲気を必要とする高誘電率材料を
デポジットした後に形成することによって行われる。し
たがって、ポリシリコンプラグと、有利には白金である
選択された金属との間の所望しない拡散を制限するため
に従来使用されていた拡散バリア層は不要である。
【００２４】さらに各スタックトキャパシタの下部電極
１８が、ポリシリコンプラグ１２に対してわずかにずれ
ていることによって、プロセスの許容差は広がり、各底
部キャパシタ電極が１つのプラグだけと接触することを
容易に保証することができる。
【００２５】ここに記載したプロセスは本発明の一般的
原理を説明したものであり、本発明の精神および範囲を
逸脱することなくこのプロセスの種々の変形を考え得る
ものであると理解されたい。殊に実施例で説明した材料
を別の材料に置き換えることできる。例えば、別の誘電
材料バリウムチタナイト、リードジルコニウムチタナイ
ト、またはストロンチウムビスマスタンタレートをバリ
ウムストロンチウムチタナイトの代わりに、また白金の
代わりに別の金属、例えばインジウム、パラジウム、ル
テニウム、または銀を使用することができる。また導電
性プラグに対して、ドーピングされたポリシリコンでは
ない導体、例えばタングステン、アルミニウム、または
窒化チタンを使用することができる。
【図面の簡単な説明】
【図１】ポリシリコンプラグと、本発明により一部だけ
がポリシリコンプラグとそろっているスタックトキャパ
シタの下部電極との間の接続形成を説明する図である。
【図２】ポリシリコンプラグと、本発明により一部だけ
がポリシリコンプラグとそろっているスタックトキャパ
シタの下部電極との間の接続形成を説明する図である。
【図３】ポリシリコンプラグと、本発明により一部だけ
がポリシリコンプラグとそろっているスタックトキャパ
シタの下部電極との間の接続形成を説明する図である。
【図４】ポリシリコンプラグと、本発明により一部だけ
がポリシリコンプラグとそろっているスタックトキャパ
シタの下部電極との間の接続形成を説明する図である。
【図５】ポリシリコンプラグと、本発明により一部だけ
がポリシリコンプラグとそろっているスタックトキャパ
シタの下部電極との間の接続形成を説明する図である。
【図６】ポリシリコンプラグと、本発明により一部だけ
がポリシリコンプラグとそろっているスタックトキャパ
シタの下部電極との間の接続形成を説明する図である。
【図７】ポリシリコンプラグと、本発明により一部だけ
がポリシリコンプラグとそろっているスタックトキャパ
シタの下部電極との間の接続形成を説明する図である。
【図８】ポリシリコンプラグと、本発明により一部だけ
がポリシリコンプラグとそろっているスタックトキャパ
シタの下部電極との間の接続形成を説明する図である。
【図９】ポリシリコンプラグと、本発明により一部だけ
がポリシリコンプラグとそろっているスタックトキャパ
シタの下部電極との間の接続形成を説明する図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 ジェニー リアン アメリカ合衆国 ニューヨーク ウオール キル リブラ レーン ６ (72)発明者 ゲルハルト クンケル アメリカ合衆国 ニューヨーク フィッシ ュキル ホーソーン コート ２

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数のドーピングされたシリコン領域が
    間隔を置いて配置されている最上面を有するシリコン基
    板を準備し、ここで前記のドーピングされたシリコン領
    域にはそれぞれ、別個のスタックトキャパシタが直列に
    接続されており、 前記最上面に誘電性の第１層を形成し、 該誘電層内に、複数のドーピングされたシリコン領域の
    各々に対して、導電性の第２層の一部から、別個の導電
    性プラグを形成し、ここで前記導電性プラグは前記の層
    を垂直に貫通し、これによって前記領域の１つに接続さ
    れ、 得られたスタックの最上面に誘電性の第３層を形成し、 得られたスタックの最上面に導電性の第４層を形成し、 第４層の上にパターンを形成し、これにより誘電性の第
    ３層の上に、複数の導電性セグメントを各導電性プラグ
    に１つずつ、導電性プラグとわずかにずれて残し、ここ
    で該導電性セグメントはそれぞれスタックトキャパシタ
    の下部電極として使用するのに有利であり、 導電性セグメントを含む、得られたスタックの上に、ス
    タックトキャパシタの誘電体として使用するのに適した
    材料からなる誘電性の第５層を形成し、 得られたスタックの上に導電性の第６層を形成し、 得られたスタックの上に、平坦化される誘電性の第７層
    を形成し、 第７、第６、第５および第３層に順次にパターンを形成
    し、これによりスタック内に複数の別個の開口部を形成
    し、ここで各開口部はそれぞれ、導電性の第４層のセグ
    メントの下にはない導電性プラグの最上部を露出し、 別個の開口部にそれぞれ導電性材料を供給し、これによ
    り各導電性プラグの露出した最上面を選択的に、導電性
    の第４層の別個のセグメントに接続することを特徴とす
    る半導体デバイスおよびメモリセルの製造方法。
  2. 【請求項２】 前記の第７，６，５および３層の順次の
    パターン形成に、 まず第７層に第１パターンを形成し、 つぎに第６層にパターンを形成し、 つぎにパターン形成された開口部の側壁に誘電性ライナ
    ーを形成し、 つぎに第５および３層のパターンを形成することが含ま
    れる請求項１に記載の方法。
  3. 【請求項３】 第１誘電層内への導電性プラグの形成
    に、導電材料を、当該導電材料が第１誘電層の開口部を
    過充填するようにデポジットし、面を平坦化することが
    含まれる請求項１に記載の方法。
  4. 【請求項４】 導電性プラグの材料は、ドーピングされ
    たポリシリコンである請求項３に記載の方法。
  5. 【請求項５】 導電性プラグを、ドーピングされたポリ
    シリコン、タングステン、アルミニウム、および窒化チ
    タンを含む導体のグループから選択する請求項３に記載
    の方法。
  6. 【請求項６】 導電性の第４層の材料は白金である請求
    項３に記載の方法。
  7. 【請求項７】 導電性の第４層を、白金、イリジウム、
    パラジウム、ルテニウム、または銀を含む導体のグルー
    プから選択する請求項３に記載の方法。
  8. 【請求項８】 誘電性の第５層の材料はバリウムストロ
    ンチウムチタナイトである請求項３に記載の方法。
  9. 【請求項９】 誘電性の第５層は、バリウムストロンチ
    ウムチタナイト、リードジルコニウムチタナイト、スト
    ロンチウムビスマスタンタレート、またはバリウムチタ
    ナイトを含むグループから選択される請求項３に記載の
    方法。
  10. 【請求項１０】 別個の各開口部に供給され、これによ
    って各導電性プラグの最上部が導電性の第４層の別個の
    セグメントに接続される導電材料は、ドーピングされた
    シリコンである請求項６に記載の方法。
  11. 【請求項１１】 導電性の第４層は白金であり、誘電性
    の第５層はバリウムストロンチウムチタナイトである請
    求項２に記載の方法。
  12. 【請求項１２】 半導体チップにトランジスタを含み、
    スタックトキャパシタを前記半導体チップの最上面に含
    むメモリセルであって、 前記半導体チップではスタックトキャパシタの下部電極
    は、トランジスタのソース／ドレイン領域への低抵抗の
    接続を形成する金属層である形式のメモリセルにおい
    て、 前記接続は、拡散バリアがなく、かつトランジスタのソ
    ース／ドレイン領域の上にある導電性プラグと、キャパ
    シタの金属製の下部電極との間に形成され、 キャパシタの下部電極は、導電性ポリシリコンプラグか
    らわずかにずれていることを特徴とするメモリセル。
  13. 【請求項１３】 キャパシタの下部電極の材料は白金で
    あり、 キャパシタの誘電層の材料はバリウムストロンチウムチ
    タナイトであり、 導電性プラグの材料は、ドーピングされたポリシリコン
    である請求項１２に記載のメモリセル。
JP2000087033A 1999-03-26 2000-03-27 半導体デバイスおよびメモリセルの製造方法 Pending JP2000323685A (ja)

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Application Number Priority Date Filing Date Title
US09/277,669 US6083788A (en) 1999-03-26 1999-03-26 Stacked capacitor memory cell and method of manufacture
US09/277669 1999-03-26

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