JP2000323977A - 出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 プッシュプル回路における貫通電流の発生を
防止すること。 【解決手段】 コンパレータＣＭＰ１、ＣＭＰ２は、そ
れぞれプッシュプル回路を構成する最終段のトランジス
タＱ３、Ｑ４のベースエミッタ間電圧と基準電圧ＶＲ
１、ＶＲ２とを比較して、各トランジスタＱ３、Ｑ４が
オフした時にロウレベルとなる状態検出信号を出力す
る。ゲートＮＯＲ１、ＮＯＲ２は、それぞれ指令信号Ｖ
in／、ＶinとコンパレータＣＭＰ２、ＣＭＰ１からの状
態検出信号とを入力し、指令信号と状態検出信号とがと
もにロウレベルになった時だけトランジスタＱ３、Ｑ４
をオンさせる。その結果、トランジスタＱ３、Ｑ４は互
いに他方のトランジスタがオンしている間はオンするこ
とがなく、プッシュプル回路に貫通電流が流れることが
なくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プッシュプル回路
の構成をなす出力回路に関する。

【０００２】

【従来の技術】例えばＰＷＭ（パルス幅変調）制御され
る高速チョッパ回路やインバータ回路の駆動などにおい
ては、高速動作が可能で且つ出力電流能力が高い出力回
路が要求される。この場合、例えば特開平５−１４５３
９７号公報に開示されているように、出力段がプッシュ
プル回路として構成されている出力回路が用いられてい
る。

【０００３】図４は、上記公報に開示されている出力回
路の要部の電気的構成を示している。この図４におい
て、電源線Ｖccと電源線ＧＮＤとの間には、抵抗Ｒ１と
トランジスタＱ１、Ｑ２とが直列に接続されるととも
に、抵抗Ｒ２とトランジスタＱ３、Ｑ４とがプッシュプ
ル回路を構成するように直列に接続されている。トラン
ジスタＱ３とトランジスタＱ５とはダーリントン接続さ
れており、トランジスタＱ１およびＱ２のコレクタはそ
れぞれトランジスタＱ５およびＱ４のベースに接続され
ている。また、トランジスタＱ３のベースは抵抗Ｒ３を
介して電源線ＧＮＤに接続されている。

【０００４】この構成において、出力端子と電源線ＧＮ
Ｄとの間に抵抗などの負荷（図示せず）が接続されてお
り、トランジスタＱ１とＱ２のベースには、それぞれカ
レントミラー回路（図示せず）で生成される互いに相補
的な指令電圧であるＶinとＶin／が入力される。そし
て、Ｖinがハイレベル（ほぼ電源線Ｖccの電圧）、Ｖin
／がロウレベル（ほぼ電源線ＧＮＤの電圧）である時に
は、トランジスタＱ１、Ｑ４がオン、トランジスタＱ
２、Ｑ３、Ｑ５がオフとなって出力電圧Ｖout はロウレ
ベルとなる。また、Ｖinがロウレベル、Ｖin／がハイレ
ベルである時には、トランジスタＱ２、Ｑ３、Ｑ５がオ
ン、トランジスタＱ１、Ｑ４がオフとなり出力電圧Ｖou
t はハイレベルとなる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記出
力回路において、例えばプッシュプル回路を構成する上
側のトランジスタＱ３がオンからオフ、下側のトランジ
スタＱ４がオフからオンに切り替わる時、トランジスタ
Ｑ３のベースエミッタ間の蓄積電荷は抵抗Ｒ３を介して
引き抜かれるので、その引き抜きに要する時間だけトラ
ンジスタＱ３のオフが遅れる。その結果、トランジスタ
Ｑ３とＱ４がともにオン状態となる期間が発生し、その
期間トランジスタＱ３とＱ４とに貫通電流が流れ抵抗Ｒ
２に損失が発生する。特に、指令電圧ＶinとＶin／がＰ
ＷＭ信号などに対応してその周波数が高い場合には、抵
抗Ｒ２での損失が増大してしまうという問題があった。

【０００６】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、プッシュプル回路を構成するスイ
ッチング素子のオンオフ状態が切り替わる時に、これら
スイッチング素子に貫通電流が流れないように構成され
た出力回路を提供することにある。

【０００７】

【課題を解決するための手段】請求項１記載の出力回路
によれば、プッシュプル回路を構成する第１および第２
のスイッチング素子は、それぞれ他方のスイッチング素
子のオンオフ状態により第１および第２のオン指令信号
に基づくオンが制限される。すなわち、第２の状態検出
信号が第２のスイッチング素子についてオン状態にある
ことを示している期間、第１のオン指令信号はこの第２
の状態検出信号により遮断され、第１のスイッチング素
子は第１のオン指令信号に関わらずオフとされる。同様
に、第１の状態検出信号が第１のスイッチング素子につ
いてオン状態にあることを示している期間、第２のオン
指令信号はこの第１の状態検出信号により遮断され、第
２のスイッチング素子は第２のオン指令信号に関わらず
オフとされる。

【０００８】従って、第１および第２のスイッチング素
子のオフするタイミングがこれらスイッチング素子の制
御端子へのオフ信号に対して遅れる場合、あるいは第１
および第２の指令信号がともにオンを指令した場合など
においても、第１および第２のスイッチング素子が同時
にオン状態となることを防止でき、貫通電流の発生を確
実に抑制することができる。その結果、貫通電流に起因
して生じる損失をなくすことができる。これにより、本
出力回路は、第１および第２のスイッチング素子のオン
オフ状態が頻繁に切り替わる高周波スイッチングの用途
に対して特に好適となる。

【０００９】請求項２記載の出力回路によれば、バイポ
ーラトランジスタからなる第１および第２のスイッチン
グ素子はそれぞれダーリントン接続とされているので、
これらスイッチング素子を駆動するためのベース電流が
小さくなり、出力回路の動作電流が低減する。

【００１０】また、スイッチング素子がオン状態にある
時はそのベースエミッタ間電圧はほぼ一定の電圧（一例
として０．６Ｖ〜０．７Ｖ）となり、スイッチング素子
へのオン指令信号が絶たれた後ベース領域内の少数キャ
リアが消費されるとスイッチング素子はオン状態からオ
フ状態に移行し、それに伴ってベースエミッタ間電圧が
徐々に低下する。従って、状態検出回路がスイッチング
素子の最終段のベースエミッタ間電圧を基準電圧と比較
することにより、当該スイッチング素子のオンオフ状態
を確実に検出することができる。

【００１１】請求項３記載の出力回路によれば、オン状
態にあるスイッチング素子がオフする時、ベースエミッ
タ間の蓄積電荷がベースエミッタ間に接続された抵抗を
介して消滅するので、スイッチング素子のオフ時間が短
縮され、総じて出力回路のスイッチング速度が向上す
る。

【００１２】請求項４記載の出力回路によれば、状態検
出回路における基準電圧を、オン状態にあるスイッチン
グ素子がほぼ確実にオフする電圧、すなわちオンとなる
ベースエミッタ間電圧のほぼ１／２の電圧に設定したの
で、製造上のばらつきや周囲温度の変化がある場合であ
っても、状態検出回路はスイッチング素子のオンオフ状
態を確実に検出することができる。

【００１３】請求項５記載の出力回路によれば、状態検
出回路はＭＯＳトランジスタとしてのスイッチング素子
のゲートソース間電圧を基準電圧と比較することにより
当該スイッチング素子のオンオフ状態を直接検出するの
で、ゲート容量などによる遅延を含めオンオフ状態の確
実な検出が可能となる。

【００１４】請求項６記載の出力回路によれば、状態検
出回路における基準電圧を、ゲートソース間電圧がオン
する電圧すなわちしきい値電圧のほぼ１／２の電圧に設
定したので、スイッチング素子によって製造上のばらつ
きなどが存在する場合であっても、状態検出回路はスイ
ッチング素子がオフした状態にあることを確実に検出す
ることができる。

【００１５】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態（請求項１ないし４に対応）につい
て、図１および図２を参照しながら説明する。図１に
は、出力回路の概略的な電気的構成が示されている。こ
の図１において、出力回路１は図示しないオペアンプや
コンパレータなどのアナログ回路とともに一つの半導体
基板上に集積回路として構成されている。この集積回路
には、出力回路１を動作させるために、電源端子Ｔ１お
よびＴ２を介して外部から直流電圧Ｖcc（例えば１５
Ｖ）が与えられるようになっている。集積回路内におい
て電源端子Ｔ１はＶccの電位を有する電源線Ｖccに接続
され、電源端子Ｔ２は基準電位（０Ｖ）となる電源線Ｇ
ＮＤに接続されている。

【００１６】さて、出力回路１は、第１のゲート回路と
しての２入力のゲート回路ＮＯＲ１（以下、ゲートＮＯ
Ｒ１と称す）、第２のゲート回路としての２入力のゲー
ト回路ＮＯＲ２（以下、ゲートＮＯＲ２と称す）、第１
の状態検出回路としての比較回路２、第２の状態検出回
路としての比較回路３、およびプッシュプル回路構成を
なす終段部４から構成されている。

【００１７】ゲートＮＯＲ１およびＮＯＲ２は、何れも
ＮＰＮ型オープンコレクタの出力構成を有するＴＴＬ相
当のゲート回路であり、例えば５Ｖの電源電圧で動作す
るようになっている。ゲートＮＯＲ１の一方の入力端子
には、出力回路１の前段部（図示せず）から第１のオン
指令信号に相当する指令信号Ｖin／が与えられ、ゲート
ＮＯＲ２の一方の入力端子には、前記前段部から第２の
オン指令信号に相当する指令信号Ｖinが与えられるよう
になっている。これら指令信号Ｖin／およびＶinは互い
に相補的なＴＴＬレベルの信号である。

【００１８】集積回路の電源線ＶccとＧＮＤとの間に
は、出力端子Ｔ３に繋がる出力線Ｌoを挟んで、ダーリ
ントン接続されたＮＰＮ型のトランジスタＱ１、Ｑ３
と、同じくダーリントン接続されたＮＰＮ型のトランジ
スタＱ２、Ｑ４とがプッシュプル回路を形成している。
すなわち、トランジスタＱ１および最終段のトランジス
タＱ３のコレクタはともに電源線Ｖccに接続され、トラ
ンジスタＱ１およびＱ３のエミッタはそれぞれトランジ
スタＱ３のベースおよび出力線Ｌo に接続されている。
トランジスタＱ３のベースエミッタ間には蓄積電荷を放
電させるための抵抗Ｒ１が接続されている。また、トラ
ンジスタＱ１のベースは、トランジスタＱ１にベースバ
イアス電流を供給するための定電流回路５を介して電源
線Ｖccに接続されるとともに、前記ゲートＮＯＲ１の出
力端子に接続されている。

【００１９】同様に、トランジスタＱ２のコレクタは図
示極性の逆流防止用のダイオードＤ１を介して出力線Ｌ
o に接続され、最終段のトランジスタＱ４のコレクタは
出力線Ｌo に接続されている。トランジスタＱ２および
Ｑ４のエミッタはそれぞれトランジスタＱ４のベースお
よび電源線ＧＮＤに接続され、トランジスタＱ４のベー
スエミッタ間には蓄積電荷を放電させるための抵抗Ｒ２
が接続されている。また、トランジスタＱ２のベース
は、トランジスタＱ２にベースバイアス電流を供給する
ための定電流回路６を介して電源線Ｖccに接続されると
ともに、前記ゲートＮＯＲ２の出力端子に接続されてい
る。

【００２０】トランジスタＱ３のベースは比較回路２を
構成するコンパレータＣＭＰ１の非反転入力端子に接続
され、エミッタは比較回路２を構成する図示電圧極性の
基準電圧発生回路７を介してコンパレータＣＭＰ１の反
転入力端子に接続されている。同様に、トランジスタＱ
４のベースは比較回路３を構成するコンパレータＣＭＰ
２の非反転入力端子に接続され、エミッタは比較回路３
を構成する図示電圧極性の基準電圧発生回路８を介して
コンパレータＣＭＰ２の反転入力端子に接続されてい
る。そして、コンパレータＣＭＰ１およびＣＭＰ２の出
力端子は、それぞれ前記ゲートＮＯＲ２およびＮＯＲ１
の各他方の入力端子に接続されている。

【００２１】これらコンパレータＣＭＰ１およびＣＭＰ
２は、電源線ＶccおよびＧＮＤに接続されその電源電圧
Ｖccにより動作可能となっている。ただし、コンパレー
タＣＭＰ２については、プッシュプル回路を構成する下
側（電源線ＧＮＤ側）のトランジスタＱ４のベースエミ
ッタ間電圧が検出可能となる範囲内において、Ｖccより
も低い電源電圧により動作させることも可能である。

【００２２】集積回路の端子Ｔ２とＴ３との間には、負
荷として例えば直流モータ９が接続されている。図１に
おいて、この直流モータ９は、等価的にインピーダンス
Ｚ0と速度起電力Ｅ0 との直列回路として表している。

【００２３】次に、本実施形態の作用について図２も参
照しながら説明する。まず、プッシュプル回路を構成す
るトランジスタＱ３のオンオフ状態を検出するために設
けられた比較回路２の動作について説明する。コンパレ
ータＣＭＰ１は、トランジスタＱ３のエミッタを基準電
位として、基準電圧発生回路７が生成する基準電圧ＶＲ
１（本発明における第１の基準電圧に相当）とトランジ
スタＱ３のベース電圧（つまりベースエミッタ間電圧）
とを比較し、その比較結果を（第１の）状態検出信号と
して出力する。トランジスタＱ３がオン状態にあってコ
レクタ電流が流れている間はベースエミッタ間電圧はほ
ぼ０．６Ｖ〜０．７Ｖ程度の電圧となっている。これに
対し、トランジスタＱ３へのベース電流が絶たれ抵抗Ｒ
１によって蓄積電荷が引き抜かれると、ベースエミッタ
間電圧が低下しトランジスタＱ３はオフになる。

【００２４】従って、コンパレータＣＭＰ１により、ト
ランジスタＱ３のベースエミッタ間電圧が基準電圧ＶＲ
１よりも高い状態（この場合コンパレータＣＭＰ１の出
力はハイレベル）または低い状態（この場合コンパレー
タＣＭＰ１の出力はロウレベル）を検出すれば、蓄積時
間までも含めたトランジスタＱ３の真のオン状態または
オフ状態を検出することができる。

【００２５】この場合、上記ベースエミッタ間電圧
（０．６Ｖ〜０．７Ｖ）は、製造上のばらつきや周囲温
度による変動などによって一定値とはならない。そこ
で、誤検出を防止するために、基準電圧ＶＲ１としては
上記ベースエミッタ間電圧のほぼ１／２である０．３Ｖ
〜０．３５Ｖ程度に設定するのが好ましい。さらに、ベ
ースエミッタ間電圧の温度特性をキャンセルするため
に、基準電圧発生回路７はダイオードの順方向電圧を１
／２に分圧することにより基準電圧ＶＲ１を生成してい
る。以上の動作および基準電圧の設定は、比較回路３を
構成するコンパレータＣＭＰ２および基準電圧発生回路
８についても同様となる。

【００２６】さて、図示しない前段から出力回路１に入
力される指令信号Ｖin／とＶinとは、直流モータ９を駆
動するためのＰＷＭ信号として、数百Ｈｚから数十ｋＨ
ｚ、あるいは可聴帯域外となる２０ｋＨｚ程度の周波数
でハイレベルの状態とロウレベルの状態とを繰り返す。

【００２７】ここで、指令信号Ｖin／がハイレベルにあ
る場合、ゲートＮＯＲ１の出力部を構成するオープンコ
レクタ形のトランジスタ（以下、単にオープンコレクタ
と称す）は、コンパレータＣＭＰ２の出力レベルに関わ
らずオンとなっている。この時、定電流回路５から出力
されるバイアス電流Ｉ1 は全てゲートＮＯＲ１のオープ
ンコレクタに流れるので、トランジスタＱ１にはベース
電流が供給されず、トランジスタＱ１、Ｑ３はオフの状
態にある。

【００２８】一方、指令信号Ｖin／がロウレベルにある
場合、ゲートＮＯＲ１のオープンコレクタは、コンパレ
ータＣＭＰ２の出力レベルがロウレベル（すなわちトラ
ンジスタＱ４がオフ）であることを条件としてオフとな
っている。この時、定電流回路５から出力されるバイア
ス電流Ｉ1 は、ゲートＮＯＲ１のオープンコレクタには
流れず、トランジスタＱ１のベース電流として流れてい
る。従って、トランジスタＱ１、Ｑ３はオン状態となっ
ており、電源線ＶccからトランジスタＱ３、出力線Ｌo
を介して直流モータ９に電流が供給されている。

【００２９】しかしながら、たとえ指令信号Ｖin／がロ
ウレベルにある場合であっても、コンパレータＣＭＰ２
の出力レベルがハイレベル（すなわちトランジスタＱ４
がオン）であると、ゲートＮＯＲ１のオープンコレクタ
がオンとなりトランジスタＱ１、Ｑ３はオフの状態とな
る。

【００３０】以上の動作は、指令信号Ｖinに対するトラ
ンジスタＱ２、Ｑ４の動作についても同様となる。つま
り、プッシュプル回路を構成するトランジスタＱ３、Ｑ
４をオンさせるための指令信号Ｖin／、Ｖinは、それぞ
れ他方のトランジスタＱ４、Ｑ３のオンオフ状態を検出
するコンパレータＣＭＰ２、ＣＭＰ１の出力信号（状態
検出信号）によって遮断制御されている。従って、トラ
ンジスタＱ３、Ｑ４は、例え指令信号Ｖin／、Ｖinがオ
ン指令であるロウレベルとなっても、それぞれ相手方の
トランジスタＱ４、Ｑ３が完全にオフするまでの間はオ
ンすることができない。

【００３１】図２は、上記動作をタイミングチャートと
して示したものである。この図２の時刻ｔ１において、
指令信号Ｖin／がハイレベルからロウレベルに変化し、
指令信号Ｖinがロウレベルからハイレベルに変化する
と、ゲートＮＯＲ２のオープンコレクタがオンとなり、
トランジスタＱ２はそのベースエミッタ間の蓄積電荷が
引き抜かれて直ちにオフとなる。しかし、トランジスタ
Ｑ４については、その蓄積電荷はベースエミッタ間に接
続された抵抗Ｒ２を介して消滅するので、トランジスタ
Ｑ２よりもターンオフ時間が長くなり、時刻ｔ１以降時
刻ｔ４に至るまでの間コレクタ電流が流れ続ける。

【００３２】この場合、トランジスタＱ４のベースエミ
ッタ間電圧は、コレクタ電流がかなり減少した状態とな
る時刻ｔ３からその減少速度を増し、オン時の電圧
（０．６Ｖ〜０．７Ｖ）の１／２程度になる時刻ｔ４の
頃には、コレクタ電流はほぼ０（あるいは実動作に支障
のない程度の低レベル）にまで達している。この間コン
パレータＣＭＰ２の出力はハイレベルを維持し、トラン
ジスタＱ４のベースエミッタ間電圧が基準電圧ＶＲ２以
下となった時点（ほぼ時刻ｔ４に相当）においてハイレ
ベルからロウレベルに変化する。そして、コンパレータ
ＣＭＰ２の出力がロウレベルになったことによりゲート
ＮＯＲ１のオープンコレクタがオフとなるので、トラン
ジスタＱ１にベース電流が流れ、時刻ｔ５においてトラ
ンジスタＱ３にコレクタ電流が流れ始める。

【００３３】このように、プッシュプル回路を構成する
トランジスタＱ３は、指令信号Ｖin／がロウレベルとな
っても（時刻ｔ１）、プッシュプル回路を構成する他方
のトランジスタＱ４がオフとなる（時刻ｔ４）までの
間、ゲートＮＯＲ１によって指令信号Ｖin／が遮断され
オンになることはない。また、上記時刻ｔ５は、時刻ｔ
４に対してコンパレータＣＭＰ２やゲートＮＯＲ１など
の回路遅延によってΔｔだけ遅れているので、その間は
プッシュプル回路を構成するトランジスタＱ３、Ｑ４の
両者ともオフとなり、貫通電流を阻止する上での動作マ
ージンとなる。

【００３４】なお、本発明の特徴をなすゲートＮＯＲ
１、ＮＯＲ２、および比較回路２、３が設けられていな
い場合には、図２に二点鎖線で示すように、トランジス
タＱ３に時刻ｔ２からコレクタ電流が流れ始めるため、
時刻ｔ２から時刻ｔ４までの間貫通電流が流れることに
なる。以上述べた動作タイミングは、時刻ｔ６において
指令信号Ｖin／がロウレベルからハイレベルに変化し、
指令信号Ｖinがハイレベルからロウレベルに変化する時
であっても同様となる。

【００３５】また、出力回路１は、指令信号Ｖin／、Ｖ
inが相補的な信号でない場合、例えばともにハイレベ
ル、またはともにロウレベルとなる場合であっても、プ
ッシュプル回路に貫通電流が流れることはない。前者
（ともにハイレベル）の場合には、出力はハイインピー
ダンスとなるので３ステート出力回路として使用でき
る。後者（ともにロウレベル）の場合には、トランジス
タＱ３、Ｑ４は指令信号Ｖin／、Ｖinがともにロウレベ
ルとなった直前のオンオフ状態を保持する。

【００３６】以上述べたように、本実施形態によれば、
プッシュプル回路を構成する２つのトランジスタＱ３、
Ｑ４のオンオフ状態を比較回路２、３により検出し、そ
の状態検出信号（他方のトランジスタがオン状態にある
ことを示す信号）で各トランジスタＱ３、Ｑ４に対する
指令信号Ｖin／、Ｖinを遮断するように構成したので、
互いに他方のトランジスタがオンしている間はオンする
ことがなく、指令信号Ｖin／、Ｖinの切り替え時におい
てプッシュプル回路に貫通電流が流れることがなくな
る。その結果、貫通電流による損失がなくなり、出力回
路１における発熱も少なくなる。

【００３７】この場合、比較回路２、３は、トランジス
タＱ３、Ｑ４のベースエミッタ間電圧に基づいてオンオ
フ状態を検出するので、蓄積電荷によるターンオフの遅
れも正しく検出できる。また、比較回路２、３におい
て、上記ベースエミッタ間電圧と比較する基準電圧ＶＲ
１、ＶＲ２は、トランジスタＱ３、Ｑ４がオンとなるベ
ースエミッタ間電圧のほぼ１／２の電圧値に設定されて
いるので、トランジスタＱ３、Ｑ４に製造上のばらつき
や周囲温度の変化があっても状態検出信号が誤検出され
ることがない。

【００３８】本発明の出力回路１は、トランジスタＱ１
〜Ｑ４などと同一のプロセスで形成可能なゲート回路Ｎ
ＯＲ１、ＮＯＲ２、コンパレータＣＭＰ１、ＣＭＰ２、
基準電圧発生回路７、８からなる回路を付加するだけで
貫通電流を確実に抑えることができる上、入力される指
令信号Ｖin／、Ｖinの論理に制限はない。そのため回路
を設計する上での自由度が増す。

【００３９】さらに、出力回路１のプッシュプル回路は
ダーリントン接続されたトランジスタＱ１〜Ｑ４により
構成されているので、集積回路としての動作電流が低減
する。また、トランジスタＱ１〜Ｑ４は全てＮＰＮ型の
トランジスタであるため、（同一出力電流を流すＰＮＰ
型のトランジスタにより構成した場合に比べ）チップ面
積を小さくすることができる。

【００４０】さらにまた、最終段のトランジスタＱ３、
Ｑ４のベースエミッタ間には抵抗Ｒ１、Ｒ２が接続され
ているので、ターンオフ時間が短くなり、出力回路１の
スイッチング速度が向上する。

【００４１】（第２の実施形態）次に、第２の実施形態
（請求項１、５、６に対応）について、図３を参照しな
がら第１の実施形態と異なる部分について説明する。図
３は、ＭＯＳプロセスにより形成した出力回路の電気的
構成を示している。この図３において、出力回路１０
は、第１のゲート回路としてのゲート回路ＮＯＲ１ａ
（以下、ゲートＮＯＲ１ａと称す）、第２のゲート回路
としてのゲート回路ＮＯＲ２ａ（以下、ゲートＮＯＲ２
ａと称す）、第１の状態検出回路としての比較回路１
１、第２の状態検出回路としての比較回路１２、および
プッシュプル回路構成をなす終段部１３から構成されて
いる。

【００４２】ゲートＮＯＲ１ａ、ＮＯＲ２ａ、および比
較回路１１、１２に関する接続は、第１の実施形態と同
様である。終段部１３において、電源線ＶccとＧＮＤと
の間にはＮチャネル型のＭＯＳトランジスタＴＮ１とＴ
Ｎ２とが直列に接続されてプッシュプル回路が形成され
ている。ＭＯＳトランジスタＴＮ１のゲートは駆動回路
ＢＵＦ１の出力端子とコンパレータＣＭＰ１ａの非反転
入力端子とに接続され、ＭＯＳトランジスタＴＮ２のゲ
ートは駆動回路ＢＵＦ２の出力端子とコンパレータＣＭ
Ｐ２ａの非反転入力端子とに接続されている。駆動回路
ＢＵＦ１、ＢＵＦ２の入力端子はそれぞれゲートＮＯＲ
１ａ、ＮＯＲ２ａの各出力端子に接続されている。ここ
で、駆動回路ＢＵＦ１およびコンパレータＣＭＰ１は、
昇圧回路１４によって昇圧された電圧Ｖppにより動作す
るようになっている。

【００４３】基準電圧発生回路１５、１６が生成する基
準電圧ＶＲ１ａ、ＶＲ２ａは、ＭＯＳトランジスタＴＮ
１、ＴＮ２のしきい値電圧のばらつきなどを考慮し、Ｍ
ＯＳトランジスタＴＮ１、ＴＮ２の標準的なしきい値電
圧のほぼ１／２の電圧に設定されている。コンパレータ
ＣＭＰ１ａは、ＭＯＳトランジスタＴＮ１のゲート電圧
をこの基準電圧ＶＲ１ａと比較し、ゲート電圧が基準電
圧ＶＲ１ａよりも高い場合にＭＯＳトランジスタＴＮ１
がオン状態にあるとしてハイレベルの状態検出信号を出
力し、低い場合にオフ状態にあるとしてロウレベルの状
態検出信号を出力する。コンパレータＣＭＰ２ａについ
ても同様となる。

【００４４】さて、上記構成において、例えば指令信号
Ｖin／がハイレベルにある場合、ゲートＮＯＲ１ａの出
力はロウレベルとなっており、駆動回路ＢＵＦ１を介し
てＭＯＳトランジスタＴＮ１のゲートにロウレベル（０
Ｖ）の電圧が印加されている。これによりＭＯＳトラン
ジスタＴＮ１はオフしている。一方、指令信号Ｖin／が
ロウレベルにある場合、ゲートＮＯＲ１ａの出力は、コ
ンパレータＣＭＰ２ａの出力レベルがロウレベル（すな
わちＭＯＳトランジスタＴＮ２がオフ）であることを条
件としてハイレベルとなっている。この時、駆動回路Ｂ
ＵＦ１を介してＭＯＳトランジスタＴＮ１のゲートにハ
イレベル（Ｖpp）の電圧が印加されるのでＭＯＳトラン
ジスタＴＮ１はオンしている。

【００４５】その結果、コンパレータＣＭＰ１ａ、２ａ
の出力信号（状態検出信号）に対するゲートＮＯＲ１
ａ、ＮＯＲ２ａの動作は第１の実施形態と同様となる。
すなわち、本出力回路１０においても、ＭＯＳトランジ
スタＴＮ１とＴＮ２とは互いに他方のＭＯＳトランジス
タがオンしている間はオンすることがなく、指令信号Ｖ
in／、Ｖinの切り替え時においてプッシュプル回路に貫
通電流が流れることがなくなる。これにより出力回路１
０についても第１の実施形態と同様の効果を得ることが
できる。

【００４６】（その他の実施形態）なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、以下のような拡張または変更が可能である。ゲート
ＮＯＲ１、ＮＯＲ２、ＮＯＲ１ａ、ＮＯＲ２ａに３以上
の入力端子を設け、少なくともその１つの入力端子にコ
ンパレータＣＭＰ２、ＣＭＰ１、ＣＭＰ２ａ、ＣＭＰ１
ａからの状態検出信号を入力し、その他の入力端子に前
段部からの信号を入力するように構成しても良い。

【００４７】第１の実施形態において、トランジスタＱ
３、Ｑ４のベースエミッタ間に、蓄積電荷を引き抜くた
めのトランジスタを付加しても良い。また、３段以上に
ダーリントン接続されたトランジスタによりプッシュプ
ル回路を構成しても良い。さらに、ダーリントン接続さ
れたＰＮＰ型のトランジスタによりプッシュプル回路を
構成し、それに併せてゲートＮＯＲ１、ＮＯＲ２、コン
パレータＣＭＰ１、ＣＭＰ２を変更することにより、Ｎ
ＰＮ型のトランジスタを用いた場合と同様の作用、効果
を得ることができる。第２の実施形態においても、プッ
シュプル回路をＰチャネル型のＭＯＳトランジスタによ
り構成しても良い。

【００４８】コンパレータＣＭＰ１、ＣＭＰ２やゲート
ＮＯＲ１、ＮＯＲ２などの制御用の電源とプッシュプル
回路の動作用の電源とを別々に設ける構成としても良
い。例えば、図１においてトランジスタＱ１、Ｑ３のコ
レクタを電源線Ｖccに接続せず、電源端子Ｔ１を介して
外部からプッシュプル回路に動作用の電源を供給する。
この場合、電源線Ｖccには図示しない別の電源端子を介
して制御用の電源を供給する。これにより、ノイズの混
入や電位変動などによる出力回路１の誤動作を一層少な
くすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す出力回路の電気
的構成図

【図２】指令信号Ｖin／、Ｖin、およびトランジスタＱ
３、Ｑ４のベースエミッタ間電圧とコレクタ電流につい
てのタイミングチャート

【図３】本発明の第２の実施形態を示す図１相当図

【図４】従来技術を示す図１相当図

【符号の説明】

図面中、１、１０は出力回路、２、１１は比較回路（第
１の状態検出回路）、３、１２は比較回路（第２の状態
検出回路）、Ｑ３はトランジスタ（第１のスイッチング
素子）、Ｑ４はトランジスタ（第２のスイッチング素
子）、ＴＮ１はＭＯＳトランジスタ（第１のスイッチン
グ素子）、ＴＮ２はＭＯＳトランジスタ（第２のスイッ
チング素子）、ＮＯＲ１、ＮＯＲ１ａはゲート回路（第
１のゲート回路）、ＮＯＲ２、ＮＯＲ２ａはゲート回路
（第２のゲート回路）である。

フロントページの続き Ｆターム(参考） 5J055 AX02 AX12 AX15 AX27 AX44 AX48 AX55 AX56 AX66 BX16 CX01 CX20 DX04 DX05 DX13 DX14 DX22 DX56 DX75 DX83 EX02 EX05 EX23 EY01 EY12 EY17 EZ03 EZ10 EZ23 EZ25 EZ51 EZ66 FX05 FX07 FX12 FX13 FX15 FX18 FX21 FX38 GX01 GX04 5J056 AA04 BB02 BB17 BB19 BB38 BB57 CC01 CC04 CC09 CC22 DD02 DD13 DD23 DD24 DD26 DD27 DD55 EE07 EE11 FF09 GG03 GG08 KK01

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１のスイッチング素子および第２のス
   イッチング素子からなるプッシュプル回路と、 前記第１のスイッチング素子のオンオフ状態を検出し第
   １の状態検出信号として出力する第１の状態検出回路
   と、 前記第２のスイッチング素子のオンオフ状態を検出し第
   ２の状態検出信号として出力する第２の状態検出回路
   と、 前記第１のスイッチング素子をオンさせるための第１の
   オン指令信号を前記第２の状態検出信号に基づいて遮断
   制御する第１のゲート回路と、 前記第２のスイッチング素子をオンさせるための第２の
   オン指令信号を前記第１の状態検出信号に基づいて遮断
   制御する第２のゲート回路とから構成されていることを
   特徴とする出力回路。
2. 【請求項２】 前記第１および第２のスイッチング素子
   はそれぞれダーリントン接続されたバイポーラトランジ
   スタから構成され、 前記第１の状態検出回路は前記第１のスイッチング素子
   の最終段のベースエミッタ間電圧を第１の基準電圧と比
   較することにより前記第１の状態検出信号を生成し、 前記第２の状態検出回路は前記第２のスイッチング素子
   の最終段のベースエミッタ間電圧を第２の基準電圧と比
   較することにより前記第２の状態検出信号を生成するこ
   とを特徴とする請求項１記載の出力回路。
3. 【請求項３】 前記第１および第２のスイッチング素子
   のベースエミッタ間にはそれぞれ抵抗が接続されている
   ことを特徴とする請求項２記載の出力回路。
4. 【請求項４】 前記第１および第２の基準電圧は、それ
   ぞれ前記第１および第２のスイッチング素子がオンとな
   るベースエミッタ間電圧のほぼ１／２の電圧であること
   を特徴とする請求項２または３記載の出力回路。
5. 【請求項５】 前記第１および第２のスイッチング素子
   はそれぞれＭＯＳトランジスタから構成され、 前記第１の状態検出回路は前記第１のスイッチング素子
   のゲートソース間電圧を第１の基準電圧と比較すること
   により前記第１の状態検出信号を生成し、 前記第２の状態検出回路は前記第２のスイッチング素子
   のゲートソース間電圧を第２の基準電圧と比較すること
   により前記第２の状態検出信号を生成することを特徴と
   する請求項１記載の出力回路。
6. 【請求項６】 前記第１および第２の基準電圧は、それ
   ぞれ前記第１および第２のスイッチング素子のしきい値
   電圧のほぼ１／２の電圧であることを特徴とする請求項
   ５記載の出力回路。