JP2000324180A - 有極性ｒｔｚ信号用データ受信回路 - Google Patents

Abstract

(57)【要約】 【課題】非接触バスシステムにおけるデータ受信を確実
に行うための受信回路を提供する。 【解決手段】非接触バスシステム用のデータ受信回路に
おいて、非接触バスと接続され、有極性ＲＴＺ信号を入
力するための入力端子１０と、基準電圧供給配線１１
と、予め設定されたオフセット電圧Ｖｏｆｆｓを持つ電
圧比較器１２、１３と、ＲＳフリップフロップ（ＲＳ−
ＦＦ）と、出力端子１５を備えている。電圧比較器１２
は、入力端子１０に入力された電圧が、基準電圧供給配
線１１の電圧Ｖｒｅｆと前記オフセット電圧Ｖｏｆｆｓ
の和で示されるしきい電圧を越えた時に、ＲＳ−ＦＦ１
４に接続された出力端子１５の出力レベルをＨレベルに
設定する。電圧比較器１３は、入力端子１０に入力され
た電圧が、基準電圧供給配線１１の電圧Ｖｒｅｆと前記
オフセット電圧Ｖｏｆｆｓの差で示されるしきい電圧を
下回る時に、ＲＳ−ＦＦ１４に接続された出力端子１５
の出力レベルをＬレベルに設定する。オフセット電圧Ｖ
ｏｆｆｓは、本バスシステムにおける受信データの振幅
の絶対値よりも小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非接触バス用のデ
ータ受信回路、および、それらを備えた情報処理装置に
関する。

【０００２】

【従来の技術】近年、バスシステムを備えた、コンピュ
ータをはじめとする情報処理装置において、バスの高速
化やメモリの大容量化が進み、バスシステムにおける転
送レートは、数百メガｂｐｓからギガｂｐｓ台が要求さ
れている。さらに、同バスシステムに接続される機能モ
ジュール数も多くなってきている。例えば、メモリモジ
ュールだと、総容量がギガバイト台にもなるシステムが
要求されている。

【０００３】バス配線に接続される機能モジュール数が
増えると、バス配線の実効的特性インピーダンスが低下
し、機能モジュールとバス配線との間でインピーダンス
ミスマッチが生じて信号波形の歪みが大きくなる。これ
はバスシステムの高速化を行うときの障害となる。

【０００４】この問題を解決する技術として、日本国特
許・特開平７−１４１０７９に示される技術がある。こ
の技術は、バス配線に接続されている機能モジュール
を、クロストークを用いて、非接触で結合するものであ
る。この技術の構成例を図１３に示す。

【０００５】８０ａはバス配線である。８０ｂはスタブ
配線であり、長さＬの区間だけ、バス配線８０ａと配線
が近接しており、８６に示す部分に方向性結合器（また
は単に、結合器）を形成している。８１ａ、８１ｂは機
能モジュールであり、それぞれバス配線８０ａ、およ
び、スタブ配線８０ｂに接続されている。８２ａ、８２
ｂは集積回路であり、それぞれ、機能モジュール８１
ａ、８１ｂに設けられている。８３ａ、８３ｂは送信回
路であり、集積回路８２ａ、８２ｂに内蔵されている。
８４ａ、８４ｂは受信回路であり、同様に集積回路８２
ａ、８２ｂに内蔵されている。８５ａ、８５ｂは終端抵
抗であり、８５ａの一端はバス配線８０ａに、もう一端
は終端電源に接続されている。また８５ｂの一端はスタ
ブ配線８０ｂに、もう一端は終端電源に接続されてい
る。終端抵抗８５ａ、８５ｂには、電圧Ｖｔの終端電圧
が供給されている。この電圧Ｖｔは、０Ｖから電源電圧
（出力信号の波形振幅）までで設定した電圧である。

【０００６】この例では、バス配線８０ａとスタブ配線
８０ｂとの、長さＬの区間で近接している部分におい
て、クロストークが発生する。このクロストーク信号
は、送信回路８３ａまたは８３ｂが出力するパルス信号
が、方向性結合器を通過する際に発生する。この例で
は、発生するクロストーク信号のうち、後方クロストー
クを受信する構成となっている。

【０００７】方向性結合器８６における、バス配線８０
ａおよびスタブ配線８０ｂに信号が入出力されるタイミ
ングを、図１３に示す。

【０００８】送信回路８３ａがバス配線８０ａに（また
は、送信回路８３ｂがスタブ配線８０ｂに）出力する信
号は、Ｈレベル、もしくはＬレベル（ゼロレベル）のど
ちらかの信号レベル状態で表される。データの遷移が発
生しない期間は、同じ信号レベルを保持する。このよう
な信号は、一般にＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ
Ｚｅｒｏ）信号と呼ばれる。

【０００９】他方、方向性結合器８６によってスタブ配
線８０ｂ（または、バス配線８０ａ）に生じるクロスト
ーク信号は、データの遷移が発生しない期間においては
ゼロレベル（または、終端電圧Ｖｔ）を保持していて、
データの遷移が起こるとレベルが変化する。信号レベル
変化後、一定時間が経過すると、信号レベルは元のゼロ
レベルに戻る。このような信号は、一般にＲＴＺ（Ｒｅ
ｔｕｒｎ Ｔｏ Ｚｅｒｏ）信号と呼ばれる。このクロ
ストーク信号のレベルは、方向性結合器８６を通過する
ＮＲＺ信号がレベル遷移する方向によって、ゼロレベル
よりも高いレベル（＋）、もしくは低いレベル（−）の
二通りに遷移する。このような信号を、有極性ＲＴＺ信
号と呼ぶ。

【００１０】このクロストーク信号（有極性ＲＴＺ信
号）を、受信回路８４ａ、８４ｂにより受信し、元の信
号（ＮＲＺ信号）に復号する。

【００１１】なお、この例では、バス配線８０ａは１本
しかないが、実際のシステムのデータバスに用いる場合
において、例えばデータバス幅が６４ビットであった場
合、バス配線は６４組存在する。また、この例では、ス
タブ配線８０ｂは１つしか記載していないが、実際のシ
ステムにおいては、バス配線８０ａに接続されるモジュ
ール数だけ存在する。また、ここでは図示していない
が、バス配線８０ａおよび８０ｂは、バックプレーン基
板等に設けられており、さらに、モジュール８１ａおよ
び８１ｂも、このバックプレーン基板に接続されてい
る。また、集積回路８２ａ、８２ｂのいずれか、または
両方を、前記バックプレーン基板に直接設けても構わな
い。

【００１２】もし仮に、通常のバス配線と同じく、バス
配線８０ａとスタブ配線８０ｂが直接接続されている場
合には、スタブ配線８０ｂが負荷容量として作用するた
め、バス配線８０ａの実効的特性インピーダンスが、ス
タブ配線の分岐部分で大きく低下する。これは、バス配
線８０ａを通る信号の波形歪みの原因となる。さらに、
バス配線８０ａに接続されるモジュール数が増えること
で、この波形歪みは更に大きくなる。

【００１３】本技術を使うことで、波形歪みの原因であ
る、実効的特性インピーダンスの低下を抑えることがで
きる。さらに、モジュール数が増えても、波形歪みを低
く抑えることが可能であり、バスシステムの多モジュー
ル化と高速化を同時に図ることが可能となる。

【００１４】

【発明が解決しようとする課題】従来技術において、バ
ス配線を介して送られてくるクロストーク信号のレベル
は、後方クロストークを用いた場合でも、クロストーク
前の信号レベルの２０％以下程度である。また、信号レ
ベルが、外部からのノイズや電源電圧の変動等で、クロ
ストーク後の信号波形が歪み、場合によってはデータを
正常に受信できない可能性がある。

【００１５】本発明の目的は、有極性ＲＴＺ信号を扱う
非接触バスシステムにおいて、データ伝送を確実に行う
ことのできる受信回路を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
の本発明の一態様によれば、有極性ＲＴＺ信号に用いる
データ受信回路であって、前記データ受信回路は、入力
信号振幅の１０％以上５０％以下のオフセット値を持つ
電圧比較器を２つと、ＲＳフリップフロップ回路を１つ
を有し、前記２つの電圧比較器からの出力信号をそれぞ
れ前記ＲＳフリップフロップのＳｅｔ入力端子とＲｅｓ
ｅｔ入力端子に接続し、有極性ＲＴＺ信号をＮＲＺ信号
に変換することを特徴とするデータ受信回路が提供され
る。

【００１７】

【発明の実施の形態】本発明の第１の実施形態について
説明する。

【００１８】図１は、本発明によるデータ受信回路の構
成図である。

【００１９】本実施形態では、受信回路は、前述の構成
例、図１３の集積回路１３４ａおよび１３４ｂに内蔵し
た場合について説明する。

【００２０】１０は入力端子であり、図８のバス配線８
０ａまたは８０ｂに接続されている。この入力端子１０
には、送信回路８３ａまたは８３ｂから出力られた信号
が、バス配線８０ａ、８０ｂ間を伝達したときに発生す
るクロストーク波形が入力される。

【００２１】１１は基準電圧供給配線である。この配線
１１は、ここでは図示していない他の回路にも接続され
る、共通配線である。この基準電圧供給配線１１の電圧
は、終端抵抗８５ａおよび８５ｂに供給されている終端
電圧と同じ電圧にする。

【００２２】１２および１３は、電圧比較器である。電
圧比較器１２、１３は、２つの入力端子（正入力端子
（＋）および負入力端子（−））と、１つの出力端子を
備えている。

【００２３】１４は、ＲＳフリップフロップ（ＲＳ−Ｆ
Ｆ）である。ＲＳ−ＦＦ１４は、セット入力端子
（Ｓ）、リセット入力端子（Ｒ）、および、出力端子
（Ｑ）を備えている。セット入力端子ＳにＨレベルが入
力されると、出力端子ＱのレベルをＨレベルにする。ま
た、リセット入力端子ＲにＨレベルが入力されると、出
力端子ＱのレベルをＬレベルにする。セット入力端子
Ｓ、および、リセット入力端子Ｒの、両方のレベルがＬ
の場合（定常状態）には、出力端子Ｑのレベルは、前の
状態を維持する。

【００２４】前記入力端子１０は、電圧比較器１２の正
入力端子と、電圧比較器１３の負入力端子に接続されて
いる。また、基準電圧供給配線１１は、電圧比較器１２
の負入力端子と、電圧比較器１３の正入力端子に接続さ
れている。

【００２５】電圧比較器１２、１３の出力端子は、それ
ぞれ、ＲＳ−ＦＦ１４のセット入力端子（Ｓ）、およ
び、リセット入力端子（Ｒ）に接続されている。ＲＳ−
ＦＦ１４の出力端子（Ｑ）に、本受信回路のデータ出力
端子１６が設けられている。

【００２６】電圧比較器１２の入出力電圧特性を示すグ
ラフを図３に示す。なお、電圧比較器１３は、電圧比較
器１２と同じ特性を持っているが、受信する信号波形に
合わせて電圧比較器１２または１３の特性に差を持たせ
ても良い。

【００２７】図３のグラフの横軸は、入力端子１０の電
圧（電圧比較器１２の正入力端子の電圧、入力電圧）で
あり、縦軸は、電圧比較器１２の出力端子の電圧であ
る。

【００２８】電圧比較器１２の負入力端子には、基準電
圧供給配線により基準電圧が供給されている。本実施形
態では、この基準電圧をＶｒｅｆであるとする。

【００２９】電圧比較器１２は、入力電圧がしきい電圧
よりも低い場合には、出力端子からＬレベルを出力す
る。また、入力電圧がしきい電圧よりも高い場合には、
出力端子からＨレベルを出力する。

【００３０】ここで、この電圧比較器１２のしきい電圧
は、基準電圧Ｖｒｅｆにオフセット電圧Ｖｏｆｆｓを加
算した電圧である。

【００３１】なお、一般的な電圧比較器（コンパレー
タ）においては、しきい電圧は基準電圧Ｖｒｅｆとほぼ
同じであり、オフセット電圧はほぼ０である。本発明で
用いる電圧比較器では、このオフセット電圧Ｖｏｆｆｓ
が設けられているところが、一般的な電圧比較器と異な
る。

【００３２】次に、この受信回路の動作を図４を用いて
説明する。

【００３３】図４は、図１の受信回路の各部分におけ
る、信号レベルの遷移を示すタイミングチャートであ
る。

【００３４】図４の各段の波形は、上から、送信回路８
３ａまたは８３ｂの出力端子（ＤＲＶ）、入力端子１０
（ＩＮ）、電圧比較器１２の出力（Ａ）、電圧比較器１
３の出力（Ｂ）、出力端子１５（ＯＵＴ）で観測したも
のである。以下、各観測点を、ＤＲＶ、ＩＮ、Ａ、Ｂ、
ＯＵＴと呼ぶことにする。

【００３５】送信回路８３ａより、図４のＤＲＶに示す
ようなデータが出力された場合、配線８０ａ、８０ｂ間
でクロストークが生じ、そのクロストーク波形が受信回
路８４ｂ内の入力端子１０に入力される。その波形を図
４のＩＮに示す。このＩＮにおけるクロストーク波形
は、送信回路８３ａの出力が、ＬレベルからＨレベルに
遷移するところでは、４１に示すパルス信号が発生す
る。また、送信回路８３ａの出力が、ＨレベルからＬレ
ベルに遷移するところでは、４２に示すパルス信号が発
生する。送信回路８３ａからの出力信号がＨレベル、Ｌ
レベル間を遷移しないところ（定常状態時）では、ＩＮ
における信号レベルは終端電圧Ｖｔの状態に保たれてい
る。

【００３６】ＩＮにおけるパルス信号４１、４２につい
て、それぞれの場合における動作を説明する。なお、受
信回路に供給される基準電圧Ｖｒｅｆは、前記終端電圧
Ｖｔと同じ電圧に設定されているものとする。

【００３７】入力端子１０にパルス信号４１が入力され
た場合、パルス信号の振幅の絶対値が電圧比較器１２の
オフセット電圧Ｖｏｆｆｓを越えると、電圧比較器１２
の出力端子（Ａ）より、４３のようなパルス信号が出力
される。

【００３８】このパルス信号４３は、ＩＮにおける信号
振幅の絶対値がオフセット電圧Ｖｏｆｆｓを越えている
期間だけ発生する。ＩＮおけるパルス信号が定常状態に
戻ると、Ａにおける波形は、Ｌレベルに戻る。

【００３９】電圧比較器１２の出力端子よりパルス信号
４３が発生することで、ＲＳ−ＦＦ１４の出力Ｑ、およ
び、出力端子１６の電圧が、Ｈレベルに設定される。

【００４０】入力端子１０にパルス信号４２が入力され
た場合、パルス信号の振幅の絶対値が電圧比較器１３の
オフセット電圧Ｖｏｆｆｓを越えると、電圧比較器１３
の出力端子（Ｂ）より、４４のようなパルス信号が出力
される。

【００４１】このパルス信号４４は、ＩＮにおける信号
振幅の絶対値がオフセット電圧Ｖｏｆｆｓを越えている
期間だけ発生する。ＩＮおけるパルス信号が定常状態に
戻ると、Ｂにおける波形は、Ｌレベルに戻る。

【００４２】電圧比較器１３の出力端子よりパルス信号
４４が発生することで、ＲＳ−ＦＦ１４の出力Ｑ、およ
び、出力端子１６の電圧が、Ｌレベルに設定される。

【００４３】ここで、電圧比較器オフセット電圧Ｖｏｆ
ｆｓは、配線１３０ａ、１３０ｂで発生するクロストー
ク波形の振幅の絶対値よりも、低い電圧になるように設
定する。また、ノイズや終端電圧の変動が考えられる場
合には、この電圧変動も考慮する必要がある。例えば、
クロストーク波形の振幅が終端電圧を中心に２００ｍ
Ｖ、ノイズ等の電圧変動が５０ｍＶである場合、オフセ
ット電圧Ｖｏｆｆｓは、５０ｍＶから１５０ｍＶの間に
なるよう設定すると良い。

【００４４】この２つの動作により、本実施形態の受信
回路において、クロストーク信号を、元の信号に復号す
ることができる。

【００４５】次に、電圧比較器１２の構成を、図５を用
いて説明する。なお、電圧比較器１３は、電圧比較器１
２と同じ構成である。すなわちこれは、一般的な電圧比
較器（コンパレータ）と同じ配線を持つ回路である。

【００４６】図５は、電圧比較器１２を、ＭＯＳ−ＦＥ
Ｔで構成した場合の構成図である。

【００４７】５１、５２は、Ｐチャネル型ＭＯＳＦＥＴ
（以下、ＰＭＯＳと呼ぶ）である。５３、５４、５５
は、Ｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）であ
る。

【００４８】１つのＭＯＳＦＥＴには、ゲート端子
（Ｇ）、ソース端子（Ｓ）、ドレイン端子（Ｄ）が、そ
れぞれ１本ずつ備わっている。図中では、横方向に出て
いる端子がゲート端子、縦方向に出ている端子がソース
端子、および、ドレイン端子である。ＰＭＯＳにおい
て、高電位側の端子（電源供給端子に近い側）がソース
端子である。また、ＮＭＯＳにおいて、低電位側の端子
（接地端子に近い側）がソース端子である。

【００４９】ＰＭＯＳ５１およびＰＭＯＳ５２のソース
端子は、電源（ＶＤＤ）に接続されている。

【００５０】ＰＭＯＳ５１のゲート端子とドレイン端子
間は接続されている。

【００５１】ＰＭＯＳ５１のドレイン端子と、ＮＭＯＳ
５３のドレイン端子とが接続されている。また、ＰＭＯ
Ｓ５２のドレイン端子とＮＭＯＳ５４のドレイン端子同
士が接続されている。さらに、ＰＭＯＳ２２、ＮＭＯＳ
２４のドレイン端子に、本電圧比較器の出力端子を設け
ている。

【００５２】ＮＭＯＳ５３のゲート端子に、本電圧比較
器の正入力端子を設けている。また、ＮＭＯＳ５４のゲ
ート端子に、本電圧比較器の負入力端子を設けている。

【００５３】ＰＭＯＳ５５のゲート端子には、バイアス
電圧、あるいは、電源電圧（ＶＤＤ）を供給する。

【００５４】ＮＭＯＳ５５のソース端子は接地（ＧＮＤ
に接続）されている。

【００５５】本電圧比較器において、ＮＭＯＳ５３とＮ
ＭＯＳ５４のチャネル幅は、同値に設定されている。

【００５６】ここで、一般的な電圧比較器と異なる点
は、ＰＭＯＳ５１のチャネル幅をＷ１、ＰＭＯＳ５２の
チャネル幅をＷ２とすると、Ｗ１とＷ２は、次式の関係
になるように設定されていることである。

【００５７】

【数１】Ｗ１＞Ｗ２ …（数１） このように設定することで、電圧比較器１２にオフセッ
ト電圧Ｖｏｆｆｓを持たせることができる。Ｗ１、Ｗ２
の差を大きくすることで、オフセット電圧Ｖｏｆｆｓを
大きくすることができる。

【００５８】本発明の受信回路においては、定常状態に
おける電圧比較器の正入力端子と負入力端子の電圧が同
じであるため、オフセット電圧を待たない通常の電圧比
較器では出力が不定となる。

【００５９】電圧比較器にオフセット電圧Ｖｏｆｆｓを
持たせることで、受信回路の定常状態時においても、電
圧比較器の出力を安定に保つことができる。

【００６０】次に、電圧比較器の別な構成例を、図６を
用いて説明する。

【００６１】図６は、本実施形態で用いる電圧比較器で
あって、電圧比較器のオフセット電圧が可変である場合
の構成例を示す図である。

【００６２】本構成の図５と異なる点は、図５の回路に
ＰＭＯＳ６０、ＰＭＯＳ６１、および、オフセット電圧
Ｖｏｆｆｓを設定するための入力端子（ＣＴＲＬ）が設
けられていることである。

【００６３】ＣＴＲＬの電圧を、０Ｖ（ＧＮＤ電圧）か
ら電源電圧ＶＤＤまでの間の値に設定することで、ＣＴ
ＲＬの電圧に対応した、電圧比較器のオフセット電圧Ｖ
ｏｆｆｓを設定することが可能となる。

【００６４】電圧比較器をこのように構成することで、
動的にオフセット電圧Ｖｏｆｆｓが設定可能となるた
め、本受信回路を装置に搭載後でも、信号振幅に合わせ
てオフセット電圧を調整することが可能となる。

【００６５】なお、実施形態の受信回路は、電圧比較器
１２および電圧比較器１３のオフセット電圧によるヒス
テリシス電圧Ｖｈｙｓを持つ、ヒステリシスアンプとし
ても使用することが出来る。このヒステリシス電圧Ｖｈ
ｙｓは、比較器１２のオフセット電圧と、電圧比較器１
３のオフセット電圧を加算した電圧である。

【００６６】以上のように、本発明の受信回路を用いる
ことで、クロストーク信号のような微弱な有極性ＲＴＺ
信号の受信が可能となり、高速化と多モジュール化が可
能な非接触バスシステムを実現することができる。

【００６７】次に、本発明の第２の実施形態について図
２および図１２を用いて説明する。

【００６８】第１の実施形態においては、バス配線８０
ａおよび８０ｂが１本で構成される場合（シングルエン
ド）について説明したが、バス配線８０ａおよび８０ｂ
が、２本１組の差動線路である場合にも、本発明を適用
することができる。

【００６９】差動線路に適用する場合の構成図を図１２
に示す。本構成では、図１２のバス配線８０ｃおよび８
０ｄは、図８のバス配線８０ａに対応する。また、図１
２のスタブ配線８０ｅおよび８０ｆは、図８のスタブ配
線８０ｂに対応する。また、図１２の送信回路８３ｃお
よび８３ｄは、図８の送信回路８３ａに対応する。ま
た、図１２の受信回路９１は、図８の受信回路８４ｂに
対応する。また、方向性結合器８６ａ、８６ｂは、図８
の方向性結合器８６に対応する。

【００７０】送信回路８３ｃおよび８３ｄは、集積回路
８２ａ内に設けられている。また、受信回路は、集積回
路８２ｂ内に設けられている。

【００７１】なお、図１２には図示していないが、集積
回路８２ａは、モジュール８１ａ上に設けられていて、
また、集積回路８２ｂは、モジュール８１ｂ上に設けら
れている。

【００７２】本実施形態において、２本のバス配線８０
ｃ、８０ｄで１組の差動配線であり、８０ｃが正論理
側、８０ｄが負論理側の配線である。また、２本のスタ
ブ配線８０ｅ、８０ｆで１組の差動配線であり、８０ｅ
が正論理側、８０ｆが負論理側である。

【００７３】差動配線に適用するための、受信回路９１
の構成を、図２に示す。

【００７４】図２の受信回路９１では、図１の基準電圧
供給配線１１の代わりに、もう一つの入力端子２０が設
けられている。この入力端子２０は、入力端子１０と同
様に、受信回路毎に設けられている。

【００７５】バス配線８０ｅ（正論理側）は入力端子１
０に、バス配線８０ｆ（負論理側）は入力端子２０に、
それぞれ接続する。また、同バス配線の負論理側の配線
は、入力端子２０に接続する。

【００７６】以上のように、差動配線の場合でも本発明
の受信回路を適用することができ、また、同じ受信回路
で単線（シングルエンド）と差動線路の両方に対応する
ことができる。

【００７７】次に、本発明の第３の実施形態について図
７を用いて説明する。

【００７８】図７には、非接触バスを用いて構成された
情報処理装置の例が示されている。７１に示すプロセッ
サボード（ＰＢ）は、７２に示す中央処理装置（ＣＰ
Ｕ）と、７３に示すキャッシュメモリと、７４に示すバ
スブリッジを備えている。ＣＰＵ７２、キャッシュメモ
リ７３、バスブリッジ７４は、バス配線７０ｄによって
相互に接続されている。このバス配線７０ｄは、プロセ
ッサバスと呼ぶことがある。

【００７９】７０ａ、７０ｂはバス配線であり、このバ
ス配線７０ａ、７０ｂは、システムバスと呼ぶことがあ
る。

【００８０】バス配線７０ａには、プロセッサボード７
１、７９に示すバスブリッジが接続されている。図示し
ないが、プロセッサボード７１以外にも、さらに別なボ
ードや装置を追加しても良い。

【００８１】バス配線７０ｂには、バスブリッジ７７を
備えたメモリボード７５（ＭＢ）と、バスブリッジ７
８、および７９が接続されている。図示しないが、メモ
リボード７５、バスブリッジ７８以外にも、さらに別の
ボードや装置を追加しても良い。

【００８２】メモリモジュール７６とバスブリッジ７７
は、バス配線７０ｃによって接続されている。このバス
配線７０ｃは、メモリバスと呼ぶことがある。図示しな
いが、メモリモジュール７６は、例えば、１個以上のメ
モリ素子を実装したプリント配線基板で構成されている
ものである。

【００８３】バス配線７０ａ、７０ｂ、７０ｃおよび７
０ｄは非接触バスで構成されていて、このバス配線によ
るデータ転送は、ＮＲＺ信号および有極性ＲＴＺ信号で
行われる。

【００８４】本発明を、バス配線７０ａ、７０ｂ、７０
ｃ、７０ｄに接続されている装置、バスブリッジ７４、
７７、７８、７９、メモリモジュール７６、ＣＰＵ７２
およびキャッシュメモリ７３をはじめとする、非接触バ
スに接続されている回路に本発明を適用することで、高
速かつ高信頼性なシステムを構築することが可能とな
る。

【００８５】次に、本発明の第４の実施形態について図
９を用いて説明する。

【００８６】図１１は、本発明の受信回路であって、オ
フセット電圧が可変な受信回路の、別の構成例である。
本構成の受信回路は、図１の受信回路で、なおかつ電圧
比較器１２および１３を図６に示した回路で構成した場
合と同じ動作が可能である。

【００８７】本構成の図１と異なる点は、電圧比較器１
２、１３およびＲＳフリップフロップ回路１４の代わり
にラッチ機能付電圧比較器９１を設けたことである。さ
らに、このラッチ機能付電圧比較器９１には、オフセッ
ト電圧を設定するために、Ｖｏｆｆｓ設定端子９２を設
けている。

【００８８】なお、本実施形態では、バス配線８０ａお
よび８０ｂが１本で構成される場合（シングルエンド）
について説明したが、図１２に示すような、バス配線８
０ａおよび８０ｂが２本１組の差動線路である場合に
も、本発明を適用することができる。

【００８９】バス配線が差動線路の場合における受信回
路の構成を、図１０に示す。差動線路である場合、バス
配線８０ａおよび８０ｂには、各々、正論理側、負論理
側の２本１組の配線を備えているものとする。

【００９０】図１０の受信回路では、図９の基準電圧供
給配線１１の代わりに、もう一つの入力端子２０が設け
られている。この入力端子２０は、入力端子１０と同様
に、受信回路毎に設けられている。

【００９１】バス配線８０ａまたは８０ｂの正論理側の
配線は、入力端子１０に接続する。また、同バス配線の
負論理側の配線は、入力端子２０に接続する。

【００９２】次に、本実施形態のラッチ機能付電圧比較
器９１の構成例を図１１を用いて説明する。

【００９３】図１１は、本実施形態で用いるラッチ機能
付電圧比較器９１の構成例である。このラッチ機能付電
圧比較器９１は、第１の実施形態の図６で述べた電圧比
較器と同様にオフセット電圧が可変である。本構成の図
６と異なる点は、ＰＭＯＳ５１ａ、５２ａ、６１ａ、６
２ａをさらに設けたことである。ＰＭＯＳ５１ａ、５２
ａ、６１ａ、６２ａは、それぞれ、ＰＭＯＳ５１、５
２、６１、６２に対応している。さらに、ＰＭＯＳ５１
ａ、５２ａ、６１ａ、６２ａによるオフセット電圧Ｖｏ
ｆｆｓ２を持たせるために、ＰＭＯＳ５１ａのチャネル
幅をＷ１ａ、ＰＭＯＳ５２ａのチャネル幅をＷ２ａとす
ると、 Ｗ１ａとＷ２ａは、次式（数２）の関係になる
ように設定されている。

【００９４】

【数２】Ｗ１ａ＞Ｗ２ａ …（数２） Ｗ１ａ、Ｗ２ａの差を大きくすることで、オフセット電
圧Ｖｏｆｆｓ２を大きくすることができる。なお、チャ
ネル幅Ｗ１ａ、Ｗ２ａは、それぞれＰＭＯＳ５１のチャ
ネル幅Ｗ１、ＰＭＯＳ５２のチャネル幅Ｗ２に対応して
いる。Ｗ１とＷ１ａ、およびＷ２とＷ２ａはそれぞれ同
値であるのが好ましいが、数１および数２の条件を満た
す範囲であれば、異なる値でも良い。

【００９５】さらに、本実施形態の受信回路は、オフセ
ット電圧Ｖｏｆｆｓ、Ｖｏｆｆｓ２を設定するための入
力端子である、Ｖｏｆｆｓ設定端子９２が設けられてお
り、設定端子９２の電圧を０Ｖ（ＧＮＤ電圧）から電源
電圧ＶＤＤまでの間の値に設定することで、設定端子９
２の電圧に対応したオフセット電圧Ｖｏｆｆｓ、Ｖｏｆ
ｆｓ２を設定することが可能となる。

【００９６】なお、実施形態の受信回路は、オフセット
電圧Ｖｏｆｆｓ、Ｖｏｆｆｓ２によるヒステリシス電圧
Ｖｈｙｓを持つ、ヒステリシスアンプとしても使用する
ことが出来る。このヒステリシス電圧Ｖｈｙｓは、 Ｐ
ＭＯＳ５１、５２、６１、６２によって設定されるオフ
セット電圧Ｖｏｆｆｓと、 ＰＭＯＳ５１ａ、５２ａ、
６１ａ、６２ａによって設定されるオフセット電圧Ｖｏ
ｆｆｓ２を、加算した電圧である。

【００９７】このように、本実施形態の受信回路を使用
しても、第１の実施形態で示した受信回路と同様、オフ
セット電圧の動的設定が可能な受信回路を実現すること
ができる。また、本実施形態の受信回路を用いた場合、
回路素子の数を減らすことができる。

【００９８】

【発明の効果】本発明により、有極性ＲＴＺ信号を用い
たバスシステムにおけるデータ伝送を高速に、かつ確実
に行うことが可能となり、高速化と高信頼性のバスシス
テムを構築することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の概略を示す構成図で
ある。

【図２】第１の実施形態の概略を示す構成図である。

【図３】第１の実施形態で用いる電圧比較器の特性を示
すグラフである。

【図４】第１の実施形態における動作を説明するための
タイミングチャートである。

【図５】第１の実施形態で用いる電圧比較器の構成図で
ある。

【図６】第１の実施形態で用いる電圧比較器の構成図で
ある。

【図７】本発明の第３の実施形態の概略を示す構成図で
ある。

【図８】従来技術の概略を示す構成図である。

【図９】本発明の第４の実施形態の概略を示す構成図で
ある。

【図１０】第４の実施形態の概略を示す構成図である。

【図１１】第４の実施形態で用いるラッチ機能付電圧比
較器の構成図である。

【図１２】本発明の第２の実施形態の概略を示す構成図
である。

【図１３】従来技術の動作を説明するためのタイミング
チャートである。

【符号の説明】

１０…データ入力端子、１１…基準電圧供給配線、１
２、１３…電圧比較器、１４、１４ａ…ＲＳフリップフ
ロップ（ＲＳ−ＦＦ）、１５…データ出力端子、２０…
負論理データ入力端子、 ４１、４２、４３、４４…
パルス信号、５１、５２、６１、６２、５１ａ、５２
ａ、６１ａ、６２ａ…ＰチャネルＭＯＳＦＥＴ、５３、
５４、５５…ＮチャネルＭＯＳＦＥＴ、７０ａ、７０
ｂ、７０ｃ、７０ｄ…バス配線、７１…プロセッサボー
ド、 ７２…中央処理装置（ＣＰＵ）、７３…キャッシ
ュメモリ、 ７４、７７、７８、７９…バスブリッ
ジ、７５…メモリボード、７６…メモリモジュール、
８０ａ…バス配線、８０ｂ…スタブ配線、
８１ａ、８１ｂ…モジュール、８２ａ、８２ｂ…
集積回路、 ８３ａ、８３ｂ…送信回路、８
４ａ、８４ｂ…受信回路、 ８５ａ、８５ｂ
…終端抵抗、８６…方向性結合器、 ９１ａ…ラッチ
機能付電圧比較器、９２…オフセット電圧設定端子。

Claims (5)

【特許請求の範囲】
1. 【請求項１】有極性ＲＴＺ信号に用いるデータ受信回路
   であって、 前記データ受信回路は、 入力信号振幅の１０％以上５０％以下のオフセット値を
   持つ電圧比較器を２つと、 ＲＳフリップフロップ回路を１つを有し、 前記２つの電圧比較器からの出力信号をそれぞれ前記Ｒ
   ＳフリップフロップのＳｅｔ入力端子とＲｅｓｅｔ入力
   端子に接続し、 有極性ＲＴＺ信号をＮＲＺ信号に変換することを特徴と
   するデータ受信回路。
2. 【請求項２】請求項１記載の有極性ＲＴＺ信号用データ
   受信回路であって、 前記受信回路に設けられた電圧比較器には、 オフセット電圧を制御するためのオフセット電圧制御回
   路を有し、 前記オフセット電圧制御回路によりオフセット電圧が可
   変であることを特徴とするデータ受信回路。
3. 【請求項３】有極性ＲＴＺ信号に用いるデータ受信回路
   であって、 前記データ受信回路は、 入力信号振幅の２０％以上１００％以下のヒステリシス
   電圧を持つヒステリシスアンプと、 ヒステリシス電圧を制御するための制御回路を有し、 前記制御回路によりヒステリシス電圧が可変であること
   を特徴とするデータ受信回路。
4. 【請求項４】請求項１、２または３のいずれかに記載の
   有極性ＲＴＺ信号用データ受信回路であって、前記デー
   タ受信回路はデータを入力するための２本の入力端子を
   有し、前記入力端子に差動信号を入力することを特徴と
   するデータ受信回路。
5. 【請求項５】請求項１、２、３または４のいずれかに記
   載の有極性ＲＴＺ信号用データ受信回路におけるデータ
   受信回路を備えたことを特徴とする情報処理装置。