JP2000324200A - インタフェース回路 - Google Patents
インタフェース回路Info
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- JP2000324200A JP2000324200A JP11134759A JP13475999A JP2000324200A JP 2000324200 A JP2000324200 A JP 2000324200A JP 11134759 A JP11134759 A JP 11134759A JP 13475999 A JP13475999 A JP 13475999A JP 2000324200 A JP2000324200 A JP 2000324200A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40052—High-speed IEEE 1394 serial bus
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L12/00—Data switching networks
- H04L12/64—Hybrid switching systems
- H04L12/6418—Hybrid transport
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- Signal Processing (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 物理層の処理回路を高集積化してコストの低
減をすることが困難であった。 【解決手段】 物理層の処理を実行する回路のうち、論
理回路のみで構成される回路規模の大きいアービタ回路
や制御回路に内蔵の状態遷移マシンを制御信号生成回路
１２としてリンク層回路１１とともに第１の集積回路１
に納め、物理層の処理を実行する残りの物理層回路３１
を第２の集積回路２に納める。そして第１の集積回路１
を高集積化することにより物理層の処理を実行する回路
の多くを高集積化することができる。
減をすることが困難であった。 【解決手段】 物理層の処理を実行する回路のうち、論
理回路のみで構成される回路規模の大きいアービタ回路
や制御回路に内蔵の状態遷移マシンを制御信号生成回路
１２としてリンク層回路１１とともに第１の集積回路１
に納め、物理層の処理を実行する残りの物理層回路３１
を第２の集積回路２に納める。そして第１の集積回路１
を高集積化することにより物理層の処理を実行する回路
の多くを高集積化することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＥＥＥ規格１
３９４に準拠するシリアルバスインタフェースのうちの
リンク層および物理層の処理を実行するインタフェース
回路に関するものである。
３９４に準拠するシリアルバスインタフェースのうちの
リンク層および物理層の処理を実行するインタフェース
回路に関するものである。
【０００２】
【従来の技術】ＩＥＥＥ規格１３９４に準拠するシリア
ルバス（以下、ＩＥＥＥ１３９４シリアルバスという）
インタフェースは、下位から物理層、リンク層、トラン
ザクション層などの階層構造の各機能により構成され、
このうちの物理層およびリンク層はハードウェアとして
実現されることが多い。
ルバス（以下、ＩＥＥＥ１３９４シリアルバスという）
インタフェースは、下位から物理層、リンク層、トラン
ザクション層などの階層構造の各機能により構成され、
このうちの物理層およびリンク層はハードウェアとして
実現されることが多い。
【０００３】図７は、例えば「IEEE Standard for a Hi
gh Performance Serial Bus」（ＩＥＥＥ発行、１９９
６年８月３０日）や「P1394a Draft Standard for a Hi
gh Performance Serial Bus (Supplement)」（ＩＥＥＥ
発行、１９９８年３月１５日）に記載の従来のインタフ
ェース回路を示すブロック図である。図において、１０
１はＩＥＥＥ１３９４シリアルバスインタフェースのリ
ンク層の処理を実行するリンク層集積回路（いわゆるＬ
ＩＮＫチップ）であり、１０２はＩＥＥＥ１３９４シリ
アルバスインタフェースの物理層の処理を実行する物理
層集積回路（いわゆるＰＨＹチップ）である。
gh Performance Serial Bus」（ＩＥＥＥ発行、１９９
６年８月３０日）や「P1394a Draft Standard for a Hi
gh Performance Serial Bus (Supplement)」（ＩＥＥＥ
発行、１９９８年３月１５日）に記載の従来のインタフ
ェース回路を示すブロック図である。図において、１０
１はＩＥＥＥ１３９４シリアルバスインタフェースのリ
ンク層の処理を実行するリンク層集積回路（いわゆるＬ
ＩＮＫチップ）であり、１０２はＩＥＥＥ１３９４シリ
アルバスインタフェースの物理層の処理を実行する物理
層集積回路（いわゆるＰＨＹチップ）である。
【０００４】物理層集積回路１０２において、１２１は
当該インタフェース回路におけるローカルなクロック信
号ＳＣＬＫを発生するクロック発生回路である。１２２
は４ビットのパラレル信号として供給される送信データ
をシリアル信号に変換するとともに、変換後の送信デー
タに基づきストロブ信号を生成し、送信データとともに
ポート出力制御回路１２３に供給するエンコーダ回路で
ある。１２３はトランシーバ回路１２４Ａ，１２４Ｂを
制御し、アービトレーション制御信号、または送信デー
タおよびストロブ信号を送信させるポート出力制御回路
である。
当該インタフェース回路におけるローカルなクロック信
号ＳＣＬＫを発生するクロック発生回路である。１２２
は４ビットのパラレル信号として供給される送信データ
をシリアル信号に変換するとともに、変換後の送信デー
タに基づきストロブ信号を生成し、送信データとともに
ポート出力制御回路１２３に供給するエンコーダ回路で
ある。１２３はトランシーバ回路１２４Ａ，１２４Ｂを
制御し、アービトレーション制御信号、または送信デー
タおよびストロブ信号を送信させるポート出力制御回路
である。
【０００５】１２４Ａは、ストロブ信号でＩＥＥＥ規格
１３９４に準拠のケーブル（以下、１３９４ケーブルと
いう）のうちのツイストペア線Ａ（以下、ＴＰＡ線とい
う）を駆動するとともに、ＴＰＡ線を介して他のインタ
フェース回路から送信データを受信し、また、アービト
レーション制御信号の送受信をし、さらにデータ転送速
度を示すスピードコードを受信するトランシーバ回路で
ある。１２４Ｂは、送信データで１３９４ケーブルのう
ちのツイストペア線Ｂ（以下、ＴＰＢ線という）を駆動
するとともに、ＴＰＢ線を介して他のインタフェース回
路からストロブ信号を受信し、また、アービトレーショ
ン制御信号の送受信をし、さらにデータ転送速度を示す
スピードコードを送信するトランシーバ回路である。
１３９４に準拠のケーブル（以下、１３９４ケーブルと
いう）のうちのツイストペア線Ａ（以下、ＴＰＡ線とい
う）を駆動するとともに、ＴＰＡ線を介して他のインタ
フェース回路から送信データを受信し、また、アービト
レーション制御信号の送受信をし、さらにデータ転送速
度を示すスピードコードを受信するトランシーバ回路で
ある。１２４Ｂは、送信データで１３９４ケーブルのう
ちのツイストペア線Ｂ（以下、ＴＰＢ線という）を駆動
するとともに、ＴＰＢ線を介して他のインタフェース回
路からストロブ信号を受信し、また、アービトレーショ
ン制御信号の送受信をし、さらにデータ転送速度を示す
スピードコードを送信するトランシーバ回路である。
【０００６】１２５は、１３９４ケーブルを介してトラ
ンシーバ回路１２４Ａ，１２４Ｂにより受信したデータ
を、クロック発生回路１２１により発生したクロック信
号に同期させるデータリシンク回路である。１２６は、
データリシンク回路１２５により処理された受信データ
などを４ビットのパラレル信号としてリンク層集積回路
１０１へ供給するためのインタフェースであるデコーダ
回路である。
ンシーバ回路１２４Ａ，１２４Ｂにより受信したデータ
を、クロック発生回路１２１により発生したクロック信
号に同期させるデータリシンク回路である。１２６は、
データリシンク回路１２５により処理された受信データ
などを４ビットのパラレル信号としてリンク層集積回路
１０１へ供給するためのインタフェースであるデコーダ
回路である。
【０００７】１２７は、リンク層集積回路１０１からア
ービトレーション要求信号（以下、ＬＲＥＱ信号とい
う）を受信した場合に、内蔵の状態遷移マシンにより各
部の状態を制御してアービトレーション処理を実行する
アービタ回路である。１２８はリンク層集積回路１０１
との間で送受信状態などを示す制御信号（以下、ＣＴＬ
信号という）の授受を実行するとともに、リンク層集積
回路１０１からの所定の制御信号（以下、ＬＰＳ信号と
いう）を受信した場合、そのＬＰＳ信号に応じて当該イ
ンタフェース回路の状態のリセットなどを内蔵の状態遷
移マシンにより実行する制御回路である。
ービトレーション要求信号（以下、ＬＲＥＱ信号とい
う）を受信した場合に、内蔵の状態遷移マシンにより各
部の状態を制御してアービトレーション処理を実行する
アービタ回路である。１２８はリンク層集積回路１０１
との間で送受信状態などを示す制御信号（以下、ＣＴＬ
信号という）の授受を実行するとともに、リンク層集積
回路１０１からの所定の制御信号（以下、ＬＰＳ信号と
いう）を受信した場合、そのＬＰＳ信号に応じて当該イ
ンタフェース回路の状態のリセットなどを内蔵の状態遷
移マシンにより実行する制御回路である。
【０００８】ＩＥＥＥ規格１３９４は物理層のトランシ
ーバ回路１２４Ａ，１２４Ｂに、入力信号に対する−
０．５ボルト〜＋２．８３ボルトの耐圧を要求するた
め、この耐圧を確保するために物理層集積回路１０２の
トランシーバ回路２３Ａ，２３Ｂには０．３マイクロメ
ートル程度の最小加工寸法の製造技術が必要とされる。
ーバ回路１２４Ａ，１２４Ｂに、入力信号に対する−
０．５ボルト〜＋２．８３ボルトの耐圧を要求するた
め、この耐圧を確保するために物理層集積回路１０２の
トランシーバ回路２３Ａ，２３Ｂには０．３マイクロメ
ートル程度の最小加工寸法の製造技術が必要とされる。
【０００９】次に動作について説明する。まずデータ送
信時には、リンク層集積回路１０１からエンコーダ回路
１２２へ送信データがパラレル信号として供給され、エ
ンコーダ回路１２２は、供給されたパラレル信号の送信
データをシリアル信号に変換し、変換後の信号に基づき
ストロブ信号を生成する。そしてポート出力制御回路１
２３により送信データのシリアル信号とストロブ信号が
トランシーバ回路１２４Ａ，１２４Ｂに供給され、１３
９４ケーブルのＴＰＡ線およびＴＰＢ線がそれらの信号
に従って駆動され、送信データが他のインタフェース回
路へ送信される。
信時には、リンク層集積回路１０１からエンコーダ回路
１２２へ送信データがパラレル信号として供給され、エ
ンコーダ回路１２２は、供給されたパラレル信号の送信
データをシリアル信号に変換し、変換後の信号に基づき
ストロブ信号を生成する。そしてポート出力制御回路１
２３により送信データのシリアル信号とストロブ信号が
トランシーバ回路１２４Ａ，１２４Ｂに供給され、１３
９４ケーブルのＴＰＡ線およびＴＰＢ線がそれらの信号
に従って駆動され、送信データが他のインタフェース回
路へ送信される。
【００１０】次にデータ受信時には、トランシーバ回路
１２４Ａ，１２４Ｂにより受信された他のインタフェー
ス回路からの送信データのシリアル信号とストロブ信号
がデータリシンク回路１２５に供給される。データリシ
ンク回路１２５は、そのシリアル信号とストロブ信号か
ら、送信データおよび送信クロック信号を抽出し、抽出
した送信データをクロック発生回路１２１によるクロッ
ク信号に同期させてデコーダ回路１２６に出力する。デ
コーダ回路１２６はその送信データを４ビットのパラレ
ル信号としてリンク層集積回路１０１に供給する。
１２４Ａ，１２４Ｂにより受信された他のインタフェー
ス回路からの送信データのシリアル信号とストロブ信号
がデータリシンク回路１２５に供給される。データリシ
ンク回路１２５は、そのシリアル信号とストロブ信号か
ら、送信データおよび送信クロック信号を抽出し、抽出
した送信データをクロック発生回路１２１によるクロッ
ク信号に同期させてデコーダ回路１２６に出力する。デ
コーダ回路１２６はその送信データを４ビットのパラレ
ル信号としてリンク層集積回路１０１に供給する。
【００１１】また、アービトレーション処理時には、リ
ンク層集積回路１０１よりアービタ回路１２７にＬＲＥ
Ｑ信号が供給される。そしてアービタ回路１２７により
各部が制御され、他のインタフェース回路とのアービト
レーション制御信号の送受信が実行される。
ンク層集積回路１０１よりアービタ回路１２７にＬＲＥ
Ｑ信号が供給される。そしてアービタ回路１２７により
各部が制御され、他のインタフェース回路とのアービト
レーション制御信号の送受信が実行される。
【００１２】さらに当該インタフェース回路のリセット
時には、リンク層集積回路１０１よりＬＰＳ信号が制御
回路１２８に供給され、制御回路１２８が内蔵の状態遷
移マシンによりポートリセットなどのリセット処理を実
行する。
時には、リンク層集積回路１０１よりＬＰＳ信号が制御
回路１２８に供給され、制御回路１２８が内蔵の状態遷
移マシンによりポートリセットなどのリセット処理を実
行する。
【００１３】なお、上記従来のインタフェース回路に関
連するものが例えば特開平１１−４２４０号公報や特開
平６−２３７２８５号公報に記載されている。
連するものが例えば特開平１１−４２４０号公報や特開
平６−２３７２８５号公報に記載されている。
【００１４】
【発明が解決しようとする課題】従来のインタフェース
回路は以上のように構成されているので、物理層集積回
路１０２全体に０．３マイクロメートル程度の最小加工
寸法の製造技術を適用せざるを得ず、トランシーバ回路
２３Ａ，２３Ｂ以外の回路に現在の製造技術（最小加工
寸法０．１〜０．２マイクロメートル程度）を適用する
ことによるコスト低減の恩恵を享受することが困難であ
るなどの課題があった。
回路は以上のように構成されているので、物理層集積回
路１０２全体に０．３マイクロメートル程度の最小加工
寸法の製造技術を適用せざるを得ず、トランシーバ回路
２３Ａ，２３Ｂ以外の回路に現在の製造技術（最小加工
寸法０．１〜０．２マイクロメートル程度）を適用する
ことによるコスト低減の恩恵を享受することが困難であ
るなどの課題があった。
【００１５】また、従来のインタフェース回路では、リ
ンク層集積回路１０１と物理層集積回路１０２とを電気
的に接続する配線が、ＳＣＬＫ信号（１本）、ＬＲＥＱ
信号（１本）、ＣＴＬ信号（２本）、エンコーダ回路１
２２およびデコーダ回路１２６とリンク層集積回路１０
１との間で授受されるデータ（合計８ビットのＤ信
号）、ＬＰＳ信号（１本）のために少なくとも１３本
（＝１＋１＋２＋８＋１）必要になり、回路全体の製造
コストを低減することが困難であるという課題があっ
た。
ンク層集積回路１０１と物理層集積回路１０２とを電気
的に接続する配線が、ＳＣＬＫ信号（１本）、ＬＲＥＱ
信号（１本）、ＣＴＬ信号（２本）、エンコーダ回路１
２２およびデコーダ回路１２６とリンク層集積回路１０
１との間で授受されるデータ（合計８ビットのＤ信
号）、ＬＰＳ信号（１本）のために少なくとも１３本
（＝１＋１＋２＋８＋１）必要になり、回路全体の製造
コストを低減することが困難であるという課題があっ
た。
【００１６】この発明は上記のような課題を解決するた
めになされたもので、物理層の処理を実行する回路のう
ち、論理回路のみで構成される回路規模の大きいアービ
タ回路や制御回路に内蔵の状態遷移マシンをリンク層の
処理を実行する回路とともに同一の第１の集積回路に納
め、物理層の処理を実行する残りの回路を第２の集積回
路に納めるようにして、現在の微細化技術によりその第
１の集積回路を高集積化することにより物理層の処理を
実行する回路の多くを高集積化することができ、また、
２つの集積回路間の配線数を低減することができ、コス
ト低減の恩恵を享受できるインタフェース回路を得るこ
とを目的とする。
めになされたもので、物理層の処理を実行する回路のう
ち、論理回路のみで構成される回路規模の大きいアービ
タ回路や制御回路に内蔵の状態遷移マシンをリンク層の
処理を実行する回路とともに同一の第１の集積回路に納
め、物理層の処理を実行する残りの回路を第２の集積回
路に納めるようにして、現在の微細化技術によりその第
１の集積回路を高集積化することにより物理層の処理を
実行する回路の多くを高集積化することができ、また、
２つの集積回路間の配線数を低減することができ、コス
ト低減の恩恵を享受できるインタフェース回路を得るこ
とを目的とする。
【００１７】
【課題を解決するための手段】この発明に係るインタフ
ェース回路は、リンク層の処理を実行するリンク層回路
と、物理層の処理の状態遷移を実行する第１の制御回路
とを有する第１の集積回路と、第１の制御回路により実
行される状態遷移に基づき物理層の処理を実行する物理
層回路を有する第２の集積回路とを備えるものである。
ェース回路は、リンク層の処理を実行するリンク層回路
と、物理層の処理の状態遷移を実行する第１の制御回路
とを有する第１の集積回路と、第１の制御回路により実
行される状態遷移に基づき物理層の処理を実行する物理
層回路を有する第２の集積回路とを備えるものである。
【００１８】この発明に係るインタフェース回路は、第
１の制御回路により物理層の処理の状態に対応する制御
信号を生成し、その制御信号に応じて物理層回路を制御
する第２の制御回路を第２の集積回路に有するようにし
たものである。
１の制御回路により物理層の処理の状態に対応する制御
信号を生成し、その制御信号に応じて物理層回路を制御
する第２の制御回路を第２の集積回路に有するようにし
たものである。
【００１９】この発明に係るインタフェース回路は、第
２の集積回路に、所定のポート数だけの物理層回路と、
所定のポート数だけの第２の制御回路と、所定の数のポ
ートのうちのいずれかのポートに対応する物理層回路お
よび第２の制御回路を第１の集積回路に電気的に接続す
るポート制御回路とを有するものである。
２の集積回路に、所定のポート数だけの物理層回路と、
所定のポート数だけの第２の制御回路と、所定の数のポ
ートのうちのいずれかのポートに対応する物理層回路お
よび第２の制御回路を第１の集積回路に電気的に接続す
るポート制御回路とを有するものである。
【００２０】この発明に係るインタフェース回路は、第
１の集積回路と第２の集積回路との間の同一の配線を介
して第１の制御回路から第２の制御回路への制御信号を
時分割転送する第１および第２の時分割転送回路を第１
および第２の集積回路にそれぞれ備え、データが送信中
または受信中である場合、第１の制御回路により、第１
の時分割転送回路による制御信号の時分割転送を停止さ
せるとともに、データが送信または受信中であることを
示す信号を配線とは別の配線で第２の制御回路に供給
し、その信号が供給された場合、第２の制御回路によ
り、第２の時分割転送回路による制御信号の時分割転送
を停止させるようにしたものである。
１の集積回路と第２の集積回路との間の同一の配線を介
して第１の制御回路から第２の制御回路への制御信号を
時分割転送する第１および第２の時分割転送回路を第１
および第２の集積回路にそれぞれ備え、データが送信中
または受信中である場合、第１の制御回路により、第１
の時分割転送回路による制御信号の時分割転送を停止さ
せるとともに、データが送信または受信中であることを
示す信号を配線とは別の配線で第２の制御回路に供給
し、その信号が供給された場合、第２の制御回路によ
り、第２の時分割転送回路による制御信号の時分割転送
を停止させるようにしたものである。
【００２１】この発明に係るインタフェース回路は、第
１の集積回路の配線が第２の集積回路の配線より微細で
あるものである。
１の集積回路の配線が第２の集積回路の配線より微細で
あるものである。
【００２２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
インタフェース回路の構成を示すブロック図である。図
において、１は、ＩＥＥＥ１３９４シリアルバスインタ
フェースのリンク層の処理を実行するリンク層回路１
１、および物理層の処理のうちのアービトレーション処
理やリセット処理などにおける状態遷移を実行し、その
状態に対応する制御信号を生成する制御信号生成回路
（第１の制御回路）１２を有する第１の集積回路であ
る。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
インタフェース回路の構成を示すブロック図である。図
において、１は、ＩＥＥＥ１３９４シリアルバスインタ
フェースのリンク層の処理を実行するリンク層回路１
１、および物理層の処理のうちのアービトレーション処
理やリセット処理などにおける状態遷移を実行し、その
状態に対応する制御信号を生成する制御信号生成回路
（第１の制御回路）１２を有する第１の集積回路であ
る。
【００２３】２は、ＩＥＥＥ１３９４シリアルバスイン
タフェースの物理層の処理を実行する物理層回路３１、
および制御信号生成回路１２による制御信号に基づいて
物理層回路３１の状態を制御する状態制御回路（第２の
制御回路）２５を有する第２の集積回路である。なお、
第１の集積回路１は論理回路のみで構成されるため、第
２の集積回路２より微細に集積される。
タフェースの物理層の処理を実行する物理層回路３１、
および制御信号生成回路１２による制御信号に基づいて
物理層回路３１の状態を制御する状態制御回路（第２の
制御回路）２５を有する第２の集積回路である。なお、
第１の集積回路１は論理回路のみで構成されるため、第
２の集積回路２より微細に集積される。
【００２４】第２の集積回路２の物理層回路３１におい
て、２１は当該インタフェース回路におけるローカルな
クロック信号ＳＣＬＫを発生するクロック発生回路であ
る。なお、クロック信号ＳＣＬＫの周波数は４９．１５
２ＭＨｚである。また、この実施の形態１においてはク
ロック発生回路２１は第２の集積回路２に設けられてい
るが第１の集積回路１に設けるようにしてもよい。その
場合には、第１の集積回路１から第２の集積回路２へク
ロック信号ＳＣＬＫが供給される。
て、２１は当該インタフェース回路におけるローカルな
クロック信号ＳＣＬＫを発生するクロック発生回路であ
る。なお、クロック信号ＳＣＬＫの周波数は４９．１５
２ＭＨｚである。また、この実施の形態１においてはク
ロック発生回路２１は第２の集積回路２に設けられてい
るが第１の集積回路１に設けるようにしてもよい。その
場合には、第１の集積回路１から第２の集積回路２へク
ロック信号ＳＣＬＫが供給される。
【００２５】２２は状態制御回路２５による制御に応じ
てデータの送受信、スピードコードの送受信などを実行
する入出力制御回路である。
てデータの送受信、スピードコードの送受信などを実行
する入出力制御回路である。
【００２６】２３Ａは、ストロブ信号で１３９４ケーブ
ルのうちのＴＰＡ線を駆動するとともに、ＴＰＡ線を介
して他のインタフェース回路から送信データを受信し、
また、アービトレーション制御信号の送受信をし、さら
にデータ転送速度を示すスピードコードを受信するトラ
ンシーバ回路である。２３Ｂは、送信データで１３９４
ケーブルのうちのＴＰＢ線を駆動するとともに、ＴＰＢ
線を介して他のインタフェース回路からストロブ信号を
受信し、また、アービトレーション制御信号の送受信を
し、さらにデータ転送速度を示すスピードコードを送信
するトランシーバ回路である。なお、このトランシーバ
回路２３Ａ，２３Ｂには図７のトランシーバ回路１２４
Ａ，１２４Ｂと同一のものが使用できる。
ルのうちのＴＰＡ線を駆動するとともに、ＴＰＡ線を介
して他のインタフェース回路から送信データを受信し、
また、アービトレーション制御信号の送受信をし、さら
にデータ転送速度を示すスピードコードを受信するトラ
ンシーバ回路である。２３Ｂは、送信データで１３９４
ケーブルのうちのＴＰＢ線を駆動するとともに、ＴＰＢ
線を介して他のインタフェース回路からストロブ信号を
受信し、また、アービトレーション制御信号の送受信を
し、さらにデータ転送速度を示すスピードコードを送信
するトランシーバ回路である。なお、このトランシーバ
回路２３Ａ，２３Ｂには図７のトランシーバ回路１２４
Ａ，１２４Ｂと同一のものが使用できる。
【００２７】図２は、図１のトランシーバ回路２３Ａ，
２３Ｂの構成を示す回路図である。図２（ａ）に示すト
ランシーバ回路２３Ａにおいて、３１’はストロブ信号
Ｓｔｒｂ＿ＴｘでＴＰＡ線（図中のＴＰＡ，ＴＰＡ＊）
を駆動するドライバであり、３２はデータＤａｔａ＿Ｒ
ｘを受信するレシーバであり、３３Ａおよび３３Ｂはア
ービトレーション値Ａｒｂ＿Ａ＿Ｒｘを抽出する２つの
比較器であり、３４は抵抗ＲＡ３，ＲＡ４で分圧された
ＴＰＡ線の２線の中間で電圧とバイアス回路３５による
電圧とを比較してスピードコードＳｐｅｅｄ＿Ｒｘを抽
出する比較器であり、３５は同一の抵抗ＲＡ１，ＲＡ２
を介してＴＰＡ線の信号の振幅を確保するバイアス回路
である。なお、バイアス回路３５の出力端はコンデンサ
ＣＡを介してグランド線ＶＧに接続される。
２３Ｂの構成を示す回路図である。図２（ａ）に示すト
ランシーバ回路２３Ａにおいて、３１’はストロブ信号
Ｓｔｒｂ＿ＴｘでＴＰＡ線（図中のＴＰＡ，ＴＰＡ＊）
を駆動するドライバであり、３２はデータＤａｔａ＿Ｒ
ｘを受信するレシーバであり、３３Ａおよび３３Ｂはア
ービトレーション値Ａｒｂ＿Ａ＿Ｒｘを抽出する２つの
比較器であり、３４は抵抗ＲＡ３，ＲＡ４で分圧された
ＴＰＡ線の２線の中間で電圧とバイアス回路３５による
電圧とを比較してスピードコードＳｐｅｅｄ＿Ｒｘを抽
出する比較器であり、３５は同一の抵抗ＲＡ１，ＲＡ２
を介してＴＰＡ線の信号の振幅を確保するバイアス回路
である。なお、バイアス回路３５の出力端はコンデンサ
ＣＡを介してグランド線ＶＧに接続される。
【００２８】図２（ｂ）に示すトランシーバ回路２３Ｂ
において、４１はデータＤａｔａ＿ＴｘでＴＰＢ線（図
中のＴＰＢ，ＴＰＢ＊）を駆動するドライバであり、４
２はストロブ信号Ｓｔｒｂ＿Ｒｘを受信するレシーバで
あり、４３Ａおよび４３Ｂはアービトレーション値Ａｒ
ｂ＿Ｂ＿Ｒｘを抽出する２つの比較器であり、４４は抵
抗ＲＢ３，ＲＢ４で分圧されたＴＰＢ線の２線の中間で
電圧と基準電圧Ｖｒとを比較してポート状態Ｐｏｒｔ＿
Ｓｔａｔｕｓを抽出する比較器である。なお、ポート状
態はＴＰＢ線の接続先のインタフェース回路の電源がオ
ンであるか否かを示すものである。４５Ａおよび４５Ｂ
は、送信するスピードコードＳｐｅｅｄ＿Ｔｘに対応す
る電流をグランド線ＶＧに印加する電流源である。な
お、ＴＰＢ線の２線の間には同一の抵抗ＲＢ１，ＲＢ２
が接続され、その中間点がコンデンサＣＢが並列接続さ
れた抵抗ＲＢ５を介してグランド線ＶＧに接続される。
において、４１はデータＤａｔａ＿ＴｘでＴＰＢ線（図
中のＴＰＢ，ＴＰＢ＊）を駆動するドライバであり、４
２はストロブ信号Ｓｔｒｂ＿Ｒｘを受信するレシーバで
あり、４３Ａおよび４３Ｂはアービトレーション値Ａｒ
ｂ＿Ｂ＿Ｒｘを抽出する２つの比較器であり、４４は抵
抗ＲＢ３，ＲＢ４で分圧されたＴＰＢ線の２線の中間で
電圧と基準電圧Ｖｒとを比較してポート状態Ｐｏｒｔ＿
Ｓｔａｔｕｓを抽出する比較器である。なお、ポート状
態はＴＰＢ線の接続先のインタフェース回路の電源がオ
ンであるか否かを示すものである。４５Ａおよび４５Ｂ
は、送信するスピードコードＳｐｅｅｄ＿Ｔｘに対応す
る電流をグランド線ＶＧに印加する電流源である。な
お、ＴＰＢ線の２線の間には同一の抵抗ＲＢ１，ＲＢ２
が接続され、その中間点がコンデンサＣＢが並列接続さ
れた抵抗ＲＢ５を介してグランド線ＶＧに接続される。
【００２９】２４は、１３９４ケーブルを介してトラン
シーバ回路２３Ａ，２３Ｂにより受信したデータを、ク
ロック発生回路２１により発生したクロック信号に同期
させるデータリシンク回路である。
シーバ回路２３Ａ，２３Ｂにより受信したデータを、ク
ロック発生回路２１により発生したクロック信号に同期
させるデータリシンク回路である。
【００３０】次に動作について説明する。第１の集積回
路１の制御信号生成回路１２は、リンク層の処理に応じ
てリンク層回路１１から各種信号を供給され、その信号
に応じて物理層の状態遷移を適宜実行し、その状態を示
すコマンドを３ビットのＣＴＬ信号として第２の集積回
路２の状態制御回路２５に供給する。
路１の制御信号生成回路１２は、リンク層の処理に応じ
てリンク層回路１１から各種信号を供給され、その信号
に応じて物理層の状態遷移を適宜実行し、その状態を示
すコマンドを３ビットのＣＴＬ信号として第２の集積回
路２の状態制御回路２５に供給する。
【００３１】図３は、制御信号生成回路１２により生成
されるＣＴＬ信号の値と、対応するコマンドの意味、第
１の集積回路１と第２の集積回路２との間で授受される
データ（Ｄ信号）の転送方向、およびそのデータ（Ｄ信
号）の内容との対応関係を示す図である。制御信号生成
回路１２は、アイドル状態、スピードコード出力、スピ
ードコード入力、アービトレーション出力、アービトレ
ーション入力、スピード設定、データ送信およびデータ
受信という８つのコマンドのいずれかを３ビットのＣＴ
Ｌ信号としてクロック信号ＳＣＬＫに同期して送出す
る。
されるＣＴＬ信号の値と、対応するコマンドの意味、第
１の集積回路１と第２の集積回路２との間で授受される
データ（Ｄ信号）の転送方向、およびそのデータ（Ｄ信
号）の内容との対応関係を示す図である。制御信号生成
回路１２は、アイドル状態、スピードコード出力、スピ
ードコード入力、アービトレーション出力、アービトレ
ーション入力、スピード設定、データ送信およびデータ
受信という８つのコマンドのいずれかを３ビットのＣＴ
Ｌ信号としてクロック信号ＳＣＬＫに同期して送出す
る。
【００３２】ＣＴＬ信号の値が０００（２進数、以下同
様）である場合、すなわちアイドル状態コマンドの場
合、ＣＴＬ信号はアイドル状態であることを示し、デー
タリシンク回路２４や入出力制御回路２２はそのままの
状態を保つように状態制御回路２５により制御される。
様）である場合、すなわちアイドル状態コマンドの場
合、ＣＴＬ信号はアイドル状態であることを示し、デー
タリシンク回路２４や入出力制御回路２２はそのままの
状態を保つように状態制御回路２５により制御される。
【００３３】ＣＴＬ信号の値が００１である場合、すな
わちスピードコード出力コマンドの場合、Ｄ信号として
リンク層回路１１から入出力制御回路２２へ、データ転
送速度（約１００Ｍｂｐｓ、約２００Ｍｂｐｓおよび約
４００Ｍｂｐｓのいずれか）に対応する所定の３値Ｓ１
００，Ｓ２００，Ｓ４００のうちのいずれかの値が供給
され、状態制御回路２５は、入出力制御回路２２に、ト
ランシーバ回路２３Ｂの電流源４５Ａ，４５Ｂを制御さ
せ、供給された値に対応するスピードコードの送出を開
始させ、次にスピードコード出力コマンドが供給される
まで、その値に対応するスピードコードの送出を継続さ
せる。
わちスピードコード出力コマンドの場合、Ｄ信号として
リンク層回路１１から入出力制御回路２２へ、データ転
送速度（約１００Ｍｂｐｓ、約２００Ｍｂｐｓおよび約
４００Ｍｂｐｓのいずれか）に対応する所定の３値Ｓ１
００，Ｓ２００，Ｓ４００のうちのいずれかの値が供給
され、状態制御回路２５は、入出力制御回路２２に、ト
ランシーバ回路２３Ｂの電流源４５Ａ，４５Ｂを制御さ
せ、供給された値に対応するスピードコードの送出を開
始させ、次にスピードコード出力コマンドが供給される
まで、その値に対応するスピードコードの送出を継続さ
せる。
【００３４】ＣＴＬ信号の値が０１０である場合、すな
わちスピードコード入力コマンドの場合、状態制御回路
２５は、入出力制御回路２２に、トランシーバ回路２３
Ａの比較器３４により抽出されたスピードコードのサン
プル値（上述の３値のうちのいずれか）、およびトラン
シーバ回路２３Ｂの比較器４４により抽出されたポート
状態をＤ信号としてリンク層回路１１に供給させる。
わちスピードコード入力コマンドの場合、状態制御回路
２５は、入出力制御回路２２に、トランシーバ回路２３
Ａの比較器３４により抽出されたスピードコードのサン
プル値（上述の３値のうちのいずれか）、およびトラン
シーバ回路２３Ｂの比較器４４により抽出されたポート
状態をＤ信号としてリンク層回路１１に供給させる。
【００３５】ＣＴＬ信号の値が０１１である場合、すな
わちアービトレーション出力コマンドの場合、Ｄ信号と
してリンク層回路１１から入出力制御回路２２へＴＰＡ
線およびＴＰＢ線のそれぞれについてのアービトレーシ
ョン制御信号に対応する値（それぞれ３値のうちのいず
れか、すなわち併せて６値のうちのいずれか）が供給さ
れ、状態制御回路２５は、入出力制御回路２２に、その
値に対応するアービトレーション制御信号をトランシー
バ回路２３Ａ，２３Ｂのドライバ３１’，４１を制御さ
せ、そのアービトレーション制御信号を送出させる。な
お、このアービトレーション制御信号はＩＥＥＥ規格１
３９４により規定されるものである。
わちアービトレーション出力コマンドの場合、Ｄ信号と
してリンク層回路１１から入出力制御回路２２へＴＰＡ
線およびＴＰＢ線のそれぞれについてのアービトレーシ
ョン制御信号に対応する値（それぞれ３値のうちのいず
れか、すなわち併せて６値のうちのいずれか）が供給さ
れ、状態制御回路２５は、入出力制御回路２２に、その
値に対応するアービトレーション制御信号をトランシー
バ回路２３Ａ，２３Ｂのドライバ３１’，４１を制御さ
せ、そのアービトレーション制御信号を送出させる。な
お、このアービトレーション制御信号はＩＥＥＥ規格１
３９４により規定されるものである。
【００３６】ＣＴＬ信号の値が１００である場合、すな
わちアービトレーション入力コマンドの場合、状態制御
回路２５は、入出力制御回路２２に、トランシーバ回路
２３Ａ，２３Ｂの比較器３３Ａ，３３Ｂ，４３Ａ，４３
Ｂにより抽出されたアービトレーション制御信号のサン
プル値（それぞれ３値のうちのいずれか）をＤ信号とし
てリンク層回路１１に供給させる。
わちアービトレーション入力コマンドの場合、状態制御
回路２５は、入出力制御回路２２に、トランシーバ回路
２３Ａ，２３Ｂの比較器３３Ａ，３３Ｂ，４３Ａ，４３
Ｂにより抽出されたアービトレーション制御信号のサン
プル値（それぞれ３値のうちのいずれか）をＤ信号とし
てリンク層回路１１に供給させる。
【００３７】ＣＴＬ信号の値が１０１である場合、すな
わちスピード設定コマンドの場合、Ｄ信号としてリンク
層回路１１から入出力制御回路２２へ、当該インタフェ
ース回路によるデータ転送速度（約１００Ｍｂｐｓ、約
２００Ｍｂｐｓ、約４００Ｍｂｐｓのいずれか）を設定
する値が供給され、状態制御回路２５は、物理層回路３
１に、次にスピード設定コマンドが供給されるまで、そ
のデータ転送速度でデータの送受信処理を実行させる。
わちスピード設定コマンドの場合、Ｄ信号としてリンク
層回路１１から入出力制御回路２２へ、当該インタフェ
ース回路によるデータ転送速度（約１００Ｍｂｐｓ、約
２００Ｍｂｐｓ、約４００Ｍｂｐｓのいずれか）を設定
する値が供給され、状態制御回路２５は、物理層回路３
１に、次にスピード設定コマンドが供給されるまで、そ
のデータ転送速度でデータの送受信処理を実行させる。
【００３８】ＣＴＬ信号の値が１１０である場合、すな
わちデータ送信コマンドの場合、Ｄ信号としてリンク層
回路１１から入出力制御回路２２へ、データ転送速度が
約４００Ｍｂｐｓに設定されている場合には４ビットの
パラレル信号として送信データが供給され、データ転送
速度が約２００Ｍｂｐｓに設定されている場合には２ビ
ットのパラレル信号として送信データが供給され、デー
タ転送速度が約１００Ｍｂｐｓに設定されている場合に
は１ビットのシリアル信号として送信データが供給され
る。そして状態制御回路２５は、入出力制御回路２２
に、パラレル信号をシリアル信号へ変換させ、ストロブ
信号を生成させ、ドライバ回路２３Ａ，２３Ｂによりそ
れらの信号を送出させる。
わちデータ送信コマンドの場合、Ｄ信号としてリンク層
回路１１から入出力制御回路２２へ、データ転送速度が
約４００Ｍｂｐｓに設定されている場合には４ビットの
パラレル信号として送信データが供給され、データ転送
速度が約２００Ｍｂｐｓに設定されている場合には２ビ
ットのパラレル信号として送信データが供給され、デー
タ転送速度が約１００Ｍｂｐｓに設定されている場合に
は１ビットのシリアル信号として送信データが供給され
る。そして状態制御回路２５は、入出力制御回路２２
に、パラレル信号をシリアル信号へ変換させ、ストロブ
信号を生成させ、ドライバ回路２３Ａ，２３Ｂによりそ
れらの信号を送出させる。
【００３９】ＣＴＬ信号の値が１１１である場合、すな
わちデータ受信コマンドの場合、状態制御回路２５は、
入出力制御回路２２に、ドライバ回路２３Ａ，２３Ｂに
より受信された信号をデータリシンク回路２４に供給さ
せる。データリシンク回路２４は、その受信信号より抽
出されたデータをクロック信号ＳＣＬＫに同期させた
後、データ転送速度が約４００Ｍｂｐｓに設定されてい
る場合には４ビットのパラレル信号として、データ転送
速度が約２００Ｍｂｐｓに設定されている場合には２ビ
ットのパラレル信号として、データ転送速度が約１００
Ｍｂｐｓに設定されている場合には１ビットのシリアル
信号として、そのデータをリンク層回路１１に供給す
る。
わちデータ受信コマンドの場合、状態制御回路２５は、
入出力制御回路２２に、ドライバ回路２３Ａ，２３Ｂに
より受信された信号をデータリシンク回路２４に供給さ
せる。データリシンク回路２４は、その受信信号より抽
出されたデータをクロック信号ＳＣＬＫに同期させた
後、データ転送速度が約４００Ｍｂｐｓに設定されてい
る場合には４ビットのパラレル信号として、データ転送
速度が約２００Ｍｂｐｓに設定されている場合には２ビ
ットのパラレル信号として、データ転送速度が約１００
Ｍｂｐｓに設定されている場合には１ビットのシリアル
信号として、そのデータをリンク層回路１１に供給す
る。
【００４０】図４はデータ送受信時のクロック信号ＳＣ
ＬＫ、ＣＴＬ信号およびＤ信号の対応関係の一例を示す
タイミングチャートである。図４に示すように上記デー
タ送受信処理は、４９．１５２ＭＨｚのクロック信号の
立ち上がりエッジと立ち下がりエッジに同期して実行さ
れるため、Ｄ信号として４ビットのパラレル信号により
データが授受される場合には３９３．２１６ＭＨｚ（＝
４９．１５２ＭＨｚ×２×４）の処理速度、すなわち約
４００Ｍｂｐｓのデータ転送速度が得られ、２ビットの
パラレル信号によりデータが授受される場合には１９
６．６０８ＭＨｚ（＝４９．１５２ＭＨｚ×２×２）の
処理速度、すなわち約２００Ｍｂｐｓのデータ転送速度
が得られ、１ビットのシリアル信号によりデータが授受
される場合には９８．３０４ＭＨｚ（４９．１５２ＭＨ
ｚ×２×１）の処理速度、すなわち約１００Ｍｂｐｓの
データ転送速度が得られる。
ＬＫ、ＣＴＬ信号およびＤ信号の対応関係の一例を示す
タイミングチャートである。図４に示すように上記デー
タ送受信処理は、４９．１５２ＭＨｚのクロック信号の
立ち上がりエッジと立ち下がりエッジに同期して実行さ
れるため、Ｄ信号として４ビットのパラレル信号により
データが授受される場合には３９３．２１６ＭＨｚ（＝
４９．１５２ＭＨｚ×２×４）の処理速度、すなわち約
４００Ｍｂｐｓのデータ転送速度が得られ、２ビットの
パラレル信号によりデータが授受される場合には１９
６．６０８ＭＨｚ（＝４９．１５２ＭＨｚ×２×２）の
処理速度、すなわち約２００Ｍｂｐｓのデータ転送速度
が得られ、１ビットのシリアル信号によりデータが授受
される場合には９８．３０４ＭＨｚ（４９．１５２ＭＨ
ｚ×２×１）の処理速度、すなわち約１００Ｍｂｐｓの
データ転送速度が得られる。
【００４１】以上のように、この実施の形態１によれ
ば、物理層の処理を実行する回路のうち、論理回路のみ
で構成される回路規模の大きいアービタ回路や制御回路
に内蔵の状態遷移マシンを制御信号生成回路１２として
リンク層回路１１とともに同一の第１の集積回路１に納
め、物理層の処理を実行する残りの物理層回路３１を第
２の集積回路２に納めるようにしたので、現在の微細化
技術によりその第１の集積回路１を高集積化することに
より物理層の処理を実行する回路の多くを高集積化する
ことができ、また、２つの集積回路間の配線数を低減す
ることができ、コスト低減の恩恵を享受できるという効
果が得られる。
ば、物理層の処理を実行する回路のうち、論理回路のみ
で構成される回路規模の大きいアービタ回路や制御回路
に内蔵の状態遷移マシンを制御信号生成回路１２として
リンク層回路１１とともに同一の第１の集積回路１に納
め、物理層の処理を実行する残りの物理層回路３１を第
２の集積回路２に納めるようにしたので、現在の微細化
技術によりその第１の集積回路１を高集積化することに
より物理層の処理を実行する回路の多くを高集積化する
ことができ、また、２つの集積回路間の配線数を低減す
ることができ、コスト低減の恩恵を享受できるという効
果が得られる。
【００４２】実施の形態２．この発明の実施の形態２に
よるインタフェース回路は複数のポートを有するもので
ある。図５は、この発明の実施の形態２によるインタフ
ェース回路の構成を示すブロック図である。
よるインタフェース回路は複数のポートを有するもので
ある。図５は、この発明の実施の形態２によるインタフ
ェース回路の構成を示すブロック図である。
【００４３】図５に示す第１の集積回路１において、１
３はリンク層回路１１からの所定の信号に応じてポート
を選択し、選択したポートを２進数で示すポートイネー
ブル信号（以下、ＰＥＮ信号という）を第２の集積回路
２のポート制御回路２６に供給するポートイネーブル信
号生成回路である。
３はリンク層回路１１からの所定の信号に応じてポート
を選択し、選択したポートを２進数で示すポートイネー
ブル信号（以下、ＰＥＮ信号という）を第２の集積回路
２のポート制御回路２６に供給するポートイネーブル信
号生成回路である。
【００４４】図５に示す第２の集積回路２において、２
６は、第１の集積回路１からのＰＥＮ信号に応じて、Ｄ
信号の授受およびＣＴＬ信号を供給する物理層回路３１
−ｉ（ｉは１または２）を選択するポート制御回路であ
る。２５−１は、第１のポートの物理層回路３１−１を
制御する図１の状態制御回路２５と同一の状態制御回路
であり、２５−２は、第２のポートの物理層回路３１−
２を制御する図１の状態制御回路２５と同一の状態制御
回路である。３１−１は、第１のポートのための図１の
物理層回路３１と同一の物理層回路であり、３１−２
は、第２のポートのための図１の物理層回路３１と同一
の物理層回路である。ただし、物理層回路３１−１のク
ロック発生回路２１が物理層回路３１−２に共有され
る。
６は、第１の集積回路１からのＰＥＮ信号に応じて、Ｄ
信号の授受およびＣＴＬ信号を供給する物理層回路３１
−ｉ（ｉは１または２）を選択するポート制御回路であ
る。２５−１は、第１のポートの物理層回路３１−１を
制御する図１の状態制御回路２５と同一の状態制御回路
であり、２５−２は、第２のポートの物理層回路３１−
２を制御する図１の状態制御回路２５と同一の状態制御
回路である。３１−１は、第１のポートのための図１の
物理層回路３１と同一の物理層回路であり、３１−２
は、第２のポートのための図１の物理層回路３１と同一
の物理層回路である。ただし、物理層回路３１−１のク
ロック発生回路２１が物理層回路３１−２に共有され
る。
【００４５】なお、図５におけるその他の構成要素につ
いては実施の形態１によるもの（図１）と同様であるの
でその説明を省略する。
いては実施の形態１によるもの（図１）と同様であるの
でその説明を省略する。
【００４６】次に動作について説明する。第１の集積回
路１のポートイネーブル信号生成回路１３はリンク層回
路１１からの所定の信号に応じてポートを選択し、選択
したポートを２進数で示すＰＥＮ信号を第２の集積回路
２のポート制御回路２６に供給する。今の場合、ポート
数が２であるので、１ビットのＰＥＮ信号が供給され
る。
路１のポートイネーブル信号生成回路１３はリンク層回
路１１からの所定の信号に応じてポートを選択し、選択
したポートを２進数で示すＰＥＮ信号を第２の集積回路
２のポート制御回路２６に供給する。今の場合、ポート
数が２であるので、１ビットのＰＥＮ信号が供給され
る。
【００４７】また、第１の集積回路１の制御信号生成回
路１２は、リンク層の処理に応じてリンク層回路１１か
ら各種信号を供給され、その信号に応じて物理層の状態
遷移を適宜実行し、その状態を示すコマンドを３ビット
のＣＴＬ信号として第２の集積回路２のポート制御回路
２６に供給する。制御信号生成回路１２は、アイドル状
態、スピードコード出力、スピードコード入力、アービ
トレーション出力、アービトレーション入力、スピード
設定、データ送信およびデータ受信という８つのコマン
ドのいずれかを３ビットのＣＴＬ信号としてクロック信
号ＳＣＬＫに同期して送出する。
路１２は、リンク層の処理に応じてリンク層回路１１か
ら各種信号を供給され、その信号に応じて物理層の状態
遷移を適宜実行し、その状態を示すコマンドを３ビット
のＣＴＬ信号として第２の集積回路２のポート制御回路
２６に供給する。制御信号生成回路１２は、アイドル状
態、スピードコード出力、スピードコード入力、アービ
トレーション出力、アービトレーション入力、スピード
設定、データ送信およびデータ受信という８つのコマン
ドのいずれかを３ビットのＣＴＬ信号としてクロック信
号ＳＣＬＫに同期して送出する。
【００４８】ＣＴＬ信号の値が０００である場合および
ＣＴＬ信号の値が１０１である場合、すなわちアイドル
状態コマンドの場合およびスピードコード出力コマンド
の場合、ポート制御回路２６は、ＰＥＮ信号の値に拘わ
らず、そのＣＴＬ信号をすべてのポートに対応する状態
制御回路２５−１，２５−２に供給し、各状態制御回路
２５−１，２５−２は、図１の状態制御回路２５と同様
に動作する。
ＣＴＬ信号の値が１０１である場合、すなわちアイドル
状態コマンドの場合およびスピードコード出力コマンド
の場合、ポート制御回路２６は、ＰＥＮ信号の値に拘わ
らず、そのＣＴＬ信号をすべてのポートに対応する状態
制御回路２５−１，２５−２に供給し、各状態制御回路
２５−１，２５−２は、図１の状態制御回路２５と同様
に動作する。
【００４９】ＣＴＬ信号の値が００１〜１１０のいずれ
かである場合、すなわちスピードコード出力コマンド、
スピードコード入力コマンド、アービトレーション出力
コマンド、アービトレーション入力コマンドおよびデー
タ送信コマンドのいずれかの場合、ポート制御回路２６
は、ＰＥＮ信号の示すポートに対応する物理層回路３１
−ｉとリンク層回路１１とを電気的に接続するととも
に、ＰＥＮ信号の示すポートに対応する状態制御回路２
５−ｉにＣＴＬ信号を供給する。ＣＴＬ信号が供給され
た状態制御回路２５−ｉは図１の状態制御回路２５と同
様に動作し、リンク層回路１１に電気的に接続された物
理層回路３１−ｉは、図１の物理層回路３１と同様に動
作し、スピードコードの出力もしくは入力、アービトレ
ーション制御信号の出力もしくは入力、またはデータの
送信を実行する。
かである場合、すなわちスピードコード出力コマンド、
スピードコード入力コマンド、アービトレーション出力
コマンド、アービトレーション入力コマンドおよびデー
タ送信コマンドのいずれかの場合、ポート制御回路２６
は、ＰＥＮ信号の示すポートに対応する物理層回路３１
−ｉとリンク層回路１１とを電気的に接続するととも
に、ＰＥＮ信号の示すポートに対応する状態制御回路２
５−ｉにＣＴＬ信号を供給する。ＣＴＬ信号が供給され
た状態制御回路２５−ｉは図１の状態制御回路２５と同
様に動作し、リンク層回路１１に電気的に接続された物
理層回路３１−ｉは、図１の物理層回路３１と同様に動
作し、スピードコードの出力もしくは入力、アービトレ
ーション制御信号の出力もしくは入力、またはデータの
送信を実行する。
【００５０】ＣＴＬ信号の値が１１１である場合、すな
わちデータ受信コマンドの場合、ポート制御回路２６
は、リピータとして動作し、ＰＥＮ信号の示すポートに
対応する物理層回路３１−ｉにより受信されたデータを
その他のポートに対応する物理層回路３１−ｊおよびリ
ンク層回路１１にそれぞれ供給するとともに、ＰＥＮ信
号の示すポートに対応する状態制御回路２５−ｉにデー
タ受信コマンドであるＣＴＬ信号を供給し、その他のポ
ートに対応する状態制御回路２５−ｊにデータ送信コマ
ンドを供給する。この場合、ＰＥＮ信号の示すポートが
データ受信ポートになり、その他のポートが受信したデ
ータをそのまま送信するデータ送信ポートになる。
わちデータ受信コマンドの場合、ポート制御回路２６
は、リピータとして動作し、ＰＥＮ信号の示すポートに
対応する物理層回路３１−ｉにより受信されたデータを
その他のポートに対応する物理層回路３１−ｊおよびリ
ンク層回路１１にそれぞれ供給するとともに、ＰＥＮ信
号の示すポートに対応する状態制御回路２５−ｉにデー
タ受信コマンドであるＣＴＬ信号を供給し、その他のポ
ートに対応する状態制御回路２５−ｊにデータ送信コマ
ンドを供給する。この場合、ＰＥＮ信号の示すポートが
データ受信ポートになり、その他のポートが受信したデ
ータをそのまま送信するデータ送信ポートになる。
【００５１】データ受信コマンドが供給された状態制御
回路２５−ｉは、図１の状態制御回路２５と同様に、物
理層回路３１−ｉにデータの受信を実行させ、データ送
信コマンドが供給されたその他の状態制御回路２５−ｊ
は、図１の状態制御回路２５と同様に、物理層回路３１
−ｊにデータの送信を実行させる。
回路２５−ｉは、図１の状態制御回路２５と同様に、物
理層回路３１−ｉにデータの受信を実行させ、データ送
信コマンドが供給されたその他の状態制御回路２５−ｊ
は、図１の状態制御回路２５と同様に、物理層回路３１
−ｊにデータの送信を実行させる。
【００５２】なお、この実施の形態２によるインタフェ
ース回路は２つのポートを有しているが、ポートの数は
２に限定されるものではなく、３以上としてもよい。Ｐ
ＥＮ信号は、ポート数が２である場合には１ビット、ポ
ート数が３または４である場合には２ビット、ポート数
が５〜８のいずれかである場合には３ビットになる。ま
た、ＰＥＮ信号のビット数はポート数分のビットとして
も勿論よい。
ース回路は２つのポートを有しているが、ポートの数は
２に限定されるものではなく、３以上としてもよい。Ｐ
ＥＮ信号は、ポート数が２である場合には１ビット、ポ
ート数が３または４である場合には２ビット、ポート数
が５〜８のいずれかである場合には３ビットになる。ま
た、ＰＥＮ信号のビット数はポート数分のビットとして
も勿論よい。
【００５３】以上のように、この実施の形態２によれ
ば、物理層に複数のポートを設けた場合に、第１の集積
回路１においてポート選択処理を実行し、選択したポー
トを示すＰＥＮ信号を第２の集積回路２に供給し、ＣＴ
Ｌ信号およびＤ信号の授受関係を切り換えるようにした
ので、物理層に複数のポートを設けたことに起因する第
１の集積回路１と第２の集積回路２との間の配線数の増
加を抑制することができるという効果が得られる。
ば、物理層に複数のポートを設けた場合に、第１の集積
回路１においてポート選択処理を実行し、選択したポー
トを示すＰＥＮ信号を第２の集積回路２に供給し、ＣＴ
Ｌ信号およびＤ信号の授受関係を切り換えるようにした
ので、物理層に複数のポートを設けたことに起因する第
１の集積回路１と第２の集積回路２との間の配線数の増
加を抑制することができるという効果が得られる。
【００５４】実施の形態３．この発明の実施の形態３に
よるインタフェース回路は、第１の集積回路１と第２の
集積回路２との間でＤ信号とＣＴＬ信号とをＣＤ信号と
して時分割転送するものである。図６は、この発明の実
施の形態３によるインタフェース回路の構成を示すブロ
ック図である。
よるインタフェース回路は、第１の集積回路１と第２の
集積回路２との間でＤ信号とＣＴＬ信号とをＣＤ信号と
して時分割転送するものである。図６は、この発明の実
施の形態３によるインタフェース回路の構成を示すブロ
ック図である。
【００５５】図において、１２Ａは、図１の制御信号生
成回路１２と同様にＣＴＬ信号を生成して第１の時分割
転送回路１４に供給し、データ送信またはデータ受信に
おいてデータ転送が継続する場合には１ビットのＴＤ信
号をアサートしてその旨を状態制御回路２５Ａに通知す
る制御信号生成回路（第１の制御回路）である。２５Ａ
は図１の状態制御回路２５と同様に物理層回路３１を制
御するとともに、ＴＤ信号がアサートされた場合にはデ
ータ送信またはデータ受信においてデータ転送が継続す
る旨を第２の時分割転送回路２７に通知する状態制御回
路（第２の制御回路）である。
成回路１２と同様にＣＴＬ信号を生成して第１の時分割
転送回路１４に供給し、データ送信またはデータ受信に
おいてデータ転送が継続する場合には１ビットのＴＤ信
号をアサートしてその旨を状態制御回路２５Ａに通知す
る制御信号生成回路（第１の制御回路）である。２５Ａ
は図１の状態制御回路２５と同様に物理層回路３１を制
御するとともに、ＴＤ信号がアサートされた場合にはデ
ータ送信またはデータ受信においてデータ転送が継続す
る旨を第２の時分割転送回路２７に通知する状態制御回
路（第２の制御回路）である。
【００５６】１４はＣＴＬ信号とＤ信号とを４ビットの
ＣＤ信号として時分割転送する第１の時分割転送回路で
ある。２７はＣＤ信号のうちの所定のタイムスロットで
データなどを時分割転送する第２の時分割転送回路であ
る。
ＣＤ信号として時分割転送する第１の時分割転送回路で
ある。２７はＣＤ信号のうちの所定のタイムスロットで
データなどを時分割転送する第２の時分割転送回路であ
る。
【００５７】なお、図６におけるその他の構成要素につ
いては実施の形態１によるもの（図１）と同様であるの
でその説明を省略する。
いては実施の形態１によるもの（図１）と同様であるの
でその説明を省略する。
【００５８】次に動作について説明する。ＣＴＬ信号の
値が００１〜１０１のいずれかである場合には、第１お
よび第２の時分割転送回路１４，２７は、クロック信号
ＳＣＬＫの２クロックを１周期としてＣＤ信号を２つの
タイムスロットで時分割し、第１のタイムスロット（前
半周期）でＣＴＬ信号を転送し、第２のタイムスロット
（後半周期）でＤ信号（スピードコードまたはアービト
レーション制御信号）を転送する。そして、転送された
ＣＴＬ信号は第２の時分割転送回路２７から状態制御回
路２５Ａへ供給され、転送されたＤ信号は第１の時分割
転送回路１４からリンク層回路１１へ、または第２の時
分割転送回路２７から物理層回路３１へ供給される。そ
して、供給されたＣＴＬ信号に従って状態制御回路２５
Ａは図１の状態制御回路２５と同様に物理層回路３１を
制御する。
値が００１〜１０１のいずれかである場合には、第１お
よび第２の時分割転送回路１４，２７は、クロック信号
ＳＣＬＫの２クロックを１周期としてＣＤ信号を２つの
タイムスロットで時分割し、第１のタイムスロット（前
半周期）でＣＴＬ信号を転送し、第２のタイムスロット
（後半周期）でＤ信号（スピードコードまたはアービト
レーション制御信号）を転送する。そして、転送された
ＣＴＬ信号は第２の時分割転送回路２７から状態制御回
路２５Ａへ供給され、転送されたＤ信号は第１の時分割
転送回路１４からリンク層回路１１へ、または第２の時
分割転送回路２７から物理層回路３１へ供給される。そ
して、供給されたＣＴＬ信号に従って状態制御回路２５
Ａは図１の状態制御回路２５と同様に物理層回路３１を
制御する。
【００５９】また、ＣＴＬ信号の値が０００である場
合、すなわちアイドル状態コマンドの場合には、データ
などの転送が不要であるため、クロック信号ＳＣＬＫの
１クロックを１周期としてＣＴＬ信号の転送が実行さ
れ、そのＣＴＬ信号が第２の時分割転送回路２７から状
態制御回路２５Ａへ供給される。状態制御回路２５Ａ
は、そのＣＴＬ信号に従って図１の状態制御回路２５と
同様に物理層回路３１を制御する。
合、すなわちアイドル状態コマンドの場合には、データ
などの転送が不要であるため、クロック信号ＳＣＬＫの
１クロックを１周期としてＣＴＬ信号の転送が実行さ
れ、そのＣＴＬ信号が第２の時分割転送回路２７から状
態制御回路２５Ａへ供給される。状態制御回路２５Ａ
は、そのＣＴＬ信号に従って図１の状態制御回路２５と
同様に物理層回路３１を制御する。
【００６０】ＣＴＬ信号の値が１１０または１１１であ
る場合、すなわちデータ送信コマンドまたはデータ受信
コマンドの場合には、制御信号生成回路１２ＡはＴＤ信
号をアサートし、状態制御回路２５Ａは、このデータ転
送の継続を第２の時分割転送回路２７に通知する。そし
て第１および第２の時分割転送回路１４，２７は、最初
の周期の第１のタイムスロットでＣＴＬ信号を転送し、
最初の周期の第２のタイムスロット以降のすべてのタイ
ムスロットでＤ信号（この場合、データ）を継続して転
送する。なお、転送されたＣＴＬ信号は第２の時分割転
送回路２７から状態制御回路２５Ａへ供給され、状態制
御回路２５ＡはそのＣＴＬ信号に従って図１の状態制御
回路２５と同様に、物理層回路３１に、データ送信また
はデータ受信を実行させる。
る場合、すなわちデータ送信コマンドまたはデータ受信
コマンドの場合には、制御信号生成回路１２ＡはＴＤ信
号をアサートし、状態制御回路２５Ａは、このデータ転
送の継続を第２の時分割転送回路２７に通知する。そし
て第１および第２の時分割転送回路１４，２７は、最初
の周期の第１のタイムスロットでＣＴＬ信号を転送し、
最初の周期の第２のタイムスロット以降のすべてのタイ
ムスロットでＤ信号（この場合、データ）を継続して転
送する。なお、転送されたＣＴＬ信号は第２の時分割転
送回路２７から状態制御回路２５Ａへ供給され、状態制
御回路２５ＡはそのＣＴＬ信号に従って図１の状態制御
回路２５と同様に、物理層回路３１に、データ送信また
はデータ受信を実行させる。
【００６１】以上のように、この実施の形態３によれ
ば、ＣＴＬ信号およびＤ信号を時分割転送するようにし
たので、第１の集積回路１と第２の集積回路２との間の
配線数を低減することができるという効果が得られる。
ば、ＣＴＬ信号およびＤ信号を時分割転送するようにし
たので、第１の集積回路１と第２の集積回路２との間の
配線数を低減することができるという効果が得られる。
【００６２】
【発明の効果】以上のように、この発明によれば、リン
ク層の処理を実行するリンク層回路と、物理層の処理の
状態遷移を実行する第１の制御回路とを有する第１の集
積回路と、第１の制御回路により実行される状態遷移に
基づき物理層の処理を実行する物理層回路を有する第２
の集積回路とを備えるようにしたので、現在の微細化技
術によりその第１の集積回路を高集積化することにより
物理層の処理を実行する回路の多くを高集積化すること
ができ、また、２つの集積回路間の配線数を低減するこ
とができ、コスト低減の恩恵を享受できるという効果が
ある。
ク層の処理を実行するリンク層回路と、物理層の処理の
状態遷移を実行する第１の制御回路とを有する第１の集
積回路と、第１の制御回路により実行される状態遷移に
基づき物理層の処理を実行する物理層回路を有する第２
の集積回路とを備えるようにしたので、現在の微細化技
術によりその第１の集積回路を高集積化することにより
物理層の処理を実行する回路の多くを高集積化すること
ができ、また、２つの集積回路間の配線数を低減するこ
とができ、コスト低減の恩恵を享受できるという効果が
ある。
【００６３】この発明によれば、第２の集積回路に、所
定のポート数だけの物理層回路と、所定のポート数だけ
の第２の制御回路と、所定の数のポートのうちのいずれ
かのポートに対応する物理層回路および第２の制御回路
を第１の集積回路に電気的に接続するポート制御回路と
を有するように構成したので、物理層に複数のポートを
設けたことに起因する第１の集積回路と第２の集積回路
との間の配線数の増加を抑制することができるという効
果がある。
定のポート数だけの物理層回路と、所定のポート数だけ
の第２の制御回路と、所定の数のポートのうちのいずれ
かのポートに対応する物理層回路および第２の制御回路
を第１の集積回路に電気的に接続するポート制御回路と
を有するように構成したので、物理層に複数のポートを
設けたことに起因する第１の集積回路と第２の集積回路
との間の配線数の増加を抑制することができるという効
果がある。
【００６４】この発明によれば、第１の集積回路と第２
の集積回路との間の同一の配線を介して第１の制御回路
から第２の制御回路への制御信号を時分割転送する第１
および第２の時分割転送回路を第１および第２の集積回
路にそれぞれ備え、データが送信中または受信中である
場合、第１の制御回路により、第１の時分割転送回路に
よる制御信号の時分割転送を停止させるとともに、デー
タが送信または受信中であることを示す信号を配線とは
別の配線で第２の制御回路に供給し、その信号が供給さ
れた場合、第２の制御回路により、第２の時分割転送回
路による制御信号の時分割転送を停止させるように構成
したので、第１の集積回路と第２の集積回路との間の配
線数を低減することができるという効果がある。
の集積回路との間の同一の配線を介して第１の制御回路
から第２の制御回路への制御信号を時分割転送する第１
および第２の時分割転送回路を第１および第２の集積回
路にそれぞれ備え、データが送信中または受信中である
場合、第１の制御回路により、第１の時分割転送回路に
よる制御信号の時分割転送を停止させるとともに、デー
タが送信または受信中であることを示す信号を配線とは
別の配線で第２の制御回路に供給し、その信号が供給さ
れた場合、第２の制御回路により、第２の時分割転送回
路による制御信号の時分割転送を停止させるように構成
したので、第１の集積回路と第２の集積回路との間の配
線数を低減することができるという効果がある。
【図１】 この発明の実施の形態１によるインタフェー
ス回路の構成を示すブロック図である。
ス回路の構成を示すブロック図である。
【図２】 図１のトランシーバ回路の構成を示す回路図
である。
である。
【図３】 制御信号生成回路により生成されるＣＴＬ信
号の値と、対応するコマンドの意味、第１の集積回路と
第２の集積回路との間で授受されるデータ（Ｄ信号）の
転送方向、およびそのデータ（Ｄ信号）の内容との対応
関係を示す図である。
号の値と、対応するコマンドの意味、第１の集積回路と
第２の集積回路との間で授受されるデータ（Ｄ信号）の
転送方向、およびそのデータ（Ｄ信号）の内容との対応
関係を示す図である。
【図４】 データ送受信時のクロック信号ＳＣＬＫ、Ｃ
ＴＬ信号およびＤ信号の対応関係の一例を示すタイミン
グチャートである。
ＴＬ信号およびＤ信号の対応関係の一例を示すタイミン
グチャートである。
【図５】 この発明の実施の形態２によるインタフェー
ス回路の構成を示すブロック図である。
ス回路の構成を示すブロック図である。
【図６】 この発明の実施の形態３によるインタフェー
ス回路の構成を示すブロック図である。
ス回路の構成を示すブロック図である。
【図７】 従来のインタフェース回路を示すブロック図
である。
である。
１ 第１の集積回路、２ 第２の集積回路、１１ リン
ク層回路、１２，１２Ａ 制御信号生成回路（第１の制
御回路）、１４ 第１の時分割転送回路、２５，２５−
１，２５−２，２５Ａ 状態制御回路（第２の制御回
路）、２６ ポート制御回路、２７ 第２の時分割転送
回路、３１，３１−１，３１−２ 物理層回路。
ク層回路、１２，１２Ａ 制御信号生成回路（第１の制
御回路）、１４ 第１の時分割転送回路、２５，２５−
１，２５−２，２５Ａ 状態制御回路（第２の制御回
路）、２６ ポート制御回路、２７ 第２の時分割転送
回路、３１，３１−１，３１−２ 物理層回路。
Claims (5)
- 【請求項１】 ＩＥＥＥ規格１３９４に準拠するインタ
フェースのうちのリンク層および物理層の処理を実行す
るインタフェース回路において、 前記リンク層の処理を実行するリンク層回路と、前記物
理層の処理の状態遷移を実行する第１の制御回路とを有
する第１の集積回路と、 前記第１の制御回路により実行される状態遷移に基づき
前記物理層の処理を実行する物理層回路を有する第２の
集積回路とを備えることを特徴とするインタフェース回
路。 - 【請求項２】 第１の制御回路は、前記物理層の処理の
状態に対応する制御信号を生成し、 第２の集積回路は、前記制御信号に応じて前記物理層回
路を制御する第２の制御回路を有することを特徴とする
請求項１記載のインタフェース回路。 - 【請求項３】 第２の集積回路は、所定のポート数だけ
の物理層回路と、前記所定のポート数だけの第２の制御
回路と、所定の数のポートのうちのいずれかのポートに
対応する前記物理層回路および前記第２の制御回路を第
１の集積回路に電気的に接続するポート制御回路とを有
することを特徴とする請求項１記載のインタフェース回
路。 - 【請求項４】 第１の集積回路と第２の集積回路との間
の同一の配線を介して第１の制御回路から第２の制御回
路への制御信号を時分割転送する第１および第２の時分
割転送回路を前記第１および第２の集積回路にそれぞれ
備え、 前記第１の制御回路は、データが送信中または受信中で
ある場合、第１の時分割転送回路による前記制御信号の
時分割転送を停止させるとともに、データが送信または
受信中であることを示す信号を前記配線とは別の配線で
第２の制御回路に供給し、 前記第２の制御回路は、その信号が供給された場合、第
２の時分割転送回路による前記制御信号の時分割転送を
停止させることを特徴とする請求項２記載のインタフェ
ース回路。 - 【請求項５】 第１の集積回路の配線は、第２の集積回
路の配線より微細であることを特徴とする請求項１記載
のインタフェース回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11134759A JP2000324200A (ja) | 1999-05-14 | 1999-05-14 | インタフェース回路 |
| US09/412,753 US6708245B1 (en) | 1999-05-14 | 1999-10-05 | Interface circuit with improved integration |
| DE19951493A DE19951493A1 (de) | 1999-05-14 | 1999-10-26 | Schnittstellenschaltung mit verbesserter Integration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11134759A JP2000324200A (ja) | 1999-05-14 | 1999-05-14 | インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000324200A true JP2000324200A (ja) | 2000-11-24 |
Family
ID=15135904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11134759A Pending JP2000324200A (ja) | 1999-05-14 | 1999-05-14 | インタフェース回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6708245B1 (ja) |
| JP (1) | JP2000324200A (ja) |
| DE (1) | DE19951493A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010505361A (ja) * | 2006-09-28 | 2010-02-18 | アギア システムズ インコーポレーテッド | 開始標識および終了標識の均衡化に基づいたマルチレベル・パケット・プリエンプションを備えるインターフェース |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6457086B1 (en) * | 1999-11-16 | 2002-09-24 | Apple Computers, Inc. | Method and apparatus for accelerating detection of serial bus device speed signals |
| JP4284527B2 (ja) * | 2004-03-26 | 2009-06-24 | 日本電気株式会社 | メモリインターフェイス制御回路 |
| JP2008512907A (ja) | 2004-09-07 | 2008-04-24 | フリースケール セミコンダクター インコーポレイテッド | 装置およびその制御インターフェース |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0602806B1 (en) | 1992-12-18 | 2001-07-04 | Advanced Micro Devices, Inc. | High-level data link controller (HDLC) receiver |
| US5509126A (en) | 1993-03-16 | 1996-04-16 | Apple Computer, Inc. | Method and apparatus for a dynamic, multi-speed bus architecture having a scalable interface |
| US5929655A (en) * | 1997-03-25 | 1999-07-27 | Adaptec, Inc. | Dual-purpose I/O circuit in a combined LINK/PHY integrated circuit |
| JPH114240A (ja) | 1997-06-12 | 1999-01-06 | Sony Corp | 通信制御装置 |
| EP0932103A1 (en) * | 1998-01-27 | 1999-07-28 | Deutsche Thomson-Brandt Gmbh | Method and apparatus for transferring bi-directionally data between an IEEE 1394 bus and device |
| JP3994360B2 (ja) * | 1998-05-20 | 2007-10-17 | ソニー株式会社 | 情報処理装置、情報処理方法、および記録媒体 |
| US6212633B1 (en) * | 1998-06-26 | 2001-04-03 | Vlsi Technology, Inc. | Secure data communication over a memory-mapped serial communications interface utilizing a distributed firewall |
| US6173342B1 (en) * | 1998-10-19 | 2001-01-09 | Hitachi Semiconductor America, Inc. | High speed bus interface for peripheral devices |
| US6202103B1 (en) * | 1998-11-23 | 2001-03-13 | 3A International, Inc. | Bus data analyzer including a modular bus interface |
-
1999
- 1999-05-14 JP JP11134759A patent/JP2000324200A/ja active Pending
- 1999-10-05 US US09/412,753 patent/US6708245B1/en not_active Expired - Fee Related
- 1999-10-26 DE DE19951493A patent/DE19951493A1/de not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010505361A (ja) * | 2006-09-28 | 2010-02-18 | アギア システムズ インコーポレーテッド | 開始標識および終了標識の均衡化に基づいたマルチレベル・パケット・プリエンプションを備えるインターフェース |
Also Published As
| Publication number | Publication date |
|---|---|
| US6708245B1 (en) | 2004-03-16 |
| DE19951493A1 (de) | 2000-11-23 |
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