JP2000324805A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】
【解決手段】 チャージポンプ回路は、複数の直列接続
したチャージポンプ段を有する。各チャージポンプ段
は、少なくとも１つの入力信号と少なくとも１つのクロ
ック入力信号とを受け取り、これら信号に基づき、少な
くとも１つの出力信号を提供する。前段のチャージポン
プ段の少なくとも１つの出力信号は、次段のチャージポ
ンプ段の少なくとも１つの入力信号と実質的に等しい。
これにより前段を有効に遮断でき、チャージポンプ回路
の逆電流を防止できる。
したチャージポンプ段を有する。各チャージポンプ段
は、少なくとも１つの入力信号と少なくとも１つのクロ
ック入力信号とを受け取り、これら信号に基づき、少な
くとも１つの出力信号を提供する。前段のチャージポン
プ段の少なくとも１つの出力信号は、次段のチャージポ
ンプ段の少なくとも１つの入力信号と実質的に等しい。
これにより前段を有効に遮断でき、チャージポンプ回路
の逆電流を防止できる。
Description
【０００１】
【発明の属する技術分野】(技術分野)本発明は、電圧発
生回路に関する。さらに詳しくは、フラッシュメモリの
超低電圧動作に利用可能なチャージポンプ回路に関す
る。
生回路に関する。さらに詳しくは、フラッシュメモリの
超低電圧動作に利用可能なチャージポンプ回路に関す
る。
【０００２】
【従来技術】(背景技術)フラッシュメモリは、電気的に
書き換え可能な不揮発性メモリセルを有する。一般にメ
モリセルは行と列からなるアレイに配列され、各メモリ
セルはフローティングゲートトランジスタを含む。この
フローティングゲートトランジスタは、制御電極とドレ
イン、ソース、または基板との間に電圧を加えることに
より、書き込みまたは消去を行う。書き込み電圧（Ｖ
ｐ）または消去電圧（Ｖｅ）は高電圧であり、入力電圧
Ｖｃｃより高い。このためチャージポンプによってＶｃ
ｃをＶｐまたはＶｅに昇圧する必要がある。
書き換え可能な不揮発性メモリセルを有する。一般にメ
モリセルは行と列からなるアレイに配列され、各メモリ
セルはフローティングゲートトランジスタを含む。この
フローティングゲートトランジスタは、制御電極とドレ
イン、ソース、または基板との間に電圧を加えることに
より、書き込みまたは消去を行う。書き込み電圧（Ｖ
ｐ）または消去電圧（Ｖｅ）は高電圧であり、入力電圧
Ｖｃｃより高い。このためチャージポンプによってＶｃ
ｃをＶｐまたはＶｅに昇圧する必要がある。
【０００３】チャージポンプは、低入力電圧（例えばＶ
ｃｃ）を高電圧に昇圧し、その高電圧を半導体デバイス
のワード線およびビット線に印加することにより、メモ
リの読み書きを行う。一般にチャージポンプは、直列接
続した多数のチャージポンプ段を含み、これらチャージ
ポンプ段を２つの非オーバラップクロック信号によって
駆動する。直列接続した各チャージポンプ段は、そのク
ロック信号の振幅を倍加する。チャージポンプの実際の
出力端子における出力電圧は、チャージポンプ段の数、
クロック周波数、各チャージポンプ段の電荷転送効率に
よる。
ｃｃ）を高電圧に昇圧し、その高電圧を半導体デバイス
のワード線およびビット線に印加することにより、メモ
リの読み書きを行う。一般にチャージポンプは、直列接
続した多数のチャージポンプ段を含み、これらチャージ
ポンプ段を２つの非オーバラップクロック信号によって
駆動する。直列接続した各チャージポンプ段は、そのク
ロック信号の振幅を倍加する。チャージポンプの実際の
出力端子における出力電圧は、チャージポンプ段の数、
クロック周波数、各チャージポンプ段の電荷転送効率に
よる。
【０００４】現在のチャージポンプは、ブートストラッ
プコンデンサを用いて構成する。これらコンデンサは、
各段のノードにおいて同一のキャパシタンス（Ｃ）を提
供する。ブートストラップコンデンサは、簡単なコンデ
ンサであり各段のノードに接続する。
プコンデンサを用いて構成する。これらコンデンサは、
各段のノードにおいて同一のキャパシタンス（Ｃ）を提
供する。ブートストラップコンデンサは、簡単なコンデ
ンサであり各段のノードに接続する。
【０００５】フラッシュメモリを電池等の低電圧環境で
使用すると、入力電圧Ｖｃｃが低下する。この場合、同
一の高出力電圧を発生するには、チャージポンプ段数を
増やさねばならない。一般にフラッシュメモリの書き込
みまたは消去に必要な電圧は、約１０ボルトである。
使用すると、入力電圧Ｖｃｃが低下する。この場合、同
一の高出力電圧を発生するには、チャージポンプ段数を
増やさねばならない。一般にフラッシュメモリの書き込
みまたは消去に必要な電圧は、約１０ボルトである。
【０００６】図１は、従来のチャージポンプ１を示す。
このチャージポンプ１は、ｎ段構成である。各段は、ダ
イオード２とコンデンサ３とからなる。一般にダイオー
ド２は電界効果トランジスタ２である。このトランジス
タのゲート端子は、前記トランジスタのソース端子また
はドレイン端子に接続し、前記トランジスタをダイオー
ドとして機能させる。コンデンサ３は、トランジスタ２
のソース端子またはドレイン端子に接続する。
このチャージポンプ１は、ｎ段構成である。各段は、ダ
イオード２とコンデンサ３とからなる。一般にダイオー
ド２は電界効果トランジスタ２である。このトランジス
タのゲート端子は、前記トランジスタのソース端子また
はドレイン端子に接続し、前記トランジスタをダイオー
ドとして機能させる。コンデンサ３は、トランジスタ２
のソース端子またはドレイン端子に接続する。
【０００７】各段のコンデンサ３は、Ｖｃｃ−Ｖｔｈに
対応する電荷を蓄積し、各段においてＶｃｃ−Ｖｔｈの
電位を昇圧する。従ってチャージポンプ１のある段ｎを
横断する電流Ｉは、ｎ（Ｖｃｃ−Ｖｔｈ）に比例する。
Ｖｔｈはトランジスタ２の閾値電圧であり、ｎは段数で
ある。すなわちある段ｎは、ｎ（Ｖｃｃ−Ｖｔｈ）に比
例して電圧を昇圧する。この従来のチャージポンプ１
は、隣接するトランジスタ２をＯＦＦにしないため、逆
電流を防止できない。
対応する電荷を蓄積し、各段においてＶｃｃ−Ｖｔｈの
電位を昇圧する。従ってチャージポンプ１のある段ｎを
横断する電流Ｉは、ｎ（Ｖｃｃ−Ｖｔｈ）に比例する。
Ｖｔｈはトランジスタ２の閾値電圧であり、ｎは段数で
ある。すなわちある段ｎは、ｎ（Ｖｃｃ−Ｖｔｈ）に比
例して電圧を昇圧する。この従来のチャージポンプ１
は、隣接するトランジスタ２をＯＦＦにしないため、逆
電流を防止できない。
【０００８】この従来のチャージポンプの欠点は、段数
が増えるにつれコンデンサの数も増えるため、駆動電力
を増大させることである。この電力を減らさねばならな
い。低電圧動作用のチャージポンプを設計する必要があ
る。
が増えるにつれコンデンサの数も増えるため、駆動電力
を増大させることである。この電力を減らさねばならな
い。低電圧動作用のチャージポンプを設計する必要があ
る。
【０００９】超低電圧動作用の昇圧回路が求められてい
る。
る。
【００１０】
【課題を解決するための手段】(発明の開示)本発明は、
直列接続した複数のチャージポンプ段を有するチャージ
ポンプ回路を提供する。各チャージポンプ段は、少なく
とも１つの入力信号と少なくとも１つのクロック信号を
受け、これらに基づき少なくとも１つの出力信号を発生
する。前段のチャージポンプ段の少なくとも１つの出力
信号は、次段のチャージポンプ段の少なくとも１つの入
力信号と実質的に等しい。これにより前段を有効に遮断
でき、チャージポンプ回路の逆電流を防止できる。
直列接続した複数のチャージポンプ段を有するチャージ
ポンプ回路を提供する。各チャージポンプ段は、少なく
とも１つの入力信号と少なくとも１つのクロック信号を
受け、これらに基づき少なくとも１つの出力信号を発生
する。前段のチャージポンプ段の少なくとも１つの出力
信号は、次段のチャージポンプ段の少なくとも１つの入
力信号と実質的に等しい。これにより前段を有効に遮断
でき、チャージポンプ回路の逆電流を防止できる。
【００１１】例えばトランジスタ１１０ａのゲートは、
入出力段ＡおよびＣ間の閾値電圧降下Ｖｔを防止すべく
ブートストラップされる。従って出力電流および電圧
は、Ｖｃｃに依存し、Ｖｃｃ−Ｖｔには依存しない。
入出力段ＡおよびＣ間の閾値電圧降下Ｖｔを防止すべく
ブートストラップされる。従って出力電流および電圧
は、Ｖｃｃに依存し、Ｖｃｃ−Ｖｔには依存しない。
【００１２】さらに第ｎ段の主コンデンサ１００ａ（チ
ャージポンプコンデンサ１００ａと呼ぶ）は、第ｎ＋１
段のコンデンサ１００ｂ（ブートストラップコンデンサ
１００ｂと呼ぶ）をトランジスタ１１０ｂを介してプリ
チャージし、入力Ａと出力Ｄ間の閾値電圧降下Ｖｔをな
くす。従ってプリチャージは、Ｖｃｃに依存しＶｃｃ−
Ｖｔには依存しない。
ャージポンプコンデンサ１００ａと呼ぶ）は、第ｎ＋１
段のコンデンサ１００ｂ（ブートストラップコンデンサ
１００ｂと呼ぶ）をトランジスタ１１０ｂを介してプリ
チャージし、入力Ａと出力Ｄ間の閾値電圧降下Ｖｔをな
くす。従ってプリチャージは、Ｖｃｃに依存しＶｃｃ−
Ｖｔには依存しない。
【００１３】またチャージポンプコンデンサ１００ａと
トランジスタ１１０ａおよび１１０ｂのゲート端子と
は、異なるクロック位相を必要としない。このためチャ
ージポンプは、超高周波で動作できる。
トランジスタ１１０ａおよび１１０ｂのゲート端子と
は、異なるクロック位相を必要としない。このためチャ
ージポンプは、超高周波で動作できる。
【００１４】
【発明の実施の形態】（発明を実施するための最良の形
態）図６は、チャージポンプ回路１０を示す概略図であ
る。チャージポンプ回路１０は、独立した回路モジュー
ル１１，１２，１４を有する。これらモジュールは、図
２（Ａ）〜２（Ｃ）を参照して後述する。クロック信号
ＣＬＫ１とＣＬＫ２、およびＣＬＫ３とＣＬＫ４は、交
互に各段（図６において「図２Ｃ」と示したブロック）
に入力する。
態）図６は、チャージポンプ回路１０を示す概略図であ
る。チャージポンプ回路１０は、独立した回路モジュー
ル１１，１２，１４を有する。これらモジュールは、図
２（Ａ）〜２（Ｃ）を参照して後述する。クロック信号
ＣＬＫ１とＣＬＫ２、およびＣＬＫ３とＣＬＫ４は、交
互に各段（図６において「図２Ｃ」と示したブロック）
に入力する。
【００１５】図２（Ａ）のモジュール１１は、電圧源接
続回路１１である。この回路１１は、第１および第２の
トランジスタ２０を有する。各トランジスタ２０のゲー
ト端子は、クロック信号ＣＬＫ１またはＣＬＫ３（ＣＬ
Ｋ３はＣＬＫ１の相補信号）を受け取る。このクロック
信号の論理レベルに応じてトランジスタ２０がＯＮにな
ると、Ｖｃｃはチャージポンプ１４へ送られる。トラン
ジスタ２０がＯＦＦになると、チャージポンプ１４への
電圧は遮断される。
続回路１１である。この回路１１は、第１および第２の
トランジスタ２０を有する。各トランジスタ２０のゲー
ト端子は、クロック信号ＣＬＫ１またはＣＬＫ３（ＣＬ
Ｋ３はＣＬＫ１の相補信号）を受け取る。このクロック
信号の論理レベルに応じてトランジスタ２０がＯＮにな
ると、Ｖｃｃはチャージポンプ１４へ送られる。トラン
ジスタ２０がＯＦＦになると、チャージポンプ１４への
電圧は遮断される。
【００１６】図２（Ｂ）に示すモジュール１２は、クロ
ック信号発生回路１２である。この回路は、クロック信
号ＣＬＫＩＮを分割して個別のクロック信号ＣＬＫ１，
ＣＬＫ２，ＣＬＫ３，ＣＬＫ４を発生する。回路１２
は、複数のインバータ３０と、複数の電圧増幅インバー
タ回路１３とを備える。１対の直列インバータ３０は、
ＣＬＫＩＮからＣＬＫ１を発生する。従ってＣＬＫ１
は、ＣＬＫＩＮと同一特性を有する。ＣＬＫ２は、電圧
増幅インバータ回路１３（詳細は図３を参照して後述す
る）が発生する。従ってＣＬＫ２は、ＣＬＫ１の増幅相
補信号である。ＣＬＫ３とＣＬＫ４は、ＣＬＫ１および
ＣＬＫ２のミラー信号であると共にそれらの反転信号で
あり、ノード３１に挿入した別のインバータ３０を介し
て発生する。
ック信号発生回路１２である。この回路は、クロック信
号ＣＬＫＩＮを分割して個別のクロック信号ＣＬＫ１，
ＣＬＫ２，ＣＬＫ３，ＣＬＫ４を発生する。回路１２
は、複数のインバータ３０と、複数の電圧増幅インバー
タ回路１３とを備える。１対の直列インバータ３０は、
ＣＬＫＩＮからＣＬＫ１を発生する。従ってＣＬＫ１
は、ＣＬＫＩＮと同一特性を有する。ＣＬＫ２は、電圧
増幅インバータ回路１３（詳細は図３を参照して後述す
る）が発生する。従ってＣＬＫ２は、ＣＬＫ１の増幅相
補信号である。ＣＬＫ３とＣＬＫ４は、ＣＬＫ１および
ＣＬＫ２のミラー信号であると共にそれらの反転信号で
あり、ノード３１に挿入した別のインバータ３０を介し
て発生する。
【００１７】図２（Ｃ）に示すモジュール１４は、チャ
ージポンプ１４である。このチャージポンプ１４は、電
圧源接続回路１１の入力信号ＡおよびＢ、あるいは別の
チャージポンプ１４の出力信号ＣおよびＤを受け取ると
共に、クロック信号発生回路１２からＣＬＫ１およびＣ
ＬＫ２、またはＣＬＫ３およびＣＬＫ４を受け取る。そ
して信号ＣおよびＤを第ｎ＋１段へ出力する。すなわち
第ｎ段の出力信号Ｃは第ｎ＋１段の入力信号Ａとなり、
第ｎ段の出力信号Ｄは第ｎ＋１段の入力信号Ｂとなる。
第ｎ＋１段は、クロック信号ＣＬＫ３およびＣＬＫ４を
受け取る。ＣＬＫ３およびＣＬＫ４は、ＣＬＫ１および
ＣＬＫ２のミラー信号であると共にそれらの反転信号で
ある。このため隣接する段は、ＣＬＫ１またはＣＬＫ
３、およびＣＬＫ２またはＣＬＫ４を受け取る。
ージポンプ１４である。このチャージポンプ１４は、電
圧源接続回路１１の入力信号ＡおよびＢ、あるいは別の
チャージポンプ１４の出力信号ＣおよびＤを受け取ると
共に、クロック信号発生回路１２からＣＬＫ１およびＣ
ＬＫ２、またはＣＬＫ３およびＣＬＫ４を受け取る。そ
して信号ＣおよびＤを第ｎ＋１段へ出力する。すなわち
第ｎ段の出力信号Ｃは第ｎ＋１段の入力信号Ａとなり、
第ｎ段の出力信号Ｄは第ｎ＋１段の入力信号Ｂとなる。
第ｎ＋１段は、クロック信号ＣＬＫ３およびＣＬＫ４を
受け取る。ＣＬＫ３およびＣＬＫ４は、ＣＬＫ１および
ＣＬＫ２のミラー信号であると共にそれらの反転信号で
ある。このため隣接する段は、ＣＬＫ１またはＣＬＫ
３、およびＣＬＫ２またはＣＬＫ４を受け取る。
【００１８】図３は、電圧増幅インバータ回路１３を示
す。この回路は、ＣＭＯＳインバータ５０とインバータ
６０とコンデンサ７０とトランジスタ８０とを有する。
ＣＭＯＳインバータ５０のゲート端子は、クロック入力
信号ＣＬＫＩＮまたはノード３１における信号により制
御される。
す。この回路は、ＣＭＯＳインバータ５０とインバータ
６０とコンデンサ７０とトランジスタ８０とを有する。
ＣＭＯＳインバータ５０のゲート端子は、クロック入力
信号ＣＬＫＩＮまたはノード３１における信号により制
御される。
【００１９】トランジスタ８０のソース端子は、電圧源
Ｖｃｃに接続する。コンデンサ７０のカソード端子は、
トランジスタ８０のドレイン端子に接続する。このドレ
イン端子は、共通ノード５１を介してＣＭＯＳインバー
タ５０に接続する。コンデンサ７０のアノード端子は、
インバータ６０の出力に接続する。インバータ６０の入
力は、クロック入力信号ＣＬＫＩＮを受け取る。トラン
ジスタ８０は、ＣＭＯＳインバータ５０のＰチャネル素
子と同様、デプレッション型Ｐチャネル素子である。
Ｖｃｃに接続する。コンデンサ７０のカソード端子は、
トランジスタ８０のドレイン端子に接続する。このドレ
イン端子は、共通ノード５１を介してＣＭＯＳインバー
タ５０に接続する。コンデンサ７０のアノード端子は、
インバータ６０の出力に接続する。インバータ６０の入
力は、クロック入力信号ＣＬＫＩＮを受け取る。トラン
ジスタ８０は、ＣＭＯＳインバータ５０のＰチャネル素
子と同様、デプレッション型Ｐチャネル素子である。
【００２０】ここで動作を説明する。ノードＡの入力信
号がＶｃｃの時、インバータ５０はＯＮである。このた
めノードＢは、０Ｖに引き下げられる。ノードＢが０Ｖ
の時、トランジスタ８０はＯＮとなり、Ｖｃｃはコンデ
ンサ７０のカソード端子に供給される。コンデンサ７０
のアノード端子は、０Ｖである（インバータ６０の出
力）。このためコンデンサ７０は、差圧Ｖｃｃを蓄積す
る。
号がＶｃｃの時、インバータ５０はＯＮである。このた
めノードＢは、０Ｖに引き下げられる。ノードＢが０Ｖ
の時、トランジスタ８０はＯＮとなり、Ｖｃｃはコンデ
ンサ７０のカソード端子に供給される。コンデンサ７０
のアノード端子は、０Ｖである（インバータ６０の出
力）。このためコンデンサ７０は、差圧Ｖｃｃを蓄積す
る。
【００２１】ノードＡの入力信号が０Ｖであれば、イン
バータ６０の出力はＶｃｃである。このためコンデンサ
７０のカソード端子は２Ｖｃｃに昇圧する。ノードＡが
０Ｖであるため、インバータのＰＭＯＳトランジスタが
ＯＮとなり、ノードＢはコンデンサ７０（２Ｖｃｃ）の
カソード端子に接続する。
バータ６０の出力はＶｃｃである。このためコンデンサ
７０のカソード端子は２Ｖｃｃに昇圧する。ノードＡが
０Ｖであるため、インバータのＰＭＯＳトランジスタが
ＯＮとなり、ノードＢはコンデンサ７０（２Ｖｃｃ）の
カソード端子に接続する。
【００２２】図２（Ｂ）に戻り、クロック信号ＣＬＫ２
およびＣＬＫ４は、０Ｖ〜２Ｖｃｃの範囲を取り、ＣＬ
Ｋ４はＣＬＫ２の反転信号である。
およびＣＬＫ４は、０Ｖ〜２Ｖｃｃの範囲を取り、ＣＬ
Ｋ４はＣＬＫ２の反転信号である。
【００２３】図４は、チャージポンプ１４を示す。各チ
ャージポンプ１４は、チャージポンプ回路１０の各段ｎ
を構成する。各チャージポンプ１４は、第１のコンデン
サ１００ａと、第２のコンデンサ１００ｂと、第１のト
ランジスタ１１０ａと、第２のトランジスタ１１０ｂ
と、ダイオード１２０と、インバータ１３０とを有す
る。第１および第２のトランジスタ１１０ａ，１１０ｂ
のドレイン端子は、入力端子Ａに接続する。トランジス
タ１１０ａのソース端子は、出力端子Ｃに接続する。ト
ランジスタ１１０ｂのソース端子は、出力端子Ｄに接続
する。トランジスタ１１０ａおよび１１０ｂのゲート端
子は、入力端子Ｂに接続する。コンデンサ１００ｂは、
共通ノード１１１を介してトランジスタ１００ａ、１０
０ｂのゲートと入力端子Ｂとに接続する。クロック信号
ＣＬＫ２またはＣＬＫ４は、コンデンサ１００ｂの他の
端子に供給される。
ャージポンプ１４は、チャージポンプ回路１０の各段ｎ
を構成する。各チャージポンプ１４は、第１のコンデン
サ１００ａと、第２のコンデンサ１００ｂと、第１のト
ランジスタ１１０ａと、第２のトランジスタ１１０ｂ
と、ダイオード１２０と、インバータ１３０とを有す
る。第１および第２のトランジスタ１１０ａ，１１０ｂ
のドレイン端子は、入力端子Ａに接続する。トランジス
タ１１０ａのソース端子は、出力端子Ｃに接続する。ト
ランジスタ１１０ｂのソース端子は、出力端子Ｄに接続
する。トランジスタ１１０ａおよび１１０ｂのゲート端
子は、入力端子Ｂに接続する。コンデンサ１００ｂは、
共通ノード１１１を介してトランジスタ１００ａ、１０
０ｂのゲートと入力端子Ｂとに接続する。クロック信号
ＣＬＫ２またはＣＬＫ４は、コンデンサ１００ｂの他の
端子に供給される。
【００２４】コンデンサ１００ａのカソード端子は、共
通ノード１０１を介してトランジスタ１１０ａ、１１０
ｂのドレイン端子に接続する。コンデンサ１００ａのア
ノード端子は、インバータ１３０に接続する。インバー
タ１３０は、クロック信号ＣＬＫ１またはＣＬＫ３を受
け取るためのクロック入力端子に接続する。ダイオード
１２０の第１端子は、共通ノード１０１を介してトラン
ジスタ１１０ａ、１１０ｂのドレイン端子に接続し、第
２端子は電圧源Ｖｃｃに接続する。
通ノード１０１を介してトランジスタ１１０ａ、１１０
ｂのドレイン端子に接続する。コンデンサ１００ａのア
ノード端子は、インバータ１３０に接続する。インバー
タ１３０は、クロック信号ＣＬＫ１またはＣＬＫ３を受
け取るためのクロック入力端子に接続する。ダイオード
１２０の第１端子は、共通ノード１０１を介してトラン
ジスタ１１０ａ、１１０ｂのドレイン端子に接続し、第
２端子は電圧源Ｖｃｃに接続する。
【００２５】コンデンサ１００ｂはブートストラップ型
であり、トランジスタがＯＦＦの時は対応する段を引き
下げ、逆電流がチャージポンプ１４を流れるのを確実に
防止する。この遮断特性は、前段の入力信号Ｂの振幅
と、次段の入力信号Ａの振幅とが同じであることにより
実現する。これらが同じであるため、トランジスタ１１
０ａと１１０ｂはＯＦＦとなり逆電流を流さない。
であり、トランジスタがＯＦＦの時は対応する段を引き
下げ、逆電流がチャージポンプ１４を流れるのを確実に
防止する。この遮断特性は、前段の入力信号Ｂの振幅
と、次段の入力信号Ａの振幅とが同じであることにより
実現する。これらが同じであるため、トランジスタ１１
０ａと１１０ｂはＯＦＦとなり逆電流を流さない。
【００２６】図７は、隣接するチャージポンプ段１とチ
ャージポンプ段２とを示す。例えばチャージポンプ段１
はチャージポンプ回路１０の最初のチャージポンプ１４
ａであり、チャージポンプ段２は次のチャージポンプ１
４ｂである。図７に示すチャージポンプ段の各々は、図
４のチャージポンプ１４の構成を有する。本発明のスイ
ッチング特性に関係するノードを図７に基づき説明す
る。ノード１５０は、チャージポンプ段１へのクロック
入力信号ＣＬＫ１に対応する。ノード１５１は、チャー
ジポンプ段１のクロック入力信号ＣＬＫ２に対応する。
ノード１５２は、チャージポンプ段１のインバータ１３
０の出力に対応する。ノード１５３は、コンデンサ１０
０ａのカソード端子における電位を表す。ノード１５４
は、チャージポンプ段１の入力信号Ｂに対応する。
ャージポンプ段２とを示す。例えばチャージポンプ段１
はチャージポンプ回路１０の最初のチャージポンプ１４
ａであり、チャージポンプ段２は次のチャージポンプ１
４ｂである。図７に示すチャージポンプ段の各々は、図
４のチャージポンプ１４の構成を有する。本発明のスイ
ッチング特性に関係するノードを図７に基づき説明す
る。ノード１５０は、チャージポンプ段１へのクロック
入力信号ＣＬＫ１に対応する。ノード１５１は、チャー
ジポンプ段１のクロック入力信号ＣＬＫ２に対応する。
ノード１５２は、チャージポンプ段１のインバータ１３
０の出力に対応する。ノード１５３は、コンデンサ１０
０ａのカソード端子における電位を表す。ノード１５４
は、チャージポンプ段１の入力信号Ｂに対応する。
【００２７】ノード１５５は、チャージポンプ段２のク
ロック入力信号ＣＬＫ３に対応する。ノード１５６は、
チャージポンプ段２のクロック入力信号ＣＬＫ４に対応
する。ノード１５７は、チャージポンプ段２の入力信号
Ｂに対応する。この信号Ｂは、チャージポンプ段１の出
力Ｄである。ノード１５８は、チャージポンプ段２の入
力信号Ａに対応する。この信号Ａはチャージポンプ段１
の出力Ｃである。ノード１５９は、チャージポンプ段２
のインバータ１３０の出力に対応する。ノード１６０
は、チャージポンプ段２の出力Ｄに対応する。ノード１
６１は、チャージポンプ段２の出力Ｃに対応する。
ロック入力信号ＣＬＫ３に対応する。ノード１５６は、
チャージポンプ段２のクロック入力信号ＣＬＫ４に対応
する。ノード１５７は、チャージポンプ段２の入力信号
Ｂに対応する。この信号Ｂは、チャージポンプ段１の出
力Ｄである。ノード１５８は、チャージポンプ段２の入
力信号Ａに対応する。この信号Ａはチャージポンプ段１
の出力Ｃである。ノード１５９は、チャージポンプ段２
のインバータ１３０の出力に対応する。ノード１６０
は、チャージポンプ段２の出力Ｄに対応する。ノード１
６１は、チャージポンプ段２の出力Ｃに対応する。
【００２８】図８は、図７に示した各ノードの電位を各
時間ｔ１〜ｔ４ごとに示す表である。時間ｔ１における
各ノードの電位を説明する。ノード１５０はＶｃｃ（信
号ＣＬＫ１）、ノード１５１は０（ＣＬＫ１とＣＬＫ２
の相補関係による）、ノード１５２は０、ノード１５３
と１５４はＶｃｃ、ノード１５５は０（ＣＬＫ３とＣＬ
Ｋ１は相補関係）、ノード１５６は２Ｖｃｃ（図３の回
路１３の効果）、ノード１５９はＶｃｃである。ノード
１５７，１５８，１６０，１６１の電位は不明である。
なぜならこれらノードは前記した通りのスイッチング特
性により有効に遮断されているからである。
時間ｔ１〜ｔ４ごとに示す表である。時間ｔ１における
各ノードの電位を説明する。ノード１５０はＶｃｃ（信
号ＣＬＫ１）、ノード１５１は０（ＣＬＫ１とＣＬＫ２
の相補関係による）、ノード１５２は０、ノード１５３
と１５４はＶｃｃ、ノード１５５は０（ＣＬＫ３とＣＬ
Ｋ１は相補関係）、ノード１５６は２Ｖｃｃ（図３の回
路１３の効果）、ノード１５９はＶｃｃである。ノード
１５７，１５８，１６０，１６１の電位は不明である。
なぜならこれらノードは前記した通りのスイッチング特
性により有効に遮断されているからである。
【００２９】時間ｔ２における各ノードの電位を説明す
る。ノード１５０は０，ノード１５１は２Ｖｃｃ（図３
の回路１３の効果）、ノード１５２はＶｃｃ、ノード１
５３は２Ｖｃｃ（チャージポンプ段１のコンデンサ１０
０ａの電荷）、ノード１５４は３Ｖｃｃ（チャージポン
プ段１のコンデンサ１００ｂの電荷）、ノード１５５は
Ｖｃｃ、ノード１５６は０，ノード１５９は０である。
る。ノード１５０は０，ノード１５１は２Ｖｃｃ（図３
の回路１３の効果）、ノード１５２はＶｃｃ、ノード１
５３は２Ｖｃｃ（チャージポンプ段１のコンデンサ１０
０ａの電荷）、ノード１５４は３Ｖｃｃ（チャージポン
プ段１のコンデンサ１００ｂの電荷）、ノード１５５は
Ｖｃｃ、ノード１５６は０，ノード１５９は０である。
【００３０】時間ｔ２においてノード１５７の電位は２
Ｖｃｃであり、これはチャージポンプ段１の出力Ｄであ
る。またノード１５８の電位は２Ｖｃｃであり、これは
チャージポンプ段１の出力Ｃである。ノード１６０およ
び１６１は、遮断されたままであり、本発明のスイッチ
ング特性によりそれらの電位は不明である。
Ｖｃｃであり、これはチャージポンプ段１の出力Ｄであ
る。またノード１５８の電位は２Ｖｃｃであり、これは
チャージポンプ段１の出力Ｃである。ノード１６０およ
び１６１は、遮断されたままであり、本発明のスイッチ
ング特性によりそれらの電位は不明である。
【００３１】時間ｔ３における各ノードの電位は、時間
ｔ１と同じである。ただし時間ｔ３においては、ノード
１５７の電位は４Ｖｃｃであり、これはチャージポンプ
段１の出力Ｄである。ノード１５８の電位は３Ｖｃｃで
あり、これはチャージポンプ段１の出力Ｃである。
ｔ１と同じである。ただし時間ｔ３においては、ノード
１５７の電位は４Ｖｃｃであり、これはチャージポンプ
段１の出力Ｄである。ノード１５８の電位は３Ｖｃｃで
あり、これはチャージポンプ段１の出力Ｃである。
【００３２】時間ｔ３において、チャージポンプ段１お
よび２は遮断されていない。そしてノード１６０および
１６１の電位は、各３Ｖｃｃである。
よび２は遮断されていない。そしてノード１６０および
１６１の電位は、各３Ｖｃｃである。
【００３３】時間ｔ４における各ノードの電位は、時間
ｔ２と同じである。ただし時間ｔ４においては、チャー
ジポンプ段１および２が遮断されていないため、ノード
１６０および１６１の電位が決定可能であり、各３Ｖｃ
ｃである。
ｔ２と同じである。ただし時間ｔ４においては、チャー
ジポンプ段１および２が遮断されていないため、ノード
１６０および１６１の電位が決定可能であり、各３Ｖｃ
ｃである。
【００３４】図５は、本発明の第２実施例に基づくチャ
ージポンプ１０のクロック分割回路１６を示す。この回
路１６は、第１実施例のクロック信号発生回路１２（図
２（Ｂ））に対応するため、同一部分は同一番号を付し
て説明を省略する。第２実施例は、クロック入力信号Ｃ
ＬＫＩＮを４つの個別の信号ＣＬＫ１，ＣＬＫ２，ＣＬ
Ｋ３，ＣＬＫ４に分割する。これは第１実施例と同様で
ある。しかしながら第２実施例の回路１６は第１実施例
と異なり、複数のインバータ３０と、複数の電圧増幅イ
ンバータ回路１３と、複数のＮＡＮＤゲート４０ａ、４
０ｂとを備える。
ージポンプ１０のクロック分割回路１６を示す。この回
路１６は、第１実施例のクロック信号発生回路１２（図
２（Ｂ））に対応するため、同一部分は同一番号を付し
て説明を省略する。第２実施例は、クロック入力信号Ｃ
ＬＫＩＮを４つの個別の信号ＣＬＫ１，ＣＬＫ２，ＣＬ
Ｋ３，ＣＬＫ４に分割する。これは第１実施例と同様で
ある。しかしながら第２実施例の回路１６は第１実施例
と異なり、複数のインバータ３０と、複数の電圧増幅イ
ンバータ回路１３と、複数のＮＡＮＤゲート４０ａ、４
０ｂとを備える。
【００３５】開始時、３入力ＮＡＮＤゲート４０ａは、
クロック入力信号ＣＬＫＩＮとイネーブル信号ＥＮとク
ロック信号ＣＬＫ３とを比較する。１対の直列インバー
タ３０は、ＮＡＮＤゲート４０ａの出力からクロック信
号ＣＬＫ１を生成する。
クロック入力信号ＣＬＫＩＮとイネーブル信号ＥＮとク
ロック信号ＣＬＫ３とを比較する。１対の直列インバー
タ３０は、ＮＡＮＤゲート４０ａの出力からクロック信
号ＣＬＫ１を生成する。
【００３６】電圧増幅インバータ回路１３は、ＮＡＮＤ
ゲート４０ａの出力からクロック信号ＣＬＫ２を生成す
る。ＣＬＫ２は、ＣＬＫ１の増幅相補信号である。
ゲート４０ａの出力からクロック信号ＣＬＫ２を生成す
る。ＣＬＫ２は、ＣＬＫ１の増幅相補信号である。
【００３７】ＣＬＫ３とＣＬＫ４は、ＣＬＫ１とＣＬＫ
２のミラー信号であると共にそれらの反転信号である。
ＣＬＫ３とＣＬＫ４は、ＣＬＫＩＮを反転し、ＮＡＮＤ
ゲート４０ｂにおいてその反転した信号とイネーブル信
号ＥＮとクロック信号ＣＬＫ１とを比較することによっ
て生成する。すなわちＮＡＮＤゲート４０ｂの出力は、
２つのインバータ３０を介してＣＬＫ３を発生し、電圧
増幅インバータ回路１３を介してＣＬＫ４を発生する。
これにより信号ＣＬＫ１またはＣＬＫ３と、ＣＬＫ２ま
たはＣＬＫ４はオーバラップしない。すなわち信号ＣＬ
Ｋ１とＣＬＫ３は相補信号であり、信号ＣＬＫ２とＣＬ
Ｋ４は相補信号である。
２のミラー信号であると共にそれらの反転信号である。
ＣＬＫ３とＣＬＫ４は、ＣＬＫＩＮを反転し、ＮＡＮＤ
ゲート４０ｂにおいてその反転した信号とイネーブル信
号ＥＮとクロック信号ＣＬＫ１とを比較することによっ
て生成する。すなわちＮＡＮＤゲート４０ｂの出力は、
２つのインバータ３０を介してＣＬＫ３を発生し、電圧
増幅インバータ回路１３を介してＣＬＫ４を発生する。
これにより信号ＣＬＫ１またはＣＬＫ３と、ＣＬＫ２ま
たはＣＬＫ４はオーバラップしない。すなわち信号ＣＬ
Ｋ１とＣＬＫ３は相補信号であり、信号ＣＬＫ２とＣＬ
Ｋ４は相補信号である。
【００３８】本発明の好適実施例のみを説明したが、本
発明は他の様々な組み合わせや環境で実施可能であり、
本発明の範囲を逸脱することなく多くの変更や修正も可
能である。
発明は他の様々な組み合わせや環境で実施可能であり、
本発明の範囲を逸脱することなく多くの変更や修正も可
能である。
【図１】従来のチャージポンプ回路を示す概略図であ
る。
る。
【図２】（Ａ）本発明の一実施例に基づくチャージポン
プ回路の初段モジュールを示す概略回路図である。 （Ｂ）本発明の一実施例に基づくチャージポンプ回路の
クロック信号発生回路を示す概略回路図である。 （Ｃ）本発明の一実施例に基づくチャージポンプ回路の
チャージポンプ段入出力を示す概略回路図である。
プ回路の初段モジュールを示す概略回路図である。 （Ｂ）本発明の一実施例に基づくチャージポンプ回路の
クロック信号発生回路を示す概略回路図である。 （Ｃ）本発明の一実施例に基づくチャージポンプ回路の
チャージポンプ段入出力を示す概略回路図である。
【図３】図２（Ｂ）のクロック信号発生回路の電圧増幅
インバータ回路を示す回路図である。
インバータ回路を示す回路図である。
【図４】図２（Ｃ）のチャージポンプ回路の１チャージ
ポンプ段を示す詳細回路図である。
ポンプ段を示す詳細回路図である。
【図５】本発明の他の実施例に基づくチャージポンプ回
路のクロック信号発生回路を示す回路図である。
路のクロック信号発生回路を示す回路図である。
【図６】図２の各モジュールを使った本発明のチャージ
ポンプ回路を示す概略図である。
ポンプ回路を示す概略図である。
【図７】本発明のチャージポンプ回路の隣接するチャー
ジポンプ段を説明する回路図である。
ジポンプ段を説明する回路図である。
【図８】図７の各ノードにおける時間ｔ１〜ｔ４の電位
を示す図である。
を示す図である。
Claims (17)
- 【請求項１】 各々が入力信号を受け取り前記入力信号
を昇圧し前記昇圧した入力信号を出力信号として供給す
る複数の回路段を備え、 １つの回路段の出力信号が次の回路段の入力信号となる
ように前記複数の回路段を直列接続し、 前記回路段の各々に、各回路段を選択的に隣接の回路段
から分離するためのスイッチ手段を設けた、チャージポ
ンプ回路。 - 【請求項２】 前記回路段の各々が、前記入力信号を昇
圧するための容量手段をさらに備える、請求項１記載の
チャージポンプ回路。 - 【請求項３】 前記スイッチ手段の各々が電界効果トラ
ンジスタからなる、請求項２記載のチャージポンプ回
路。 - 【請求項４】 入力端子と、 出力端子と、 前記入力端子と前記出力端子との間に直列接続した複数
のチャージポンプ回路段とを備え、前記チャージポンプ
回路段の各々が複数の入力信号を受け取ると共に複数の
出力信号を発生し、前記チャージポンプ回路段の各々に
おいて少なくとも１つの出力信号が隣接段の少なくとも
１つの入力信号と実質的に等しい、チャージポンプ回
路。 - 【請求項５】 前記複数のチャージポンプ回路段の各々
が、前記複数の入力信号の１つと前記複数の出力信号の
１つとの間に挿入したスイッチをさらに備え、前記スイ
ッチが前記複数の入力信号の他の１つに応じて動作す
る、請求項４記載のチャージポンプ回路。 - 【請求項６】 前記複数の出力信号の各々が、前記複数
の入力信号の各々より電圧振幅が大きい、請求項５記載
のチャージポンプ回路。 - 【請求項７】 前記複数の入力信号が複数のクロック信
号を含む、請求項５記載のチャージポンプ回路。 - 【請求項８】 前記複数のクロック信号が非オーバラッ
プクロック信号である、請求項７記載のチャージポンプ
回路。 - 【請求項９】 前記複数のチャージポンプ回路段が、隣
接段間に接続した第１のコンデンサをさらに備え、前記
第１のコンデンサが、隣接段における後段の少なくとも
１つの入力信号の電圧振幅を前記隣接段における前段の
少なくとも１つの出力信号の電圧振幅より大きくする、
請求項５記載のチャージポンプ回路。 - 【請求項１０】 前記複数のチャージポンプ回路段の各
々が、複数のトランジスタと第２のコンデンサとをさら
に備え、 前記複数のトランジスタの各々が、前記第１のコンデン
サに接続し、前記少なくとも１つの入力信号を受け取
り、少なくとも１つの出力信号を発生し、 前記第２のコンデンサが、前記複数のトランジスタの各
ゲート端子に接続し、対応するチャージポンプ回路段の
少なくとも１つの入力信号の電圧振幅を直前のチャージ
ポンプ回路段の少なくとも１つの出力信号の電圧振幅よ
り大きくする、請求項９記載のチャージポンプ回路。 - 【請求項１１】 前記複数のトランジスタが、複数のNM
OSトランジスタからなる、請求項１０記載のチャージポ
ンプ回路。 - 【請求項１２】 入力端子と、 出力端子と、 前記入力端子と前記出力端子との間に直列接続した複数
のチャージポンプ回路段とを備え、前記チャージポンプ
回路段の各々が、第１入力信号と、第２入力信号と、第
１クロック入力信号と、第２クロック入力信号とを受け
取り、これら入力信号に基づき第１出力信号と第２出力
信号とを発生し、 前記チャージポンプ回路段の各々における第１出力信号
および第２出力信号が直後のチャージポンプ回路段の第
１入力信号および第２入力信号であり、 前記チャージポンプ回路段の各々における第１クロック
入力信号と第２クロック入力信号とが相補信号であり、
前記第２クロック入力信号の電圧振幅が前記第１クロッ
ク入力信号の電圧振幅よりも大きく、 前記チャージポンプ回路段の各々における第１クロック
入力信号が、隣接のチャージポンプ回路段の第１クロッ
ク入力信号の相補信号である、チャージポンプ回路。 - 【請求項１３】 前記チャージポンプ回路段の各々にお
いて、前記第１出力信号と第２出力信号の各々が、前記
第１入力信号と第２入力信号より大きな電圧振幅を有す
る、請求項１２記載のチャージポンプ回路。 - 【請求項１４】 前記複数のチャージポンプ回路段が、
隣接段間に接続した第１のコンデンサをさらに備え、前
記第１のコンデンサが、隣接段における後段の第１入力
信号の電圧振幅を前段の第１出力信号の電圧振幅より大
きくする、請求項１２記載のチャージポンプ回路。 - 【請求項１５】 前記複数のチャージポンプ回路段の各
々が、複数のトランジスタと第２のコンデンサとをさら
に備え、 前記複数のトランジスタの各々が前記第１のコンデンサ
に接続し、前記複数のトランジスタの少なくとも一方が
第１入力信号を受け取り第１出力信号を発生し、少なく
とも他方が前記第１入力信号を受け取り第２出力信号を
発生し、 前記第２のコンデンサが、前記複数のトランジスタの各
々のゲート端子に接続し、対応するチャージポンプ回路
段の第２入力信号の電圧振幅を直前のチャージポンプ回
路段の第２出力信号の電圧振幅より大きくする、請求項
１４記載のチャージポンプ回路。 - 【請求項１６】 前記複数のトランジスタが、複数のNM
OSトランジスタからなる、請求項１５記載のチャージポ
ンプ回路。 - 【請求項１７】 第１入力端子と、 第２入力端子と、 第１クロック入力端子と、 第２クロック入力端子と、 第１出力端子と、 第２出力端子と、 前記第１クロック入力端子に接続する第１端子と前記第
１入力端子に接続して第１ノードを形成する第２端子と
を有する第１コンデンサと、を各々が備える複数の直列
接続したチャージポンプ回路段と、 前記第１ノードに接続する第１端子と、前記第１端子と
の間にチャネルを形成する第２端子と、前記第１端子と
前記第２端子との間の電流を制御するゲートとを各々が
備える第１および第２電界効果トランジスタであって、
前記第１電界効果トランジスタの第２端子が前記第１出
力端子に接続し、前記第２電界効果トランジスタの第２
端子が前記第２出力端子に接続する前記第１および第２
電界効果トランジスタと、 前記第２クロック信号入力端子に接続する第１端子と前
記第２入力端子に接続して第２ノードを形成する第２端
子とを有する第２コンデンサとを備え、 前記第１および第２電界効果トランジスタの各ゲート端
子が前記第２ノードに接続する、チャージポンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/281,570 US6191642B1 (en) | 1999-03-30 | 1999-03-30 | Charge pump circuit |
| US09/281570 | 1999-03-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000324805A true JP2000324805A (ja) | 2000-11-24 |
Family
ID=23077851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000094631A Pending JP2000324805A (ja) | 1999-03-30 | 2000-03-30 | チャージポンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6191642B1 (ja) |
| EP (1) | EP1041705A3 (ja) |
| JP (1) | JP2000324805A (ja) |
| TW (1) | TW466495B (ja) |
Cited By (3)
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| JP2006042521A (ja) * | 2004-07-28 | 2006-02-09 | Toppan Printing Co Ltd | 昇圧回路 |
| JP2008148544A (ja) * | 2006-12-06 | 2008-06-26 | Princeton Technology Corp | 昇圧回路とレベルシフター |
| JP2022505083A (ja) * | 2018-10-16 | 2022-01-14 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 不揮発性フラッシュメモリデバイスにおいて使用される改善されたチャージポンプ |
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| JP3960513B2 (ja) * | 2001-08-01 | 2007-08-15 | シャープ株式会社 | 半導体チャージポンプ回路および不揮発性半導体記憶装置 |
| US6750523B2 (en) * | 2002-03-01 | 2004-06-15 | Naos Convergent Technology, Inc. | Photodiode stacks for photovoltaic relays and the method of manufacturing the same |
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| CN114389450B (zh) * | 2020-10-21 | 2024-06-28 | 圣邦微电子（北京）股份有限公司 | 自举式开关变换器及其驱动电路 |
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| US5886887A (en) * | 1997-03-27 | 1999-03-23 | Integrated Memory Technologies, Inc. | Voltage multiplier with low threshold voltage sensitivity |
-
1999
- 1999-03-30 US US09/281,570 patent/US6191642B1/en not_active Expired - Lifetime
-
2000
- 2000-03-29 EP EP00302606A patent/EP1041705A3/en not_active Withdrawn
- 2000-03-30 JP JP2000094631A patent/JP2000324805A/ja active Pending
- 2000-04-26 TW TW089105782A patent/TW466495B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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