JP2000330132A - アクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置Info
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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Abstract
(57)【要約】
【課題】本発明は、薄膜トランジスタ（ＴＦＴ）をスイ
ッチング素子として備えたアクティブマトリクス型表示
装置に関し、電極間の絶縁膜を薄くしなくても、また、
電極を画素領域に拡げなくても大きな蓄積容量が得られ
るアクティブマトリクス型表示装置を提供することを目
的とする。 【解決手段】ガラス基板１上に形成された複数のゲート
配線４と、ゲート配線４にほぼ直交してガラス基板１上
に形成された複数のデータ配線６と、ゲート配線４とデ
ータ配線６とで画定されてマトリクス状に配列する複数
の画素領域に形成されたＴＦＴと、画素領域内に形成さ
れてＴＦＴと接続される画素電極７と、ガラス基板１と
画素電極７との間で複数の絶縁膜（５１，５２）を介し
て複数の蓄積容量Ｃｓ１、Ｃｓ２を形成する複数の蓄積
容量電極（２ｄ，６２）層とを有するように構成する。
ッチング素子として備えたアクティブマトリクス型表示
装置に関し、電極間の絶縁膜を薄くしなくても、また、
電極を画素領域に拡げなくても大きな蓄積容量が得られ
るアクティブマトリクス型表示装置を提供することを目
的とする。 【解決手段】ガラス基板１上に形成された複数のゲート
配線４と、ゲート配線４にほぼ直交してガラス基板１上
に形成された複数のデータ配線６と、ゲート配線４とデ
ータ配線６とで画定されてマトリクス状に配列する複数
の画素領域に形成されたＴＦＴと、画素領域内に形成さ
れてＴＦＴと接続される画素電極７と、ガラス基板１と
画素電極７との間で複数の絶縁膜（５１，５２）を介し
て複数の蓄積容量Ｃｓ１、Ｃｓ２を形成する複数の蓄積
容量電極（２ｄ，６２）層とを有するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、
ＴＦＴという）をスイッチング素子として備えたアクテ
ィブマトリクス型表示装置に関し、特に、ＴＦＴにより
液晶を駆動して画像を表示する液晶表示装置（Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：以下、ＬＣＤ
という）に関する。
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、
ＴＦＴという）をスイッチング素子として備えたアクテ
ィブマトリクス型表示装置に関し、特に、ＴＦＴにより
液晶を駆動して画像を表示する液晶表示装置（Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：以下、ＬＣＤ
という）に関する。
【０００２】
【従来の技術】非晶質（アモルファス）シリコンや多結
晶シリコン（ポリシリコン）を動作半導体膜として用い
た薄膜トランジスタアレイは、アクティブマトリクス型
の液晶表示パネル等のスイッチング素子として用いられ
ている。
晶シリコン（ポリシリコン）を動作半導体膜として用い
た薄膜トランジスタアレイは、アクティブマトリクス型
の液晶表示パネル等のスイッチング素子として用いられ
ている。
【０００３】図５はＴＦＴを用いた従来の液晶表示パネ
ルのアレイ基板の概略構造を示している。図５（ａ）は
アレイ基板の平面を示し、図５（ｂ）は図５（ａ）のＡ
−Ａ線で切断した断面の一部を示している。図５（ａ）
に示すように、ガラス基板１上には複数のゲート配線４
が形成されている。また、ゲート配線４に直交する方向
に複数のデータ配線６が形成されている。ゲート配線４
とデータ配線６とで画定された画素領域にＴＦＴが形成
されている。図５に示すＴＦＴ構造は、ゲート電極がゲ
ート配線４から引き出されて形成されておらず、直線状
に配線されたゲート配線４の一部をゲート電極として用
いる構成になっている。またこのＴＦＴは、ゲート配線
４を２度横切るいわゆるダブルゲート構造になってい
る。
ルのアレイ基板の概略構造を示している。図５（ａ）は
アレイ基板の平面を示し、図５（ｂ）は図５（ａ）のＡ
−Ａ線で切断した断面の一部を示している。図５（ａ）
に示すように、ガラス基板１上には複数のゲート配線４
が形成されている。また、ゲート配線４に直交する方向
に複数のデータ配線６が形成されている。ゲート配線４
とデータ配線６とで画定された画素領域にＴＦＴが形成
されている。図５に示すＴＦＴ構造は、ゲート電極がゲ
ート配線４から引き出されて形成されておらず、直線状
に配線されたゲート配線４の一部をゲート電極として用
いる構成になっている。またこのＴＦＴは、ゲート配線
４を２度横切るいわゆるダブルゲート構造になってい
る。
【０００４】画素領域内にはＴＦＴと接続される画素電
極７が形成されている。また、ゲート配線４と平行に画
素領域を横切って蓄積容量配線４１が形成され、さらに
画素領域毎に蓄積容量配線４１と電気的に接続される蓄
積容量電極６２が形成されている。
極７が形成されている。また、ゲート配線４と平行に画
素領域を横切って蓄積容量配線４１が形成され、さらに
画素領域毎に蓄積容量配線４１と電気的に接続される蓄
積容量電極６２が形成されている。
【０００５】また、図５（ｂ）に示すように、ガラス基
板１上にポリシリコンからなる半導体層２が形成され、
半導体層２上にシリコン酸化膜（ＳｉＯ2）からなるゲ
ート絶縁膜３およびクロム（Ｃｒ）からなるゲート電極
（ゲート配線）４がこの順に形成されている。半導体層
２は、チャネル層２ａと、不純物が添加された半導体層
であるソース電極２ｃ及びドレイン電極２ｂとを有して
いる。ゲート電極４上層のほぼ全面には第１の層間絶縁
膜５１が形成され、コンタクトホール５１ａ（図５
（ａ）参照）を介してドレイン電極２ｆがデータ配線６
と接続されている。ソース電極２ｅはチャネル層２ｇを
挟んでドレイン電極２ｆと対向して配置されている。ソ
ース電極２ｅは、次段のトランジスタのドレイン電極２
ｂとして機能する。ソース電極２ｃは、チャネル層２ａ
を挟んでドレイン電極２ｂと対向して配置されている。
また、コンタクトホール５１ｂを介してソース電極２ｃ
と島状電極６１とが接続されている。島状電極６１は、
例えばＡｌ（アルミニウム）からなるデータ配線６の形
成と同時に形成されている。島状電極６１は、上部に形
成された第２の層間絶縁膜５２のコンタクトホール５２
ｃを介して、ＩＴＯ（インジウム・ティン・オキサイ
ド）等の透明電極からなる画素電極７に接続されてい
る。
板１上にポリシリコンからなる半導体層２が形成され、
半導体層２上にシリコン酸化膜（ＳｉＯ2）からなるゲ
ート絶縁膜３およびクロム（Ｃｒ）からなるゲート電極
（ゲート配線）４がこの順に形成されている。半導体層
２は、チャネル層２ａと、不純物が添加された半導体層
であるソース電極２ｃ及びドレイン電極２ｂとを有して
いる。ゲート電極４上層のほぼ全面には第１の層間絶縁
膜５１が形成され、コンタクトホール５１ａ（図５
（ａ）参照）を介してドレイン電極２ｆがデータ配線６
と接続されている。ソース電極２ｅはチャネル層２ｇを
挟んでドレイン電極２ｆと対向して配置されている。ソ
ース電極２ｅは、次段のトランジスタのドレイン電極２
ｂとして機能する。ソース電極２ｃは、チャネル層２ａ
を挟んでドレイン電極２ｂと対向して配置されている。
また、コンタクトホール５１ｂを介してソース電極２ｃ
と島状電極６１とが接続されている。島状電極６１は、
例えばＡｌ（アルミニウム）からなるデータ配線６の形
成と同時に形成されている。島状電極６１は、上部に形
成された第２の層間絶縁膜５２のコンタクトホール５２
ｃを介して、ＩＴＯ（インジウム・ティン・オキサイ
ド）等の透明電極からなる画素電極７に接続されてい
る。
【０００６】一方、ゲート電極４の形成と同時に、ゲー
ト電極４と平行して蓄積容量配線４１が形成される。蓄
積容量配線４１上には第１の層間絶縁膜５１のコンタク
トホール５１ｄを介して蓄積容量電極６２が形成されて
いる。蓄積容量電極６２は、データ配線６の形成時に同
時に形成される。蓄積容量電極６２は、第２の層間絶縁
膜５２を挟んで画素電極７との間に蓄積容量Ｃｓを形成
する。なお、蓄積容量配線４１は、一定電位を保つよう
に例えば、ガラス基板１に対向して配置される対向基板
側に形成されたコモン電極と電気的に接続されている。
ガラス基板１に画素が形成されたアレイ基板と対向基板
との間には液晶が封止されている。ＴＦＴが画素電極７
を介して液晶容量に画像表示のための電荷を書き込む
際、蓄積容量にも同時に電荷を書き込む。一般に蓄積容
量には、液晶容量と同程度から数倍の大きさの容量が必
要である。
ト電極４と平行して蓄積容量配線４１が形成される。蓄
積容量配線４１上には第１の層間絶縁膜５１のコンタク
トホール５１ｄを介して蓄積容量電極６２が形成されて
いる。蓄積容量電極６２は、データ配線６の形成時に同
時に形成される。蓄積容量電極６２は、第２の層間絶縁
膜５２を挟んで画素電極７との間に蓄積容量Ｃｓを形成
する。なお、蓄積容量配線４１は、一定電位を保つよう
に例えば、ガラス基板１に対向して配置される対向基板
側に形成されたコモン電極と電気的に接続されている。
ガラス基板１に画素が形成されたアレイ基板と対向基板
との間には液晶が封止されている。ＴＦＴが画素電極７
を介して液晶容量に画像表示のための電荷を書き込む
際、蓄積容量にも同時に電荷を書き込む。一般に蓄積容
量には、液晶容量と同程度から数倍の大きさの容量が必
要である。
【０００７】図６はＴＦＴを用いた従来の液晶表示パネ
ルのアレイ基板の他の構造を示している。図６（ａ）は
アレイ基板の平面を示し、図６（ｂ）は図６（ａ）のＢ
−Ｂ線で切断した断面の一部を示している。図６（ａ）
に示すように、ガラス基板１上には複数のゲート配線４
が形成されている。また、ゲート配線４に直交する方向
に複数のデータ配線６が形成されている。ゲート配線４
とデータ配線６とで画定された画素領域にＴＦＴが形成
されている。図６に示すＴＦＴ構造は、ゲート電極がゲ
ート配線４から引き出されて形成されておらず、直線状
に配線されたゲート配線４の一部をゲート電極として用
いる構成になっている。またこのＴＦＴは、ゲート配線
４を２度横切るいわゆるダブルゲート構造になってい
る。
ルのアレイ基板の他の構造を示している。図６（ａ）は
アレイ基板の平面を示し、図６（ｂ）は図６（ａ）のＢ
−Ｂ線で切断した断面の一部を示している。図６（ａ）
に示すように、ガラス基板１上には複数のゲート配線４
が形成されている。また、ゲート配線４に直交する方向
に複数のデータ配線６が形成されている。ゲート配線４
とデータ配線６とで画定された画素領域にＴＦＴが形成
されている。図６に示すＴＦＴ構造は、ゲート電極がゲ
ート配線４から引き出されて形成されておらず、直線状
に配線されたゲート配線４の一部をゲート電極として用
いる構成になっている。またこのＴＦＴは、ゲート配線
４を２度横切るいわゆるダブルゲート構造になってい
る。
【０００８】画素領域内にはＴＦＴと接続される画素電
極７が形成されている。また、画素電極７の周囲を取り
囲むように蓄積容量電極８が形成されている。この蓄積
容量電極８は、通常はＴＦＴが形成されたアレイ基板と
液晶層を挟んで対向する対向基板側に形成される遮光層
（ブラックマトリクス）を兼ねている。
極７が形成されている。また、画素電極７の周囲を取り
囲むように蓄積容量電極８が形成されている。この蓄積
容量電極８は、通常はＴＦＴが形成されたアレイ基板と
液晶層を挟んで対向する対向基板側に形成される遮光層
（ブラックマトリクス）を兼ねている。
【０００９】また、図６（ｂ）に示すように、ガラス基
板１上にポリシリコンからなる半導体層２が形成され、
半導体層２上にシリコン酸化膜からなるゲート絶縁膜３
およびＣｒからなるゲート電極（ゲート配線）４が形成
されている。半導体層２は、チャネル層２ａと、不純物
が添加された半導体層であるソース電極２ｃ及びドレイ
ン電極２ｂとを有している。ゲート電極４上層のほぼ全
面には第１の層間絶縁膜５１が形成され、コンタクトホ
ール５１ａ（図６（ａ）参照）を介してドレイン電極２
ｆがデータ配線６と接続されている。ソース電極２ｅは
チャネル層２ｇを挟んでドレイン電極２ｆと対向して配
置されている。ソース電極２ｅは、次段のトランジスタ
のドレイン電極２ｂとして機能する。ソース電極２ｃ
は、チャネル層２ａを挟んでドレイン電極２ｂと対向し
て配置されている。また、コンタクトホール５１ｂを介
してソース電極２ｃと島状電極６１とが接続されてい
る。島状電極６１は例えばＡｌからなり、データ配線６
の形成と同時に形成される。島状電極６１は、上部に形
成された第２の層間絶縁膜５２及び第３の層間絶縁膜５
３に開口したコンタクトホール５３ｃを介して、ＩＴＯ
等の透明電極からなる画素電極７に接続されている。
板１上にポリシリコンからなる半導体層２が形成され、
半導体層２上にシリコン酸化膜からなるゲート絶縁膜３
およびＣｒからなるゲート電極（ゲート配線）４が形成
されている。半導体層２は、チャネル層２ａと、不純物
が添加された半導体層であるソース電極２ｃ及びドレイ
ン電極２ｂとを有している。ゲート電極４上層のほぼ全
面には第１の層間絶縁膜５１が形成され、コンタクトホ
ール５１ａ（図６（ａ）参照）を介してドレイン電極２
ｆがデータ配線６と接続されている。ソース電極２ｅは
チャネル層２ｇを挟んでドレイン電極２ｆと対向して配
置されている。ソース電極２ｅは、次段のトランジスタ
のドレイン電極２ｂとして機能する。ソース電極２ｃ
は、チャネル層２ａを挟んでドレイン電極２ｂと対向し
て配置されている。また、コンタクトホール５１ｂを介
してソース電極２ｃと島状電極６１とが接続されてい
る。島状電極６１は例えばＡｌからなり、データ配線６
の形成と同時に形成される。島状電極６１は、上部に形
成された第２の層間絶縁膜５２及び第３の層間絶縁膜５
３に開口したコンタクトホール５３ｃを介して、ＩＴＯ
等の透明電極からなる画素電極７に接続されている。
【００１０】例えばチタン（Ｔｉ）からなる蓄積容量電
極８は、第２の層間絶縁膜５２と第３の層間絶縁膜５３
の間に形成されている。遮光層を兼ねた蓄積容量電極８
は第３の層間絶縁膜５３を挟んで、画素電極７との間に
蓄積容量Ｃｓを形成している。また、蓄積容量電極８は
一定電位に保つように例えばコモン電極に接続されてい
る。
極８は、第２の層間絶縁膜５２と第３の層間絶縁膜５３
の間に形成されている。遮光層を兼ねた蓄積容量電極８
は第３の層間絶縁膜５３を挟んで、画素電極７との間に
蓄積容量Ｃｓを形成している。また、蓄積容量電極８は
一定電位に保つように例えばコモン電極に接続されてい
る。
【００１１】
【発明が解決しようとする課題】さて、以上説明した表
示装置において蓄積容量を大きくするには、電極間の絶
縁膜の比誘電率を大きくする、絶縁膜の膜厚を小さくす
る、あるいは蓄積容量電極の面積を大きくするという方
法が一般に考えられる。しかしながら、絶縁膜の比誘電
率を大きくする方法では絶縁膜の材料が制限されてしま
うし、絶縁膜の膜厚を薄くする方法は電極間の層間短絡
の発生が懸念されるという問題を有している。
示装置において蓄積容量を大きくするには、電極間の絶
縁膜の比誘電率を大きくする、絶縁膜の膜厚を小さくす
る、あるいは蓄積容量電極の面積を大きくするという方
法が一般に考えられる。しかしながら、絶縁膜の比誘電
率を大きくする方法では絶縁膜の材料が制限されてしま
うし、絶縁膜の膜厚を薄くする方法は電極間の層間短絡
の発生が懸念されるという問題を有している。
【００１２】また、表示装置はできるだけ高い輝度で明
るい表示をすることが望まれるが、電極面積を大きくす
る方法では、光を透過させない金属材料で形成される蓄
積容量電極の領域が画素電極７内で拡大することにな
り、蓄積容量電極でバックライトからの透過光の多くが
遮られてしまうことになる。そのため、バックライトの
光が入射する面積を増やして高い開口率の明るい表示パ
ネルを得ようとすると、蓄積容量を増やすことができな
いという問題がある。
るい表示をすることが望まれるが、電極面積を大きくす
る方法では、光を透過させない金属材料で形成される蓄
積容量電極の領域が画素電極７内で拡大することにな
り、蓄積容量電極でバックライトからの透過光の多くが
遮られてしまうことになる。そのため、バックライトの
光が入射する面積を増やして高い開口率の明るい表示パ
ネルを得ようとすると、蓄積容量を増やすことができな
いという問題がある。
【００１３】本発明の目的は、電極間の絶縁膜を薄くし
なくても、また、電極を画素領域に拡げなくても大きな
蓄積容量が得られるアクティブマトリクス型表示装置を
提供することにある。
なくても、また、電極を画素領域に拡げなくても大きな
蓄積容量が得られるアクティブマトリクス型表示装置を
提供することにある。
【００１４】
【課題を解決するための手段】上記目的は、基板上に形
成された複数のゲート配線と、ゲート配線にほぼ直交し
て基板上に形成された複数のデータ配線と、ゲート配線
とデータ配線とで画定されてマトリクス状に配列する複
数の画素領域に形成された薄膜トランジスタと、画素領
域内に形成されて薄膜トランジスタと接続される画素電
極と、基板と画素電極との間で複数の絶縁膜を介して複
数の蓄積容量を形成する複数の蓄積容量電極とを有する
ことを特徴とするアクティブマトリクス型表示装置によ
って達成される。
成された複数のゲート配線と、ゲート配線にほぼ直交し
て基板上に形成された複数のデータ配線と、ゲート配線
とデータ配線とで画定されてマトリクス状に配列する複
数の画素領域に形成された薄膜トランジスタと、画素領
域内に形成されて薄膜トランジスタと接続される画素電
極と、基板と画素電極との間で複数の絶縁膜を介して複
数の蓄積容量を形成する複数の蓄積容量電極とを有する
ことを特徴とするアクティブマトリクス型表示装置によ
って達成される。
【００１５】本発明によれば、蓄積容量を複数の層構造
になるように積層することにより、画素の開口率を低減
させてしまう遮光面積の増加を生じさせずに容量を増加
させることができるようになる。
になるように積層することにより、画素の開口率を低減
させてしまう遮光面積の増加を生じさせずに容量を増加
させることができるようになる。
【００１６】また、従来の蓄積容量に加えて、ゲート電
極で元々遮光されていた領域に複数の層構造により蓄積
容量を積層させることにより、画素の開口率を減少させ
ずに蓄積容量を大きくさせることができる。なお、本発
明によるアクティブマトリクス型表示装置は、従来の装
置と同一の素子形成材料を用い、従来と同一の製造方法
により製造することができる。
極で元々遮光されていた領域に複数の層構造により蓄積
容量を積層させることにより、画素の開口率を減少させ
ずに蓄積容量を大きくさせることができる。なお、本発
明によるアクティブマトリクス型表示装置は、従来の装
置と同一の素子形成材料を用い、従来と同一の製造方法
により製造することができる。
【００１７】
【発明の実施の形態】本発明の第１の実施の形態による
アクティブマトリクス型表示装置を図１及び図２を用い
て説明する。まず、本実施の形態によるアクティブマト
リクス型表示装置の概略の構成を図１を用いて説明す
る。図１（ａ）はアレイ基板の平面を示し、図１（ｂ）
は図１（ａ）のＡ−Ａ線で切断した断面の一部を示して
いる。図１（ａ）に示すように、アレイ基板となる透明
なガラス基板１上には図中横方向に延びる複数のゲート
配線４が平行に並んで形成されている。また、ゲート配
線４にほぼ直交する方向には複数のデータ配線６が平行
に並んで形成されている。
アクティブマトリクス型表示装置を図１及び図２を用い
て説明する。まず、本実施の形態によるアクティブマト
リクス型表示装置の概略の構成を図１を用いて説明す
る。図１（ａ）はアレイ基板の平面を示し、図１（ｂ）
は図１（ａ）のＡ−Ａ線で切断した断面の一部を示して
いる。図１（ａ）に示すように、アレイ基板となる透明
なガラス基板１上には図中横方向に延びる複数のゲート
配線４が平行に並んで形成されている。また、ゲート配
線４にほぼ直交する方向には複数のデータ配線６が平行
に並んで形成されている。
【００１８】各ゲート配線４と各データ配線６とで画定
された長方形形状の領域が画素領域となり、複数の画素
領域がマトリクス状に配置されている。各画素領域には
ＴＦＴが形成されている。図１に示すＴＦＴ構造は、ゲ
ート電極がゲート配線４から引き出されて形成されてお
らず、直線状に配線されたゲート配線４の一部をゲート
電極として用いる構成になっている。またこのＴＦＴ
は、オフリーク電流の低減を図るためゲート配線４上を
２度横切るいわゆるダブルゲート構造になっている。す
なわちドレイン電極２ｆは、データ配線６とコンタクト
ホール５１ａで接続されている。ソース電極２ｅはチャ
ネル層２ｇを挟んでドレイン電極２ｆと対向して配置さ
れている。ソース電極２ｅは、次段のトランジスタのド
レイン電極２ｂとして機能する。ソース電極２ｃは、チ
ャネル層２ａを挟んでドレイン電極２ｂと対向して配置
されている。
された長方形形状の領域が画素領域となり、複数の画素
領域がマトリクス状に配置されている。各画素領域には
ＴＦＴが形成されている。図１に示すＴＦＴ構造は、ゲ
ート電極がゲート配線４から引き出されて形成されてお
らず、直線状に配線されたゲート配線４の一部をゲート
電極として用いる構成になっている。またこのＴＦＴ
は、オフリーク電流の低減を図るためゲート配線４上を
２度横切るいわゆるダブルゲート構造になっている。す
なわちドレイン電極２ｆは、データ配線６とコンタクト
ホール５１ａで接続されている。ソース電極２ｅはチャ
ネル層２ｇを挟んでドレイン電極２ｆと対向して配置さ
れている。ソース電極２ｅは、次段のトランジスタのド
レイン電極２ｂとして機能する。ソース電極２ｃは、チ
ャネル層２ａを挟んでドレイン電極２ｂと対向して配置
されている。
【００１９】画素領域内には、画素領域の輪郭とほぼ同
一の外形を有する画素電極７が形成されている。画素電
極７はコンタクトホール５１ｂ、５２ｃでＴＦＴのソー
ス電極２ｃと接続されている。また、ゲート配線４と平
行に画素領域内を横切って蓄積容量配線４１が形成さ
れ、さらに画素領域毎に蓄積容量配線４１とコンタクト
ホール５１ｄを介して電気的に接続される例えば長方形
形状の蓄積容量電極（以下、第２の蓄積容量電極とい
う）６２が形成されている。また本実施の形態では、ソ
ース電極２ｃを構成する不純物半導体層は、延伸して第
２の蓄積容量電極６２下方にまで形成されており、さら
に、蓄積容量配線４１に沿って第２の蓄積容量電極６２
下方に形成されて第１の蓄積容量電極２ｄとして機能す
るようになっている。
一の外形を有する画素電極７が形成されている。画素電
極７はコンタクトホール５１ｂ、５２ｃでＴＦＴのソー
ス電極２ｃと接続されている。また、ゲート配線４と平
行に画素領域内を横切って蓄積容量配線４１が形成さ
れ、さらに画素領域毎に蓄積容量配線４１とコンタクト
ホール５１ｄを介して電気的に接続される例えば長方形
形状の蓄積容量電極（以下、第２の蓄積容量電極とい
う）６２が形成されている。また本実施の形態では、ソ
ース電極２ｃを構成する不純物半導体層は、延伸して第
２の蓄積容量電極６２下方にまで形成されており、さら
に、蓄積容量配線４１に沿って第２の蓄積容量電極６２
下方に形成されて第１の蓄積容量電極２ｄとして機能す
るようになっている。
【００２０】図１（ｂ）に示す素子断面を用いてより詳
細に説明する。透明なガラス基板１上に例えばポリシリ
コンからなる半導体層２が形成され、半導体層２上に例
えばシリコン酸化膜からなるゲート絶縁膜３および例え
ばＣｒからなるゲート電極（ゲート配線）４が形成され
ている。半導体層２は、チャネル層２ａ、２ｇと、不純
物半導体層であるソース電極２ｃ、２ｅ、ドレイン電極
２ｂ、２ｆとして機能する。また、第２の蓄積容量電極
６２下方にまで延伸した第１の蓄積容量電極２ｄ上には
第１の層間絶縁膜５１が形成されている。ソース電極２
ｃは、データ配線６の形成と同時に形成された島状電極
６１とコンタクトホール５１ｂを介して接続されてい
る。島状電極６１は、データ配線６の形成材料と同じ例
えばＡｌにより形成されている。島状電極６１は、上部
に形成された第２の層間絶縁膜５２のコンタクトホール
５２ｃを介して、ＩＴＯ等の透明電極からなる画素電極
７に接続されている。
細に説明する。透明なガラス基板１上に例えばポリシリ
コンからなる半導体層２が形成され、半導体層２上に例
えばシリコン酸化膜からなるゲート絶縁膜３および例え
ばＣｒからなるゲート電極（ゲート配線）４が形成され
ている。半導体層２は、チャネル層２ａ、２ｇと、不純
物半導体層であるソース電極２ｃ、２ｅ、ドレイン電極
２ｂ、２ｆとして機能する。また、第２の蓄積容量電極
６２下方にまで延伸した第１の蓄積容量電極２ｄ上には
第１の層間絶縁膜５１が形成されている。ソース電極２
ｃは、データ配線６の形成と同時に形成された島状電極
６１とコンタクトホール５１ｂを介して接続されてい
る。島状電極６１は、データ配線６の形成材料と同じ例
えばＡｌにより形成されている。島状電極６１は、上部
に形成された第２の層間絶縁膜５２のコンタクトホール
５２ｃを介して、ＩＴＯ等の透明電極からなる画素電極
７に接続されている。
【００２１】このように本実施の形態のＴＦＴは、ガラ
ス基板１上に形成されたチャネル層（動作半導体層）２
ａと、動作半導体層２ａ上に形成されたゲート絶縁膜３
と、ゲート絶縁膜３上に形成されたゲート配線４に接続
されるゲート電極４と、動作半導体層２ａの両側に形成
された不純物を含むソース電極（第１の半導体層）２ｃ
及びドレイン電極（第２の半導体層）２ｂとを有してい
る。ソース電極２ｃは、第１の層間絶縁膜５１に開口さ
れたコンタクトホール５１ｂ及び上部に形成した第２の
層間絶縁膜５２に開口されたコンタクトホール５２ｃを
介して画素電極７と電気的に接続され、ドレイン電極２
ｆは、データ配線６とコンタクトホール５１ａで接続さ
れたプレーナ型構造を有している。
ス基板１上に形成されたチャネル層（動作半導体層）２
ａと、動作半導体層２ａ上に形成されたゲート絶縁膜３
と、ゲート絶縁膜３上に形成されたゲート配線４に接続
されるゲート電極４と、動作半導体層２ａの両側に形成
された不純物を含むソース電極（第１の半導体層）２ｃ
及びドレイン電極（第２の半導体層）２ｂとを有してい
る。ソース電極２ｃは、第１の層間絶縁膜５１に開口さ
れたコンタクトホール５１ｂ及び上部に形成した第２の
層間絶縁膜５２に開口されたコンタクトホール５２ｃを
介して画素電極７と電気的に接続され、ドレイン電極２
ｆは、データ配線６とコンタクトホール５１ａで接続さ
れたプレーナ型構造を有している。
【００２２】一方、ゲート電極４の形成と同時に、ゲー
ト電極４と平行して蓄積容量配線４１が形成される。蓄
積容量配線４１上には第１の層間絶縁膜５１のコンタク
トホール５１ｄを介して第２の蓄積容量電極６２が形成
されている。第２の蓄積容量電極６２は、データ配線６
の形成時に同時に形成される。第２の蓄積容量電極６２
は、第２の層間絶縁膜５２を挟んで画素電極７との間に
蓄積容量Ｃｓ２を形成している。また、第２の蓄積容量
電極６２は、第１の層間絶縁膜５１を挟んで第１の蓄積
容量電極２ｄとの間に蓄積容量Ｃｓ１を形成している。
なお、蓄積容量配線４１は、一定電位を保つように例え
ば、ガラス基板１に対向して配置される対向基板側に形
成されたコモン電極と電気的に接続されてコモン電位に
維持されている。ガラス基板１に画素が形成されたアレ
イ基板と対向基板（図示せず）との間には液晶（図示せ
ず）が封止されている。ＴＦＴが画素電極７を介して液
晶容量に画像表示のための電荷を書き込む際に、蓄積容
量にも同時に電荷が書き込まれる。
ト電極４と平行して蓄積容量配線４１が形成される。蓄
積容量配線４１上には第１の層間絶縁膜５１のコンタク
トホール５１ｄを介して第２の蓄積容量電極６２が形成
されている。第２の蓄積容量電極６２は、データ配線６
の形成時に同時に形成される。第２の蓄積容量電極６２
は、第２の層間絶縁膜５２を挟んで画素電極７との間に
蓄積容量Ｃｓ２を形成している。また、第２の蓄積容量
電極６２は、第１の層間絶縁膜５１を挟んで第１の蓄積
容量電極２ｄとの間に蓄積容量Ｃｓ１を形成している。
なお、蓄積容量配線４１は、一定電位を保つように例え
ば、ガラス基板１に対向して配置される対向基板側に形
成されたコモン電極と電気的に接続されてコモン電位に
維持されている。ガラス基板１に画素が形成されたアレ
イ基板と対向基板（図示せず）との間には液晶（図示せ
ず）が封止されている。ＴＦＴが画素電極７を介して液
晶容量に画像表示のための電荷を書き込む際に、蓄積容
量にも同時に電荷が書き込まれる。
【００２３】第１の蓄積容量電極２ｄと画素電極７はコ
ンタクトホール５１ｂ、５２ｃを介して接続されている
ので、蓄積容量Ｃｓ１とＣｓ２は並列接続となってい
る。従って、全体の蓄積容量はＣｓ１＋Ｃｓ２となる。
このように本実施の形態は、ガラス基板１上に形成され
た複数のゲート配線４と、ゲート配線４にほぼ直交して
ガラス基板１上に形成された複数のデータ配線６と、ゲ
ート配線４とデータ配線６とで画定されてマトリクス状
に配列する複数の画素領域に形成されたＴＦＴと、画素
領域内に形成されてＴＦＴと接続される画素電極７と、
ガラス基板１と画素電極７との間で複数の絶縁膜（５
１，５２）を介して複数の蓄積容量Ｃｓ１、Ｃｓ２を形
成する複数の蓄積容量電極（２ｄ，６２）層とを有する
ことを特徴としている。そして、複数の蓄積容量Ｃｓ
１、Ｃｓ２は、並列接続されている点に特徴を有してい
る。
ンタクトホール５１ｂ、５２ｃを介して接続されている
ので、蓄積容量Ｃｓ１とＣｓ２は並列接続となってい
る。従って、全体の蓄積容量はＣｓ１＋Ｃｓ２となる。
このように本実施の形態は、ガラス基板１上に形成され
た複数のゲート配線４と、ゲート配線４にほぼ直交して
ガラス基板１上に形成された複数のデータ配線６と、ゲ
ート配線４とデータ配線６とで画定されてマトリクス状
に配列する複数の画素領域に形成されたＴＦＴと、画素
領域内に形成されてＴＦＴと接続される画素電極７と、
ガラス基板１と画素電極７との間で複数の絶縁膜（５
１，５２）を介して複数の蓄積容量Ｃｓ１、Ｃｓ２を形
成する複数の蓄積容量電極（２ｄ，６２）層とを有する
ことを特徴としている。そして、複数の蓄積容量Ｃｓ
１、Ｃｓ２は、並列接続されている点に特徴を有してい
る。
【００２４】また、複数の蓄積容量電極２ｄ、６２は、
基板垂直方向から見て第１の層間絶縁膜を介して重複す
るように積層されている。つまり、複数の蓄積容量電極
２ｄ、６２は、第１の蓄積容量電極２ｄとして第１の半
導体層を延伸した領域を用い、第１の層間絶縁膜５１と
第２の層間絶縁膜５２との間に形成されて、所定の電位
に維持される蓄積容量配線４１と接続された第２の蓄積
容量電極６２を有しており、少なくとも、第１の蓄積容
量電極２ｄと第１の層間絶縁膜５１と第２の蓄積容量電
極層６２とで第１の蓄積容量Ｃｓ１を構成し、第２の蓄
積容量電極６２と第２の層間絶縁膜５２と画素電極７と
で第２の蓄積容量Ｃｓ２を構成している。このように蓄
積容量をＣｓ１、Ｃｓ２の２層構造になるように積層す
ることにより、画素の開口率を低減させてしまう遮光面
積の増加を生じさせずに容量を増加させることができる
ようになる。
基板垂直方向から見て第１の層間絶縁膜を介して重複す
るように積層されている。つまり、複数の蓄積容量電極
２ｄ、６２は、第１の蓄積容量電極２ｄとして第１の半
導体層を延伸した領域を用い、第１の層間絶縁膜５１と
第２の層間絶縁膜５２との間に形成されて、所定の電位
に維持される蓄積容量配線４１と接続された第２の蓄積
容量電極６２を有しており、少なくとも、第１の蓄積容
量電極２ｄと第１の層間絶縁膜５１と第２の蓄積容量電
極層６２とで第１の蓄積容量Ｃｓ１を構成し、第２の蓄
積容量電極６２と第２の層間絶縁膜５２と画素電極７と
で第２の蓄積容量Ｃｓ２を構成している。このように蓄
積容量をＣｓ１、Ｃｓ２の２層構造になるように積層す
ることにより、画素の開口率を低減させてしまう遮光面
積の増加を生じさせずに容量を増加させることができる
ようになる。
【００２５】次に、図２を用いて本実施の形態によるア
クティブマトリクス型表示装置の製造方法について説明
する。図２は、図１（ｂ）に示した断面と同一の領域を
形成する工程を示す断面図である。まず、図２（ａ）に
示すように、透明な絶縁性基板であるガラス基板１上
に、厚さ約４０ｎｍ程度の例えばポリシリコンからなる
半導体層２を形成する。この半導体層２は、ソース電極
２ｃとなる側が延伸されて、後の工程で第１の蓄積容量
電極２ｄとなる領域まで形成する。次いで、全面に厚さ
１００ｎｍ程度の例えばＳｉＯ2を成膜し、次に、例え
ばＣｒを厚さ２００ｎｍに成膜してからパターニングし
て、ゲート絶縁膜３及び絶縁膜３’、及びゲート絶縁膜
３上のゲート電極４、絶縁膜３’上の蓄積容量配線４１
を形成する。
クティブマトリクス型表示装置の製造方法について説明
する。図２は、図１（ｂ）に示した断面と同一の領域を
形成する工程を示す断面図である。まず、図２（ａ）に
示すように、透明な絶縁性基板であるガラス基板１上
に、厚さ約４０ｎｍ程度の例えばポリシリコンからなる
半導体層２を形成する。この半導体層２は、ソース電極
２ｃとなる側が延伸されて、後の工程で第１の蓄積容量
電極２ｄとなる領域まで形成する。次いで、全面に厚さ
１００ｎｍ程度の例えばＳｉＯ2を成膜し、次に、例え
ばＣｒを厚さ２００ｎｍに成膜してからパターニングし
て、ゲート絶縁膜３及び絶縁膜３’、及びゲート絶縁膜
３上のゲート電極４、絶縁膜３’上の蓄積容量配線４１
を形成する。
【００２６】次に、図２（ｂ）に示すように、ゲート電
極４をマスクとして不純物打ち込みを行い、自己整合に
よりソース電極２ｃ、ドレイン電極２ｂを形成する。こ
のとき、ソース電極２ｃ側に延伸した不純物半導体層で
第１の蓄積容量電極２ｄを形成する。次いで、例えば、
シリコン窒化膜（ＳｉＮ）を厚さ例えば３００ｎｍに成
膜して第１の層間絶縁膜５１を形成する。次いで、ソー
ス電極２ｃ上及び蓄積容量配線４１上の第１の層間絶縁
膜５１にコンタクトホール５１ｂ、５１ｄを開口する。
極４をマスクとして不純物打ち込みを行い、自己整合に
よりソース電極２ｃ、ドレイン電極２ｂを形成する。こ
のとき、ソース電極２ｃ側に延伸した不純物半導体層で
第１の蓄積容量電極２ｄを形成する。次いで、例えば、
シリコン窒化膜（ＳｉＮ）を厚さ例えば３００ｎｍに成
膜して第１の層間絶縁膜５１を形成する。次いで、ソー
ス電極２ｃ上及び蓄積容量配線４１上の第１の層間絶縁
膜５１にコンタクトホール５１ｂ、５１ｄを開口する。
【００２７】次に、図２（ｃ）に示すように、厚さ約３
０ｎｍのＴｉ膜と厚さ約３００ｎｍのＡｌ膜をこの順に
成膜してパターニングし、データ配線６を形成する。こ
のデータ配線６の形成と同時に、画素電極７のＩＴＯと
ＴＦＴのソース電極２ｃとのコンタクトをとるための島
状電極６１をコンタクトホール５１ｂに形成する。同様
にしてコンタクトホール５１ｄを介して蓄積容量配線４
１と接続する第２の蓄積容量電極６２を形成する。
０ｎｍのＴｉ膜と厚さ約３００ｎｍのＡｌ膜をこの順に
成膜してパターニングし、データ配線６を形成する。こ
のデータ配線６の形成と同時に、画素電極７のＩＴＯと
ＴＦＴのソース電極２ｃとのコンタクトをとるための島
状電極６１をコンタクトホール５１ｂに形成する。同様
にしてコンタクトホール５１ｄを介して蓄積容量配線４
１と接続する第２の蓄積容量電極６２を形成する。
【００２８】次に、図２（ｄ）に示すように、厚さ約３
００ｎｍのＳｉＮ膜を成膜して第２の層間絶縁膜５２を
形成する。次いで、島状電極６１上の第２の層間絶縁膜
５２にコンタクトホール５２ｃを開口する。次いで、厚
さ約１００ｎｍのＩＴＯを形成してからパターニングし
て画素電極７を形成する。以上の工程によりアクティブ
マトリクス表示装置のアレイ基板側の素子形成工程が終
了する。これにより、第２の蓄積容量電極６２と画素電
極７とで第２の層間絶縁膜５２を挟んで第２の蓄積容量
Ｃｓ２が形成され、第２の蓄積容量電極６２と第１の蓄
積容量電極２ｄとで第１の層間絶縁膜５１を挟んで第１
の蓄積容量Ｃｓ１が形成される。以上の説明からも明ら
かなように本実施の形態によるアクティブマトリクス型
表示装置は、従来の装置と同一の素子形成材料を用い、
従来と同一の製造方法により製造することができる。
００ｎｍのＳｉＮ膜を成膜して第２の層間絶縁膜５２を
形成する。次いで、島状電極６１上の第２の層間絶縁膜
５２にコンタクトホール５２ｃを開口する。次いで、厚
さ約１００ｎｍのＩＴＯを形成してからパターニングし
て画素電極７を形成する。以上の工程によりアクティブ
マトリクス表示装置のアレイ基板側の素子形成工程が終
了する。これにより、第２の蓄積容量電極６２と画素電
極７とで第２の層間絶縁膜５２を挟んで第２の蓄積容量
Ｃｓ２が形成され、第２の蓄積容量電極６２と第１の蓄
積容量電極２ｄとで第１の層間絶縁膜５１を挟んで第１
の蓄積容量Ｃｓ１が形成される。以上の説明からも明ら
かなように本実施の形態によるアクティブマトリクス型
表示装置は、従来の装置と同一の素子形成材料を用い、
従来と同一の製造方法により製造することができる。
【００２９】最終的にアレイ基板を対向基板と張り合わ
せて液晶を注入し、所定のセルギャップで液晶を封止
し、液晶駆動用のドライバＩＣ等を組み込み、必要であ
ればバックライトを取り付けてアクティブマトリクス表
示装置が完成する。
せて液晶を注入し、所定のセルギャップで液晶を封止
し、液晶駆動用のドライバＩＣ等を組み込み、必要であ
ればバックライトを取り付けてアクティブマトリクス表
示装置が完成する。
【００３０】次に、本発明の第２の実施の形態によるア
クティブマトリクス型表示装置を図３及び図４を用いて
説明する。まず、本実施の形態によるアクティブマトリ
クス型表示装置の概略の構成を図３を用いて説明する。
図３（ａ）はアレイ基板の平面を示し、図３（ｂ）は図
３（ａ）のＢ−Ｂ線で切断した断面の一部であって、ゲ
ート配線４領域の断面を示している。図３（ａ）に示す
ように、アレイ基板となる透明なガラス基板１上には図
中横方向に延びる複数のゲート配線４（４ａ、４ｂのみ
図示）が平行に並んで形成されている。また、ゲート配
線４にほぼ直交する方向には複数のデータ配線６が平行
に並んで形成されている。各ゲート配線４と各データ配
線６とで画定された長方形形状の領域が画素領域とな
り、複数の画素領域がマトリクス状に配置されている。
各画素領域にはＴＦＴが形成されている。図３に示すＴ
ＦＴ構造は、第１の実施の形態で図１を用いて説明した
ものと同一であり、直線状に配線されたゲート配線４の
一部をゲート電極として用い、また、ゲート配線４上を
２度横切るいわゆるダブルゲート構造になっている。
クティブマトリクス型表示装置を図３及び図４を用いて
説明する。まず、本実施の形態によるアクティブマトリ
クス型表示装置の概略の構成を図３を用いて説明する。
図３（ａ）はアレイ基板の平面を示し、図３（ｂ）は図
３（ａ）のＢ−Ｂ線で切断した断面の一部であって、ゲ
ート配線４領域の断面を示している。図３（ａ）に示す
ように、アレイ基板となる透明なガラス基板１上には図
中横方向に延びる複数のゲート配線４（４ａ、４ｂのみ
図示）が平行に並んで形成されている。また、ゲート配
線４にほぼ直交する方向には複数のデータ配線６が平行
に並んで形成されている。各ゲート配線４と各データ配
線６とで画定された長方形形状の領域が画素領域とな
り、複数の画素領域がマトリクス状に配置されている。
各画素領域にはＴＦＴが形成されている。図３に示すＴ
ＦＴ構造は、第１の実施の形態で図１を用いて説明した
ものと同一であり、直線状に配線されたゲート配線４の
一部をゲート電極として用い、また、ゲート配線４上を
２度横切るいわゆるダブルゲート構造になっている。
【００３１】画素領域内には、画素領域の輪郭とほぼ同
一の外形を有する画素電極７が形成されている。画素電
極７はコンタクトホール５１ｂ、５２ｃでＴＦＴのソー
ス電極２ｃと接続されている。
一の外形を有する画素電極７が形成されている。画素電
極７はコンタクトホール５１ｂ、５２ｃでＴＦＴのソー
ス電極２ｃと接続されている。
【００３２】本実施の形態では、第１の実施の形態と異
なり、ソース電極２ｃを構成する不純物半導体層は延伸
しておらず、第１の蓄積容量電極２ｄは形成されていな
い。それに代えて、蓄積容量配線を兼ねる第４の蓄積容
量電極８が形成されている。第４の蓄積容量電極８は、
基板垂直方向から見て、第３の層間絶縁膜５３を介して
画素電極７の周囲領域と重複する周辺領域を有してい
る。また、第４の蓄積容量電極８は、通常はＴＦＴが形
成されたアレイ基板と液晶層を挟んで対向する対向基板
側に形成される遮光層を兼ねている。遮光層は、画素電
極７が形成されていない領域からバックライトの光が漏
れないようにするためにある。遮光層をアレイ基板側に
形成することは、１画素当たりの面積が小さい高精細表
示パネル等において、対向基板とアレイ基板との貼り合
わせ誤差によりバックライトからの透過光が減少してし
まうのを防止するのに特に有効である。また、第４の蓄
積容量電極８の下方には絶縁膜を介して第３の蓄積容量
電極６２が形成されている。
なり、ソース電極２ｃを構成する不純物半導体層は延伸
しておらず、第１の蓄積容量電極２ｄは形成されていな
い。それに代えて、蓄積容量配線を兼ねる第４の蓄積容
量電極８が形成されている。第４の蓄積容量電極８は、
基板垂直方向から見て、第３の層間絶縁膜５３を介して
画素電極７の周囲領域と重複する周辺領域を有してい
る。また、第４の蓄積容量電極８は、通常はＴＦＴが形
成されたアレイ基板と液晶層を挟んで対向する対向基板
側に形成される遮光層を兼ねている。遮光層は、画素電
極７が形成されていない領域からバックライトの光が漏
れないようにするためにある。遮光層をアレイ基板側に
形成することは、１画素当たりの面積が小さい高精細表
示パネル等において、対向基板とアレイ基板との貼り合
わせ誤差によりバックライトからの透過光が減少してし
まうのを防止するのに特に有効である。また、第４の蓄
積容量電極８の下方には絶縁膜を介して第３の蓄積容量
電極６２が形成されている。
【００３３】ここで図３（ａ）と共に図３（ｂ）も参照
してさらに説明する。本実施の形態による第３の蓄積容
量電極６２は、ゲート配線４上部に形成された第１の層
間絶縁膜５１上に形成されている。第３の蓄積容量電極
６２上には第２の層間絶縁膜５２が形成され、その上に
第４の蓄積容量電極８が位置している。第４の蓄積容量
電極８上には第３の層間絶縁膜５３が形成されている。
各画素領域内の第３の層間絶縁膜５３上にはＩＴＯ等か
らなる画素電極７が形成されている。
してさらに説明する。本実施の形態による第３の蓄積容
量電極６２は、ゲート配線４上部に形成された第１の層
間絶縁膜５１上に形成されている。第３の蓄積容量電極
６２上には第２の層間絶縁膜５２が形成され、その上に
第４の蓄積容量電極８が位置している。第４の蓄積容量
電極８上には第３の層間絶縁膜５３が形成されている。
各画素領域内の第３の層間絶縁膜５３上にはＩＴＯ等か
らなる画素電極７が形成されている。
【００３４】図３（ａ）に示すように、ゲート配線４ｂ
上の第３の蓄積容量電極６２は、その一部が引き出され
て、次段のゲート配線４ａに流れるゲート信号で動作す
るＴＦＴに接続された画素電極７にコンタクトホール５
３ｅを介して接続されている。
上の第３の蓄積容量電極６２は、その一部が引き出され
て、次段のゲート配線４ａに流れるゲート信号で動作す
るＴＦＴに接続された画素電極７にコンタクトホール５
３ｅを介して接続されている。
【００３５】このような構成において、第３の蓄積容量
電極６２と第２の層間絶縁膜５２と第４の蓄積容量電極
８とで第３の蓄積容量Ｃｓ３が構成され、第４の蓄積容
量電極８と第３の層間絶縁膜５３と画素電極７とで第４
の蓄積容量Ｃｓ４が構成される。さらに、第３の蓄積容
量電極６２と第１の層間絶縁膜５１とゲート配線４（４
ｂ）とで第５の蓄積容量Ｃｓ５が構成されている。な
お、第４の蓄積容量電極８は一定電位に保つように例え
ばコモン電極に接続されてコモン電位に維持されてい
る。
電極６２と第２の層間絶縁膜５２と第４の蓄積容量電極
８とで第３の蓄積容量Ｃｓ３が構成され、第４の蓄積容
量電極８と第３の層間絶縁膜５３と画素電極７とで第４
の蓄積容量Ｃｓ４が構成される。さらに、第３の蓄積容
量電極６２と第１の層間絶縁膜５１とゲート配線４（４
ｂ）とで第５の蓄積容量Ｃｓ５が構成されている。な
お、第４の蓄積容量電極８は一定電位に保つように例え
ばコモン電極に接続されてコモン電位に維持されてい
る。
【００３６】以上の構成において第３の蓄積容量電極６
２と画素電極７とはコンタクトホール５３ｅを介して電
気的に接続されているので、第３の蓄積容量Ｃｓ３と第
４の蓄積容量Ｃｓ４とは並列接続となる。また、第５の
蓄積容量Ｃｓ５を形成する一方の電極は隣接ゲート電極
４ｂであるが、そのゲート電位はゲート信号を書き込む
ごく短い期間のみ変化し、その他の大部分の時間は一定
の電位であり、この一定の電位の間に第５の蓄積容量Ｃ
ｓ５の一方の蓄積容量電極として利用する。従って、第
３乃至第５の蓄積容量Ｃｓ３〜Ｃｓ５は並列接続されて
いるとみなせるので、全体の蓄積容量はＣｓ３＋Ｃｓ４
＋Ｃｓ５にほぼ等しくなる。また、第３の蓄積容量電極
６２はバックライト光に対して第４の蓄積容量電極８で
隠れる位置にあるので、画素電極７とのコンタクト部を
除き、画素領域の透過光を妨げることもない。
２と画素電極７とはコンタクトホール５３ｅを介して電
気的に接続されているので、第３の蓄積容量Ｃｓ３と第
４の蓄積容量Ｃｓ４とは並列接続となる。また、第５の
蓄積容量Ｃｓ５を形成する一方の電極は隣接ゲート電極
４ｂであるが、そのゲート電位はゲート信号を書き込む
ごく短い期間のみ変化し、その他の大部分の時間は一定
の電位であり、この一定の電位の間に第５の蓄積容量Ｃ
ｓ５の一方の蓄積容量電極として利用する。従って、第
３乃至第５の蓄積容量Ｃｓ３〜Ｃｓ５は並列接続されて
いるとみなせるので、全体の蓄積容量はＣｓ３＋Ｃｓ４
＋Ｃｓ５にほぼ等しくなる。また、第３の蓄積容量電極
６２はバックライト光に対して第４の蓄積容量電極８で
隠れる位置にあるので、画素電極７とのコンタクト部を
除き、画素領域の透過光を妨げることもない。
【００３７】以上説明したように、本実施の形態によれ
ば、従来の構成でも形成される第４の蓄積容量Ｃｓ４に
加えて、ゲート電極４で遮光される領域に第３及び第５
の蓄積容量Ｃｓ３、Ｃｓ５を積層した３層構造にするこ
とにより、第３の蓄積容量電極６２と画素電極７とのコ
ンタクトホール５３ｅ部の遮光部がわずかに増加するだ
けで、蓄積容量を大きく増加させることができるように
なる。
ば、従来の構成でも形成される第４の蓄積容量Ｃｓ４に
加えて、ゲート電極４で遮光される領域に第３及び第５
の蓄積容量Ｃｓ３、Ｃｓ５を積層した３層構造にするこ
とにより、第３の蓄積容量電極６２と画素電極７とのコ
ンタクトホール５３ｅ部の遮光部がわずかに増加するだ
けで、蓄積容量を大きく増加させることができるように
なる。
【００３８】次に、図４を用いて本実施の形態によるア
クティブマトリクス型表示装置の製造方法について説明
する。図４は、図３（ｂ）に示した断面と同一の領域を
形成する工程を示す断面図である。まず、透明な絶縁性
基板であるガラス基板１上に、厚さ約４０ｎｍ程度の例
えばポリシリコンからなる半導体層２を成膜してパター
ニングする。その後、図４（ａ）に示すように、全面に
厚さ１００ｎｍ程度の例えばＳｉＯ2を成膜し、次に、
例えばＣｒを厚さ２００ｎｍに成膜してからパターニン
グして、ゲート絶縁膜３及びゲート電極４を形成する。
クティブマトリクス型表示装置の製造方法について説明
する。図４は、図３（ｂ）に示した断面と同一の領域を
形成する工程を示す断面図である。まず、透明な絶縁性
基板であるガラス基板１上に、厚さ約４０ｎｍ程度の例
えばポリシリコンからなる半導体層２を成膜してパター
ニングする。その後、図４（ａ）に示すように、全面に
厚さ１００ｎｍ程度の例えばＳｉＯ2を成膜し、次に、
例えばＣｒを厚さ２００ｎｍに成膜してからパターニン
グして、ゲート絶縁膜３及びゲート電極４を形成する。
【００３９】次に、ゲート電極４をマスクとして不純物
打ち込みを行い、自己整合によりＴＦＴのソース電極２
ｃ、ドレイン電極２ｂを形成する（図示せず）。次い
で、例えば、シリコン窒化膜（ＳｉＮ）を厚さ例えば３
００ｎｍに成膜して第１の層間絶縁膜５１を形成する。
打ち込みを行い、自己整合によりＴＦＴのソース電極２
ｃ、ドレイン電極２ｂを形成する（図示せず）。次い
で、例えば、シリコン窒化膜（ＳｉＮ）を厚さ例えば３
００ｎｍに成膜して第１の層間絶縁膜５１を形成する。
【００４０】次に、厚さ約３０ｎｍのＴｉ膜と厚さ約３
００ｎｍのＡｌ膜をこの順に成膜してパターニングし、
データ配線６を形成する（図示せず）。このデータ配線
６の形成と同時に、画素電極７とＴＦＴのソース電極２
ｃとのコンタクトをとるための島状電極６１等も形成す
る（図示せず）。同様にしてゲート配線４上に第１の層
間絶縁膜５１を介して第２の蓄積容量電極６２を形成す
る。
００ｎｍのＡｌ膜をこの順に成膜してパターニングし、
データ配線６を形成する（図示せず）。このデータ配線
６の形成と同時に、画素電極７とＴＦＴのソース電極２
ｃとのコンタクトをとるための島状電極６１等も形成す
る（図示せず）。同様にしてゲート配線４上に第１の層
間絶縁膜５１を介して第２の蓄積容量電極６２を形成す
る。
【００４１】次に、図２（ｂ）に示すように、厚さ約４
００ｎｍのＳｉＮ膜を成膜して第２の層間絶縁膜５２を
形成する。次いで、その上に厚さ例えば２００ｎｍのＴ
ｉ膜を成膜してパターニングし、遮光層を兼ねる第４の
蓄積容量電極８を形成する。次に、図４（ｃ）に示すよ
うに、例えば、厚さ４００ｎｍのＳｉＮ膜からなる第３
の層間絶縁膜５３を形成し、第３及び第２の層間絶縁膜
５３、５２を貫通して第３の蓄積容量電極６２上にコン
タクトホール５３ｅを開口する。さらに、厚さ例えば１
００ｎｍのＩＴＯを形成してパターニングし、画素電極
７を形成する。
００ｎｍのＳｉＮ膜を成膜して第２の層間絶縁膜５２を
形成する。次いで、その上に厚さ例えば２００ｎｍのＴ
ｉ膜を成膜してパターニングし、遮光層を兼ねる第４の
蓄積容量電極８を形成する。次に、図４（ｃ）に示すよ
うに、例えば、厚さ４００ｎｍのＳｉＮ膜からなる第３
の層間絶縁膜５３を形成し、第３及び第２の層間絶縁膜
５３、５２を貫通して第３の蓄積容量電極６２上にコン
タクトホール５３ｅを開口する。さらに、厚さ例えば１
００ｎｍのＩＴＯを形成してパターニングし、画素電極
７を形成する。
【００４２】以上の工程によりアクティブマトリクス表
示装置のアレイ基板側の素子形成工程が終了する。これ
により、第３の蓄積容量電極６２と第２の層間絶縁膜５
２と第４の蓄積容量電極８とで第３の蓄積容量Ｃｓ３が
形成され、第４の蓄積容量電極８と第３の層間絶縁膜５
３と画素電極７とで第４の蓄積容量Ｃｓ４が形成され
る。さらに、第３の蓄積容量電極６２と第１の層間絶縁
膜５１とゲート配線４（４ｂ）とで第５の蓄積容量Ｃｓ
５が形成される。以上の説明からも明らかなように本実
施の形態によるアクティブマトリクス型表示装置は、従
来の装置と同一の素子形成材料を用い、従来と同一の製
造方法により製造することができる。
示装置のアレイ基板側の素子形成工程が終了する。これ
により、第３の蓄積容量電極６２と第２の層間絶縁膜５
２と第４の蓄積容量電極８とで第３の蓄積容量Ｃｓ３が
形成され、第４の蓄積容量電極８と第３の層間絶縁膜５
３と画素電極７とで第４の蓄積容量Ｃｓ４が形成され
る。さらに、第３の蓄積容量電極６２と第１の層間絶縁
膜５１とゲート配線４（４ｂ）とで第５の蓄積容量Ｃｓ
５が形成される。以上の説明からも明らかなように本実
施の形態によるアクティブマトリクス型表示装置は、従
来の装置と同一の素子形成材料を用い、従来と同一の製
造方法により製造することができる。
【００４３】最終的にアレイ基板を対向基板と張り合わ
せて液晶を注入し、所定のセルギャップで液晶を封止
し、液晶駆動用のドライバＩＣ等を組み込み、必要であ
ればバックライトを取り付けてアクティブマトリクス表
示装置が完成する。
せて液晶を注入し、所定のセルギャップで液晶を封止
し、液晶駆動用のドライバＩＣ等を組み込み、必要であ
ればバックライトを取り付けてアクティブマトリクス表
示装置が完成する。
【００４４】本発明は、上記実施の形態に限らず種々の
変形が可能である。例えば、上記実施の形態では、プレ
ーナ型のＴＦＴを用いて説明したが、スタガ型、あるい
は逆スタガ型の構造を有するＴＦＴにも本発明を適用す
ることができる。さらに上記実施の形態では、バックラ
イト機構を備えた透過型液晶表示装置を前提に説明して
いるが、本発明はこれに限られず、反射型液晶表示装置
に適用することももちろん可能である。また、上記第２
の実施の形態では、第４の蓄積容量電極８が蓄積容量配
線を兼ねている構成で説明したが、本発明はこれに限ら
れず、第４の蓄積容量電極８と蓄積容量配線とを別個に
設け、それらを電気的に接続するように構成してももち
ろんよい。
変形が可能である。例えば、上記実施の形態では、プレ
ーナ型のＴＦＴを用いて説明したが、スタガ型、あるい
は逆スタガ型の構造を有するＴＦＴにも本発明を適用す
ることができる。さらに上記実施の形態では、バックラ
イト機構を備えた透過型液晶表示装置を前提に説明して
いるが、本発明はこれに限られず、反射型液晶表示装置
に適用することももちろん可能である。また、上記第２
の実施の形態では、第４の蓄積容量電極８が蓄積容量配
線を兼ねている構成で説明したが、本発明はこれに限ら
れず、第４の蓄積容量電極８と蓄積容量配線とを別個に
設け、それらを電気的に接続するように構成してももち
ろんよい。
【００４５】以上説明した実施形態に基づき、本発明は
以下のようにまとめられる。第１の発明として、基板上
に形成された複数のゲート配線と、前記ゲート配線にほ
ぼ直交して前記基板上に形成された複数のデータ配線
と、前記ゲート配線と前記データ配線とで画定されてマ
トリクス状に配列する複数の画素領域に形成された薄膜
トランジスタと、前記画素領域内に形成されて前記薄膜
トランジスタと接続される画素電極と、前記基板と前記
画素電極との間で複数の絶縁膜を介して複数の蓄積容量
を形成する複数の蓄積容量電極とを有することを特徴と
するアクティブマトリクス型表示装置。
以下のようにまとめられる。第１の発明として、基板上
に形成された複数のゲート配線と、前記ゲート配線にほ
ぼ直交して前記基板上に形成された複数のデータ配線
と、前記ゲート配線と前記データ配線とで画定されてマ
トリクス状に配列する複数の画素領域に形成された薄膜
トランジスタと、前記画素領域内に形成されて前記薄膜
トランジスタと接続される画素電極と、前記基板と前記
画素電極との間で複数の絶縁膜を介して複数の蓄積容量
を形成する複数の蓄積容量電極とを有することを特徴と
するアクティブマトリクス型表示装置。
【００４６】第２の発明として、上記第１の発明のアク
ティブマトリクス型表示装置において、前記複数の蓄積
容量は、並列接続されていることを特徴とするアクティ
ブマトリクス型表示装置。
ティブマトリクス型表示装置において、前記複数の蓄積
容量は、並列接続されていることを特徴とするアクティ
ブマトリクス型表示装置。
【００４７】第３の発明として、上記第１又は第２の発
明のアクティブマトリクス型表示装置において、前記複
数の蓄積容量電極のうち少なくともいずれか２層は、基
板垂直方向から見て絶縁膜を介して重複するように積層
されていることを特徴とするアクティブマトリクス型表
示装置。
明のアクティブマトリクス型表示装置において、前記複
数の蓄積容量電極のうち少なくともいずれか２層は、基
板垂直方向から見て絶縁膜を介して重複するように積層
されていることを特徴とするアクティブマトリクス型表
示装置。
【００４８】第４の発明として、上記第１乃至第３の発
明のいずれかのアクティブマトリクス型表示装置におい
て、前記薄膜トランジスタは、前記基板上に形成された
動作半導体層と、前記動作半導体層上に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電
極と、不純物を含んで前記動作半導体層の両側に形成さ
れた第１及び第２の半導体層と、前記第１の半導体層上
に積層された第１及び第２の絶縁膜に開口したコンタク
ト窓を介して前記画素電極と電気的に接続される前記第
１の半導体層を含むソース電極と、前記第２の半導体層
を含み前記データ配線と接続するドレイン電極とを有す
るプレーナ型構造であり、前記ゲート配線は前記ゲート
電極を兼ねており、前記複数の蓄積容量電極は、第１の
蓄積容量電極として前記第１の半導体層を用い、前記第
１の絶縁膜と前記第２の絶縁膜との間に形成され、所定
の電位に維持される蓄積容量配線と接続された第２の蓄
積容量電極を有しており、少なくとも、前記第１の蓄積
容量電極と前記第１の絶縁膜と前記第２の蓄積容量電極
とで第１の蓄積容量を構成し、前記第２の蓄積容量電極
と前記第２の絶縁膜と前記画素電極とで第２の蓄積容量
を構成することを特徴とするアクティブマトリクス型表
示装置。
明のいずれかのアクティブマトリクス型表示装置におい
て、前記薄膜トランジスタは、前記基板上に形成された
動作半導体層と、前記動作半導体層上に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電
極と、不純物を含んで前記動作半導体層の両側に形成さ
れた第１及び第２の半導体層と、前記第１の半導体層上
に積層された第１及び第２の絶縁膜に開口したコンタク
ト窓を介して前記画素電極と電気的に接続される前記第
１の半導体層を含むソース電極と、前記第２の半導体層
を含み前記データ配線と接続するドレイン電極とを有す
るプレーナ型構造であり、前記ゲート配線は前記ゲート
電極を兼ねており、前記複数の蓄積容量電極は、第１の
蓄積容量電極として前記第１の半導体層を用い、前記第
１の絶縁膜と前記第２の絶縁膜との間に形成され、所定
の電位に維持される蓄積容量配線と接続された第２の蓄
積容量電極を有しており、少なくとも、前記第１の蓄積
容量電極と前記第１の絶縁膜と前記第２の蓄積容量電極
とで第１の蓄積容量を構成し、前記第２の蓄積容量電極
と前記第２の絶縁膜と前記画素電極とで第２の蓄積容量
を構成することを特徴とするアクティブマトリクス型表
示装置。
【００４９】第５の発明として、上記第４の発明のアク
ティブマトリクス型表示装置において、前記複数の蓄積
容量電極は、当該画素領域の前段にある前記ゲート配線
領域の前記第１の絶縁膜上に形成され、当該画素領域の
前記画素電極に接続された第３の蓄積容量電極と、前記
ゲート配線領域及び前記データ配線領域の前記第２の絶
縁膜上に形成され、上部に形成された第３の絶縁膜上に
形成された前記画素電極の端部と基板垂直方向に見て重
複する端部を備える第４の蓄積容量電極とを有し、少な
くとも、前記第３の蓄積容量電極と前記第２の絶縁膜と
前記第４の蓄積容量電極とで第３の蓄積容量を構成し、
前記第４の蓄積容量電極と前記第３の絶縁膜と前記画素
電極とで第４の蓄積容量を構成することを特徴とするア
クティブマトリクス型表示装置。
ティブマトリクス型表示装置において、前記複数の蓄積
容量電極は、当該画素領域の前段にある前記ゲート配線
領域の前記第１の絶縁膜上に形成され、当該画素領域の
前記画素電極に接続された第３の蓄積容量電極と、前記
ゲート配線領域及び前記データ配線領域の前記第２の絶
縁膜上に形成され、上部に形成された第３の絶縁膜上に
形成された前記画素電極の端部と基板垂直方向に見て重
複する端部を備える第４の蓄積容量電極とを有し、少な
くとも、前記第３の蓄積容量電極と前記第２の絶縁膜と
前記第４の蓄積容量電極とで第３の蓄積容量を構成し、
前記第４の蓄積容量電極と前記第３の絶縁膜と前記画素
電極とで第４の蓄積容量を構成することを特徴とするア
クティブマトリクス型表示装置。
【００５０】第６の発明として、上記第５の発明のアク
ティブマトリクス型表示装置において、前記第３の蓄積
容量電極と前記第１の絶縁膜と前記ゲート配線とで第５
の蓄積容量を構成することを特徴とするアクティブマト
リクス型表示装置。
ティブマトリクス型表示装置において、前記第３の蓄積
容量電極と前記第１の絶縁膜と前記ゲート配線とで第５
の蓄積容量を構成することを特徴とするアクティブマト
リクス型表示装置。
【００５１】第７の発明として、上記第５又は第６の発
明のアクティブマトリクス型表示装置において、前記第
４の蓄積容量電極は、蓄積容量配線を兼ねていることを
特徴とするアクティブマトリクス型表示装置。
明のアクティブマトリクス型表示装置において、前記第
４の蓄積容量電極は、蓄積容量配線を兼ねていることを
特徴とするアクティブマトリクス型表示装置。
【００５２】第８の発明として、上記第５乃至第７の発
明のいずれかのアクティブマトリクス型表示装置におい
て、前記第４の蓄積容量電極は、遮光膜を兼ねているこ
とを特徴とするアクティブマトリクス型表示装置。
明のいずれかのアクティブマトリクス型表示装置におい
て、前記第４の蓄積容量電極は、遮光膜を兼ねているこ
とを特徴とするアクティブマトリクス型表示装置。
【００５３】
【発明の効果】以上の通り、本発明によれば、蓄積容量
を積層することで、表示領域方向に蓄積容量の面積を増
加させることなく、容量の増加を図ることができるよう
になる。従って、十分な蓄積容量を有し、しかもバック
ライト光を透過する面積の大きい、明るい表示装置を提
供することができるようになる。十分な蓄積容量によ
り、ゲート−画素間容量によるコモン電位の変動を抑
え、また、ＴＦＴのオフリーク電流による画素点欠陥を
防止することができる。また、本発明によるＴＦＴアレ
イ基板は従来と同様の製造方法及び素子形成材料で製造
することができる。
を積層することで、表示領域方向に蓄積容量の面積を増
加させることなく、容量の増加を図ることができるよう
になる。従って、十分な蓄積容量を有し、しかもバック
ライト光を透過する面積の大きい、明るい表示装置を提
供することができるようになる。十分な蓄積容量によ
り、ゲート−画素間容量によるコモン電位の変動を抑
え、また、ＴＦＴのオフリーク電流による画素点欠陥を
防止することができる。また、本発明によるＴＦＴアレ
イ基板は従来と同様の製造方法及び素子形成材料で製造
することができる。
【図１】本発明の第１の実施の形態によるアクティブマ
トリクス型表示装置の構造を示す図である。
トリクス型表示装置の構造を示す図である。
【図２】本発明の第１の実施の形態によるアクティブマ
トリクス型表示装置の製造方法を示す図である。
トリクス型表示装置の製造方法を示す図である。
【図３】本発明の第２の実施の形態によるアクティブマ
トリクス型表示装置の構造を示す図である。
トリクス型表示装置の構造を示す図である。
【図４】本発明の第２の実施の形態によるアクティブマ
トリクス型表示装置の製造方法を示す図である。
トリクス型表示装置の製造方法を示す図である。
【図５】従来のアクティブマトリクス型表示装置の構造
を示す図である。
を示す図である。
【図６】従来のアクティブマトリクス型表示装置の他の
構造を示す図である。
構造を示す図である。
１ ガラス基板 ２ 半導体層 ３ ゲート絶縁膜 ４ ゲート配線（ゲート電極） ６ データ配線 ７ 画素電極 ８ 第４の蓄積容量電極 ４１ 蓄積容量配線 ５１ 第１の層間絶縁膜 ５１ａ、５１ｂ、５２ｃ、５３ｅ コンタクトホール ５２ 第２の層間絶縁膜 ５３ 第３の層間絶縁膜 ６１ 島状電極 ６２ （第２、又は第３の）蓄積容量電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 HA04 JA24 JA25 JA26 JA38 JA47 JB54 JB66 JB69 KA04 KA05 KA12 KA18 KA22 KB04 MA41 NA07 NA13 PA13 5C094 AA06 AA10 BA03 BA43 CA19 EA04 5F110 AA30 BB01 CC02 CC06 CC08 DD02 EE04 EE28 FF02 GG02 GG13 GG25 HJ13 HL03 HL04 HL07 HL11 NN02 NN03 NN04 NN24 NN43 NN44 NN46 NN72 NN73 QQ11
Claims (1)
- 【請求項１】基板上に形成された複数のゲート配線と、 前記ゲート配線にほぼ直交して前記基板上に形成された
複数のデータ配線と、 前記ゲート配線と前記データ配線とで画定されてマトリ
クス状に配列する複数の画素領域に形成された薄膜トラ
ンジスタと、 前記画素領域内に形成されて前記薄膜トランジスタと接
続される画素電極と、 前記基板と前記画素電極との間で複数の絶縁膜を介して
複数の蓄積容量を形成する複数の蓄積容量電極とを有す
ることを特徴とするアクティブマトリクス型表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14262799A JP4402197B2 (ja) | 1999-05-24 | 1999-05-24 | アクティブマトリクス型表示装置 |
| US09/551,362 US6812975B2 (en) | 1999-05-24 | 2000-04-18 | Active matrix type display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14262799A JP4402197B2 (ja) | 1999-05-24 | 1999-05-24 | アクティブマトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000330132A true JP2000330132A (ja) | 2000-11-30 |
| JP4402197B2 JP4402197B2 (ja) | 2010-01-20 |
Family
ID=15319751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14262799A Expired - Lifetime JP4402197B2 (ja) | 1999-05-24 | 1999-05-24 | アクティブマトリクス型表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6812975B2 (ja) |
| JP (1) | JP4402197B2 (ja) |
Cited By (5)
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| JP2015060025A (ja) * | 2013-09-18 | 2015-03-30 | 株式会社Ｊｖｃケンウッド | 液晶表示装置 |
| JP2016177033A (ja) * | 2015-03-19 | 2016-10-06 | 株式会社Ｊｖｃケンウッド | 液晶表示装置 |
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| JP2023032502A (ja) * | 2021-08-27 | 2023-03-09 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
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|---|---|---|---|---|
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| KR100961945B1 (ko) * | 2003-03-26 | 2010-06-08 | 삼성전자주식회사 | 액정 표시 장치 및 그에 사용되는 표시판 |
| KR100600878B1 (ko) * | 2004-06-29 | 2006-07-14 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조방법 |
| JP4844027B2 (ja) * | 2004-07-16 | 2011-12-21 | カシオ計算機株式会社 | 垂直配向型の液晶表示素子 |
| CN100476554C (zh) * | 2004-08-31 | 2009-04-08 | 卡西欧计算机株式会社 | 垂直取向型有源矩阵液晶显示元件 |
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| TWI290649B (en) * | 2004-11-29 | 2007-12-01 | Casio Computer Co Ltd | Vertical alignment active matrix liquid crystal display device |
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| JP4639797B2 (ja) * | 2004-12-24 | 2011-02-23 | カシオ計算機株式会社 | 液晶表示素子 |
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| JP7673590B2 (ja) | 2021-08-27 | 2025-05-09 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6812975B2 (en) | 2004-11-02 |
| US20030071930A1 (en) | 2003-04-17 |
| JP4402197B2 (ja) | 2010-01-20 |
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Legal Events
| Date | Code | Title | Description |
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| A711 | Notification of change in applicant |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121106 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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