JP2000331044A - 集積回路のタイミング解析方法 - Google Patents
集積回路のタイミング解析方法Info
- Publication number
- JP2000331044A JP2000331044A JP11137050A JP13705099A JP2000331044A JP 2000331044 A JP2000331044 A JP 2000331044A JP 11137050 A JP11137050 A JP 11137050A JP 13705099 A JP13705099 A JP 13705099A JP 2000331044 A JP2000331044 A JP 2000331044A
- Authority
- JP
- Japan
- Prior art keywords
- block
- terminal
- input
- crosstalk
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 クロストークの影響を考慮して、より精度が
高いタイミング解析を可能とする集積回路のタイミング
解析方法を提供する。 【解決手段】 対象とする回路を複数のブロックＢ0 〜
Ｂ6 に分割し、特定のブロックＢ5 の端子Ｎ7 に対して
クロストークを与える他のブロックＢ2 の端子Ｎ3 を抽
出し、各ブロックの端子における活性区間をそれぞれ解
析し、それらの活性区間の重なり時間にブロックＢ5 ，
Ｂ2 に所定の入力パターンを与えてシミュレーション
し、クロストークの影響を考慮した遅延特性を求める。
高いタイミング解析を可能とする集積回路のタイミング
解析方法を提供する。 【解決手段】 対象とする回路を複数のブロックＢ0 〜
Ｂ6 に分割し、特定のブロックＢ5 の端子Ｎ7 に対して
クロストークを与える他のブロックＢ2 の端子Ｎ3 を抽
出し、各ブロックの端子における活性区間をそれぞれ解
析し、それらの活性区間の重なり時間にブロックＢ5 ，
Ｂ2 に所定の入力パターンを与えてシミュレーション
し、クロストークの影響を考慮した遅延特性を求める。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ（large sc
ale integration ）回路設計におけるタイミング解析方
法に関し、特にクロストークの影響を考慮したタイミン
グ解析方法に関する。
ale integration ）回路設計におけるタイミング解析方
法に関し、特にクロストークの影響を考慮したタイミン
グ解析方法に関する。
【０００２】
【従来の技術】ＬＳＩ回路設計には、シミュレータを用
いた回路の解析が不可欠である。シミュレータを用いた
回路解析は、例えば入力信号に対する出力信号のスルー
レートや遅延時間などを計算し、回路の動作チェックや
最適化に使用される。従来、ＬＳＩ回路設計におけるタ
イミング解析では、端子（ノード）間の容量成分や相互
インダクタンスは無視するか、又は容量成分の一方の側
が接地電位又は一定の電位に保持されているものとして
解析を行っていた。
いた回路の解析が不可欠である。シミュレータを用いた
回路解析は、例えば入力信号に対する出力信号のスルー
レートや遅延時間などを計算し、回路の動作チェックや
最適化に使用される。従来、ＬＳＩ回路設計におけるタ
イミング解析では、端子（ノード）間の容量成分や相互
インダクタンスは無視するか、又は容量成分の一方の側
が接地電位又は一定の電位に保持されているものとして
解析を行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
タイミング解析では、端子間の容量成分や相互インダク
タンスが存在した場合に、クロストークによる遅延の影
響が十分に考慮されていなかった。このため、クロスト
ークの影響を考慮したより一層精度の高いタイミング解
析方法が要望されている。
タイミング解析では、端子間の容量成分や相互インダク
タンスが存在した場合に、クロストークによる遅延の影
響が十分に考慮されていなかった。このため、クロスト
ークの影響を考慮したより一層精度の高いタイミング解
析方法が要望されている。
【０００４】以上から本発明の目的は、クロストークの
影響を考慮して、より精度が高いタイミング解析を可能
とする集積回路のタイミング解析方法を提供することを
目的とする。
影響を考慮して、より精度が高いタイミング解析を可能
とする集積回路のタイミング解析方法を提供することを
目的とする。
【０００５】
【課題を解決するための手段】上記した課題は、対象と
する回路を複数のブロックに分割し、特定のブロックの
端子に対してクロストークを与える他のブロックの端子
を抽出し、それらの活性区間の重なりを解析して前記特
定のブロック及び前記他のブロックに対する入力信号の
タイミング差を決定し、それらを入力としてシミュレー
ションすることにより、クロストークの影響を考慮した
遅延特性を求めることを特徴とする集積回路のタイミン
グ解析方法により解決する。
する回路を複数のブロックに分割し、特定のブロックの
端子に対してクロストークを与える他のブロックの端子
を抽出し、それらの活性区間の重なりを解析して前記特
定のブロック及び前記他のブロックに対する入力信号の
タイミング差を決定し、それらを入力としてシミュレー
ションすることにより、クロストークの影響を考慮した
遅延特性を求めることを特徴とする集積回路のタイミン
グ解析方法により解決する。
【０００６】本発明においては、設計した回路を複数の
ブロックに分割する。この場合、分割する位置は任意で
あるが、トランジスタのゲート部分で分割することが好
ましい。次に、各ブロックに対して回路シミュレーショ
ンを実行して、各ブロックの遅延特性を調べる。ここで
行う回路シミュレーションはクロストークの影響を考慮
しない一般的なシミュレーションであり、対象とするブ
ロックに対して所定の入力パターンを与え、対象とする
ブロックから出力される信号の特性データ、すなわち変
化の方向、遅延時間及びスルーレート等を調べるもので
ある。また、その特性データを抽出したパターンについ
ても記録しておく。
ブロックに分割する。この場合、分割する位置は任意で
あるが、トランジスタのゲート部分で分割することが好
ましい。次に、各ブロックに対して回路シミュレーショ
ンを実行して、各ブロックの遅延特性を調べる。ここで
行う回路シミュレーションはクロストークの影響を考慮
しない一般的なシミュレーションであり、対象とするブ
ロックに対して所定の入力パターンを与え、対象とする
ブロックから出力される信号の特性データ、すなわち変
化の方向、遅延時間及びスルーレート等を調べるもので
ある。また、その特性データを抽出したパターンについ
ても記録しておく。
【０００７】各ブロックの遅延特性を求めた後、フリッ
プフロップの出力端子又は外部入力端子に対して変化時
刻を与え、遅延特性に基づいて各ブロックの入力端子及
び出力端子における最小遅延時刻及び最大遅延時刻を算
出する。但し、フリップフロップの出力端子又は外部入
力端子に対して変化時刻を与えることが難しいときは任
意の時刻としてもよい。
プフロップの出力端子又は外部入力端子に対して変化時
刻を与え、遅延特性に基づいて各ブロックの入力端子及
び出力端子における最小遅延時刻及び最大遅延時刻を算
出する。但し、フリップフロップの出力端子又は外部入
力端子に対して変化時刻を与えることが難しいときは任
意の時刻としてもよい。
【０００８】また、各ブロックに対してオーダリングを
行って、ブロックの解析順を決定する。この場合、信号
が伝播する順番を解析順とする。具体的には、出力端子
を含むブロックのレベルを基準とし、信号伝播の上流に
あるブロックのレベルが下流にあるブロックよりも大き
くなるように、信号の上流方向に向かってレベル付けを
行い、レベルが大きいブロックから順番に解析を行う。
行って、ブロックの解析順を決定する。この場合、信号
が伝播する順番を解析順とする。具体的には、出力端子
を含むブロックのレベルを基準とし、信号伝播の上流に
あるブロックのレベルが下流にあるブロックよりも大き
くなるように、信号の上流方向に向かってレベル付けを
行い、レベルが大きいブロックから順番に解析を行う。
【０００９】そして、各ブロックについて、クロストー
クの解析を行う。クロストーク解析の手順は以下の通り
である。まず、対象としたブロックについて入力端子を
１つ選択し、出力端子の遅延特性の抽出に使用したブロ
ックに対する入力パターンからその入力端子の電位が変
化するパターンを選出する。
クの解析を行う。クロストーク解析の手順は以下の通り
である。まず、対象としたブロックについて入力端子を
１つ選択し、出力端子の遅延特性の抽出に使用したブロ
ックに対する入力パターンからその入力端子の電位が変
化するパターンを選出する。
【００１０】その後、選出したパターンについて、対象
ブロックに含まれる各クロストーク端子の変化の有無と
変化方向及び活性時間（遷移波形の変化開始時刻から変
化終了時刻までの時間）を明確にする。次に、このブロ
ックとクロストーク関係にある他のブロックの端子（ク
ロストークが発生する端子）を抽出し、これらの端子を
相互の依存関係に基づいてグループ化する。グループ化
の方法としては、同一ブロックに属する端子を１つのグ
ループとする方法や、信号の伝播関係を調べてタイミン
グの依存関係のある端子をまとめてグループ化する方法
などがある。端子のグループ化ができたら、そのグルー
プ内端子を全て含むブロック群を決定し、それらのブロ
ック群に入力する入力パターンの決定作業に入る。
ブロックに含まれる各クロストーク端子の変化の有無と
変化方向及び活性時間（遷移波形の変化開始時刻から変
化終了時刻までの時間）を明確にする。次に、このブロ
ックとクロストーク関係にある他のブロックの端子（ク
ロストークが発生する端子）を抽出し、これらの端子を
相互の依存関係に基づいてグループ化する。グループ化
の方法としては、同一ブロックに属する端子を１つのグ
ループとする方法や、信号の伝播関係を調べてタイミン
グの依存関係のある端子をまとめてグループ化する方法
などがある。端子のグループ化ができたら、そのグルー
プ内端子を全て含むブロック群を決定し、それらのブロ
ック群に入力する入力パターンの決定作業に入る。
【００１１】ブロック群に入力する入力パターンについ
ては、まず、信号の論理パターンを決定する。論理パタ
ーンの決定のために、最初に第１候補となる論理パター
ンを選定する。第１候補のパターンについては、全パタ
ーンを候補とする方法や、各ブロックの遅延特性解析に
使用したパターンを候補とする方法がある。次に、それ
らのパターンについて、各端子の変化の有無と変化方向
を明確にする。その後、解析対象であるブロックのクロ
ストーク端子とクロストーク関係にある端子との間で、
変化方向の関係を調べ遅延に対する影響の大きさを評価
する。このようにして、第１候補となった論理パターン
すべてについて評価が終了した後、この中から影響の大
きなパターンのみを解析パターンとして選出する。
ては、まず、信号の論理パターンを決定する。論理パタ
ーンの決定のために、最初に第１候補となる論理パター
ンを選定する。第１候補のパターンについては、全パタ
ーンを候補とする方法や、各ブロックの遅延特性解析に
使用したパターンを候補とする方法がある。次に、それ
らのパターンについて、各端子の変化の有無と変化方向
を明確にする。その後、解析対象であるブロックのクロ
ストーク端子とクロストーク関係にある端子との間で、
変化方向の関係を調べ遅延に対する影響の大きさを評価
する。このようにして、第１候補となった論理パターン
すべてについて評価が終了した後、この中から影響の大
きなパターンのみを解析パターンとして選出する。
【００１２】入力論理パターンが決定したら、次はスル
ーレート及び対象ブロックに対する入力パターンとのタ
イミング差を決定する。まず、選定した入力論理パター
ンにおいて信号が変化する端子（活性端子）の活性区間
（最小遅延時刻から最大遅延時刻までの区間）と対象ブ
ロックに対する入力パターンにおける活性端子の活性区
間とを比較する。これらの活性区間は最初にクロストー
クを考慮せずに算出した値を使用して求める。これらの
活性区間の比較により、互いの入力端子間の可能なタイ
ミング差を算出する。
ーレート及び対象ブロックに対する入力パターンとのタ
イミング差を決定する。まず、選定した入力論理パター
ンにおいて信号が変化する端子（活性端子）の活性区間
（最小遅延時刻から最大遅延時刻までの区間）と対象ブ
ロックに対する入力パターンにおける活性端子の活性区
間とを比較する。これらの活性区間は最初にクロストー
クを考慮せずに算出した値を使用して求める。これらの
活性区間の比較により、互いの入力端子間の可能なタイ
ミング差を算出する。
【００１３】タイミング差は以下のようにして決定す
る。まず、入力パターン間のタイミング差の最大値と最
小値を解析し、その間のタイミング差にて対となるクロ
ストーク端子の重なりを調べる。そして、クロストーク
端子間の重なり時間を総計し、タイミング差に対して極
大となる時刻を解析時に与えるタイミング差とする。重
なり時間がタイミング差に対し極大とならずに平らにな
る場合には、クロストークの原因となる端子側のタイミ
ングが早い時刻を選択する。極大値をとらずに最大値と
なるタイミング差を選択する方式もあるが、その場合に
はクロストーク端子間の重なり時間を総計する方法以外
にも、クロストーク端子間の重なり時間にクロストーク
端子間コンダクタンスを乗算して重み付けをした値を加
算する方法がある。この際に使用する入力スルーレート
については、前段までのブロックの解析結果から得られ
た値を使用する。
る。まず、入力パターン間のタイミング差の最大値と最
小値を解析し、その間のタイミング差にて対となるクロ
ストーク端子の重なりを調べる。そして、クロストーク
端子間の重なり時間を総計し、タイミング差に対して極
大となる時刻を解析時に与えるタイミング差とする。重
なり時間がタイミング差に対し極大とならずに平らにな
る場合には、クロストークの原因となる端子側のタイミ
ングが早い時刻を選択する。極大値をとらずに最大値と
なるタイミング差を選択する方式もあるが、その場合に
はクロストーク端子間の重なり時間を総計する方法以外
にも、クロストーク端子間の重なり時間にクロストーク
端子間コンダクタンスを乗算して重み付けをした値を加
算する方法がある。この際に使用する入力スルーレート
については、前段までのブロックの解析結果から得られ
た値を使用する。
【００１４】以上の方法により、解析対象ブロックに対
する入力パターン及びそれにクロストークを発生させる
ブロック群に対する入力パターンが決定したので、これ
らを使用して遅延解析を行い、スタティックタイミング
解析のライブラリを生成することができる。
する入力パターン及びそれにクロストークを発生させる
ブロック群に対する入力パターンが決定したので、これ
らを使用して遅延解析を行い、スタティックタイミング
解析のライブラリを生成することができる。
【００１５】
【発明の実施の形態】以下、本発明のタイミング解析方
法について、図１に示す回路を参照して説明する。図１
に示す回路は、トランジスタＴ11，Ｔ12，Ｔ21，Ｔ22,
Ｔ31，Ｔ32，Ｔ41，T42 ，Ｔ51，Ｔ52と、抵抗Ｒ1 ，Ｒ
2 と、コンデンサＣ0 ，Ｃ1 ，Ｃ2 ，Ｃ3とにより構成
され、端子（ノード）Ｎ3 と端子Ｎ7 との間には容量成
分Ｃ11が存在する。トランジスタＴ11，Ｔ12はインバー
タＩv1を構成し、トランジスタＴ21，Ｔ22はインバータ
Ｉv2を構成し、トランジスタＴ31，Ｔ32はインバータＩ
v3を構成し、トランジスタＴ41，Ｔ42はインバータＩv4
を構成し、トランジスタＴ51，Ｔ52はインバータＩv5を
構成している。
法について、図１に示す回路を参照して説明する。図１
に示す回路は、トランジスタＴ11，Ｔ12，Ｔ21，Ｔ22,
Ｔ31，Ｔ32，Ｔ41，T42 ，Ｔ51，Ｔ52と、抵抗Ｒ1 ，Ｒ
2 と、コンデンサＣ0 ，Ｃ1 ，Ｃ2 ，Ｃ3とにより構成
され、端子（ノード）Ｎ3 と端子Ｎ7 との間には容量成
分Ｃ11が存在する。トランジスタＴ11，Ｔ12はインバー
タＩv1を構成し、トランジスタＴ21，Ｔ22はインバータ
Ｉv2を構成し、トランジスタＴ31，Ｔ32はインバータＩ
v3を構成し、トランジスタＴ41，Ｔ42はインバータＩv4
を構成し、トランジスタＴ51，Ｔ52はインバータＩv5を
構成している。
【００１６】インバータＩv1の入力端は外部入力端子Ｎ
1 に接続されている。インバータＩv1の出力端とインバ
ータＩv2の入力端とはノードＮ1 を介して電気的に接続
されている。インバータＩv2の出力端と抵抗Ｒ1 の一端
側とはノードＮ2 を介して電気的に接続されている。抵
抗Ｒ1 の他端側とインバータＩv3の入力端とはノードＮ
3 を介して電気的に接続されている。インバータＩv3の
出力端は出力端子Ｎ4に接続されている。また、出力端
子Ｎ4 と接地との間にはコンデンサＣ2 が接続されてい
る。
1 に接続されている。インバータＩv1の出力端とインバ
ータＩv2の入力端とはノードＮ1 を介して電気的に接続
されている。インバータＩv2の出力端と抵抗Ｒ1 の一端
側とはノードＮ2 を介して電気的に接続されている。抵
抗Ｒ1 の他端側とインバータＩv3の入力端とはノードＮ
3 を介して電気的に接続されている。インバータＩv3の
出力端は出力端子Ｎ4に接続されている。また、出力端
子Ｎ4 と接地との間にはコンデンサＣ2 が接続されてい
る。
【００１７】インバータＩv4の入力端は外部入力端子Ｎ
5 に接続されている。インバータＩv4の出力端はノード
Ｎ6 を介して抵抗Ｒ2 の一端側に接続されている。抵抗
Ｒ2の他端側はノードＮ7 を介してインバータＩv5の入
力端に接続されている。また、ノードＮ5 と接地との間
にはコンデンサＣ1 が接続されている。更に、ノードＮ
3 とノードＮ7 との間にはクロストークを発生させる容
量成分Ｃ11が存在している。インバータＩv5の出力端は
出力端子Ｎ8 に接続されている。また、ノードＮ8 と接
地との間にはコンデンサＣ3 が接続されている。
5 に接続されている。インバータＩv4の出力端はノード
Ｎ6 を介して抵抗Ｒ2 の一端側に接続されている。抵抗
Ｒ2の他端側はノードＮ7 を介してインバータＩv5の入
力端に接続されている。また、ノードＮ5 と接地との間
にはコンデンサＣ1 が接続されている。更に、ノードＮ
3 とノードＮ7 との間にはクロストークを発生させる容
量成分Ｃ11が存在している。インバータＩv5の出力端は
出力端子Ｎ8 に接続されている。また、ノードＮ8 と接
地との間にはコンデンサＣ3 が接続されている。
【００１８】このような回路に対し、まず、回路を複数
のブロックに分割する。この例では、図２に示すよう
に、各トランジスタＴ11，Ｔ12，Ｔ21，Ｔ22, Ｔ31，Ｔ
32，Ｔ41，T42 ，Ｔ51，Ｔ52のゲート部分及び容量成分
Ｃ11にて回路を分割する。これにより、図１の回路がＢ
0 からＢ6 までの７つのブロックに分割される。なお、
回路を分割する部分は任意に設定することができるが、
この例のように、トランジスタのゲート部分で分割する
ことにより、シミュレーションを容易に行うことができ
る。
のブロックに分割する。この例では、図２に示すよう
に、各トランジスタＴ11，Ｔ12，Ｔ21，Ｔ22, Ｔ31，Ｔ
32，Ｔ41，T42 ，Ｔ51，Ｔ52のゲート部分及び容量成分
Ｃ11にて回路を分割する。これにより、図１の回路がＢ
0 からＢ6 までの７つのブロックに分割される。なお、
回路を分割する部分は任意に設定することができるが、
この例のように、トランジスタのゲート部分で分割する
ことにより、シミュレーションを容易に行うことができ
る。
【００１９】次に、これらの分割したブロックＢ0 〜Ｂ
6 について、解析する順番（オーダリング）を決める。
解析の順番は信号の伝播を考慮し、次の手順に従って決
定する。ブロック間の信号の伝播方向をトランジスタの
ゲートからソース／ドレインへの方向とすると、ブロッ
ク間の信号伝播関係は、図３の矢印で示されるような関
係になる。次に、出力端子Ｎ4 を含むブロックＢ3 をレ
ベル０とし、信号伝播の上流に向かって順番にレベル付
けを行う。この例では、ブロックＢ2 がレベル１、ブロ
ックＢ1 がレベル２、ブロックＢ0 がレベル３となる。
これと同様に、出力端子Ｎ8 を含むブロックＢ6 をレベ
ル０とし、信号伝播の上流に向かって順番にブロックを
レベル付けする。ここでは、ブロックＢ5 がレベル１、
ブロックＢ4 がレベル２となる。
6 について、解析する順番（オーダリング）を決める。
解析の順番は信号の伝播を考慮し、次の手順に従って決
定する。ブロック間の信号の伝播方向をトランジスタの
ゲートからソース／ドレインへの方向とすると、ブロッ
ク間の信号伝播関係は、図３の矢印で示されるような関
係になる。次に、出力端子Ｎ4 を含むブロックＢ3 をレ
ベル０とし、信号伝播の上流に向かって順番にレベル付
けを行う。この例では、ブロックＢ2 がレベル１、ブロ
ックＢ1 がレベル２、ブロックＢ0 がレベル３となる。
これと同様に、出力端子Ｎ8 を含むブロックＢ6 をレベ
ル０とし、信号伝播の上流に向かって順番にブロックを
レベル付けする。ここでは、ブロックＢ5 がレベル１、
ブロックＢ4 がレベル２となる。
【００２０】このようにして各ブロックをレベル付けし
た後、最も大きなレベルが割り振られたブロックから順
番にオーダー番号を割り振る。この例では、図４に示す
ように、ブロックＢ0 がオーダー番号1 、ブロックＢ1
，Ｂ4 がオーダー番号２、ブロックＢ2 ，Ｂ5 がオー
ダー番号３、ブロックＢ3 ，Ｂ6 がオーダー番号４とな
る。
た後、最も大きなレベルが割り振られたブロックから順
番にオーダー番号を割り振る。この例では、図４に示す
ように、ブロックＢ0 がオーダー番号1 、ブロックＢ1
，Ｂ4 がオーダー番号２、ブロックＢ2 ，Ｂ5 がオー
ダー番号３、ブロックＢ3 ，Ｂ6 がオーダー番号４とな
る。
【００２１】次に、オーダー番号の順番に各ブロックの
遅延特性を算出（シミュレーション）するが、ここでは
クロストークを考慮せず、各ブロックに対して入力パタ
ーンを与えて回路をシミュレーションし、遅延時間を算
出する。この例では、端子Ｎ0 及び端子Ｎ5 に、スルー
レートが５６ｐｓ／Ｖ（ピコ秒／Ｖ）のアップ波形の信
号が入力されるものとする。また、電源電圧は１．８Ｖ
とする。ブロックＢ1 の解析は、このスルーレートの信
号を入力とし、端子Ｎ1に出力される信号の波形を求
め、その波形から遅延時間及び出力スルーレートを算出
して遅延特性とする。この例では、シミュレーションの
結果、端子Ｎ1 における遅延時間が５８ｐｓ、スルーレ
ートが５３．３ｐｓ／Ｖとなった。なお、遅延時間と
は、入力信号が中心電位（この例では０．９Ｖ）となる
時刻と、出力信号が中心電位となる時刻との差をいう。
遅延特性を算出（シミュレーション）するが、ここでは
クロストークを考慮せず、各ブロックに対して入力パタ
ーンを与えて回路をシミュレーションし、遅延時間を算
出する。この例では、端子Ｎ0 及び端子Ｎ5 に、スルー
レートが５６ｐｓ／Ｖ（ピコ秒／Ｖ）のアップ波形の信
号が入力されるものとする。また、電源電圧は１．８Ｖ
とする。ブロックＢ1 の解析は、このスルーレートの信
号を入力とし、端子Ｎ1に出力される信号の波形を求
め、その波形から遅延時間及び出力スルーレートを算出
して遅延特性とする。この例では、シミュレーションの
結果、端子Ｎ1 における遅延時間が５８ｐｓ、スルーレ
ートが５３．３ｐｓ／Ｖとなった。なお、遅延時間と
は、入力信号が中心電位（この例では０．９Ｖ）となる
時刻と、出力信号が中心電位となる時刻との差をいう。
【００２２】このスルーレートを入力波形のスルーレー
トとして、次のブロックＢ2 の遅延特性を求める。ま
た、端子Ｎ0 にダウン波形の信号が入力されたときの遅
延特性もシミュレーション解析するが、ここでは端子Ｎ
0 にダウン波形の信号が入力されたときのシミュレーシ
ョンの結果は省略する。オーダー番号の順番に従い、全
てのブロックに対してこのような作業を実施して、各ブ
ロックにおける遅延特性を求めるまた、各ブロックの活
性時間を算出する。活性時間は、図５に示すように、信
号の５％電位をｔ1 、９５％電位時刻をｔ2 とすると、
下記（１）式及び（２）式により計算される時刻Ｔ0 か
ら時刻Ｔ1 までの間の時間（Ｔ1 −Ｔ0 ）で求めること
ができる。 Ｔ0 ＝ｔ1 −｜ｔ2 −ｔ1 ｜×0.05／0.9 …（１） Ｔ1 ＝ｔ2 ＋｜ｔ2 −ｔ1 ｜×0.05／0.9 …（２） 但し、ダウン波形の場合には、（１）式及び（２）式に
おいて、ｔ1 とｔ2 とを入れ替えて計算する。
トとして、次のブロックＢ2 の遅延特性を求める。ま
た、端子Ｎ0 にダウン波形の信号が入力されたときの遅
延特性もシミュレーション解析するが、ここでは端子Ｎ
0 にダウン波形の信号が入力されたときのシミュレーシ
ョンの結果は省略する。オーダー番号の順番に従い、全
てのブロックに対してこのような作業を実施して、各ブ
ロックにおける遅延特性を求めるまた、各ブロックの活
性時間を算出する。活性時間は、図５に示すように、信
号の５％電位をｔ1 、９５％電位時刻をｔ2 とすると、
下記（１）式及び（２）式により計算される時刻Ｔ0 か
ら時刻Ｔ1 までの間の時間（Ｔ1 −Ｔ0 ）で求めること
ができる。 Ｔ0 ＝ｔ1 −｜ｔ2 −ｔ1 ｜×0.05／0.9 …（１） Ｔ1 ＝ｔ2 ＋｜ｔ2 −ｔ1 ｜×0.05／0.9 …（２） 但し、ダウン波形の場合には、（１）式及び（２）式に
おいて、ｔ1 とｔ2 とを入れ替えて計算する。
【００２３】上記のようにして各端子における遅延時
間、出力スルーレート及び活性時間を求めた結果を、下
記表１に示す。但し、表１中の値は一つの例であり、ト
ランジスタ特性によってこれらの値は異なったものとな
る。
間、出力スルーレート及び活性時間を求めた結果を、下
記表１に示す。但し、表１中の値は一つの例であり、ト
ランジスタ特性によってこれらの値は異なったものとな
る。
【００２４】
【表１】
【００２５】表１において、端子Ｎ0 及び端子Ｎ5 の遅
延時間が０〜２００ｐｓとなっているのは、端子Ｎ1 及
び端子Ｎ2 のうちのいずれか一方の端子に信号が入力さ
れた時刻を０としたときに、他方の端子に０から２００
ｐｓまでの間のどこかのタイミング（時刻）で信号が入
力されることを示している。また、実際にはアップ波形
とダウン波形の両方の特性をシミュレーションするが、
この例では端子Ｎ3 に出力される信号がアップ波形のと
きに端子Ｎ7 にダウン波形の信号が出力される場合のク
ロストークの影響についてを調べるので、端子Ｎ3 に出
力される信号がダウン波形であり、端子Ｎ7 に出力され
る信号がアップ波形のときのシミュレーション結果を省
略している。
延時間が０〜２００ｐｓとなっているのは、端子Ｎ1 及
び端子Ｎ2 のうちのいずれか一方の端子に信号が入力さ
れた時刻を０としたときに、他方の端子に０から２００
ｐｓまでの間のどこかのタイミング（時刻）で信号が入
力されることを示している。また、実際にはアップ波形
とダウン波形の両方の特性をシミュレーションするが、
この例では端子Ｎ3 に出力される信号がアップ波形のと
きに端子Ｎ7 にダウン波形の信号が出力される場合のク
ロストークの影響についてを調べるので、端子Ｎ3 に出
力される信号がダウン波形であり、端子Ｎ7 に出力され
る信号がアップ波形のときのシミュレーション結果を省
略している。
【００２６】表１の結果に基づいて、各端子Ｎ0 〜Ｎ8
の変化時刻を算出する。例えば、入力端子Ｎ0 の遅延時
刻が０ｐｓから２００ｐｓであるから、端子Ｎ1 におけ
る遅延時刻は端子Ｎ0 における遅延時刻に端子Ｎ1 にお
ける遅延時間（５８ｐｓ）を加算して、５８ｐｓ〜２５
８ｐｓとなる。活性時間については、算出した遅延時刻
にマイナス側の変化開始時刻の最大値（−５０ｐｓ）を
減算した値である８ｐｓ〜２０８ｐｓが変化開始時刻と
なり、プラス側の変化終了時刻の最大値（＋５６ｐｓ）
を加算した値である１１４ｐｓ〜３１４ｐｓが変化終了
時刻となる。同様に、他のブロックについても、遅延時
刻、変化開始時刻及び変化終了時刻を算出すると、表２
のようになる。
の変化時刻を算出する。例えば、入力端子Ｎ0 の遅延時
刻が０ｐｓから２００ｐｓであるから、端子Ｎ1 におけ
る遅延時刻は端子Ｎ0 における遅延時刻に端子Ｎ1 にお
ける遅延時間（５８ｐｓ）を加算して、５８ｐｓ〜２５
８ｐｓとなる。活性時間については、算出した遅延時刻
にマイナス側の変化開始時刻の最大値（−５０ｐｓ）を
減算した値である８ｐｓ〜２０８ｐｓが変化開始時刻と
なり、プラス側の変化終了時刻の最大値（＋５６ｐｓ）
を加算した値である１１４ｐｓ〜３１４ｐｓが変化終了
時刻となる。同様に、他のブロックについても、遅延時
刻、変化開始時刻及び変化終了時刻を算出すると、表２
のようになる。
【００２７】
【表２】
【００２８】次は、各ブロックの活性区間を算出する
が、この例では各ブロックに対して対象となる出力端子
とクロストーク端子が１つしか含まれていないため、上
記の端子の活性区間がそのままブロックの活性区間とな
る。各ブロックの活性区間を書き表３に示す。
が、この例では各ブロックに対して対象となる出力端子
とクロストーク端子が１つしか含まれていないため、上
記の端子の活性区間がそのままブロックの活性区間とな
る。各ブロックの活性区間を書き表３に示す。
【００２９】
【表３】
【００３０】次に、クロストーク解析のためのオーダリ
ングを行う。クロストーク解析は、表３にある遅延時刻
の早いものから順番に行う。遅延時刻に幅がある場合に
は、最も遅い遅延時刻を比較して決定する。この例で
は、Ｂ0 、Ｂ4 、Ｂ1 、Ｂ5 、Ｂ6 、Ｂ2 、Ｂ3 という
順になる。このオーダリングでクロストークが発生する
最初のブロックはＢ5 である。ここでは、Ｂ5 の入力が
ダウンする場合について説明する。
ングを行う。クロストーク解析は、表３にある遅延時刻
の早いものから順番に行う。遅延時刻に幅がある場合に
は、最も遅い遅延時刻を比較して決定する。この例で
は、Ｂ0 、Ｂ4 、Ｂ1 、Ｂ5 、Ｂ6 、Ｂ2 、Ｂ3 という
順になる。このオーダリングでクロストークが発生する
最初のブロックはＢ5 である。ここでは、Ｂ5 の入力が
ダウンする場合について説明する。
【００３１】ブロックＢ5 の入力がダウン波形となるの
は、入力端子Ｎ5 にアップ波形の信号が入力されたとき
である。また、ブロックＢ5 内の端子とクロストークが
発生する端子はＮ3 のみである。従って、この例では端
子Ｎ3 を含むブロックＢ2 のみについて入力パターンを
算出すればよい。入力パターンとしては、ブロックＢ2
の入力端子Ｎ1 がアップ波形の場合とダウン波形の場合
がある。クロストーク関係にあるＮ7 の端子がダウンの
変化なので、Ｎ3 がアップ変化の場合を１、それ以外の
場合を０とすると、入力パターンに対して以下のような
ベクトルが生成される。
は、入力端子Ｎ5 にアップ波形の信号が入力されたとき
である。また、ブロックＢ5 内の端子とクロストークが
発生する端子はＮ3 のみである。従って、この例では端
子Ｎ3 を含むブロックＢ2 のみについて入力パターンを
算出すればよい。入力パターンとしては、ブロックＢ2
の入力端子Ｎ1 がアップ波形の場合とダウン波形の場合
がある。クロストーク関係にあるＮ7 の端子がダウンの
変化なので、Ｎ3 がアップ変化の場合を１、それ以外の
場合を０とすると、入力パターンに対して以下のような
ベクトルが生成される。
【００３２】 ベクトル番号 入力パターン 変化ベクトル １ Ｕｐ ０ ２ Ｄown １ この例では、クロストーク関係にある端子がＮ3 の１つ
のみであるが、クロストーク関係にある端子が複数ある
場合は各入力端子の変化ベクトルの論理和（ＯＲ）をと
って入力パターンを選択する、これにより、最も影響が
大きくなるパターンが選択される。この例では、ベクト
ル１はベクトル２に包含されるため、これらは１つグル
ープとし、ベクトル２が代表ベクトルとなる。従って、
端子Ｎ1がダウン変化するパターンが選択される。
のみであるが、クロストーク関係にある端子が複数ある
場合は各入力端子の変化ベクトルの論理和（ＯＲ）をと
って入力パターンを選択する、これにより、最も影響が
大きくなるパターンが選択される。この例では、ベクト
ル１はベクトル２に包含されるため、これらは１つグル
ープとし、ベクトル２が代表ベクトルとなる。従って、
端子Ｎ1がダウン変化するパターンが選択される。
【００３３】次に、このパターンの入力タイミング差を
決定する。図６は入力パターンの入力タイミング差の計
算方法を示す模式図である。端子Ｎ5 の遅延時刻を基準
時刻０として考えると、端子Ｎ5 に対する端子Ｎ1 の遅
延時刻は−１４２ｐｓから＋２５８ｐｓまでとなる。端
子Ｎ1 における遅延時刻が−１４２ｐｓであるとする
と、Ｎ3 の活性区間は−１１７ｐｓ〜２２３ｐｓ、Ｎ7
における活性区間は２０ｐｓ〜１７９ｐｓ（いずれも、
図６に太線で示す）となる。従って、活性区間の重なり
時間の幅は１５９ｐｓである。
決定する。図６は入力パターンの入力タイミング差の計
算方法を示す模式図である。端子Ｎ5 の遅延時刻を基準
時刻０として考えると、端子Ｎ5 に対する端子Ｎ1 の遅
延時刻は−１４２ｐｓから＋２５８ｐｓまでとなる。端
子Ｎ1 における遅延時刻が−１４２ｐｓであるとする
と、Ｎ3 の活性区間は−１１７ｐｓ〜２２３ｐｓ、Ｎ7
における活性区間は２０ｐｓ〜１７９ｐｓ（いずれも、
図６に太線で示す）となる。従って、活性区間の重なり
時間の幅は１５９ｐｓである。
【００３４】ここで、端子Ｎ3 の活性区間の開始時刻が
端子Ｎ7 の活性区間の開始時刻と同じ（２０ｐｓ）であ
るとすると、端子Ｎ1 の遅延時刻は−５ｐｓとなる。ま
た、端子Ｎ3 の活性区間の開始時刻が端子Ｎ7 の活性区
間の終了時刻と同じ（１７９ｐｓ）であるとすると、端
子Ｎ1 の遅延時刻は１５４ｐｓとなる。図７は、横軸に
端子Ｎ1 と端子Ｎ7 とのタイミング差をとり、縦軸に活
性区間の重なり時間をとって、両者の関係を示す図であ
る。端子Ｎ1 の遅延時間が−１４７ｐｓから−５ｐｓま
での間は、端子Ｎ3 端子Ｎ7 との重なり時間は一定（１
５９ｐｓ間）である。また、端子Ｎ1 の遅延時間が−５
ｐｓから１５４ｐｓまでの間は、端子Ｎ5 の活性区間と
端子Ｎ7 の活性区間との重なり時間は端子Ｎ1 の遅延時
間の変化に伴って減少し、端子Ｎ1 の遅延時間が１５４
ｐｓを超えると端子Ｎ5 の活性区間と端子Ｎ7 の活性区
間との重なり時間は０となる。図７において、重なり時
間の極大値は、端子Ｎ1 と端子Ｎ5 とのタイミング差が
−１４２ｐｓから−５ｐｓまでの間となるが、幅がある
ため、最も早いタイミング差を採用して−１４２ｐｓが
ブロックＢ2 に対するタイミング差となる。
端子Ｎ7 の活性区間の開始時刻と同じ（２０ｐｓ）であ
るとすると、端子Ｎ1 の遅延時刻は−５ｐｓとなる。ま
た、端子Ｎ3 の活性区間の開始時刻が端子Ｎ7 の活性区
間の終了時刻と同じ（１７９ｐｓ）であるとすると、端
子Ｎ1 の遅延時刻は１５４ｐｓとなる。図７は、横軸に
端子Ｎ1 と端子Ｎ7 とのタイミング差をとり、縦軸に活
性区間の重なり時間をとって、両者の関係を示す図であ
る。端子Ｎ1 の遅延時間が−１４７ｐｓから−５ｐｓま
での間は、端子Ｎ3 端子Ｎ7 との重なり時間は一定（１
５９ｐｓ間）である。また、端子Ｎ1 の遅延時間が−５
ｐｓから１５４ｐｓまでの間は、端子Ｎ5 の活性区間と
端子Ｎ7 の活性区間との重なり時間は端子Ｎ1 の遅延時
間の変化に伴って減少し、端子Ｎ1 の遅延時間が１５４
ｐｓを超えると端子Ｎ5 の活性区間と端子Ｎ7 の活性区
間との重なり時間は０となる。図７において、重なり時
間の極大値は、端子Ｎ1 と端子Ｎ5 とのタイミング差が
−１４２ｐｓから−５ｐｓまでの間となるが、幅がある
ため、最も早いタイミング差を採用して−１４２ｐｓが
ブロックＢ2 に対するタイミング差となる。
【００３５】こうして入力信号が決定したため、端子Ｎ
5 に対して−１４２nsずらしたタイミングで端子Ｎ1 に
ダウン変化する信号を入力し、ブロックＢ2 とブロック
Ｂ5とを同時に回路シミュレーションすることにより、
ブロックＢ5 の新しいタイミングライブラリを作成す
る。その結果、この例ではブロックＢ5 における新しい
遅延時刻は８７ｐｓ、出力スルーレートは９０．８ｐｓ
／Ｖとなった。この場合、クロストークがある場合とな
い場合の出力スルーレート差は３％程度である。より正
確な精度が要求される場合には新しい出力スルーレート
に基づいて、ブロックＢ6 のライブラリ計算をやり直
す。一方、例えば５％程度までの誤差が許容される場合
は、ライブラリ計算をやり直す必要はない。
5 に対して−１４２nsずらしたタイミングで端子Ｎ1 に
ダウン変化する信号を入力し、ブロックＢ2 とブロック
Ｂ5とを同時に回路シミュレーションすることにより、
ブロックＢ5 の新しいタイミングライブラリを作成す
る。その結果、この例ではブロックＢ5 における新しい
遅延時刻は８７ｐｓ、出力スルーレートは９０．８ｐｓ
／Ｖとなった。この場合、クロストークがある場合とな
い場合の出力スルーレート差は３％程度である。より正
確な精度が要求される場合には新しい出力スルーレート
に基づいて、ブロックＢ6 のライブラリ計算をやり直
す。一方、例えば５％程度までの誤差が許容される場合
は、ライブラリ計算をやり直す必要はない。
【００３６】ブロックＢ5 の次にクロストークが発生す
るブロックはＢ2 である。ブロックＢ2 についても、上
述のブロックＢ5 と同様にクロストーク解析を行う。そ
の結果、新しい遅延時間は１７２ｐｓ、出力スルーレー
トは２０４．３ｐｓ／Ｖが得られる。この場合、出力ス
ルーレートの差が８％程度になるため、５％以下の精度
が要求される場合には新たにＢ3 のブロックも再計算す
る必要がある。この新しいスルーレートでＢ3 のライブ
ラリを作成し直す。こうして、新しくクロストークを考
慮して作成した遅延特性が下記表４である。
るブロックはＢ2 である。ブロックＢ2 についても、上
述のブロックＢ5 と同様にクロストーク解析を行う。そ
の結果、新しい遅延時間は１７２ｐｓ、出力スルーレー
トは２０４．３ｐｓ／Ｖが得られる。この場合、出力ス
ルーレートの差が８％程度になるため、５％以下の精度
が要求される場合には新たにＢ3 のブロックも再計算す
る必要がある。この新しいスルーレートでＢ3 のライブ
ラリを作成し直す。こうして、新しくクロストークを考
慮して作成した遅延特性が下記表４である。
【００３７】
【表４】
【００３８】この表４に示す遅延特性はクロストークの
影響を考慮した遅延特性であり、従来に比してより精度
の高いタイミング解析が可能になる。
影響を考慮した遅延特性であり、従来に比してより精度
の高いタイミング解析が可能になる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
特定のブロックとそのブロックの端子に対してクロスト
ークを与える他のブロックの活性区間をそれぞれ解析
し、それらの活性区間の重なりに基づいてクロストーク
の影響を求める。これにより、スタティックタイミング
解析においてクロストークによる遅延時間の影響を考慮
した解析が可能になるので、より正確なタイミング解析
が可能となる。
特定のブロックとそのブロックの端子に対してクロスト
ークを与える他のブロックの活性区間をそれぞれ解析
し、それらの活性区間の重なりに基づいてクロストーク
の影響を求める。これにより、スタティックタイミング
解析においてクロストークによる遅延時間の影響を考慮
した解析が可能になるので、より正確なタイミング解析
が可能となる。
【図１】図１は、本発明のタイミング解析方法を具体的
に説明するために使用した回路の回路図である。
に説明するために使用した回路の回路図である。
【図２】図２は、図１に示す回路のブロック分割方法の
一例を示す図である。
一例を示す図である。
【図３】図３は、ブロック間の信号伝播の方向を示す図
である。
である。
【図４】図４は、ブロックのオーダリングを示す図であ
る。
る。
【図５】図５は、活性時間を示す模式図である。
【図６】図６は、入力パターンの入力タイミング差の計
算方法を示す模式図である。
算方法を示す模式図である。
【図７】タイミング差と活性期間との関係の一例を示す
図である。
図である。
Ｔ11，Ｔ12，Ｔ21，Ｔ22, Ｔ31，Ｔ32，Ｔ41，T42 ，Ｔ
51，Ｔ52 トランジスタ、 Ｒ1 ，Ｒ2 抵抗、 Ｃ0 ，Ｃ1 ，Ｃ2 ，Ｃ3 コンデンサ、 Ｃ11 容量成分。
51，Ｔ52 トランジスタ、 Ｒ1 ，Ｒ2 抵抗、 Ｃ0 ，Ｃ1 ，Ｃ2 ，Ｃ3 コンデンサ、 Ｃ11 容量成分。
Claims (4)
- 【請求項１】 対象とする回路を複数のブロックに分割
し、 特定のブロックの端子に対してクロストークを与える他
のブロックの端子を抽出し、 それらの活性区間の重なりを解析して前記特定のブロッ
ク及び前記他のブロックに対する入力信号のタイミング
差を決定し、それらを入力としてシミュレーションする
ことにより、クロストークの影響を考慮した遅延特性を
求めることを特徴とする集積回路のタイミング解析方
法。 - 【請求項２】 前記複数のブロックを信号の伝播順に解
析して各ブロックの活性区間を解析することを特徴とす
る請求項１に記載の集積回路のタイミング解析方法。 - 【請求項３】 前記特定のブロック及び前記他のブロッ
クにそれぞれ与える入力パターンのタイミング差に対す
る重なり時間の総和の極大となる時刻を入力パターンの
入力時刻とすることを特徴とする請求項１に記載の集積
回路のタイミング解析方法。 - 【請求項４】 前記特定のブロック及び前記他のブロッ
クにそれぞれ与える入力パターンのタイミング差に対す
る重なり時間にクロストーク端子間のコンダクタンスの
重み付けをした値の総和の最大となる時刻を入力パター
ンの入力時刻とすることを特徴とする請求項１に記載の
集積回路のタイミング解析方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137050A JP2000331044A (ja) | 1999-05-18 | 1999-05-18 | 集積回路のタイミング解析方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11137050A JP2000331044A (ja) | 1999-05-18 | 1999-05-18 | 集積回路のタイミング解析方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000331044A true JP2000331044A (ja) | 2000-11-30 |
Family
ID=15189712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11137050A Pending JP2000331044A (ja) | 1999-05-18 | 1999-05-18 | 集積回路のタイミング解析方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000331044A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079600A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 回路解析装置、回路解析方法、プログラム及びコンピュータ読取り可能な記録媒体 |
| US7739638B2 (en) | 2003-03-06 | 2010-06-15 | Fujitsu Limited | Circuit analyzing device, circuit analyzing method, program, and computer readable information recording medium considering influence of signal input to peripheral circuit which does not have logical influence |
-
1999
- 1999-05-18 JP JP11137050A patent/JP2000331044A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079600A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 回路解析装置、回路解析方法、プログラム及びコンピュータ読取り可能な記録媒体 |
| WO2004079599A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 回路解析装置 |
| US7739638B2 (en) | 2003-03-06 | 2010-06-15 | Fujitsu Limited | Circuit analyzing device, circuit analyzing method, program, and computer readable information recording medium considering influence of signal input to peripheral circuit which does not have logical influence |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7117466B2 (en) | System and method for correlated process pessimism removal for static timing analysis | |
| US7089143B2 (en) | Method and system for evaluating timing in an integrated circuit | |
| US7117461B1 (en) | Method of estimating performance of integrated circuit designs using state point identification | |
| US6253359B1 (en) | Method for analyzing circuit delays caused by capacitive coupling in digital circuits | |
| US6523149B1 (en) | Method and system to improve noise analysis performance of electrical circuits | |
| US8219952B2 (en) | Variation aware victim and aggressor timing overlap detection by pessimism reduction based on relative positions of timing windows | |
| US6278964B1 (en) | Hot carrier effect simulation for integrated circuits | |
| US8266559B2 (en) | Nonlinear driver model for multi-driver systems | |
| US20040078175A1 (en) | Method and apparatus for modeling and simulating the effects of bridge defects in integrated circuits | |
| US8205177B2 (en) | Non-linear receiver model for gate-level delay calculation | |
| JP2006285960A (ja) | ライブラリ・セルの高精度電流モデルに基づいた、ディジタル回路内の電流の計算 | |
| US8032342B2 (en) | Segmentation and interpolation of current waveforms | |
| Liou et al. | Performance sensitivity analysis using statistical method and its applications to delay | |
| JPH04227575A (ja) | 論理回路シミュレーション方法 | |
| US7036096B1 (en) | Estimating capacitances using information including feature sizes extracted from a netlist | |
| JP2009543240A (ja) | デジタル回路のスイッチング活動状態をモデル化する方法 | |
| Chao et al. | Pattern selection for testing of deep sub-micron timing defects | |
| JP2000331044A (ja) | 集積回路のタイミング解析方法 | |
| US7747972B2 (en) | Methods and apparatuses for timing analysis of electronic circuits | |
| JP2003186943A (ja) | クロストーク検証装置及びクロストーク検証方法 | |
| Sathe et al. | Analog macromodeling of capacitive coupling faults in digital circuit interconnects | |
| JP4985211B2 (ja) | 論理回路のシミュレーション | |
| JP4066399B2 (ja) | 集積回路におけるホットキャリア効果のシミュレーション方法 | |
| US20090144044A1 (en) | Logic simulator and logic simulation method | |
| US6389577B1 (en) | Analyzing CMOS circuit delay |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041105 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070601 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070827 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071113 |