JP2000331932A - 多結晶半導体薄膜，その製造方法，半導体装置，半導体装置の製造方法および電子装置 - Google Patents

多結晶半導体薄膜，その製造方法，半導体装置，半導体装置の製造方法および電子装置

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正信 宮尾
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清和 中川
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信之 杉井
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Abstract

(57)【要約】 【課題】 薄膜トランジスタの素子材となる多結晶シリ
コン膜を、特定の面方位に揃えて大粒径化（粒径８μｍ
以上）し、かつ結晶粒位置を精密に制御するための技術
を提供する。 【解決手段】 異方性エッチングとフォトマスクを使用
し、多結晶シリコン膜上に規則的な突起を形成する。こ
の突起先端部は、異方性エッチングにより選択的に残さ
れた特定面方位からなる単結晶シリコンからなってお
り、その上に堆積された非晶質シリコンへの結晶成長核
となる。このような工程を複数回繰り返す際に、突起の
ピッチ間隔、大きさ、高さを次第に増大させることによ
り、表面に現れたシリコンの結晶粒径を必要な大きさま
で拡大する。これにより、制御性のよい位置に面方位の
揃った大粒径のシリコン結晶粒を形成することができ
る。トランジスタは大粒径化された各単結晶シリコン領
域にそれぞれ形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は多結晶半導体薄膜，
その製造方法，半導体装置，半導体装置の製造方法およ
び電子装置に係わり、特に多結晶膜の表層部分にトラン
ジスタ（薄膜トランジスタ：ＴＦＴ）を製造する技術お
よび前記薄膜トランジスタを製造するための多結晶半導
体薄膜ならびに前記薄膜トランジスタを組み込んだ液晶
表示装置や情報処理装置等の電子装置の製造技術に適用
して有効な技術に関する。
【０００２】
【従来の技術】従来の画像表示装置等に用いられてきた
薄膜トランジスタ（ＴＦＴ）は、ガラスや石英等の絶縁
性基板上にプラズマＣＶＤ法等で形成した非晶質シリコ
ンあるいは微結晶シリコンを母材とし、エキシマレーザ
ーアニールなどの溶融再結晶化法で形成した多結晶シリ
コンを素子材として形成されてきた。
【０００３】この多結晶シリコンを素子材としたＴＦＴ
は、単結晶シリコンにおける理想的な電界効果移動度に
比べて、粒界におけるキャリア散乱を起因とした移動度
低下のため電界効果移動度は１００〜２００cm2/Vsecで
ある（特開平9-27452号公報）。単結晶シリコンＭＯＳ
−ＦＥＴの場合は約５００cm2/Vsecである（S. M. Sze,
Physics of Semiconductor Devices, Second Edition,
Wiley、P449）。
【０００４】また多結晶シリコンの結晶粒形成位置が無
秩序であるため、トランジスタのチャネル部に形成され
る結晶の粒界が制御不可能で、素子特性のばらつきが単
結晶シリコンＭＯＳ−ＦＥＴの場合より大きかった（特
開平10-291897号公報）。
【０００５】そこで、この単結晶シリコンを大粒径化
し、かつ結晶粒の位置を制御するために様々な技術が提
案されてきた。絶縁性基板上に島状パターンからなる結
晶核を形成し、その上に非晶質シリコンを固相成長させ
る技術（特開平8-316485号公報）、多結晶シリコン上に
非晶質シリコンの堆積層を形成し、表面に露出した多結
晶シリコンを次の結晶成長核にする手法（特開平8-3174
9号公報）、部分的に結晶化したシリコン薄膜をイオン
打ち込みで選択的に非晶質化し、残った結晶部分を核と
して再び結晶成長させる手法（特開平10-55960号公
報）、金属元素の拡散で結晶化速度を早める方法（特開
平9-27452号公報）、レーザーアニールの照射エネルギ
ーと照射時間を階段状に変化させる方法（特開平10-979
93号公報）などである。
【０００６】
【発明が解決しようとする課題】上記の結晶化法はいず
れも十分に完成した技術とは言えず、到達できる最大粒
径は約２μｍでしかも結晶粒の位置制御が不十分であっ
た。これらは大画面の液晶表示パネルに要求される薄膜
トランジスタの実用的大きさ約８μｍには及ばず、また
結晶粒の位置ずれによる素子間ばらつきを抑制できてい
ない。さらに形成される多結晶の面方位も無秩序である
ため、面方位に依存する電界効果移動度が素子間でばら
つくという問題があった。このためこれらの技術では既
存の非晶質シリコンを用いた低機能の薄膜トランジスタ
装置を置き換えるに至っていない。従って、高性能で大
面積の画像表示装置等を実現するために、本発明は薄膜
トランジスタの素子材となる多結晶シリコンを、特定の
面方位を揃えた状態で大粒径化（粒径８μｍ以上）し、
かつ結晶粒位置を精密に制御するための技術を提供する
ことを課題とする。
【０００７】本発明の目的は、多結晶半導体薄膜に複数
薄膜トランジスタを形成してなる半導体装置において、
各薄膜トランジスタの電界効果移動度等の特性のバラツ
キを小さくできる半導体装置の製造技術を提供すること
にある。本発明の他の目的は、多結晶半導体薄膜の使用
に供される結晶粒の大きさを大きくして単一の結晶粒領
域内に薄膜トランジスタを形成する技術を提供すること
にある。本発明の他の目的は、多結晶半導体薄膜の使用
に供される結晶粒の面方位を揃える技術を提供すること
にある。本発明の他の目的は、多結晶半導体薄膜の使用
に供される結晶粒の位置を高精度に特定できる技術を提
供することにある。本発明の他の目的は、結晶粒の面方
位が揃い結晶粒の位置が高精度に特定されかつトランジ
スタを単一の結晶粒領域内に形成できる結晶粒径の大き
い多結晶半導体薄膜およびその製造方法を提供すること
にある。本発明の他の目的は、使用に供される結晶粒の
面方位が揃い結晶粒の位置が高精度に特定されかつトラ
ンジスタを単一の結晶粒領域内に形成した半導体装置を
組み込んだ電子装置を提供することにある。本発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面からあきらかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。 （１）絶縁性基板（たとえばガラス基板）と、前記絶縁
性基板面上に順次積層形成されかつ結晶粒（シリコン結
晶粒）が膜表面に点在するｎ層（ｎ≧２）の多結晶半導
体膜（多結晶シリコン膜）とを有し、所定の平面領域に
おける前記各層の前記結晶粒の数は上層に向かうにつれ
て大きくなっている。換言するならば前記結晶粒の大き
さは上層に向かうにつれて大きくなり、したがって結晶
粒のピッチも大きくなっている。第１層目から第（ｎ−
１）層目の各多結晶半導体膜の表層部分には先端部が特
定の面方位を有する単結晶で形成される突起がそれぞれ
所定のピッチで形成されているとともに、第ｎ層目多結
晶半導体膜の使用に供される結晶粒はその下層の第（ｎ
−１）層目多結晶半導体膜の突起上に形成された単結晶
であり、かつ前記第（ｎ−１）層目多結晶半導体膜の突
起の下には順次各層の突起が重なるように位置してい
る。前記突起のピッチは上層になるほど大きくなってい
る。前記突起のピッチは層を増すごとに２倍に増大して
いる。前記各多結晶半導体膜の厚さは下層の多結晶半導
体膜の厚さの２倍の厚さになっている。
【０００９】このような多結晶半導体薄膜は、（ａ）絶
縁性基板（ガラス基板）上に非晶質半導体膜（非晶質シ
リコン膜）を形成した後結晶化処理を行って結晶粒（シ
リコン結晶粒）が膜表面に点在する多結晶半導体膜（多
結晶シリコン膜）を形成する工程、（ｂ）特定の面方位
を有するようにかつ所定ピッチの部分を選択的に残すよ
うに前記多結晶半導体膜を所定深さ異方性エッチングす
る工程、（ｃ）前記多結晶半導体膜全面を等方性エッチ
ングを行って前記所定ピッチの部分に特定の面方位のみ
からなる突起を形成する工程と、（ｄ）前記多結晶半導
体膜上に非晶質半導体膜を形成した後結晶化処理を行っ
て前記各突起部分を結晶成長核としてより大きな結晶粒
を形成する工程、（ｅ）前記工程（ｂ）乃至工程（ｄ）
を（ｎ−１）回繰り返して処理を行うとともに、前記各
処理ごとに一部の突起は前回の処理による突起上に重な
るように位置させかつ突起のピッチを前回の処理よりも
大きいピッチとし、さらに前記非晶質半導体膜の厚さも
前回の処理よりも厚く形成してｎ層の多結晶半導体膜を
形成し第ｎ層目の表層部分に使用に供される結晶粒を形
成する工程によって製造される。前記突起のピッチおよ
び多結晶半導体膜の膜厚は層を増すごとに２倍に増大さ
せる。
【００１０】（２）前記（１）の構成において、前記突
起の先端部は、Si1-xGex（０＜ｘ≦１）または珪化金属
（Fe,Co,Ni,Ru,Rh,Pd,Os,Ir,Rt,Sc,Ti,V,Cr,Mn,Cu,Zn,A
u,Agの少なくともひとつの元素を含む金属のシリサイ
ド）の単結晶で構成されている。このような多結晶半導
体薄膜は以下の方法によって製造される。前記手段
（１）の製造方法において、前記突起の先端部を、Si
1-xGex（０＜ｘ≦１）または珪化金属（Fe,Co,Ni,Ru,R
h,Pd,Os,Ir,Rt,Sc,Ti,V,Cr,Mn,Cu,Zn,Au,Agの少なくと
もひとつの元素を含む金属のシリサイド）の単結晶で形
成し、その後非晶質半導体膜を形成する。
【００１１】（３）前記（１）の構成において、前記突
起の先端部を特定の面方位を有する結晶膜とし、前記突
起の前記先端部を除く部分は結晶成長核にならない膜で
覆われている。このような多結晶半導体薄膜は以下の方
法によって製造される。前記手段（１）の製造方法にお
いて、前記突起の先端部を除く部分を結晶成長核になら
ない膜で覆った後に前記非晶質半導体膜を形成する。
【００１２】（４）多結晶半導体薄膜に複数のトランジ
スタが形成されてなる半導体装置であって、前記多結晶
半導体薄膜は前記手段（１）乃至（３）のいずれかの多
結晶半導体薄膜であり、かつ前記トランジスタは単一の
結晶粒領域内にそれぞれ形成されている。このような半
導体装置の製造方法においては、前記手段（１）乃至
（３）のいずれかの多結晶半導体薄膜を使用し、第ｎ層
目の表層部分の使用に供される結晶粒内にそれぞれ形成
する。
【００１３】（５）多結晶半導体薄膜に複数のトランジ
スタが形成されてなる半導体装置を組み込んだ電子装置
であって、前記半導体装置は前記手段（４）の半導体装
置で構成されている。たとえば、電子装置は液晶表示装
置であり、前記半導体装置は液晶表示パネルの各画素を
動作させるトランジスタや周辺ドライバ回路を構成する
トランジスタを有し、液晶表示装置の液晶表示パネルに
重ねられて取り付けられている。
【００１４】（６）前記手段（４）の構成の半導体装置
を組み込んだ電子装置であって、たとえば、前記電子装
置は情報処理装置であり、前記半導体装置の各トランジ
スタによって中央演算回路部，キャッシュ回路部，メモ
リ回路部，周辺回路部，入出力回路部，バス回路部等が
形成されている。
【００１５】前記（１）の手段によれば、（ａ）各層の
多結晶シリコン膜の形成においては下層に設けた面方位
が揃った突起上に結晶粒を成長させるため、面方位が揃
った結晶粒が形成される。 （ｂ）各層の突起のピッチは２倍ずつ大きくなるととも
に、多結晶シリコン膜を形成するための非晶質シリコン
膜の厚さも２倍と厚く形成することから、層を追うごと
に結晶粒は大きくなり、第ｎ層目の多結晶シリコン膜の
表層部分の使用に供される結晶粒の大きさは、たとえば
８μｍ直径と単一の結晶粒領域内に薄膜トランジスタが
形成できる大きさにすることができる。 （ｃ）第ｎ層目の使用に供される結晶粒は、その下層の
突起を中心に形成されるとともに、その突起はさらに下
層の突起上に形成される結晶粒部分に形成され、この関
係は最下層である第１層目まで続く。さらに、前記突起
は常用のホトリソグラフィ技術とエッチング技術によっ
て形成されることから、突起の位置精度は高精度なもの
とすることができる。換言するならば、各層において突
起はホトリソグラフィ技術とエッチング技術によって特
定できるとともに、前記使用に供される結晶粒の位置
は、第１層目に形成した突起のいずれかが選択され、そ
の選択された突起に重なる第（ｎ−１）層目の突起上に
形成されることから、使用に供される結晶粒の位置も高
精度に特定して形成することができる。従って使用に供
される結晶粒の領域にトランジスタを形成することによ
ってトランジスタの位置も高精度に形成することができ
る。
【００１６】前記（２）の手段によれば、前記手段
（１）による効果に加えて、半導体装置の製造時各層の
前記突起の先端部を、Si1-xGex（０＜ｘ≦１）または珪
化金属（Fe,Co,Ni,Ru,Rh,Pd,Os,Ir,Rt,Sc,Ti,V,Cr,Mn,C
u,Zn,Au,Agの少なくともひとつの元素を含む金属のシリ
サイド）の単結晶で形成しておくことによって、前記突
起上には面方位が揃ったより大きな結晶粒を成長させる
ことができる。
【００１７】前記（３）の手段によれば、前記手段
（１）による効果に加えて、半導体装置の製造時各層の
前記突起の先端部を特定の面方位を有する結晶膜とし、
前記突起の前記先端部を除く部分は結晶成長核にならな
い膜で覆ってあることから、前記突起上には面方位が揃
ったより大きな結晶粒を成長させることができる。
【００１８】前記（４）の手段によれば、（ａ）各層の
多結晶シリコン膜の形成においては下層に設けた面方位
が揃った突起上に結晶粒を成長させるため、面方位が揃
った結晶粒が形成されるとともに、各層の突起のピッチ
は２倍ずつ大きくなるとともに、多結晶シリコン膜を形
成するための非晶質シリコン膜の厚さも２倍と厚く形成
することから、層を追うごとに結晶粒は大きくなり、第
ｎ層目の多結晶シリコン膜の表層部分の使用に供される
結晶粒の大きさは、たとえば８μｍ直径と単一の結晶粒
領域内に薄膜トランジスタが形成できることになる。こ
の結果、各薄膜トランジスタは結晶粒の粒界を跨ぐよう
にして形成することなく、単結晶領域内にトランジスタ
を形成できることになり、各トランジスタの特性のバラ
ツキを極めて小さくすることができる。 （ｂ）各薄膜トランジスタは単結晶である結晶粒領域内
にそれぞれ形成されることから、電界効果移動度も単結
晶シリコンＭＯＳ−ＦＥＴと同様に約５００cm2/Vsecと
高速度になる。 （ｃ）各層において突起はホトリソグラフィ技術とエッ
チング技術によって特定できるとともに、前記使用に供
される結晶粒の位置は、第１層目に形成した突起のいず
れかが選択され、その選択された突起に重なる第（ｎ−
１）層目の突起上に形成されることから、薄膜トランジ
スタの形成位置も高精度に特定して形成することができ
る。
【００１９】前記（５）の手段によれば、（ａ）ガラス
基板面に形成された複数の薄膜トランジスタを組み込ん
た電子装置は、各薄膜トランジスタの動作速度が高速で
あり、かつ均一に動作することから特性の優れた電子装
置となるとともに、薄型化も可能になる。 （ｂ）例えば、ガラス基板面に形成された薄膜トランジ
スタで、液晶表示装置の液晶表示パネルの各画素を動作
させるトランジスタや周辺ドライバ回路を構成した場
合、薄膜トランジスタの動作速度は高速でかつ均一にな
っていることから、液晶表示パネルの各画素の動作速度
を同じにでき綺麗な画像を得ることができる。 （ｃ）薄膜トランジスタが形成される使用に供される結
晶粒の位置は高精度に特定されることから、液晶表示パ
ネルの各画素に対して薄膜トランジスタの位置を高精度
に合わせることができ、組み立ても容易になる。
【００２０】前記（６）の手段によれば、ガラス基板面
に形成される薄膜トランジスタによって中央演算回路
部，キャッシュ回路部，メモリ回路部，周辺回路部，入
出力回路部，バス回路部等が形成されるため、薄型で高
機能な情報処理装置を提供することができる。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２２】（実施形態１）図１乃至図６は本発明の一
実施形態（実施形態１）であるシリコンからなる多結晶
半導体薄膜および薄膜トランジスタ（ＴＦＴ）の製造技
術に係わる図である。最初に図２（ａ）〜（ｆ）を参照
しながら多結晶半導体薄膜の製造方法について説明す
る。
【００２３】図２（ａ）に示すように、絶縁性基板１を
用意する。絶縁性基板１はたとえばガラス基板である。
つぎに、この絶縁性基板１の一面上に厚さ０．５μｍの
非晶質シリコン（非晶質半導体）を堆積した後、基板温
度３５０℃でエキシマレーザーアニール（エネルギー密
度３６０mJ/cm2）することにより平均粒径０．１〜０．
３μｍの多結晶からなる第１層目多結晶半導体膜２を形
成する（結晶化工程ａ）。このとき形成される結晶粒径
はレーザーのエネルギー密度を制御することで、０．１
μｍ〜１．０μｍまで様々に変えることが可能である
が、ここでは例として０．１μｍ〜０．３μｍの場合を
取り上げる。
【００２４】つぎに、図２（ｂ）に示すように、異方性
エッチング溶液（ヒドラジン、水酸化テトラメチル−ア
ンモニウムなど）を用いて、特定の面方位（(100)面ま
たは(110)面または(111)面）を選択的に残しながら、第
１層目多結晶半導体膜（第１層目多結晶膜）２を深さ
０．１μｍエッチングする。続いてフォトマスクを用
い、ピッチｄ1＝０．３μｍ、口径ｒ1＝０．１５μｍの
特定領域のみを残して、その他の領域を今度は面方位に
無関係なエッチング液（弗化水素酸液など）で深さ０．
２μｍエッチングする。これにより第１層目多結晶半導
体膜２の表面には、図２（ｂ）に示すような特定面方位
のみからなる一連の第１層目突起Ｓ1がピッチｄ1＝０．
３μｍ、高さｈ1 ＝０．３μｍで形成される（工程
ｂ）。
【００２５】つぎに、図２（ｃ）に示すように、ＰＣＶ
Ｄ法により基板温度を室温付近まで低下させ、第１の多
結晶膜２上に非晶質シリコンからなる第２層目の非晶質
半導体膜４ａを厚さ０．３μｍ堆積させる（工程ｃ）。
【００２６】つぎに、レーザーアニールを前記工程ａの
場合と同じ条件で行うことにより、第１層目突起Ｓ1を
成長核として非晶質シリコン内への結晶化を進行させ
る。結晶化は第１層目突起Ｓ1の先端部分からのみなら
ず、非晶質シリコン層との界面のいたるところから同時
に起こる。このとき面方位の異なる結晶の成長面同士が
衝突や競合等を起こすが、一旦結晶化された領域には後
から他の面方位を持つ成長面は侵入できない性質を持つ
ため、表面には第１層目突起Ｓ1の先端部を成長核とし
た面方位の揃った第２層目の単結晶５が最も早く到達す
る。このため他の多結晶部分から結晶化した第２層目の
多結晶６はほとんど到達できない。こうして、図２
（ｄ）に示すように、表面の大部分が面方位の揃った粒
径０．３μｍ程度の単結晶５（結晶粒）を有する第２層
目多結晶膜４が形成される（工程ｄ）。
【００２７】つぎに、図２（ｅ）に示すように、第２層
目多結晶膜４に前記工程ｂと同じ異方性エッチングを行
った後、第１層目突起Ｓ1の直上位置に、今度は前記第
１層目突起Ｓ1（工程ｂ）の２倍周期となるピッチｄ2＝
０．６μｍ、口径ｒ2＝０．３μｍのフォトマスクを用
いて第１層目突起Ｓ1の２倍の高さｈ2＝０．６μｍの第
２層目突起Ｓ2を形成する（工程ｅ）。
【００２８】つぎに、前記工程ｃ乃至工程ｅを複数回繰
り返し、第ｎ層（ｎ≧２）の多結晶膜（第ｎ層目多結晶
膜）９まで形成する。従って突起Ｓは、各層ごとに
Ｓ1，Ｓ2，・・・，Ｓn-1と形成され、突起Ｓn-1の上に
単結晶１０が形成される。単結晶１０はその下層の第
（ｎ−１）層目多結晶膜に形成された突起Ｓn-1 上に形
成されるが、この突起Ｓn-1の下方にはＳn-2，・・・，
Ｓ2，Ｓ1と略一直線上に突起が位置する。すなわち、単
結晶１０は、第１層目多結晶膜２に設けられた突起Ｓ 1
の何番目かの突起上に形成されることになるとともに、
この突起Ｓ1と単結晶１０との間にはＳ2，・・・，Ｓ
n-1と順次突起が重なるように位置することになる。換
言するならば、このように突起配列になるようにホトリ
ソグラフィとエッチングを行うことが順次結晶粒サイズ
を最大限にできることになり重要である。なお、図にお
いて８は第（ｎ−１）層目多結晶膜である。
【００２９】以上の製法によって、第ｎ層目多結晶膜９
の表面には、平均粒径０．３×２(n -2)μｍの第ｎ層の
単結晶１０と、残りの隙間部分に第ｎ層の多結晶１１が
形成される。図２（ｆ）に示すように、層を増すごとに
各突起のピッチは２倍ずつ増加している（ａ，２ａ，４
ａと増大している）。層数ｎの選択や前記突起のピッチ
および口径を選択することによって、前記単結晶１０
（結晶粒）の直径を所望の大きさに形成することができ
る。また、説明の便宜上、図はｎ＝４の例である。従っ
て、前記Ｓn-2はＳ2となり、突起Ｓは第１層から第ｎ層
に向けてＳ1，Ｓ2，Ｓn-1と順次設けられ、かつ使用に
供される結晶粒（単結晶１０）の中心下部直下には突起
Ｓが下層から上層に向かってＳ1，Ｓ2，Ｓn-1と順次重
なる状態になる。そして、単結晶１０は使用に供される
結晶粒となる。従って単結晶１０には、後述するがトラ
ンジスタが形成される。そして、この場合、トランジス
タは単結晶１０から食み出すことなく形成される。従っ
て単結晶１０はトランジスタをその領域内に形成できる
大きさに形成する必要になるが、その大きさは前述のよ
うに最初の層の多結晶の大きさと層数によって略決ま
る。本実施形態１では、４層で８μｍ直径の単結晶１０
が形成されたものとして説明する。
【００３０】ここで、本発明者による実験で得られたデ
ータから結晶成長について説明することにする。図５は
本発明における最初の結晶成長核となる第１層目多結晶
膜（第１の多結晶膜）２の結晶粒径と、そのアニールに
使用されるレーザーエネルギー密度との関係を示したも
のである。この粒径制御により、その後工程におけるフ
ォトマスクのピッチ，膜厚，結晶化工程の繰り返し回数
等の条件を決定し、最終的に形成される第ｎの単結晶１
０の粒径を制御する。基板温度３５０℃においてはレー
ザーエネルギー密度を２８０〜３９０（mJ/cm2）の範囲
で変化させることにより、第１の多結晶膜２の結晶粒径
を０．１μｍ〜１．０μｍまで変更することができる。
【００３１】図６は本発明の結晶化工程によって形成さ
れる粒径が、結晶化工程の繰り返し回数によってどのよ
うに増加するかを、第１の多結晶膜２の結晶粒径Φ0の
様々な場合について示したものである。実用的な薄膜ト
ランジスタを形成するのに必要な粒径８μｍ程度の結晶
を得るためには、第１の多結晶膜２の粒径がΦ0＝０．
３μｍの場合は５回の繰り返し結晶化工程を要すること
を意味する。将来的にレーザー強度分布の均一性向上等
によりΦ0＝２μｍ程度の第１層目多結晶膜（第１層目
シリコン膜）２が形成された場合は、結晶化工程の繰り
返し回数は２回まで減少させることが可能である。図３
は以上のようにして形成された多結晶半導体薄膜（多結
晶シリコン薄膜）１２である。多結晶半導体薄膜１２は
この状態で市場に提供可能である。
【００３２】つぎに、このような多結晶半導体薄膜１２
を用いてトランジスタ（薄膜トランジスタ）を製造する
方法について、図４を参照しながら説明する。なお、説
明の便宜上、前述のように図２（ｆ）および図３の単結
晶１０の直径は８μｍあるものとして以下説明する。図
４（ａ）に示すように、多結晶半導体薄膜１２の最上層
（第ｎ層）の単結晶１０（結晶粒）の中心位置に、Ｂイ
オンを注入してｐ型のチャネル１３を形成する。このチ
ャネル１３の形成に先立って、必要ならば多結晶半導体
薄膜の表面処理を行って表面を平坦化処理する。つぎ
に、多結晶半導体薄膜１２の面上に熱酸化膜（ＳｉＯ2
膜）およびＡｌ膜を順次形成するとともに、前記Ａｌ膜
およびＳｉＯ2膜を選択的にエッチングして前記チャネ
ル１３上にゲート絶縁膜１６とこの上に一致して重なる
ゲート電極１７を形成する。つぎに、図４（ｃ）に示す
ように、前記ゲート電極１７およびゲート絶縁膜１６な
らびに図示しないホトレジスト膜をマスクとして選択的
にＡｓイオンを注入してチャネル１３の一端側にソース
領域１４を形成するとともに、他端側にドレイン領域１
５を形成してトランジスタ（薄膜トランジスタ）１８を
形成する。なお、この後の工程として層間絶縁膜，各電
極の引出し配線，外部電極となる端子、さらにはパッシ
ベーション膜等が順次形成されるが、これらについては
その説明を省略する。
【００３３】このように各単結晶１０（結晶粒）の領域
内にトランジスタ１８を形成することができる。各トラ
ンジスタ１８においてチャネル１３はすべて単結晶かつ
面方位の揃ったシリコンから形成されるため、トランジ
スタ自体の特性が向上するとともに、各トランジスタの
性能も略一致する。絶縁性基板（ガラス基板）１上の所
定の単結晶１０にトランジスタ（薄膜トランジスタ）１
８を形成するとともに、各トランジスタを配線によって
接続し、かつ絶縁性基板１の縁等所定部分に外部端子を
設けることによって所定の半導体装置４０が製造され
る。
【００３４】本実施形態１によれば下記の効果を有す
る。 （１）各層の多結晶シリコン膜の形成においては下層に
設けた面方位が揃った突起Ｓ上に結晶粒を成長させるた
め、面方位が揃った結晶粒が形成される。
【００３５】（２）各層の突起のピッチは２倍ずつ大き
くなるとともに、多結晶シリコン膜を形成するための非
晶質シリコン膜の厚さも２倍と厚く形成することから、
層を追うごとに結晶粒は大きくなり、第ｎ層目の多結晶
シリコン膜の表層部分の使用に供される結晶粒の大きさ
は、たとえば８μｍ直径と単一の結晶粒領域内に薄膜ト
ランジスタが形成できる大きさにすることができる。ま
た、層数を増大させることにより、さらに結晶粒の直径
を大きくすることができる。
【００３６】（３）第ｎ層目の使用に供される結晶粒
は、その下層の突起Ｓn-1を中心に形成されるととも
に、その突起Ｓn-1はさらに下層の突起上に形成される
結晶粒部分に形成され、この関係は最下層である第１層
目まで続く。さらに、前記突起は常用のホトリソグラフ
ィ技術とエッチング技術によって形成されることから、
突起の位置精度は高精度なものとすることができる。換
言するならば、各層において突起はホトリソグラフィ技
術とエッチング技術によって特定できるとともに、前記
使用に供される結晶粒の位置は、第１層目に形成した突
起のいずれかが選択され、その選択された突起に重なる
第（ｎ−１）層目の突起上に形成されることから、使用
に供される結晶粒の位置も高精度に特定して形成するこ
とができる。従って使用に供される結晶粒の領域にトラ
ンジスタを形成することによってトランジスタの位置も
高精度に形成することができる。
【００３７】（４）本実施形態によれば、結晶粒の面方
位が揃い結晶粒の位置が高精度に特定されかつトランジ
スタを単一の結晶粒領域内に形成できる結晶粒径の大き
い多結晶半導体薄膜を提供することができる。
【００３８】（５）トランジスタは単結晶シリコンで形
成される結晶粒領域内に形成されることから、各トラン
ジスタは結晶粒の粒界を跨ぐようにして形成することな
く、単結晶領域内にトランジスタを形成できることにな
り、各トランジスタの特性のバラツキを極めて小さくす
ることができる。
【００３９】（６）各トランジスタは単結晶である結晶
粒領域内にそれぞれ形成されることから、電界効果移動
度も単結晶シリコンＭＯＳ−ＦＥＴと同様に約５００cm
2/Vsecと高速度になる。
【００４０】（７）各層において突起はホトリソグラフ
ィ技術とエッチング技術によって特定できるとともに、
前記使用に供される結晶粒の位置は、第１層目に形成し
た突起のいずれかが選択され、その選択された突起に重
なる第（ｎ−１）層目の突起上に形成されることから、
薄膜トランジスタの形成位置も高精度に特定して形成す
ることができる。
【００４１】（実施形態２）図７は本発明の他の実施形
態（実施形態２）である半導体装置の製造方法における
突起の構造を示す模式的断面図である。前記実施形態１
ではエッチングによって先端が先鋭な第１層目突起Ｓ1
を形成したが、この第１層目突起Ｓ1は、先端部が特定
面方位を持つ単結晶で構成されていれば他の部分（土台
など）が様々な面方位を持つ多結晶状態となっていても
本発明の効果を実現するためには問題無い。従ってこの
実施形態のような三角状突起以外にも、何らかの形で面
方位の揃った単結晶が、他の多結晶領域よりも突出した
構造であればよい。本実施形態２では、前記実施形態１
における第１層目突起Ｓ1の先端部分に、ＰＣＶＤ法と
マスクを用いて、Si1-xGex粒（０≦ｘ≦１）または珪化
金属粒（Fe,Co,Ni,Ru,Rh,Pd,Os,Ir,Rt,Sc,Ti,V,Cr,Mn,C
u,Zn,Au,Agの少なくともひとつの元素を含む金属のシリ
サイド）からなる単結晶３１を０．０５μｍ堆積させた
後、レーザーアニールによって先端部のみを結晶化させ
る。こうすることにより、先端部のSi1-xGex粒または珪
化金属粒からなる単結晶３１は、第１層目突起Ｓ1を構
成していた面方位の揃った単結晶と同じ面方位で単結晶
化する。Si1-xGexまたは珪化金属は純粋シリコンと比較
して結晶化温度が低く（シリコン約６００℃；ゲルマニ
ウム約３００℃；ニッケルシリサイド５５０℃など）、
これを新たな結晶成長核として前記実施形態１と同じく
非晶質層への結晶化を行えば、より低い基板温度で早く
結晶化することができる。このため熱歪みを起こしやす
いガラス基板等を保護する効果があり、大面積の後述す
る画像表示装置等で信頼性を向上させることができる。
本実施形態２によって製造されるＴＦＴを有する半導体
装置は前記実施形態１と同様な効果を得ることができ
る。また、この方法で製造した多結晶半導体薄膜１２も
そのまま市販できる。
【００４２】（実施形態３）図８は本発明の他の実施形
態（実施形態３）である半導体装置の製造方法における
突起の構造を示す模式的断面図である。本実施形態３も
前記実施形態２と同様に突起の他の構造である。本実施
形態３では前記実施形態１の第１層目突起Ｓ1の先端部
分のみを開口部とし、残りの部分にＰＣＶＤ法とマスク
を用いてＳｉＯ2膜３２を０．１μｍ堆積させる。この
開口部を新たな結晶成長核として実施形態１と同じく非
晶質層への結晶化を行えば、他の多結晶部分からの結晶
成長を大幅に阻害することができ、ひいてはより少ない
膜厚の非晶質層でも大粒径の単結晶を形成することがで
きるし、また非晶質層を堆積する工程時間を短縮できる
利点がある。本実施形態３によって製造されるＴＦＴを
有する半導体装置は前記実施形態１と同様な効果を得る
ことができる。また、この方法で製造した多結晶半導体
薄膜１２もそのまま市販できる。
【００４３】（実施形態４）図９は本発明の他の実施形
態（実施形態４）である半導体装置の製造方法における
突起の構造を示す模式的断面図である。本実施形態４も
前記実施形態２と同様に突起の他の構造である。本実施
形態４では、前記実施形態１の第１層目突起Ｓ1の先端
部分のみをマスク保護しながら、残りの部分にシリコン
イオン３３を打ち込み、再非晶質層３４を形成する。こ
うして残った先端部を新たな結晶成長核として前記実施
形態１と同じく非晶質層への結晶化を行えば、他の多結
晶部分からの結晶成長を大幅に遅らすことができ、ひい
てはより少ない膜厚の非晶質層でも大粒径の単結晶を形
成することができるし、また非晶質層を堆積する工程時
間を短縮できる利点がある。本実施形態４によって製造
されるＴＦＴを有する半導体装置は前記実施形態１と同
様な効果を得ることができる。また、この方法で製造し
た多結晶半導体薄膜１２もそのまま市販できる。
【００４４】（実施形態５）図１０は本発明の他の実施
形態（実施形態５）である液晶表示装置の一部を示す模
式的斜視図である。本実施形態５は絶縁性基板１に複数
のトランジスタ（薄膜トランジスタ）１８を形成した半
導体装置４０を画像表示装置（電子装置）に組み込んだ
例について説明する。
【００４５】図１０は画像表示装置の一部を示す分解状
態の斜視図である。図１０に示すように、絶縁性基板１
の上面に一連のトランジスタ列を形成した本実施形態１
による半導体装置４０上に、蛍光管と液晶をガラス封入
しかつ画素２３を有する表示パネル２２が重ねられる構
成になっている。各画素２３にはそれぞれ画素ドライバ
としてのトランジスタ１８が対応し、重ね合わせによ
り、トランジスタ１８のソース電極と画素２３の画素電
極が接続されるようになっている。
【００４６】画素２３が配列された領域から外れた周辺
領域には、アドレスデコーダ、デジタル/アナログ変換
回路、コントローラ等の周辺ドライバ回路１９が設けら
れている。このような配置構成にすることによって、使
用に供される結晶粒が大きくなり、結晶粒と結晶粒との
間の粒界面積が小さくなることから、粒界散乱による機
能低下を最小限に抑制することができる。
【００４７】また、各トランジスタ１８のチャネル領域
は必ず単結晶シリコン上に形成されるため、従来のシリ
コンＭＯＳ−ＦＥＴ並みの高い電界効果移動度が実現さ
れて、高性能な画像表示が可能となる。また、トランジ
スタ１８が形成される結晶粒（単結晶１０）と結晶粒
（単結晶１０）との間に多結晶１１をいたるところに残
しておくことによって、急激な温度変化等を起因とした
ガラス基板の歪みに対して多結晶１１は、単結晶１０の
劈開から保護する緩衝帯としても働くことになり、大面
積の画像表示装置においては信頼性を向上させることが
できる。
【００４８】周辺ドライバ回路１９には、アニールする
際のレーザーエネルギー密度，フォトマスクのピッチ，
膜厚等を自在に変更することで、第ｎ層目多結晶半導体
膜の単結晶１０とは粒径の異なる単結晶２０と、第ｎ層
目の多結晶１１とは面積の異なるる多結晶２１を制御性
良く構成することが可能である。
【００４９】この単結晶２０上に同様のトランジスタを
形成することにより、様々な粒径や機能を持ったトラン
ジスタが一つの基板上に集積される。このようにして必
要とされる集積度、性能に応じたトランジスタを実現す
るために適した粒径の多結晶シリコン膜を選択し、同一
基板上に形成することで、従来の画像表示装置より高性
能・高集積でありながら低コストかつ信頼性の高い画像
表示装置を構成することができる。例えば、本実施形態
によれば、薄膜トランジスタの素子材となる多結晶シリ
コンを、面方位を揃えて大粒径化（粒径８μｍ以上）
し、かつ結晶粒位置をあらかじめ定めた位置に精度よく
制御可能とすることで、大面積（１５インチ以上）の画
像表示装置を高性能・高信頼性化することができる。
【００５０】（実施形態６）図１１は本発明の他の実施
形態（実施形態６）である情報処理装置の一部を示す模
式的斜視図、図１２は図１１の二点鎖線円で囲まれた部
分の拡大模式図である。本実施形態６においても絶縁性
基板１、すなわちガラス基板１の面上に実施形態１の場
合と同様な手法で使用に供される結晶粒（単結晶１０）
を形成する。この場合、使用に供される結晶粒を部分的
にさらに大きく形成してもよい。情報処理装置３０は絶
縁性基板１の面上に形成された各回路によって構成され
ている。すなわち、図１２に示すように、絶縁性基板１
の面上に形成した第ｎ層目多結晶膜９の単結晶１０の領
域内にはそれぞれ所定のトランジスタ１８や図示しない
受動素子等が形成される。また、各回路は図示しない配
線で接続されているとともに、絶縁性基板１の面上には
外部端子が設けられたり、あるいはその縁にはコネクタ
等が取り付けられ構造になっている。さらに、絶縁性基
板１の面上の各回路部分や配線等はパッシベーション膜
で覆われて保護されている。情報処理装置３０は、例え
ば中央演算回路部２４と、前記中央演算回路部２４にバ
ス回路部２９を介してそれぞれ接続されるメモリ回路部
２６，入出力回路部２８，周辺回路部２７と、中央演算
回路部２４に接続されるキャッシュ回路部２５とを有し
ている。このような情報処理装置３０では、各トランジ
スタを多結晶半導体薄膜に形成するが、各トランジスタ
はそれぞれ単結晶からなる結晶粒領域内に形成されるた
め、電界効果移動度が従来の多結晶半導体薄膜に形成し
たものよりも高速になり、単結晶基板に比較して安価な
多結晶半導体薄膜によるため製造コストの低減も達成で
きる。
【００５１】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。また、
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である画像表示装置や情報
処理装置に適用した場合について説明したが、それに限
定されるものではなく、他の電子装置にも適用できる。
本発明は少なくとも多結晶半導体薄膜を使用して製造で
きる電子装置には適用できる。
【００５２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、薄膜トランジスタの素子材とな
る多結晶シリコンを、面方位を揃えて大粒径化（粒径８
μｍ以上）し、かつ結晶粒位置をあらかじめ定めた位置
に精度よく制御可能とすることで、大面積（１５インチ
以上）画像表示装置を高性能・高信頼性化することがで
きる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である複数
の薄膜トランジスタを有する半導体装置を示す模式的断
面図である。
【図２】本実施形態１の多結晶半導体薄膜の製造を示す
各工程での断面図である。
【図３】本実施形態１の多結晶半導体薄膜を示す模式図
である。
【図４】本実施形態１の薄膜トランジスタの製造を示す
各工程での断面図である。
【図５】本実施形態１の多結晶半導体薄膜の製造におけ
る非晶質シリコン膜のアニールに用いられるエキシマレ
ーザーのエネルギー密度と、そのアニールによって形成
される結晶粒径との相関を示すグラフである。
【図６】本実施形態１の多結晶半導体薄膜の製造におけ
る結晶化工程の繰り返し回数と、形成される結晶粒径と
の関係をシリコン層の粒径Φ0ごとに示したグラフであ
る。
【図７】本発明の他の実施形態（実施形態２）である半
導体装置の製造方法における突起の構造を示す模式的断
面図である。
【図８】本発明の他の実施形態（実施形態３）である半
導体装置の製造方法における突起の構造を示す模式的断
面図である。
【図９】本発明の他の実施形態（実施形態４）である半
導体装置の製造方法における突起の構造を示す模式的断
面図である。
【図１０】本発明の他の実施形態（実施形態５）である
液晶表示装置の一部を示す模式的斜視図である。
【図１１】本発明の他の実施形態（実施形態６）である
情報処理装置の一部を示す模式的斜視図である。
【図１２】図１１の二点鎖線円で囲まれた部分の拡大模
式図である。
【符号の説明】
１…絶縁性基板、２…第１層目多結晶半導体膜（第１層
目多結晶膜）、４…第２層目多結晶膜、４ａ…非晶質半
導体膜、５…第２層目の単結晶、６…第２層目の多結
晶、８…第（ｎ−１）層目多結晶膜、９…第ｎ層目多結
晶膜、１０…単結晶、１１…多結晶、１２…多結晶半導
体薄膜（多結晶シリコン薄膜）、１３…チャネル、１４
…ソース領域、１５…ドレイン領域、１６…ゲート絶縁
膜、１７…ゲート電極、１８…トランジスタ、１９…周
辺ドライバ回路、２０…単結晶、２１…多結晶、２２…
表示パネル、２３…画素、２４…中央演算回路部、２５
…キャッシュ回路部、２６…メモリ回路部、２７…周辺
回路部、２８…入出力回路部、２９…バス回路部、３０
…情報処理装置、３１…単結晶、３２…ＳｉＯ2膜、３
３…シリコンイオン、３４…再非晶質層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 清和 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 杉井 信之 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 2H092 JA24 JA34 JA37 KA03 KA04 KA05 MA07 MA14 MA17 MA29 MA30 NA21 PA01 PA06 5B062 AA03 EE02 5F052 AA02 BB07 CA04 DA01 DB03 EA15 GA02 GC01 HA01 JA01 5F110 AA01 BB02 CC02 DD02 EE03 FF02 GG02 GG12 GG16 GG17 GG32 GG45 HJ01 HJ13 PP03 PP36 PP40

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 絶縁性基板と、前記絶縁性基板面上に順
    次積層形成されかつ結晶粒が膜表面に点在するｎ層（ｎ
    ≧２）の多結晶半導体膜とを有し、所定の平面領域にお
    ける前記各層の前記結晶粒の数は上層に向かうにつれて
    大きくなっていることを特徴とする多結晶半導体薄膜。
  2. 【請求項２】 第１層目から第（ｎ−１）層目の各多結
    晶半導体膜の表層部分には先端部が特定の面方位を有す
    る単結晶で形成される突起がそれぞれ所定のピッチで形
    成されているとともに、第ｎ層目多結晶半導体膜の使用
    に供される結晶粒はその下層の第（ｎ−１）層目多結晶
    半導体膜の突起上に形成された単結晶であり、かつ前記
    第（ｎ−１）層目多結晶半導体膜の突起の下には順次各
    層の突起が重なるように位置していることを特徴とする
    請求項１に記載の多結晶半導体薄膜。
  3. 【請求項３】 前記突起のピッチは上層になるほど大き
    くなっていることを特徴とする請求項２に記載の多結晶
    半導体薄膜。
  4. 【請求項４】 前記突起のピッチは層を増すごとに２倍
    に増大していることを特徴とする請求項２または請求項
    ３に記載の多結晶半導体薄膜。
  5. 【請求項５】 前記各多結晶半導体膜の厚さは下層の多
    結晶半導体膜の厚さの２倍の厚さになっていることを特
    徴とする請求項１乃至請求項４のいずれか１項に記載の
    多結晶半導体薄膜。
  6. 【請求項６】 前記突起の先端部は、Si1-xGex（０＜ｘ
    ≦１）または珪化金属（Fe,Co,Ni,Ru,Rh,Pd,Os,Ir,Rt,S
    c,Ti,V,Cr,Mn,Cu,Zn,Au,Agの少なくともひとつの元素を
    含む金属のシリサイド）の単結晶で構成されていること
    を特徴とする請求項１乃至請求項５のいずれか１項に記
    載の多結晶半導体薄膜。
  7. 【請求項７】 前記突起の先端部を特定の面方位を有す
    る結晶膜とし、前記突起の前記先端部を除く部分は結晶
    成長核にならない膜で覆われていることを特徴とする請
    求項１乃至請求項６のいずれか１項に記載の多結晶半導
    体薄膜。
  8. 【請求項８】 ガラス基板面上に順次多結晶シリコン膜
    が形成されていることを特徴とする請求項１乃至請求項
    ７のいずれか１項に記載の多結晶半導体薄膜。
  9. 【請求項９】 多結晶半導体薄膜に複数のトランジスタ
    が形成されてなる半導体装置であって、前記多結晶半導
    体薄膜は請求項１乃至請求項８のいずれか１項に記載の
    多結晶半導体薄膜であり、かつ前記トランジスタは単一
    の結晶粒領域内にそれぞれ形成されていることを特徴と
    する半導体装置。
  10. 【請求項１０】 多結晶半導体薄膜に複数のトランジス
    タが形成されてなる半導体装置を組み込んだ電子装置で
    あって、前記半導体装置は請求項９に記載の半導体装置
    であることを特徴とする電子装置。
  11. 【請求項１１】 前記電子装置は液晶表示装置であり、
    前記半導体装置は液晶表示パネルの各画素を動作させる
    トランジスタや周辺ドライバ回路を構成するトランジス
    タを有し、液晶表示装置の液晶表示パネルに重ねられて
    取り付けられていることを特徴とする請求項１０に記載
    の電子装置。
  12. 【請求項１２】 前記電子装置は情報処理装置であり、
    前記半導体装置の各トランジスタによって中央演算回路
    部，キャッシュ回路部，メモリ回路部，周辺回路部，入
    出力回路部，バス回路部等が形成されていることを特徴
    とする請求項１０に記載の電子装置。
  13. 【請求項１３】 下記工程（ａ）乃至工程（ｅ）を有す
    ることを特徴とする多結晶半導体薄膜の製造方法。 （ａ）絶縁性基板上に非晶質半導体膜を形成した後結晶
    化処理を行って結晶粒が膜表面に点在する多結晶半導体
    膜を形成する工程、 （ｂ）特定の面方位を有するようにかつ所定ピッチの部
    分を選択的に残すように前記多結晶半導体膜を所定深さ
    異方性エッチングする工程、 （ｃ）前記多結晶半導体膜全面を等方性エッチングを行
    って前記所定ピッチの部分に特定の面方位のみからなる
    突起を形成する工程と、 （ｄ）前記多結晶半導体膜上に非晶質半導体膜を形成し
    た後結晶化処理を行って前記各突起部分を結晶成長核と
    してより大きな結晶粒を形成する工程、 （ｅ）前記工程（ｂ）乃至工程（ｄ）を（ｎ−１）回繰
    り返して処理を行うとともに、前記各処理ごとに一部の
    突起は前回の処理による突起上に重なるように位置させ
    かつ突起のピッチを前回の処理よりも大きいピッチと
    し、さらに前記非晶質半導体膜の厚さも前回の処理より
    も厚く形成してｎ層の多結晶半導体膜を形成し第ｎ層目
    の表層部分に使用に供される結晶粒を形成する工程。
  14. 【請求項１４】 前記突起のピッチおよび多結晶半導体
    膜の膜厚は層を増すごとに２倍に増大させることを特徴
    とする請求項１３に記載の多結晶半導体薄膜の製造方
    法。
  15. 【請求項１５】 前記突起の先端部を、Si1-xGex（０＜
    ｘ≦１）または珪化金属（Fe,Co,Ni,Ru,Rh,Pd,Os,Ir,R
    t,Sc,Ti,V,Cr,Mn,Cu,Zn,Au,Agの少なくともひとつの元
    素を含む金属のシリサイド）の単結晶で形成し、その後
    非晶質半導体膜を形成することを特徴とする請求項１３
    または請求項１４に記載の多結晶半導体薄膜の製造方
    法。
  16. 【請求項１６】 前記突起の先端部を除く部分を結晶成
    長核にならない膜で覆った後に前記非晶質半導体膜を形
    成することを特徴とする請求項１３または請求項１４に
    記載の多結晶半導体薄膜の製造方法。
  17. 【請求項１７】 ガラス基板面上に順次多結晶シリコン
    膜を形成することを特徴とする請求項１３乃至請求項１
    ６のいずれか１項に記載の多結晶半導体薄膜の製造方
    法。
  18. 【請求項１８】 多結晶半導体薄膜に複数のトランジス
    タを形成して半導体装置を製造する方法であって、前記
    多結晶半導体薄膜は請求項１３乃至請求項１７のいずれ
    か１項に記載の多結晶半導体薄膜の製造方法によって製
    造するとともに、前記トランジスタは前記使用に供され
    る結晶粒の領域内にそれぞれ形成することを特徴とする
    半導体装置の製造方法。
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