JP2000332098A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路装置の歩留まりを低下させる
ことなく溝形アイソレーションを形成することのできる
技術を提供する。 【解決手段】 深溝２内に埋め込まれた第１埋込絶縁膜
４および浅溝３内に埋め込まれた第２埋込絶縁膜５によ
って溝形アイソレーションＴＩは構成され、深溝２に第
１埋込絶縁膜４を充填した後に、深溝２にその一部を接
して浅溝３を形成し、次いで浅溝３内の埋め込みを行う
ことにより、浅溝３の上面および浅溝３とその周辺領域
との間に生ずる段差を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、溝形アイソレーシ
ョンを形成する工程を有する半導体集積回路装置に適用
して有効な技術に関するものである。

【０００２】

【従来の技術】溝形アイソレーションは、半導体基板に
おいて、隣接する半導体素子間に形成された溝内に所定
の埋め込み材料を充填することにより、隣接する半導体
素子間を電気的に分離する素子分離部である。

【０００３】例えば、特開平−３２６６５９号公報に
は、アスペクト比が１より大きな溝形アイソレーション
形成用の深溝を半導体基板に形成した後、この深溝内に
アスペクト比が１以内の浅溝が残るように第１の埋込絶
縁膜を埋め込み、続いて半導体基板上に第２の埋込絶縁
膜を堆積した後、浅溝内に埋め込まれた第２の埋込絶縁
膜の上部を、その上面位置が浅溝の周囲の平面位置と等
しくなるように平坦化する方法（第１の方法）が開示さ
れている。

【０００４】また、浅溝を半導体基板に形成し、続いて
この浅溝の底部の一部領域に深溝を形成した後、両者を
同一の埋込絶縁膜で同時に埋め込むことによって、素子
分離を形成する方法（第２の方法）が考えられている。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来の技術においては、以下の問題があることが考えられ
た。

【０００６】すなわち、第１の方法では、深溝上部に埋
め込んだ第２の埋込絶縁膜と、その周辺領域の絶縁物と
のエッチング速度が異なると、洗浄工程において深溝を
埋め込んだ領域とその周辺領域との間に段差が生じ、そ
の後の導電パターンの形成に際して段差に導体膜が残留
し、その残留した導体膜がパターニングされた導体パタ
ーン間を短絡させてしまう問題がある。

【０００７】また、第２の方法では、浅溝を形成した後
に、この浅溝の底部の一部領域に深溝を形成する際、深
溝の加工に用いるレジスト膜の膜厚が浅溝近傍でばらつ
き、さらに、浅溝側壁からのハレーションの影響によっ
て、深溝の寸法がばらつくという問題が生ずる。このた
め、浅溝と深溝との間に寸法余裕をとる必要があるが、
素子分離部の占有面積が増加するので、高集積化には適
さない。

【０００８】本発明の目的は、半導体集積回路装置の歩
留まりを低下させることなく溝形アイソレーションを形
成することのできる技術を提供することにある。

【０００９】本発明の他の目的は、前記溝形アイソレー
ションを用いて半導体集積回路装置の集積度を向上する
ことのできる技術を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、深溝内に埋め込
まれた埋込絶縁膜と浅溝内に埋め込まれた埋込絶縁膜と
によって構成された溝形アイソレーションを有してお
り、深溝は浅溝の底部の一部領域に接して形成されてお
り、浅溝の埋込絶縁膜の上面は平坦な面を有している。

【００１２】（２）本発明の半導体集積回路装置は、深
溝内に埋め込まれた半導体膜と浅溝内に埋め込まれた埋
込絶縁膜とによって構成された溝形アイソレーションを
有しており、深溝はその内壁に絶縁膜を設けて、浅溝の
底部の一部領域に接して形成されており、浅溝の埋込絶
縁膜の上面は平坦な面を有している。

【００１３】（３）本発明の半導体集積回路装置は、前
記溝形アイソレーションを構成する深溝内の埋込絶縁膜
または半導体膜の上面は、浅溝の底部とほぼ同じ位置で
ある。

【００１４】（４）本発明の半導体集積回路装置は、前
記溝形アイソレーションを構成する深溝内の埋込絶縁膜
または半導体膜の上面は、浅溝内の埋込絶縁膜の上面よ
り下側である。

【００１５】（５）本発明の半導体集積回路装置は、前
記溝形アイソレーションを構成する深溝内の埋込絶縁膜
または半導体膜の上面は、浅溝の底部よりアスペクト比
が１以下の範囲で下側である。

【００１６】（６）本発明の半導体集積回路装置は、前
記溝形アイソレーションが絶縁層上に半導体層を設けて
なるＳＯＩ構造の半導体基板に形成されており、深溝が
上記絶縁層に達するように形成されているものである。

【００１７】（７）本発明の半導体集積回路装置は、前
記溝形アイソレーションに囲まれた素子形成領域に、Ｍ
ＩＳトランジスタまたはバイポーラトランジスタが形成
されているものである。

【００１８】（８）本発明の半導体集積回路装置の製造
方法は、アスペクト比が１より大きな溝形アイソレーシ
ョン形成用の深溝を半導体基板に形成する工程と、深溝
内に第１埋込絶縁膜を所定分埋め込む工程と、深溝が形
成された領域を一部に含んで、浅溝を半導体基板に形成
する工程と、半導体基板上に埋込絶縁膜を堆積した後、
浅溝内に埋め込まれた埋込絶縁膜の上部を、その上面位
置が浅溝の周囲の平面位置とほぼ等しくなるように平坦
にする工程とを有するものである。

【００１９】（９）本発明の半導体集積回路装置の製造
方法は、アスペクト比が１より大きな溝形アイソレーシ
ョン形成用の深溝を半導体基板に形成する工程と、深溝
の内壁面に絶縁膜を形成した後、その深溝内に半導体膜
を埋め込む工程と、深溝が形成された領域を一部に含ん
で、浅溝を半導体基板および半導体膜に形成した後、露
出している絶縁膜を除去する工程と、半導体基板上に埋
込絶縁膜を堆積した後、浅溝内に埋め込まれた埋込絶縁
膜の上部を、その上面位置が浅溝の周囲の平面位置とほ
ぼ等しくなるように平坦にする工程とを有するものであ
る。

【００２０】（１０）本発明の半導体集積回路装置の製
造方法は、前記溝形アイソレーションの製造方法におい
て、深溝内の埋込絶縁膜または半導体膜の上面を、浅溝
の底部とほぼ同じ位置とするものである。

【００２１】（１１）本発明の半導体集積回路装置の製
造方法は、前記溝形アイソレーションの製造方法におい
て、深溝内の埋込絶縁膜または半導体膜の上面を、浅溝
内の埋込絶縁膜の上面より下側とするものである。

【００２２】（１２）本発明の半導体集積回路装置の製
造方法は、前記溝形アイソレーションの製造方法におい
て、深溝内の埋込絶縁膜または半導体膜の上面を、浅溝
の底部よりアスペクト比が１以下の範囲で下側とするも
のである。

【００２３】上記した手段によれば、溝形アイソレーシ
ョンを構成する深溝を所定分埋め込んだ後に、上記深溝
が形成された領域を含んで浅溝を形成し、次いでこの浅
溝を埋め込み、浅溝内の埋め込み材料の上部を平坦にす
ることにより、深溝上の浅溝とその周辺の浅溝の上部に
段差が形成されることなく、また、溝形アイソレーショ
ンとその周辺領域との間に急峻な段差を生じることなく
溝形アイソレーションを形成することが可能となる。

【００２４】また、溝形アイソレーションを構成する深
溝を所定分埋め込んだ後に、上記深溝が形成された領域
を含んで浅溝を形成するので、深溝または浅溝を形成す
る際のフォトリソグラフィ工程におけるレジスト膜の膜
厚ばらつきやハレーションなどの問題が低減できるの
で、浅溝と深溝との間の寸法余裕が小さくできて、浅溝
と深溝を近接して形成することが可能となる。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２６】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。

【００２７】（実施の形態１）図１は、本発明の一実施
の形態である溝形アイソレーションを示す半導体基板の
要部断面図である。

【００２８】半導体基板１の主面の素子分離部には、深
溝２および浅溝３が形成されており、深溝２は浅溝３の
底部の一部領域に形成されている。深溝２内には、例え
ば酸化シリコン膜からなる第１埋込絶縁膜４が埋め込ま
れており、深溝２内の第１埋込絶縁膜４の上面は、浅溝
３の底部とほぼ同じ位置にある。

【００２９】深溝２の上方領域の浅溝３ａおよびその他
の領域の浅溝３ｂによって構成される浅溝３内には、例
えば酸化シリコン膜からなる第２埋込絶縁膜５が埋め込
まれており、浅溝３内の第２埋込絶縁膜５の上面は、段
差のない平坦な面を有している。深溝２内に埋め込まれ
た第１埋込絶縁膜４および浅溝３内に埋め込まれた第２
埋込絶縁膜５によって溝形アイソレーションＴＩが構成
されている。

【００３０】なお、深溝２内の第１埋込絶縁膜４の上面
は、浅溝３の底部とほぼ同じ位置である必要はなく、第
２埋込絶縁膜５の上面より下側であればよく、またはア
スペクト比１以下の範囲で浅溝３の底部より下側であっ
てもよい。

【００３１】次に、本実施の形態１である溝形アイソレ
ーションＴＩの製造方法を図２〜図９を用いて工程順に
説明する。

【００３２】まず、図２に示すように、シリコン単結晶
からなる半導体基板１の表面に、熱酸化処理によって厚
さ１５ｎｍ程度の酸化シリコン膜６を形成した後、その
上層にＣＶＤ（Chemical Vapor Deposition ）法によっ
て、厚さ１００ｎｍ程度の窒化シリコン膜７および厚さ
２００ｎｍ程度の酸化シリコン膜８を順次堆積する。上
記窒化シリコン膜７は、後述するようにエッチングスト
ッパとして機能する膜であり、上記酸化シリコン膜８
は、後述するように深溝形成時のエッチングマスクとし
て機能する膜である。

【００３３】次に、フォトレジストパターンをマスクと
して、酸化シリコン膜８、窒化シリコン膜７および酸化
シリコン膜６を順次エッチングする。なお、上記フォト
レジストパターンは、通常のフォトリソグラフィ技術に
よって形成されている。すなわち、フォトレジストパタ
ーンは、フォトレジスト膜を塗布した後、そのフォトレ
ジスト膜に対して露光および現像処理を施すことにより
パターニングされている。

【００３４】次に、上記フォトレジストパターンをアッ
シング除去した後、酸化シリコン膜８をエッチングマス
クとして半導体基板１をエッチングし、深溝２を形成す
る。深溝２の深さは、例えば３μｍ程度であり、溝幅
は、例えば０. ４μｍ程度である。

【００３５】次に、図３に示すように、上記酸化シリコ
ン膜８をフッ酸系の溶液を用いて除去した後、半導体基
板１上に、例えばノンドープの酸化シリコン膜からなる
第１埋込絶縁膜４をＣＶＤ法によって堆積することによ
り、深溝２内に第１埋込絶縁膜４を充填する。この第１
埋込絶縁膜４の厚さは５００ｎｍ程度である。

【００３６】この際、第１埋込絶縁膜４のカバレジが低
いので、深溝２内の中央に第１埋込絶縁膜４が完全に充
填されず空洞９が形成されている。空洞９は、深溝２の
底面近傍から半導体基板１の上面に到る程度に延びてい
る。

【００３７】次に、図４に示すように、第１埋込絶縁膜
４を、例えば反応性イオンエッチング法によってエッチ
バックし、窒化シリコン膜７上に堆積されている第１埋
込絶縁膜４を除去する。

【００３８】この際、第１埋込絶縁膜４の下層の窒化シ
リコン膜７がエッチングストッパとして機能するので、
深溝２の形成領域以外での半導体基板１上でのエッチン
グは、窒化シリコン膜７の表面で止められることにな
る。

【００３９】しかし、深溝２の形成領域においては、窒
化シリコン膜７が部分的に除去されているので、深溝２
内での第１埋込絶縁膜４のエッチングが進行する。この
ため、深溝２内の第１埋込絶縁膜４の上部がエッチング
除去される。これにより、深溝２内に、例えばアスペク
ト比が１以下の溝１０を形成する。

【００４０】ここで、深溝２内の第１埋込絶縁膜４の上
面が、後に形成される浅溝３の底部とほぼ同じ位置とな
るように、溝１０の深さｄ₁ は設定され、例えば０. ３
５〜０. ４μｍ程度である。なお、浅溝３に埋め込む後
述の第２埋込絶縁膜５に空洞ができなければ、溝１０の
アスペクト比が１以上であってもよい。また、深溝２内
の第１埋込絶縁膜４の上面は、浅溝３の底部とほぼ同じ
位置である必要はなく、後述の第２埋込絶縁膜５の上面
より下側であればよく、またはアスペクト比１以下の範
囲で浅溝３の底部より下側であってもよい。

【００４１】次に、図５に示すように、半導体基板１上
にフォトレジスト膜１１ａを塗布する。この際、溝１０
のアスペクト比が小さいので、溝１０内にフォトレジス
ト膜１１ａが完全に埋め込まれて、その表面は平坦とな
る。これにより、フォトレジスト膜１１ａの膜厚ばらつ
きが抑えられて、通常のフォトリソグラフィ技術によっ
て、フォトレジスト膜１１ａのパターンを問題なく形成
することができる。

【００４２】次いで、図６に示すように、フォトレジス
ト膜１１ａをパターニングして、浅溝３が形成される領
域のフォトレジスト膜１１ａが除去されたフォトレジス
トパターン１１ｂを形成する。

【００４３】このフォトレジストパターン１１ｂをマス
クとして、窒化シリコン膜７、酸化シリコン膜６および
半導体基板１を順次エッチングする。半導体基板１は、
深溝２内に埋め込まれた第１埋込絶縁膜５の上面とほぼ
同じ深さまでエッチングされて、図７に示すように、深
溝２の上方領域の浅溝３ａとそれ以外の領域の浅溝３ｂ
が形成される。浅溝３の深さｄ２は、例えば０. ３5 〜
０. ４μｍ程度である。

【００４４】なお、浅溝３の底部は、深溝２内の第１埋
込絶縁膜４の上面とほぼ同じ位置とする必要はなく、後
述の第２埋込絶縁膜５の上面より下側であればよく、ま
たはアスペクト比１以下の範囲で第１埋込絶縁膜４の上
面より上側であってもよい。

【００４５】次に、フォトレジストパターン１１ｂを除
去した後、図８に示すように、半導体基板１上に、例え
ばノンドープの酸化シリコン膜からなる第２埋込絶縁膜
５をＣＶＤ法によって堆積することにより、浅溝３内に
第２埋込絶縁膜５を充填する。

【００４６】この際、第２埋込絶縁膜５も、上述の第１
埋込絶縁膜４と同様にカバレジが低くても、この場合に
おいては、浅溝３のアスペクト比が小さいので、浅溝３
内に空洞を形成することなく、完全に第２埋込絶縁膜５
を埋め込むことが可能となっている。

【００４７】次に、図９に示すように、第１埋込絶縁膜
４の表面を、例えば化学機械研磨（Chemical Mechanica
l Polishing ；ＣＭＰ）法によって研磨し、窒化シリコ
ン膜７上に堆積されている第２埋込絶縁膜５を除去する
ことによって、その表面が平坦な第２埋込絶縁膜５を浅
溝３に埋め込む。

【００４８】この際、第２埋込絶縁膜５の下層の窒化シ
リコン膜７がストッパとして機能するので、第２埋込絶
縁膜５の研磨は窒化シリコン膜７の表面で止められるこ
とになる。これにより、浅溝３の第２埋込絶縁膜５の上
面位置と、浅溝３の周辺の窒化シリコン膜７の表面位置
とをほぼ等しくすることが可能となっている。

【００４９】この後、窒化シリコン膜７を、例えば熱リ
ン酸処理により除去することにより、前記図１に示した
深溝２に埋め込まれた第１埋込絶縁膜４および浅溝３に
埋め込まれた第２埋込絶縁膜５によって構成される溝形
アイソレーションＴＩが形成される。

【００５０】なお、本実施の形態１では、浅溝３内への
第２埋込絶縁膜５の埋め込みに、ＣＭＰ法を用いたが、
第２埋込絶縁膜５をＳＯＧ（Silicon On Glass）膜で構
成した場合などには、反応性イオンエッチング法によっ
て第２埋込絶縁膜５をエッチバックしてもよい。

【００５１】次に、本実施の形態１の溝形アイソレーシ
ョンＴＩを適用したＢｉＣＭＯＳ（Bipolor Compliment
ary MOS ）の半導体基板の要部断面図を図１０に示す。

【００５２】半導体基板１２は、例えばＳＯＩ（Silico
n On Insulator）構造を有しており、支持基板１２ａ
と、その上に形成された絶縁層１２ｂと、その上に形成
された半導体層１２ｃとから構成されている。

【００５３】支持基板１２ａは、例えばシリコン単結晶
からなる。絶縁層１２ｂは、例えば酸化シリコン膜から
なり、その厚さは、例えば０. ５〜１μｍ程度である。
半導体層１２ｃは、例えばｎ形のシリコン単結晶からな
り、その上層部分はエピタキシャル層となっている。半
導体層１２ｃの厚さは、例えば１〜１. ５μｍ程度であ
る。エピタキシャル層の厚さは、例えば０. ５〜１μｍ
程度である。

【００５４】半導体層１２ｃにおいて、ｐチャネルＭＩ
ＳＦＥＴ（Metal Insulator Semiconductor Field Effe
ct Transistor ）形成領域Ｐには、ｐチャネルＭＩＳＦ
ＥＴＱｐが形成されている。ｐチャネルＭＩＳＦＥＴ形
成領域Ｐの半導体層１２ｃには、チャネルストッパ領域
１３ａおよび素子領域１４ａが下層から順に形成されて
いる。チャネルストッパ領域１３ａおよび素子領域１４
ａには、例えばｎ形不純物のリンまたは砒素が導入され
ている。

【００５５】ｐチャネルＭＩＳＦＥＴＱｐのソース、ド
レインを構成する一対のｐ形半導体領域１５ａは、素子
領域１４ａ内に形成されている。また、ゲート電極１６
は、一対のｐ形半導体領域１５ａ間上にゲート絶縁膜１
７を介して形成されている。なお、一対のｐ形半導体領
域１５ａは、絶縁膜１８ａに穿孔された接続孔１９ａを
通じてそれぞれ電極２０ａと電気的に接続されている。
ゲート絶縁膜１７および絶縁膜１８ａは、例えば酸化シ
リコン膜からなる。電極２０ａは、例えばアルミニウム
（Ａｌ）−シリコン（Ｓｉ）−銅（Ｃｕ）合金からな
る。

【００５６】半導体層１２ｃにおいて、ｎチャネルＭＩ
ＳＦＥＴ形成領域Ｎには、ｎチャネルＭＩＳＦＥＴＱｎ
が形成されている。ｎチャネルＭＩＳＦＥＴ形成領域Ｎ
の半導体層１２ｃには、チャネルストッパ領域１３ｂお
よび素子領域１４ｂが下層から順に形成されている。チ
ャネルストッパ領域１３ｂおよび素子領域１４ｂには、
例えばｐ形不純物のホウ素が導入されている。

【００５７】ｎチャネルＭＩＳＦＥＴＱｎのソース、ド
レインを構成する一対のｎ形半導体領域１５ｂは、素子
領域１４ｂ内に形成されている。また、ゲート電極１６
は、一対のｎ形半導体領域１５ｂ間上にゲート絶縁膜１
７を介して形成されている。なお、一対のｎ形半導体領
域１５ｂは、絶縁膜１８ａに穿孔された接続孔１９ｂを
通じてそれぞれ電極２０ｂと電気的に接続されている。
電極２０ｂは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。

【００５８】また、半導体層１２ｃにおいて、バイポー
ラトランジスタ形成領域Ｂｉには、ＥＣＬ（Emitter Co
upled Logic ）等を構成する、例えばｎｐｎ形のバイポ
ーラトランジスタＱｂｉが形成されている。

【００５９】バイポーラトランジスタ形成領域Ｂｉの半
導体層１２ｃには、コレクタ埋込領域２１ａ、コレクタ
領域２１ｂおよびコレクタ引出し領域２１ｃが形成され
ている。

【００６０】コレクタ埋込領域２１ａには、例えばｎ形
不純物のアンチモンが導入されている。また、コレクタ
領域２１ｂおよびコレクタ引出し領域２１ｃには、例え
ばｎ形不純物のリンまたは砒素が導入されている。な
お、コレクタ引出し領域２１ｃは、絶縁膜１８ａに穿孔
された接続孔１９ｃを通じてコレクタ電極２０ｃと電気
的に接続されている。コレクタ電極２０ｃは、例えばＡ
ｌ−Ｓｉ−Ｃｕ合金からなる。

【００６１】コレクタ領域２１ｂの上部には、ベース領
域２２が形成されている。ベース領域２２は、中央の真
性ベース領域２２ａと、その外周のベース引出し領域２
２ｂとから構成されている。ベース領域２２には、例え
ばｐ形不純物のホウ素が導入されている。

【００６２】ベース引出し領域２２ｂは、ベース引出し
電極２３と電気的に接続されている。ベース引出し電極
２３は、例えばｐ形の多結晶シリコンからなり、絶縁膜
１８ａ，１８ｂに穿孔された接続孔１９ｄを通じてベー
ス電極２０ｄに接続されている。ベース電極２０ｄは、
例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。

【００６３】真性ベース領域２２ａの上部には、エミッ
タ領域２４が形成されている。エミッタ領域２４には、
例えばｎ形不純物のリンまたは砒素が導入されている。
エミッタ領域２４は、絶縁膜１８ｂに穿孔された接続孔
１９ｅを通じてエミッタ引出し電極２５と電気的に接続
されている。

【００６４】エミッタ引出し電極２５は、例えばｎ形の
多結晶シリコンからなり、絶縁膜１８ａに穿孔された接
続孔１９ｆを通じてエミッタ電極２０ｅと電気的に接続
されている。エミッタ電極２０ｅは、例えばＡｌ−Ｓｉ
−Ｃｕ合金からなる。なお、絶縁膜１８ａは、例えばＢ
ＰＳＧ（Boron Phospho Silicate Glass）からなる。絶
縁膜１８ｂは、例えば酸化シリコン膜からなる。

【００６５】ｐチャネルＭＩＳＦＥＴＱｐとｎチャネル
ＭＩＳＦＥＴＱｎとの間およびｎチャネルＭＩＳＦＥＴ
ＱｎとバイポーラトランジスタＱｂとの間の素子分離部
には、前記溝形アイソレーションＴＩが形成されてい
る。

【００６６】素子分離部には深溝２および浅溝３が形成
されており、深溝２は浅溝３の底部の一部領域に形成さ
れ，その底部は絶縁層１２ｂに達している。深溝２内に
は第１埋込絶縁膜４が埋め込まれ、また、浅溝３内には
第２埋込絶縁膜５が埋め込まれており、浅溝３内の第２
埋込絶縁膜５の上面は、段差のない平坦な面を有してい
る。

【００６７】このように、本実施の形態１によれば、溝
形アイソレーションＴＩを構成する深溝２を第１埋込絶
縁膜４で所定分埋め込んだ後に、上記深溝２が形成され
た領域を含んで浅溝３を形成し、次いでこの浅溝３を第
２埋込絶縁膜５で埋め込み、浅溝３内の第２埋込絶縁膜
５の上部を平坦にする。これにより、深溝２上の浅溝３
ａとその周辺の浅溝３ｂとの上部に段差が形成されるこ
となく、また、溝形アイソレーションＴＩとその周辺領
域との間に急峻な段差を生じることなく溝形アイソレー
ションＴＩを形成することが可能となる。

【００６８】また、溝形アイソレーションＴＩを構成す
る深溝２を第１埋絶縁膜４で所定分埋め込んだ後に、上
記深溝２が形成された領域を含んで浅溝３を形成するの
で、深溝２または浅溝３を形成する際のフォトリソグラ
フィ工程におけるレジスト膜の膜厚ばらつきやハレーシ
ョンなどの問題が低減できるので、深溝２と浅溝３との
間の寸法余裕が小さくできて、深溝２と浅溝３を近接し
て形成することが可能となる。

【００６９】（実施の形態２）図１１〜図１９は、本発
明の他の実施の形態である溝形アイソレーションの製造
方法を工程順に示す半導体基板の要部断面図である。

【００７０】前記実施の形態１においては、半導体基板
１に形成された深溝２の埋め込み材料を酸化シリコン膜
とした場合について説明したが、埋め込み材料は、これ
に限定されるものではなく種々変更可能である。

【００７１】そこで、本実施の形態２においては、この
深溝２の埋め込み材料が、例えば主に多結晶シリコン膜
である場合について説明する。

【００７２】まず、前記実施の形態１と同様な製造方法
で、前記図２に示したように、フォトレジストパターン
をエッチングマスクとして、酸化シリコン膜８、窒化シ
リコン膜および酸化シリコン膜６を順次エッチングす
る。次いで、上記フォトレジストパターンをアッシング
除去した後、酸化シリコン膜８をエッチングマスクとし
て半導体基板１をエッチングし、深溝２を形成する。深
溝２の深さは、例えば３μｍ程度であり、溝幅は、例え
ば０. ４μｍ程度である。

【００７３】次に、図１１に示すように、上記酸化シリ
コン膜８をフッ酸系の溶液を用いて除去した後、半導体
基板１上に、例えばノンドープの酸化シリコン膜からな
る絶縁膜２６をＣＶＤ法等によって堆積した後、その絶
縁膜２６の上層に、例えば多結晶シリコン膜からなる埋
込半導体膜２７をＣＶＤ法等によって堆積することによ
り、深溝２を埋め込む。絶縁膜２６の厚さは、例えば５
０ｎｍ程度である。また、埋込半導体膜２７の厚さは、
例えば５００ｎｍ程度である。

【００７４】この際、埋込半導体膜２７はカバレジが良
いので、深溝２のアスペクト比が小さくても、深溝２内
に空洞を形成することなく、完全に埋込半導体膜２７を
埋め込むことが可能となっている。

【００７５】続いて、埋込半導体膜２７をエッチバック
する。この際、埋込半導体膜２７の下層の絶縁膜２６が
エッチングストッパとして機能することで、深溝２の形
成領域以外での半導体基板１上でのエッチングは、絶縁
膜２６の上面で止められることになる。これにより、図
１２に示すように、深溝２内を絶縁膜２６および埋込半
導体膜２７が埋め込まれる。

【００７６】その後、図１３に示すように、半導体基板
１上にフォトレジスト膜１１ａを塗布する。この際、フ
ォトレジスト膜１１ａの表面は平坦となり、また、膜厚
ばらつきが抑えられるので、通常のフォトリソグラフィ
技術によって、フォトレジスト膜１１ａのパターンを問
題なく形成することができる。

【００７７】次いで、図１４に示すように、フォトレジ
スト膜１１ａをパターニングして、浅溝３が形成される
領域のフォトレジスト膜１１ａが除去されたフォトレジ
ストパターン１１ｂを形成する。このフォトレジストパ
ターン１１ｂをマスクとして、窒化シリコン膜７および
酸化シリコン膜６を順次エチングし、続いて半導体基板
１および深溝２内に埋め込まれた埋込半導体膜２７を同
時にエッチングする。これにより、図１５に示すよう
に、深溝２の上方領域の浅溝３ａとそれ以外の領域の浅
溝３ｂを形成することができる。浅溝３の深さｄ₂ は、
例えば０. ３5 〜０. ４μｍ程度である。

【００７８】この後、フォトレジストパターン１１ｂを
除去し、次いで、図１６に示すように、露出している絶
縁膜２６をフッ酸系の溶液を用いて除去する。

【００７９】次いで、図１７に示すように、半導体基板
１上に、例えばノンドープの酸化シリコン膜からなる埋
込絶縁膜２８をＣＶＤ法によって堆積することにより、
浅溝３内に埋込絶縁膜２８を充填する。

【００８０】この際、埋込絶縁膜２８はカバレジが低い
が、浅溝３のアスペクト比が小さいので、浅溝３内に空
洞を形成することなく、完全に埋込絶縁膜２８を埋め込
むことが可能となっている。

【００８１】次に、図１８に示すように、埋込絶縁膜２
８の表面を、例えばＣＭＰ法によって研磨し、窒化シリ
コン膜７上に堆積されている埋込絶縁膜２８を除去する
ことによって、その表面が平坦な埋込絶縁膜２８を浅溝
３に埋め込む。

【００８２】この際、埋込絶縁膜２８の下層の窒化シリ
コン膜７がストッパとして機能するので、埋込絶縁膜２
８の研磨は窒化シリコン膜７の表面で止められることに
なる。これにより、浅溝３の埋込絶縁膜２８の上面位置
と、浅溝３の周囲の窒化シリコン膜７の表面位置とをほ
ぼ等しくすることが可能となっている。

【００８３】この後、窒化シリコン膜７を、例えば熱リ
ン酸処理により除去することにより、図１９に示すよう
に、深溝２に埋め込まれた絶縁膜２６と埋込半導体膜２
７、および浅溝３に埋め込まれた埋込絶縁膜２８によっ
て構成される溝形アイソレーションＴＩが形成される。

【００８４】このように、本実施の形態２においても、
深溝２上の浅溝３ａとその周辺の浅溝３ｂとの上部に段
差が形成されることなく、また、溝形アイソレーション
ＴＩとその周辺領域との間に急峻な段差を生じることな
く溝形アイソレーションＴＩを形成することが可能とな
る。また、深溝２または浅溝３を形成する際のフォトリ
ソグラフィ工程におけるレジスト膜の膜厚ばらつきやハ
レーションなどの問題が低減できるので、深溝２と浅溝
３との間の寸法余裕が小さくできて、深溝２と浅溝３を
近接して形成することが可能となる。

【００８５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００８６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８７】本発明によれば、溝形アイソレーション形
成後の導体パターンの形成に際して、溝形アイソレーシ
ョンの上面、または溝形アイソレーションとその周辺領
域との間に導体膜が残留することに起因する導体パター
ン間の短絡不良を防止することができるので、半導体集
積回路装置の歩留まりを低下させることなく溝形アイソ
レーションを形成することが可能となる。

【００８８】また、本発明によれば、深溝と浅溝を近接
して形成することが可能となるので、半導体集積回路装
置の集積度を向上することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である溝形アイソレーシ
ョンを示す半導体基板の要部断面図である。

【図２】本発明の一実施の形態である溝形アイソレーシ
ョンの製造方法を示す半導体基板の要部断面図である。

【図３】本発明の一実施の形態である溝形アイソレーシ
ョンの製造方法を示す半導体基板の要部断面図である。

【図４】本発明の一実施の形態である溝形アイソレーシ
ョンの製造方法を示す半導体基板の要部断面図である。

【図５】本発明の一実施の形態である溝形アイソレーシ
ョンの製造方法を示す半導体基板の要部断面図である。

【図６】本発明の一実施の形態である溝形アイソレーシ
ョンの製造方法を示す半導体基板の要部断面図である。

【図７】本発明の一実施の形態である溝形アイソレーシ
ョンの製造方法を示す半導体基板の要部断面図である。

【図８】本発明の一実施の形態である溝形アイソレーシ
ョンの製造方法を示す半導体基板の要部断面図である。

【図９】本発明の一実施の形態である溝形アイソレーシ
ョンの製造方法を示す半導体基板の要部断面図である。

【図１０】本発明の一実施の形態である溝形アイソレー
ションを適用したＢｉＣＭＯＳを示す半導体基板の要部
断面図である。

【図１１】本発明の他の実施の形態である溝形アイソレ
ーションの製造方法を示す半導体基板の要部断面図であ
る。

【図１２】本発明の他の実施の形態である溝形アイソレ
ーションの製造方法を示す半導体基板の要部断面図であ
る。

【図１３】本発明の他の実施の形態である溝形アイソレ
ーションの製造方法を示す半導体基板の要部断面図であ
る。

【図１４】本発明の他の実施の形態である溝形アイソレ
ーションの製造方法を示す半導体基板の要部断面図であ
る。

【図１５】本発明の他の実施の形態である溝形アイソレ
ーションの製造方法を示す半導体基板の要部断面図であ
る。

【図１６】本発明の他の実施の形態である溝形アイソレ
ーションの製造方法を示す半導体基板の要部断面図であ
る。

【図１７】本発明の他の実施の形態である溝形アイソレ
ーションの製造方法を示す半導体基板の要部断面図であ
る。

【図１８】本発明の他の実施の形態である溝形アイソレ
ーションの製造方法を示す半導体基板の要部断面図であ
る。

【図１９】本発明の他の実施の形態である溝形アイソレ
ーションの製造方法を示す半導体基板の要部断面図であ
る。

【符号の説明】

１ 半導体基板 ２ 深溝 ３ 浅溝 ３ａ 浅溝 ３ｂ 浅溝 ４ 第１埋込絶縁膜 ５ 第２埋込絶縁膜 ６ 酸化シリコン膜 ７ 窒化シリコン膜 ８ 酸化シリコン膜 ９ 空洞 １０ 溝 １１ａ フォトレジスト膜 １１ｂ フォトレジストパターン １２ 半導体基板 １２ａ 支持基板 １２ｂ 絶縁層 １２ｃ 半導体層 １３ａ チャネルストッパ領域 １３ｂ チャネルストッパ領域 １４ａ 素子領域 １４ｂ 素子領域 １５ａ ｐ形半導体領域 １５ｂ ｎ形半導体領域 １６ ゲート電極 １７ ゲート絶縁膜 １８ａ 絶縁膜 １８ｂ 絶縁膜 １９ａ 接続孔 １９ｂ 接続孔 １９ｃ 接続孔 １９ｄ 接続孔 １９ｅ 接続孔 １９ｆ 接続孔 ２０ａ 電極 ２０ｂ 電極 ２０ｃ コレクタ電極 ２０ｄ ベース電極 ２０ｅ エミッタ電極 ２１ａ コレクタ埋込領域 ２１ｂ コレクタ領域 ２１ｃ コレクタ引出し領域 ２２ ベース領域 ２２ａ 真性ベース領域 ２２ｂ ベース引出し領域 ２３ ベース引出し電極 ２４ エミッタ領域 ２５ エミッタ引出し電極 ２６ 絶縁膜 ２７ 埋込半導体膜 ２８ 埋込絶縁膜 ＴＩ 溝形アイソレーション Ｑｐ ｐチャネルＭＩＳＦＥＴ Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｂｉ バイポーラトランジスタ Ｐ ｐチャネルＭＩＳＦＥＴ形成領域 Ｎ ｎチャネルＭＩＳＦＥＴ形成領域 Ｂｉ バイポーラトランジスタ形成領域 ｄ₁ 溝の深さ ｄ₂ 浅溝の深さ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 俊之 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 橋本 尚 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 黒崎 秀彰 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F032 AA09 AA34 AA44 AA45 AA47 AA77 AA78 DA02 DA23 DA33 DA34

Claims (14)

【特許請求の範囲】
1. 【請求項１】 深溝内に埋め込まれた埋込絶縁膜または
   半導体膜と浅溝内に埋め込まれた埋込絶縁膜とによって
   構成された溝形アイソレーションを有する半導体集積回
   路装置において、前記深溝は前記浅溝の底部の一部領域
   に接して形成されており、前記浅溝の埋込絶縁膜の上面
   は平坦な面を有していることを特徴とする半導体集積回
   路装置。
2. 【請求項２】 深溝内に埋め込まれた半導体膜と浅溝内
   に埋め込まれた埋込絶縁膜とによって構成された溝形ア
   イソレーションを有する半導体集積回路装置において、
   前記深溝はその内壁に絶縁膜を設けて、前記浅溝の底部
   の一部領域に接して形成されており、前記浅溝の埋込絶
   縁膜の上面は平坦な面を有していることを特徴とする半
   導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記深溝内の前記埋込絶縁膜または前記
   半導体膜の上面は、前記浅溝の底部とほぼ同じ位置にあ
   ることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１または２記載の半導体集積回路
   装置において、前記深溝内の前記埋込絶縁膜または前記
   半導体膜の上面は、前記浅溝内の前記埋込絶縁膜の上面
   より下側にあることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１または２記載の半導体集積回路
   装置において、前記深溝内の前記埋込絶縁膜または前記
   半導体膜の上面は、前記浅溝の底部よりアスペクト比が
   １以下の範囲で下側にあることを特徴とする半導体集積
   回路装置。
6. 【請求項６】 請求項１または２記載の半導体集積回路
   装置において、前記溝形アイソレーションは絶縁層上に
   半導体層を設けてなるＳＯＩ構造の半導体基板に形成さ
   れており、前記深溝が前記絶縁層に達するように形成さ
   れた溝であることを特徴とする半導体集積回路装置。
7. 【請求項７】 請求項１または２記載の半導体集積回路
   装置において、前記深溝に囲まれた素子形成領域に、Ｍ
   ＩＳトランジスタまたはバイポーラトランジスタが形成
   されていることを特徴とする半導体集積回路装置。
8. 【請求項８】(a).アスペクト比が１より大きな溝形アイ
   ソレーション形成用の深溝を半導体基板に形成する工程
   と、(b).前記深溝内に埋込絶縁膜を所定分埋め込む工程
   と、(c).前記深溝が形成された領域を一部に含んで、浅
   溝を前記半導体基板に形成する工程と、(d).前記半導体
   基板上に埋込絶縁膜を堆積した後、前記浅溝内に埋め込
   まれた前記埋込絶縁膜の上部を、その上面位置が前記浅
   溝の周囲の平面位置とほぼ等しくなるように平坦にする
   工程とを有することを特徴とする半導体集積回路装置の
   製造方法。
9. 【請求項９】(a).アスペクト比が１より大きな溝形アイ
   ソレーション形成用の深溝を半導体基板に形成する工程
   と、(b).前記深溝の内壁面に絶縁膜を形成した後、前記
   深溝内に半導体膜を埋め込む工程と、(c).前記深溝が形
   成された領域を一部に含んで、浅溝を前記半導体基板お
   よび前記半導体膜に形成した後、露出している前記絶縁
   膜を除去する工程と、(d).前記半導体基板上に埋込絶縁
   膜を堆積した後、前記浅溝内に埋め込まれた前記埋込絶
   縁膜の上部を、その上面位置が前記浅溝の周囲の平面位
   置とほぼ等しくなるように平坦にする工程とを有するこ
   とを特徴とする半導体集積回路装置の製造方法。
10. 【請求項１０】 請求項８または９記載の半導体集積回
    路装置の製造方法において、前記深溝内の前記埋込絶縁
    膜または前記半導体膜の上面は、前記浅溝の底部とほぼ
    同じ位置にあることを特徴とする半導体集積回路装置の
    製造方法。
11. 【請求項１１】 請求項８または９記載の半導体集積回
    路装置の製造方法において、前記深溝内の前記埋込絶縁
    膜または前記半導体膜の上面は、前記浅溝内の前記埋込
    絶縁膜の上面より下側にあることを特徴とする半導体集
    積回路装置の製造方法。
12. 【請求項１２】 請求項８または９記載の半導体集積回
    路装置の製造方法において、前記深溝内の前記埋込絶縁
    膜または前記半導体膜の上面は、前記浅溝の底部よりア
    スペクト比が１以下の範囲で下側にあることを特徴とす
    る半導体集積回路装置の製造方法。
13. 【請求項１３】 請求項８記載の半導体集積回路装置の
    製造方法において、前記埋込絶縁膜が酸化シリコン膜で
    あることを特徴とする半導体集積回路装置の製造方法。
14. 【請求項１４】 請求項９記載の半導体集積回路装置の
    製造方法において、前記埋込絶縁膜は酸化シリコン膜で
    あり、前記半導体膜は多結晶シリコン膜であることを特
    徴とする半導体集積回路装置の製造方法。