JP2000332114A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2000332114A JP2000332114A JP11135196A JP13519699A JP2000332114A JP 2000332114 A JP2000332114 A JP 2000332114A JP 11135196 A JP11135196 A JP 11135196A JP 13519699 A JP13519699 A JP 13519699A JP 2000332114 A JP2000332114 A JP 2000332114A
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Abstract
(57)【要約】
【課題】 ヒューズの切断によって不良ビットの救済を
行なう冗長回路を備えたメモリＬＳＩの製造工程数を低
減する。 【解決手段】 パッシベーション膜７４の上部に感光性
ポリイミド樹脂からなる樹脂層７５を形成した後、この
樹脂層７５をマスクにしたドライエッチングでヒューズ
ＦＳの上部の絶縁膜に深い開孔７６を形成する。
行なう冗長回路を備えたメモリＬＳＩの製造工程数を低
減する。 【解決手段】 パッシベーション膜７４の上部に感光性
ポリイミド樹脂からなる樹脂層７５を形成した後、この
樹脂層７５をマスクにしたドライエッチングでヒューズ
ＦＳの上部の絶縁膜に深い開孔７６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ヒューズの切断によって不
良ビットの救済を行なう冗長回路を備えた半導体集積回
路装置の製造に適用して有効な技術に関する。
置の製造技術に関し、特に、ヒューズの切断によって不
良ビットの救済を行なう冗長回路を備えた半導体集積回
路装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry) などのメモリＬＳＩは、製造工程で生じた欠陥を救
済するための冗長機能を備えることによって、製造歩留
まりの向上を図っている。
ry) などのメモリＬＳＩは、製造工程で生じた欠陥を救
済するための冗長機能を備えることによって、製造歩留
まりの向上を図っている。
【０００３】これは、回路の一部にあらかじめスペアの
行や列（冗長回路）を用意しておき、メモリアレイ内の
欠陥セル（不良ビット）にアドレス信号が入ったときに
スペアの行や列を選択することによって、回路の一部に
不良箇所が発生してもチップ全体としては不良とならな
いようにする不良救済機能である。
行や列（冗長回路）を用意しておき、メモリアレイ内の
欠陥セル（不良ビット）にアドレス信号が入ったときに
スペアの行や列を選択することによって、回路の一部に
不良箇所が発生してもチップ全体としては不良とならな
いようにする不良救済機能である。
【０００４】不良箇所とスペア箇所との切り換えは、ア
ドレス切り換え回路に接続されたヒューズを切断するこ
とによって行なわれる。ヒューズの切断には、電流溶断
方式やレーザ溶断方式などが採用されているが、置換プ
ログラムの自由度が高く、面積効率上も有利なレーザ溶
断方式が主に採用されている。なお、欠陥セルを冗長セ
ルに切り換えるためのレーザ溶断ヒューズを備えたメモ
リＬＳＩについては、例えば特開平２−２５０５５号公
報などに記載がある。
ドレス切り換え回路に接続されたヒューズを切断するこ
とによって行なわれる。ヒューズの切断には、電流溶断
方式やレーザ溶断方式などが採用されているが、置換プ
ログラムの自由度が高く、面積効率上も有利なレーザ溶
断方式が主に採用されている。なお、欠陥セルを冗長セ
ルに切り換えるためのレーザ溶断ヒューズを備えたメモ
リＬＳＩについては、例えば特開平２−２５０５５号公
報などに記載がある。
【０００５】
【発明が解決しようとする課題】上記した欠陥救済用の
ヒューズは、メタルや多結晶シリコンなどの電極配線材
料で構成され、ウエハの主面に半導体素子あるいは配線
を形成する工程（ウエハプロセス）で同時に形成され
る。そして、ウエハプロセスの最終工程で行なわれるプ
ローブ検査によって欠陥セルが見出された場合は、上記
ヒューズをレーザなどで切断することによって、欠陥セ
ルに対応するアドレスを冗長セルに割り付けする。
ヒューズは、メタルや多結晶シリコンなどの電極配線材
料で構成され、ウエハの主面に半導体素子あるいは配線
を形成する工程（ウエハプロセス）で同時に形成され
る。そして、ウエハプロセスの最終工程で行なわれるプ
ローブ検査によって欠陥セルが見出された場合は、上記
ヒューズをレーザなどで切断することによって、欠陥セ
ルに対応するアドレスを冗長セルに割り付けする。
【０００６】上記のようなレーザ溶断方式を採用する場
合、ウエハの表面にレーザを照射したときにヒューズを
覆っている絶縁膜が厚いと、レーザのエネルギーがヒュ
ーズに到達しないのでヒューズが切断できない。そこ
で、ヒューズを覆う絶縁膜が厚い場合には、あらかじめ
ヒューズの上部の絶縁膜をエッチングして膜厚を約１μ
m 程度まで薄くし、レーザのエネルギーがヒューズに到
達し易くしておく必要がある。
合、ウエハの表面にレーザを照射したときにヒューズを
覆っている絶縁膜が厚いと、レーザのエネルギーがヒュ
ーズに到達しないのでヒューズが切断できない。そこ
で、ヒューズを覆う絶縁膜が厚い場合には、あらかじめ
ヒューズの上部の絶縁膜をエッチングして膜厚を約１μ
m 程度まで薄くし、レーザのエネルギーがヒューズに到
達し易くしておく必要がある。
【０００７】通常、ウエハの表面は、最上層のメタル配
線の上部にファイナル・パッシベーション膜と称される
表面保護膜が形成され、さらにその上部に樹脂層が形成
される。パッシベーション膜は、ウエハの表面から水分
などが回路に浸入するのを防止するための保護膜で、例
えばプラズマＣＶＤ法で堆積した酸化シリコン膜や窒化
シリコン膜などの緻密な絶縁膜によって構成される。ま
た、樹脂層は、α線によるソフトエラーの防止、チップ
を封止する樹脂（モールド樹脂）中のシリコンフィラー
によるチップ表面の損傷防止、パッシベーション膜とモ
ールド樹脂との界面の応力緩和などを目的として形成さ
れる。
線の上部にファイナル・パッシベーション膜と称される
表面保護膜が形成され、さらにその上部に樹脂層が形成
される。パッシベーション膜は、ウエハの表面から水分
などが回路に浸入するのを防止するための保護膜で、例
えばプラズマＣＶＤ法で堆積した酸化シリコン膜や窒化
シリコン膜などの緻密な絶縁膜によって構成される。ま
た、樹脂層は、α線によるソフトエラーの防止、チップ
を封止する樹脂（モールド樹脂）中のシリコンフィラー
によるチップ表面の損傷防止、パッシベーション膜とモ
ールド樹脂との界面の応力緩和などを目的として形成さ
れる。
【０００８】上記したパッシベーション膜および樹脂層
は、マイクロメータ（μm ）オーダの厚い膜厚で形成さ
れるので、ヒューズを切断して欠陥救済を行うには、ヒ
ューズの上部のパッシベーション膜および樹脂層をプロ
ーブ検査に先立って除去しておかなければならない。ま
た、ヒューズを比較的下層の導電層で形成した場合に
は、パッシベーション膜より下層の層間絶縁膜もエッチ
ングしてその膜厚を薄くしなければならない。
は、マイクロメータ（μm ）オーダの厚い膜厚で形成さ
れるので、ヒューズを切断して欠陥救済を行うには、ヒ
ューズの上部のパッシベーション膜および樹脂層をプロ
ーブ検査に先立って除去しておかなければならない。ま
た、ヒューズを比較的下層の導電層で形成した場合に
は、パッシベーション膜より下層の層間絶縁膜もエッチ
ングしてその膜厚を薄くしなければならない。
【０００９】ヒューズの上部の絶縁膜の除去は、一例と
して次のようなプロセスで行われる。まず、ウエハの主
面に半導体素子を形成し、続いてその上部に複数層のメ
タル配線を形成する。そして、この半導体素子の形成か
ら最上層のメタル配線の形成までの一連の工程のいずれ
かの工程でヒューズを形成する。
して次のようなプロセスで行われる。まず、ウエハの主
面に半導体素子を形成し、続いてその上部に複数層のメ
タル配線を形成する。そして、この半導体素子の形成か
ら最上層のメタル配線の形成までの一連の工程のいずれ
かの工程でヒューズを形成する。
【００１０】次に、ヒューズの上部の絶縁膜の膜厚を１
μm 程度に調節するために、フォトレジスト膜をマスク
にしたドライエッチングでヒューズの上部の絶縁膜に開
孔を形成した後、この開孔の底部を含む最上層のメタル
配線の上部にファイナル・パッシベーション膜を形成
し、続いてファイナル・パッシベーション膜の上部にポ
リイミド樹脂層を形成する。
μm 程度に調節するために、フォトレジスト膜をマスク
にしたドライエッチングでヒューズの上部の絶縁膜に開
孔を形成した後、この開孔の底部を含む最上層のメタル
配線の上部にファイナル・パッシベーション膜を形成
し、続いてファイナル・パッシベーション膜の上部にポ
リイミド樹脂層を形成する。
【００１１】次に、ポリイミド樹脂層の上部にフォトレ
ジスト膜を形成し、このフォトレジスト膜をマスクにし
たウェットエッチングでヒューズの上部の樹脂層を除去
することによりパッシベーション膜を露出させる。また
このとき同時に、チップの外部接続端子となるパッド
（ボンディングパッド）を形成する領域のポリイミド樹
脂層を除去することによってパッシベーション膜を露出
させる。
ジスト膜を形成し、このフォトレジスト膜をマスクにし
たウェットエッチングでヒューズの上部の樹脂層を除去
することによりパッシベーション膜を露出させる。また
このとき同時に、チップの外部接続端子となるパッド
（ボンディングパッド）を形成する領域のポリイミド樹
脂層を除去することによってパッシベーション膜を露出
させる。
【００１２】次に、上記フォトレジスト膜を除去した
後、ポリイミド樹脂層をマスクにしたドライエッチング
でヒューズの上部（絶縁膜に開孔が形成された領域）の
パッシベーション膜を除去する。またこのとき同時に、
パッドを形成する領域のパッシベーション膜を除去する
ことによってパッドを形成する。
後、ポリイミド樹脂層をマスクにしたドライエッチング
でヒューズの上部（絶縁膜に開孔が形成された領域）の
パッシベーション膜を除去する。またこのとき同時に、
パッドを形成する領域のパッシベーション膜を除去する
ことによってパッドを形成する。
【００１３】ところが、上記のようなプロセスは、ヒュ
ーズの上部の厚いポリイミド樹脂層とパッシベーション
膜とを除去する工程に先立って、ヒューズの上部の絶縁
膜に開孔を形成するために、工程数が多くなるという問
題がある。
ーズの上部の厚いポリイミド樹脂層とパッシベーション
膜とを除去する工程に先立って、ヒューズの上部の絶縁
膜に開孔を形成するために、工程数が多くなるという問
題がある。
【００１４】この場合、ヒューズの上部のポリイミド樹
脂層とパッシベーション膜とを除去した後、引き続いて
ヒューズの上部の絶縁膜に開孔を形成すれば工程を短縮
できるが、ポリイミド樹脂層は、通常１０μm 程度の厚
い膜厚で形成されるため、フォトレジスト膜をマスクに
したウェットエッチングでポリイミド樹脂層を除去する
と開孔の寸法変動が大きくなり、パッドの上部のポリイ
ミド樹脂層がパッドの面積よりも幅広くエッチングされ
てしまう。
脂層とパッシベーション膜とを除去した後、引き続いて
ヒューズの上部の絶縁膜に開孔を形成すれば工程を短縮
できるが、ポリイミド樹脂層は、通常１０μm 程度の厚
い膜厚で形成されるため、フォトレジスト膜をマスクに
したウェットエッチングでポリイミド樹脂層を除去する
と開孔の寸法変動が大きくなり、パッドの上部のポリイ
ミド樹脂層がパッドの面積よりも幅広くエッチングされ
てしまう。
【００１５】そのため、このポリイミド樹脂層をマスク
にしてヒューズの上部およびパッドの上部のパッシベー
ション膜をエッチングし、引き続きヒューズの上部の絶
縁膜をオーバーエッチングすると、パッドの近傍の絶縁
膜が深く削られてしまうという問題が生じる。
にしてヒューズの上部およびパッドの上部のパッシベー
ション膜をエッチングし、引き続きヒューズの上部の絶
縁膜をオーバーエッチングすると、パッドの近傍の絶縁
膜が深く削られてしまうという問題が生じる。
【００１６】本発明の目的は、ヒューズの切断によって
不良ビットの救済を行なう冗長回路を備えた半導体集積
回路装置の製造工程数を低減することのできる技術を提
供することにある。
不良ビットの救済を行なう冗長回路を備えた半導体集積
回路装置の製造工程数を低減することのできる技術を提
供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】（１）本発明の半導体集積回路装置の製造
方法は、以下の工程を含む。
方法は、以下の工程を含む。
【００２０】（ａ）半導体基板の主面の第１領域に半導
体素子を形成した後、前記半導体素子の上部に複数層の
絶縁膜と複数層の配線とを交互に形成する工程、（ｂ）
前記半導体素子または前記複数層の配線のいずれかを形
成する工程で、前記半導体基板の主面の第２領域にヒュ
ーズを形成する工程、（ｃ）前記配線の最上部にパッシ
ベーション膜を形成した後、前記パッシベーション膜の
上部に感光性を有する樹脂層を形成する工程、（ｄ）前
記感光性を有する樹脂層を露光、現像することによって
樹脂パターンを形成した後、前記樹脂パターンをマスク
にしたエッチングで前記配線の上部の前記パッシベーシ
ョン膜を除去することによってパッドを形成し、前記ヒ
ューズの上部の前記パッシベーション膜を除去すること
によって開孔を形成する工程、（ｅ）前記樹脂パターン
をマスクにして前記開孔の底部と前記ヒューズとの間の
前記絶縁膜の一部をさらにエッチングする工程。
体素子を形成した後、前記半導体素子の上部に複数層の
絶縁膜と複数層の配線とを交互に形成する工程、（ｂ）
前記半導体素子または前記複数層の配線のいずれかを形
成する工程で、前記半導体基板の主面の第２領域にヒュ
ーズを形成する工程、（ｃ）前記配線の最上部にパッシ
ベーション膜を形成した後、前記パッシベーション膜の
上部に感光性を有する樹脂層を形成する工程、（ｄ）前
記感光性を有する樹脂層を露光、現像することによって
樹脂パターンを形成した後、前記樹脂パターンをマスク
にしたエッチングで前記配線の上部の前記パッシベーシ
ョン膜を除去することによってパッドを形成し、前記ヒ
ューズの上部の前記パッシベーション膜を除去すること
によって開孔を形成する工程、（ｅ）前記樹脂パターン
をマスクにして前記開孔の底部と前記ヒューズとの間の
前記絶縁膜の一部をさらにエッチングする工程。
【００２１】（２）本発明の半導体集積回路装置の製造
方法は、前記請求項１において、前記ヒューズは、欠陥
救済用のヒューズである。
方法は、前記請求項１において、前記ヒューズは、欠陥
救済用のヒューズである。
【００２２】（３）本発明の半導体集積回路装置の製造
方法は、前記請求項１において、前記ヒューズは、レー
ザ照射によって溶断されるヒューズである。
方法は、前記請求項１において、前記ヒューズは、レー
ザ照射によって溶断されるヒューズである。
【００２３】（４）本発明の半導体集積回路装置の製造
方法は、前記請求項１において、前記感光性を有する樹
脂層は、感光性ポリイミド樹脂からなる。
方法は、前記請求項１において、前記感光性を有する樹
脂層は、感光性ポリイミド樹脂からなる。
【００２４】（５）本発明の半導体集積回路装置の製造
方法は、前記請求項１において、前記孔の底部と前記ヒ
ューズとの間の前記絶縁膜は、酸化シリコン系の第１絶
縁膜と、前記第１絶縁膜の上部に形成された窒化シリコ
ン系の第２絶縁膜と、前記第２絶縁膜の上部に形成され
た酸化シリコン系の第３絶縁膜とを含み、前記（ｅ）工
程で前記第３絶縁膜をエッチングする際は、前記第２絶
縁膜をエッチングのストッパに用いる。
方法は、前記請求項１において、前記孔の底部と前記ヒ
ューズとの間の前記絶縁膜は、酸化シリコン系の第１絶
縁膜と、前記第１絶縁膜の上部に形成された窒化シリコ
ン系の第２絶縁膜と、前記第２絶縁膜の上部に形成され
た酸化シリコン系の第３絶縁膜とを含み、前記（ｅ）工
程で前記第３絶縁膜をエッチングする際は、前記第２絶
縁膜をエッチングのストッパに用いる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有するものは同一の
符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有するものは同一の
符号を付し、その繰り返しの説明は省略する。
【００２６】本実施の形態であるＤＲＡＭの製造方法を
図１〜図１７を用いて説明する。まず、図１に示すよう
に、例えばｐ型の単結晶シリコンからなる半導体基板
（ウエハ）１の主面に素子分離溝６を形成した後、半導
体基板１に不純物をイオン打ち込みしてｐ型ウエル２お
よびｎ型ウエル４を形成する。また、メモリアレイのｐ
型ウエル３の下部に、半導体基板１の他の領域に形成さ
れた入出力回路などからノイズが侵入するのを防ぐため
のｎ型半導体領域３を形成する。
図１〜図１７を用いて説明する。まず、図１に示すよう
に、例えばｐ型の単結晶シリコンからなる半導体基板
（ウエハ）１の主面に素子分離溝６を形成した後、半導
体基板１に不純物をイオン打ち込みしてｐ型ウエル２お
よびｎ型ウエル４を形成する。また、メモリアレイのｐ
型ウエル３の下部に、半導体基板１の他の領域に形成さ
れた入出力回路などからノイズが侵入するのを防ぐため
のｎ型半導体領域３を形成する。
【００２７】続いて、ＭＩＳＦＥＴのしきい値電圧を調
整するための不純物、例えばＢＦ2( フッ化ホウ素) を
ｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、
次いでｐ型ウエル２およびｎ型ウエル４の表面をＨＦ
（フッ酸）系の洗浄液で洗浄した後、半導体基板１をウ
ェット酸化して活性領域の表面に清浄なゲート酸化膜７
を形成する。
整するための不純物、例えばＢＦ2( フッ化ホウ素) を
ｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、
次いでｐ型ウエル２およびｎ型ウエル４の表面をＨＦ
（フッ酸）系の洗浄液で洗浄した後、半導体基板１をウ
ェット酸化して活性領域の表面に清浄なゲート酸化膜７
を形成する。
【００２８】次に、図２に示すように、ゲート酸化膜７
の上部にゲート電極８（ワード線ＷＬ）を形成した後、
ｐ型ウエル２にｎ型不純物（例えばリン）をイオン打ち
込みすることによって、ゲート電極８の両側のｐ型ウエ
ル２にｎ- 型半導体領域９ａを形成する。ゲート電極８
（ワード線ＷＬ）は、例えばｎ型不純物をドープした多
結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、
次いでその上部にＷＮ（タングステンナイトライド）膜
とＷ膜とをスパッタリング法で堆積し、さらにその上部
に窒化シリコン膜１２をＣＶＤ法で堆積した後、フォト
レジスト膜をマスクにしてこれらの膜をパターニングす
ることにより形成する。
の上部にゲート電極８（ワード線ＷＬ）を形成した後、
ｐ型ウエル２にｎ型不純物（例えばリン）をイオン打ち
込みすることによって、ゲート電極８の両側のｐ型ウエ
ル２にｎ- 型半導体領域９ａを形成する。ゲート電極８
（ワード線ＷＬ）は、例えばｎ型不純物をドープした多
結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、
次いでその上部にＷＮ（タングステンナイトライド）膜
とＷ膜とをスパッタリング法で堆積し、さらにその上部
に窒化シリコン膜１２をＣＶＤ法で堆積した後、フォト
レジスト膜をマスクにしてこれらの膜をパターニングす
ることにより形成する。
【００２９】次に、図３に示すように、半導体基板１上
にＣＶＤ法で窒化シリコン膜１３を堆積し、メモリアレ
イ以外の領域の窒化シリコン膜１３をエッチングで除去
した後、半導体基板１上にＳＯＧ膜１６をスピン塗布す
る。続いて、ＳＯＧ膜１６の上部に酸化シリコン膜１７
を堆積し、次いでこの酸化シリコン膜１７をＣＭＰ（化
学的機械研磨法）法で研磨してその表面を平坦化した
後、酸化シリコン膜１７の上部に酸化シリコン膜１８を
堆積する。酸化シリコン膜１８は、ＣＭＰ法で研磨され
たときに生じた下層の酸化シリコン膜１７の表面の微細
な傷を補修するために堆積する。
にＣＶＤ法で窒化シリコン膜１３を堆積し、メモリアレ
イ以外の領域の窒化シリコン膜１３をエッチングで除去
した後、半導体基板１上にＳＯＧ膜１６をスピン塗布す
る。続いて、ＳＯＧ膜１６の上部に酸化シリコン膜１７
を堆積し、次いでこの酸化シリコン膜１７をＣＭＰ（化
学的機械研磨法）法で研磨してその表面を平坦化した
後、酸化シリコン膜１７の上部に酸化シリコン膜１８を
堆積する。酸化シリコン膜１８は、ＣＭＰ法で研磨され
たときに生じた下層の酸化シリコン膜１７の表面の微細
な傷を補修するために堆積する。
【００３０】次に、図４に示すように、メモリセル選択
用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、ドレ
イン）９ａの上部の酸化シリコン膜１８、１７をエッチ
ングで除去し、さらにその下部の窒化シリコン膜１３を
エッチングで除去することにより、ｎ- 型半導体領域
（ソース、ドレイン）９ａの一方の上部にコンタクトホ
ール１９を形成し、他方の上部にコンタクトホール２０
を形成する。
用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、ドレ
イン）９ａの上部の酸化シリコン膜１８、１７をエッチ
ングで除去し、さらにその下部の窒化シリコン膜１３を
エッチングで除去することにより、ｎ- 型半導体領域
（ソース、ドレイン）９ａの一方の上部にコンタクトホ
ール１９を形成し、他方の上部にコンタクトホール２０
を形成する。
【００３１】次に、コンタクトホール１９、２０を通じ
てｎ- 型半導体領域（ソース、ドレイン）９ａにｎ型不
純物（例えばリン）をイオン打ち込みすることによっ
て、ｎ型半導体領域（ソース、ドレイン）９を形成す
る。ここまでの工程により、メモリアレイにメモリセル
選択用ＭＩＳＦＥＴＱｓが形成される。
てｎ- 型半導体領域（ソース、ドレイン）９ａにｎ型不
純物（例えばリン）をイオン打ち込みすることによっ
て、ｎ型半導体領域（ソース、ドレイン）９を形成す
る。ここまでの工程により、メモリアレイにメモリセル
選択用ＭＩＳＦＥＴＱｓが形成される。
【００３２】次に、コンタクトホール１９、２０の内部
にプラグ２１を形成する。プラグ２１は、例えばｎ型不
純物（例えばリン）をドープした多結晶シリコン膜をＣ
ＶＤ法で酸化シリコン膜１８の上部に堆積した後、この
多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホー
ル１９、２０の内部に残すことにより形成する。
にプラグ２１を形成する。プラグ２１は、例えばｎ型不
純物（例えばリン）をドープした多結晶シリコン膜をＣ
ＶＤ法で酸化シリコン膜１８の上部に堆積した後、この
多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホー
ル１９、２０の内部に残すことにより形成する。
【００３３】次に、図５に示すように、酸化シリコン膜
１８の上部に酸化シリコン膜２８を堆積し、コンタクト
ホール１９の上部の酸化シリコン膜２８をエッチングし
てスルーホール２２を形成した後、スルーホール２２の
内部にプラグ３５を形成する。プラグ３５は、例えば酸
化シリコン膜２８の上部にＴｉＮ膜およびＷ膜を堆積
し、ＣＭＰ法を用いて酸化シリコン膜２８の上部のＷ膜
４１、ＴｉＮ膜を除去することによって形成する。
１８の上部に酸化シリコン膜２８を堆積し、コンタクト
ホール１９の上部の酸化シリコン膜２８をエッチングし
てスルーホール２２を形成した後、スルーホール２２の
内部にプラグ３５を形成する。プラグ３５は、例えば酸
化シリコン膜２８の上部にＴｉＮ膜およびＷ膜を堆積
し、ＣＭＰ法を用いて酸化シリコン膜２８の上部のＷ膜
４１、ＴｉＮ膜を除去することによって形成する。
【００３４】次に、酸化シリコン膜２８の上部にスパッ
タリング法で堆積したＷ膜をパターニングすることによ
ってメモリアレイにビット線ＢＬを形成し、ヒューズ形
成領域にヒューズＦＳを形成する。なお、ヒューズＦＳ
は、ゲート電極８（ワード線ＷＬ）を形成する工程で同
時に形成してもよい。
タリング法で堆積したＷ膜をパターニングすることによ
ってメモリアレイにビット線ＢＬを形成し、ヒューズ形
成領域にヒューズＦＳを形成する。なお、ヒューズＦＳ
は、ゲート電極８（ワード線ＷＬ）を形成する工程で同
時に形成してもよい。
【００３５】次に、図６に示すように、ビット線ＢＬの
上部にＣＶＤ法で酸化シリコン膜３９を堆積した後、酸
化シリコン膜３９の表面をＣＭＰ法で平坦化する。続い
て、コンタクトホール２０の上部の酸化シリコン膜３９
をエッチングしてスルーホール４８を形成した後、スル
ーホール４８の内部にプラグ４９を形成する。プラグ４
９は、例えば酸化シリコン膜３９の上部にｎ型不純物
（例えばリン）をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨（またはドライエッチング法でエッチバック）してス
ルーホール４８の内部に残すことにより形成する。
上部にＣＶＤ法で酸化シリコン膜３９を堆積した後、酸
化シリコン膜３９の表面をＣＭＰ法で平坦化する。続い
て、コンタクトホール２０の上部の酸化シリコン膜３９
をエッチングしてスルーホール４８を形成した後、スル
ーホール４８の内部にプラグ４９を形成する。プラグ４
９は、例えば酸化シリコン膜３９の上部にｎ型不純物
（例えばリン）をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨（またはドライエッチング法でエッチバック）してス
ルーホール４８の内部に残すことにより形成する。
【００３６】次に、図７に示すように、酸化シリコン膜
３９の上部にＣＶＤ法で窒化シリコン膜４４を堆積し、
続いて窒化シリコン膜４４の上部にＣＶＤ法で酸化シリ
コン膜５０を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜５０およびその下部
の窒化シリコン膜４４をドライエッチングすることによ
って、スルーホール４８の上部に溝５２を形成する。後
述する情報蓄積用容量素子Ｃの下部電極は、この溝５２
の内壁に沿って形成されるので、下部電極の表面積を大
きくして蓄積電荷量を増やすためには、酸化シリコン膜
５０を厚い膜厚で堆積する必要がある。
３９の上部にＣＶＤ法で窒化シリコン膜４４を堆積し、
続いて窒化シリコン膜４４の上部にＣＶＤ法で酸化シリ
コン膜５０を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜５０およびその下部
の窒化シリコン膜４４をドライエッチングすることによ
って、スルーホール４８の上部に溝５２を形成する。後
述する情報蓄積用容量素子Ｃの下部電極は、この溝５２
の内壁に沿って形成されるので、下部電極の表面積を大
きくして蓄積電荷量を増やすためには、酸化シリコン膜
５０を厚い膜厚で堆積する必要がある。
【００３７】次に、図８に示すように、溝５２の内部を
含む酸化シリコン膜５０の上部にｎ型不純物（例えばリ
ン）をドープしたアモルファスシリコン膜４５ＡをＣＶ
Ｄ法で堆積した後、酸化シリコン膜５０の上部のアモル
ファスシリコン膜４５Ａをエッチバックして除去する。
含む酸化シリコン膜５０の上部にｎ型不純物（例えばリ
ン）をドープしたアモルファスシリコン膜４５ＡをＣＶ
Ｄ法で堆積した後、酸化シリコン膜５０の上部のアモル
ファスシリコン膜４５Ａをエッチバックして除去する。
【００３８】次に、溝５２の内部に残ったアモルファス
シリコン膜４５Ａの表面をフッ酸系のエッチング液で洗
浄した後、図９に示すように、減圧雰囲気中でアモルフ
ァスシリコン膜４５Ａの表面にモノシラン（ＳｉＨ4 ）
を供給し、次いで半導体基板１を熱処理してアモルファ
スシリコン膜４５Ａを多結晶化すると共にその表面にシ
リコン粒を成長させることにより、表面が粗面化された
多結晶シリコン膜４５を形成する。この多結晶シリコン
膜４５は、情報蓄積用容量素子の下部電極材料として使
用される。なお、下部電極は、多結晶シリコン４５以外
の導電材料、例えばＷ、Ｒｕ（ルテニウム）などの高融
点金属やＲｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリ
ジウム）などの導電性金属酸化物で構成することもでき
る。
シリコン膜４５Ａの表面をフッ酸系のエッチング液で洗
浄した後、図９に示すように、減圧雰囲気中でアモルフ
ァスシリコン膜４５Ａの表面にモノシラン（ＳｉＨ4 ）
を供給し、次いで半導体基板１を熱処理してアモルファ
スシリコン膜４５Ａを多結晶化すると共にその表面にシ
リコン粒を成長させることにより、表面が粗面化された
多結晶シリコン膜４５を形成する。この多結晶シリコン
膜４５は、情報蓄積用容量素子の下部電極材料として使
用される。なお、下部電極は、多結晶シリコン４５以外
の導電材料、例えばＷ、Ｒｕ（ルテニウム）などの高融
点金属やＲｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリ
ジウム）などの導電性金属酸化物で構成することもでき
る。
【００３９】次に、図１０に示すように、多結晶シリコ
ン膜４５の上部に酸化タンタル（Ｔａ2 Ｏ5 ) 膜４６を
堆積し、酸化性雰囲気中で熱処理を行なってその膜質を
改善した後、酸化タンタル膜４６の上部にＴｉＮ膜４７
を堆積する。続いてフォトレジスト膜（図示せず）をマ
スクにしたドライエッチングでＴｉＮ膜４７および酸化
タンタル膜４６をパターニングすることによって、Ｔｉ
Ｎ膜４７からなる上部電極と、酸化タンタル膜４６から
なる容量絶縁膜と、多結晶シリコン膜４５からなる下部
電極とで構成された情報蓄積用容量素子Ｃを形成する。
ン膜４５の上部に酸化タンタル（Ｔａ2 Ｏ5 ) 膜４６を
堆積し、酸化性雰囲気中で熱処理を行なってその膜質を
改善した後、酸化タンタル膜４６の上部にＴｉＮ膜４７
を堆積する。続いてフォトレジスト膜（図示せず）をマ
スクにしたドライエッチングでＴｉＮ膜４７および酸化
タンタル膜４６をパターニングすることによって、Ｔｉ
Ｎ膜４７からなる上部電極と、酸化タンタル膜４６から
なる容量絶縁膜と、多結晶シリコン膜４５からなる下部
電極とで構成された情報蓄積用容量素子Ｃを形成する。
【００４０】上記酸化タンタル膜４６は、例えばペンタ
エトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）をソースガ
スに用いたＣＶＤ法で堆積し、ＴｉＮ膜４７は、例えば
ＣＶＤ法とスパッタリング法とを併用して堆積する。
エトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）をソースガ
スに用いたＣＶＤ法で堆積し、ＴｉＮ膜４７は、例えば
ＣＶＤ法とスパッタリング法とを併用して堆積する。
【００４１】ここまでの工程により、メモリセル選択用
ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用
容量素子Ｃとで構成されたメモリセルが完成する。
ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用
容量素子Ｃとで構成されたメモリセルが完成する。
【００４２】次に、図１１に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５１を堆積
した後、酸化シリコン膜５１をＣＭＰ法で研磨してその
表面を平坦化する。
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５１を堆積
した後、酸化シリコン膜５１をＣＭＰ法で研磨してその
表面を平坦化する。
【００４３】次に、ヒューズ形成領域の酸化シリコン膜
５１、５０、窒化シリコン膜４４および酸化シリコン膜
３９をエッチングすることによって、ヒューズＦＳの上
部にスルーホール５５、５６を形成した後、スルーホー
ル５５、５６の内部にプラグ５７を形成する。プラグ５
７は、例えば酸化シリコン膜５１の上部にスパッタリン
グ法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法でＴ
ｉＮ膜とＷ膜とを堆積した後、これらの膜をエッチバッ
クしてスルーホール５５、５６の内部に残すことにより
形成する。
５１、５０、窒化シリコン膜４４および酸化シリコン膜
３９をエッチングすることによって、ヒューズＦＳの上
部にスルーホール５５、５６を形成した後、スルーホー
ル５５、５６の内部にプラグ５７を形成する。プラグ５
７は、例えば酸化シリコン膜５１の上部にスパッタリン
グ法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法でＴ
ｉＮ膜とＷ膜とを堆積した後、これらの膜をエッチバッ
クしてスルーホール５５、５６の内部に残すことにより
形成する。
【００４４】次に、酸化シリコン膜５１の上部に第２層
目の配線６０、６１、６２を形成する。第２層目の配線
６０、６１、６２のうち、ヒューズ形成領域に形成され
た配線６１、６２は、前記スルーホール５５、５６を通
じてヒューズＦＳと電気的に接続される。第２層目の配
線６０、６１、６２は、例えば酸化シリコン膜５１の上
部にスパッタリング法でＴｉＮ膜、Ａｌ（アルミニウ
ム）合金膜、Ｔｉ膜およびＴｉＮ膜を順次堆積した後、
フォトレジスト膜（図示せず）をマスクにしたドライエ
ッチングでこれらの膜をパターニングすることによって
形成する。
目の配線６０、６１、６２を形成する。第２層目の配線
６０、６１、６２のうち、ヒューズ形成領域に形成され
た配線６１、６２は、前記スルーホール５５、５６を通
じてヒューズＦＳと電気的に接続される。第２層目の配
線６０、６１、６２は、例えば酸化シリコン膜５１の上
部にスパッタリング法でＴｉＮ膜、Ａｌ（アルミニウ
ム）合金膜、Ｔｉ膜およびＴｉＮ膜を順次堆積した後、
フォトレジスト膜（図示せず）をマスクにしたドライエ
ッチングでこれらの膜をパターニングすることによって
形成する。
【００４５】次に、図１２に示すように、第２層目の配
線６０、６１、６２の上部に酸化シリコン膜６３を堆積
した後、フォトレジスト膜（図示せず）をマスクにして
酸化シリコン膜６３をエッチングすることにより、メモ
リアレイの配線６０の上部にスルーホール６４を形成
し、ヒューズ形成領域の配線６１、６２の上部にスルー
ホール６５、６６を形成する。
線６０、６１、６２の上部に酸化シリコン膜６３を堆積
した後、フォトレジスト膜（図示せず）をマスクにして
酸化シリコン膜６３をエッチングすることにより、メモ
リアレイの配線６０の上部にスルーホール６４を形成
し、ヒューズ形成領域の配線６１、６２の上部にスルー
ホール６５、６６を形成する。
【００４６】次に、スルーホール６４〜６６の内部にプ
ラグ６７を形成する。プラグ６７は、例えば酸化シリコ
ン膜６３の上部にスパッタリング法でＴｉ膜を堆積し、
さらにその上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積し
た後、これらの膜をエッチバックしてスルーホール６４
〜６６の内部に残すことにより形成する。
ラグ６７を形成する。プラグ６７は、例えば酸化シリコ
ン膜６３の上部にスパッタリング法でＴｉ膜を堆積し、
さらにその上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積し
た後、これらの膜をエッチバックしてスルーホール６４
〜６６の内部に残すことにより形成する。
【００４７】次に、酸化シリコン膜６３の上部に第３層
目の配線（最上層配線）７０、７１、７２を形成する。
第３層目の配線７０〜７２のうち、メモリアレイに形成
された配線７０は、前記スルーホール６４を通じて第２
層目の配線６０と電気的に接続される。また、ヒューズ
形成領域に形成された配線７１、７２は、前記スルーホ
ール６５、６６を通じて第２層目の配線６１、６２と電
気的に接続される。
目の配線（最上層配線）７０、７１、７２を形成する。
第３層目の配線７０〜７２のうち、メモリアレイに形成
された配線７０は、前記スルーホール６４を通じて第２
層目の配線６０と電気的に接続される。また、ヒューズ
形成領域に形成された配線７１、７２は、前記スルーホ
ール６５、６６を通じて第２層目の配線６１、６２と電
気的に接続される。
【００４８】第３層目の配線７０〜７２は、例えば酸化
シリコン膜６３の上部にスパッタリング法でＴｉＮ膜、
Ａｌ（アルミニウム）合金膜、Ｔｉ膜およびＴｉＮ膜を
順次堆積した後、フォトレジスト膜（図示せず）をマス
クにしたドライエッチングでこれらの膜をパターニング
することによって形成する。
シリコン膜６３の上部にスパッタリング法でＴｉＮ膜、
Ａｌ（アルミニウム）合金膜、Ｔｉ膜およびＴｉＮ膜を
順次堆積した後、フォトレジスト膜（図示せず）をマス
クにしたドライエッチングでこれらの膜をパターニング
することによって形成する。
【００４９】次に、図１３に示すように、第３層目の配
線（最上層配線）７０〜７２の上部にパッシベーション
膜７４を堆積する。パッシベーション膜７４は、例えば
プラズマＣＶＤ法で堆積した酸化シリコン膜と窒化シリ
コン膜の積層膜によって構成される。
線（最上層配線）７０〜７２の上部にパッシベーション
膜７４を堆積する。パッシベーション膜７４は、例えば
プラズマＣＶＤ法で堆積した酸化シリコン膜と窒化シリ
コン膜の積層膜によって構成される。
【００５０】次に、パッシベーション膜７４の上部に感
光性ポリイミド樹脂を塗布し、次いで所定のパターンを
形成したフォトレジスト膜（図示せず）を使って感光性
ポリイミド樹脂を露光した後、現像を行なうことによ
り、パッシベーション膜７４の上部に所定の領域が開孔
された樹脂層７５を形成する。図示のように、樹脂層７
５には、ヒューズ形成領域に開孔７６Ａが形成される。
また、図１４に示すように、パッド（ボンディングパッ
ド）形成領域にも開孔７７が形成される。
光性ポリイミド樹脂を塗布し、次いで所定のパターンを
形成したフォトレジスト膜（図示せず）を使って感光性
ポリイミド樹脂を露光した後、現像を行なうことによ
り、パッシベーション膜７４の上部に所定の領域が開孔
された樹脂層７５を形成する。図示のように、樹脂層７
５には、ヒューズ形成領域に開孔７６Ａが形成される。
また、図１４に示すように、パッド（ボンディングパッ
ド）形成領域にも開孔７７が形成される。
【００５１】次に、図１５に示すように、上記樹脂層７
５をマスクにして開孔７６Ａの底部のパッシベーション
膜７４およびその下層の絶縁膜（酸化シリコン膜６３、
５１、５０、窒化シリコン膜４４および酸化シリコン膜
３９）をドライエッチングすることにより、ヒューズＦ
Ｓの上部に深い開孔７６を形成する。
５をマスクにして開孔７６Ａの底部のパッシベーション
膜７４およびその下層の絶縁膜（酸化シリコン膜６３、
５１、５０、窒化シリコン膜４４および酸化シリコン膜
３９）をドライエッチングすることにより、ヒューズＦ
Ｓの上部に深い開孔７６を形成する。
【００５２】またこのとき図１６に示すように、樹脂層
７５をマスクにしてパッド形成領域の開孔７７の底部の
パッシベーション膜７４をドライエッチングし、前記配
線７０〜７２と同時に形成した第３層目（最上層）の配
線７３を露出させることによってボンディングパッドＢ
Ｐを形成する。
７５をマスクにしてパッド形成領域の開孔７７の底部の
パッシベーション膜７４をドライエッチングし、前記配
線７０〜７２と同時に形成した第３層目（最上層）の配
線７３を露出させることによってボンディングパッドＢ
Ｐを形成する。
【００５３】このように、本実施の形態では、フォトレ
ジスト膜を使って感光性ポリイミド樹脂を露光した後、
現像を行なうことによって、パッシベーション膜７４の
上部に開孔７６Ａ、７７を有する樹脂層７５を形成する
ので、ポリイミド樹脂をウェットエッチングして開孔を
形成する場合に比べて寸法変動の小さな開孔（７６Ａ、
７７）を形成することができる。
ジスト膜を使って感光性ポリイミド樹脂を露光した後、
現像を行なうことによって、パッシベーション膜７４の
上部に開孔７６Ａ、７７を有する樹脂層７５を形成する
ので、ポリイミド樹脂をウェットエッチングして開孔を
形成する場合に比べて寸法変動の小さな開孔（７６Ａ、
７７）を形成することができる。
【００５４】これにより、パッド形成領域の開孔７７の
底部のパッシベーション膜７４をドライエッチングして
ボンディングパッドＢＰを形成する際、ヒューズＦＳの
上部の絶縁膜をオーバーエッチングして深い開孔７６を
形成しても、ボンディングパッドＢＰの近傍の絶縁膜が
深く削られてしまうことがない。
底部のパッシベーション膜７４をドライエッチングして
ボンディングパッドＢＰを形成する際、ヒューズＦＳの
上部の絶縁膜をオーバーエッチングして深い開孔７６を
形成しても、ボンディングパッドＢＰの近傍の絶縁膜が
深く削られてしまうことがない。
【００５５】また、本実施の形態では、パッシベーショ
ン膜７４の上部に開孔７６Ａ、７７を有する樹脂層７５
を形成した後、引き続いてヒューズＦＳの上部の絶縁膜
に深い開孔７６を形成するので、ヒューズＦＳの上部の
樹脂層７５とパッシベーション膜７４とを除去する工程
に先立ってヒューズＦＳの上部の絶縁膜に開孔７６を形
成する場合に比べて工程数を短縮することができる。
ン膜７４の上部に開孔７６Ａ、７７を有する樹脂層７５
を形成した後、引き続いてヒューズＦＳの上部の絶縁膜
に深い開孔７６を形成するので、ヒューズＦＳの上部の
樹脂層７５とパッシベーション膜７４とを除去する工程
に先立ってヒューズＦＳの上部の絶縁膜に開孔７６を形
成する場合に比べて工程数を短縮することができる。
【００５６】なお、本実施の形態において、ヒューズＦ
Ｓの上部の絶縁膜（酸化シリコン膜６３、５１、５０、
窒化シリコン膜４４および酸化シリコン膜３９）をエッ
チングして深い開孔７６を形成する際は、まず、窒化シ
リコンに比べて酸化シリコンのエッチング速度が大きく
なるような条件で酸化シリコン膜６３、５１、５０をエ
ッチングし、窒化シリコン膜４４の表面でエッチングを
一旦停止した後、酸化シリコンに比べて窒化シリコンの
エッチング速度が大きくなるような条件で窒化シリコン
膜４４をエッチングする。このようにすると、ヒューズ
ＦＳの上部の絶縁膜に深い開孔７６を形成した後に、ヒ
ューズＦＳの上部に残る絶縁膜（酸化シリコン膜３９）
の膜厚を高精度に制御することができる。
Ｓの上部の絶縁膜（酸化シリコン膜６３、５１、５０、
窒化シリコン膜４４および酸化シリコン膜３９）をエッ
チングして深い開孔７６を形成する際は、まず、窒化シ
リコンに比べて酸化シリコンのエッチング速度が大きく
なるような条件で酸化シリコン膜６３、５１、５０をエ
ッチングし、窒化シリコン膜４４の表面でエッチングを
一旦停止した後、酸化シリコンに比べて窒化シリコンの
エッチング速度が大きくなるような条件で窒化シリコン
膜４４をエッチングする。このようにすると、ヒューズ
ＦＳの上部の絶縁膜に深い開孔７６を形成した後に、ヒ
ューズＦＳの上部に残る絶縁膜（酸化シリコン膜３９）
の膜厚を高精度に制御することができる。
【００５７】その後、プローブ検査によって欠陥セルの
検出を行い、欠陥セルが見い出された場合には、図１７
に示すように、開孔７６を通じてヒューズＦＳにレーザ
ビームＬＢを照射し、ヒューズＦＳを溶断することによ
って欠陥セルの救済を行なう。
検出を行い、欠陥セルが見い出された場合には、図１７
に示すように、開孔７６を通じてヒューズＦＳにレーザ
ビームＬＢを照射し、ヒューズＦＳを溶断することによ
って欠陥セルの救済を行なう。
【００５８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５９】前記実施の形態では、第１層目の配線材料
（Ｗ）を使ってヒューズを形成した場合について説明し
たが、例えば低抵抗多結晶シリコン、高融点金属シリサ
イドなど、他の電極配線材料を使ってヒューズを形成す
る場合に適用できることは勿論である。また、ＤＲＡＭ
以外のメモリＬＳＩ（ＳＲＡＭ、不揮発性メモリなど）
のヒューズ開孔プロセスに適用できることはいうまでも
ない。
（Ｗ）を使ってヒューズを形成した場合について説明し
たが、例えば低抵抗多結晶シリコン、高融点金属シリサ
イドなど、他の電極配線材料を使ってヒューズを形成す
る場合に適用できることは勿論である。また、ＤＲＡＭ
以外のメモリＬＳＩ（ＳＲＡＭ、不揮発性メモリなど）
のヒューズ開孔プロセスに適用できることはいうまでも
ない。
【００６０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６１】本発明によれば、ヒューズの切断によって
不良ビットの救済を行なう冗長回路を備えた半導体集積
回路装置の製造工程数を低減することができるので、製
造コストの低減が可能となる。
不良ビットの救済を行なう冗長回路を備えた半導体集積
回路装置の製造工程数を低減することができるので、製
造コストの低減が可能となる。
【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型半導体領域 ４ ｎ型ウエル ５ 酸化シリコン膜 ６ 素子分離溝 ７ ゲート酸化膜 ８ ゲート電極 ９ ｎ型半導体領域（ソース、ドレイン） ９ａ ｎ- 型半導体領域 １２ 窒化シリコン膜 １３ 窒化シリコン膜 １６ ＳＯＧ膜 １７ 酸化シリコン膜 １８ 酸化シリコン膜 １９ コンタクトホール ２０ コンタクトホール ２１ プラグ ２２ スルーホール ２８ 酸化シリコン膜 ３５ プラグ ３９ 酸化シリコン膜 ４４ 窒化シリコン膜 ４５ 多結晶シリコン膜 ４５Ａ アモルファスシリコン膜 ４６ 酸化タンタル膜 ４７ ＴｉＮ膜 ４８ スルーホール ４９ プラグ ５０、５１ 酸化シリコン膜 ５２ 溝 ５５、５６ スルーホール ５７ プラグ ６０、６１、６２ 配線 ６３ 酸化シリコン膜 ６４、６５、６６ スルーホール ６７ プラグ ７０、７１、７２、７３ 配線 ７４ パッシベーション膜 ７５ 樹脂層 ７６、７６Ａ、７７ 開孔 ＢＬ ビット線 ＢＰ ボンディングパッド Ｃ 情報蓄積用容量素子 ＦＳ ヒューズ ＬＢ レーザビーム ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡崎 勉 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F064 BB12 EE56 FF02 FF27 FF29 GG03
Claims (5)
- 【請求項１】 以下の工程を含むことを特徴とする半導
体集積回路装置の製造方法； （ａ）半導体基板の主面の第１領域に半導体素子を形成
した後、前記半導体素子の上部に複数層の絶縁膜と複数
層の配線とを交互に形成する工程、（ｂ）前記半導体素
子または前記複数層の配線のいずれかを形成する工程
で、前記半導体基板の主面の第２領域にヒューズを形成
する工程、（ｃ）前記配線の最上部にパッシベーション
膜を形成した後、前記パッシベーション膜の上部に感光
性を有する樹脂層を形成する工程、（ｄ）前記感光性を
有する樹脂層を露光、現像することによって樹脂パター
ンを形成した後、前記樹脂パターンをマスクにしたエッ
チングで前記配線の上部の前記パッシベーション膜を除
去することによってパッドを形成し、前記ヒューズの上
部の前記パッシベーション膜を除去することによって開
孔を形成する工程、（ｅ）前記樹脂パターンをマスクに
して前記開孔の底部と前記ヒューズとの間の前記絶縁膜
の一部をさらにエッチングする工程。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記ヒューズは、欠陥救済用のヒュー
ズであることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法において、前記ヒューズは、レーザ照射によって
溶断されるヒューズであることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法において、前記感光性を有する樹脂層は、感光性
ポリイミド樹脂からなることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法において、前記孔の底部と前記ヒューズとの間の
前記絶縁膜は、酸化シリコン系の第１絶縁膜と、前記第
１絶縁膜の上部に形成された窒化シリコン系の第２絶縁
膜と、前記第２絶縁膜の上部に形成された酸化シリコン
系の第３絶縁膜とを含み、前記（ｅ）工程で前記第３絶
縁膜をエッチングする際は、前記第２絶縁膜をエッチン
グのストッパに用いることを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135196A JP2000332114A (ja) | 1999-05-17 | 1999-05-17 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135196A JP2000332114A (ja) | 1999-05-17 | 1999-05-17 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332114A true JP2000332114A (ja) | 2000-11-30 |
Family
ID=15146102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11135196A Pending JP2000332114A (ja) | 1999-05-17 | 1999-05-17 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332114A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003051542A (ja) * | 2001-08-08 | 2003-02-21 | Sony Corp | 半導体装置及びその製造方法 |
| US6563188B2 (en) | 2001-08-08 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having multilayer passivation layer formed over memory cell fuse area |
| US6878614B2 (en) * | 2002-01-23 | 2005-04-12 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices including fuse wires having reduced cross-sectional areas and related structures |
| JP2005136201A (ja) * | 2003-10-30 | 2005-05-26 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| US6989577B2 (en) | 2000-09-14 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device having multiple insulation layers |
-
1999
- 1999-05-17 JP JP11135196A patent/JP2000332114A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6989577B2 (en) | 2000-09-14 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device having multiple insulation layers |
| US7268068B2 (en) | 2000-09-14 | 2007-09-11 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
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