JP2000332116A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2000332116A JP2000332116A JP11142633A JP14263399A JP2000332116A JP 2000332116 A JP2000332116 A JP 2000332116A JP 11142633 A JP11142633 A JP 11142633A JP 14263399 A JP14263399 A JP 14263399A JP 2000332116 A JP2000332116 A JP 2000332116A
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- film
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Abstract
(57)【要約】
【課題】 冗長回路の一部を構成するヒューズの信頼性
を向上することのできる技術を提供する。 【解決手段】 ＣＣＢバンプ５の下地金属ＢＬＭは、無
機絶縁膜１０ａおよびＰＩＱ膜１０ｂが積層された表面
保護膜１０の上層に形成し、冗長回路の一部を構成する
ヒューズ８は、無機絶縁膜１０ａ上のみに形成する。さ
らに、ヒューズ８は、上記下地金属ＢＬＭと同一材料に
よって構成するが、ヒューズ８の切断箇所８ａは、下地
金属ＢＬＭの一金属層９ａのみによって構成される。
を向上することのできる技術を提供する。 【解決手段】 ＣＣＢバンプ５の下地金属ＢＬＭは、無
機絶縁膜１０ａおよびＰＩＱ膜１０ｂが積層された表面
保護膜１０の上層に形成し、冗長回路の一部を構成する
ヒューズ８は、無機絶縁膜１０ａ上のみに形成する。さ
らに、ヒューズ８は、上記下地金属ＢＬＭと同一材料に
よって構成するが、ヒューズ８の切断箇所８ａは、下地
金属ＢＬＭの一金属層９ａのみによって構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、冗長回路を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
置およびその製造技術に関し、特に、冗長回路を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】近年、半導体集積回路装置においては、
回路機能の向上や記憶容量の増大が進められている。し
かし、回路機能の向上や記憶容量の増大に伴って、半導
体チップの製造歩留まりを実用的水準以上に保つことが
困難となってきている。これは、素子や配線等が微細と
なり、また、半導体チップが大形となるので、異物等に
起因する欠陥発生率が高くなるからである。
回路機能の向上や記憶容量の増大が進められている。し
かし、回路機能の向上や記憶容量の増大に伴って、半導
体チップの製造歩留まりを実用的水準以上に保つことが
困難となってきている。これは、素子や配線等が微細と
なり、また、半導体チップが大形となるので、異物等に
起因する欠陥発生率が高くなるからである。
【０００３】この欠陥発生に起因する半導体チップの製
造歩留まりの低下を抑制する技術として冗長構成技術が
ある。
造歩留まりの低下を抑制する技術として冗長構成技術が
ある。
【０００４】冗長構成技術は、予め半導体チップ内に欠
陥部分と置換できる予備エレメントを設けておき、欠陥
が発生した場合にその欠陥部分と予備エレメントとを置
換することによって、半導体チップを救済する技術であ
る。欠陥部分と予備エレメントとの切り換えは、冗長回
路の一部を構成するヒューズの切断によって行われる。
陥部分と置換できる予備エレメントを設けておき、欠陥
が発生した場合にその欠陥部分と予備エレメントとを置
換することによって、半導体チップを救済する技術であ
る。欠陥部分と予備エレメントとの切り換えは、冗長回
路の一部を構成するヒューズの切断によって行われる。
【０００５】冗長回路の一部を構成するヒューズを形成
する方法としては幾つかの方法が提案されており、例え
ば特開平５−１１４６５５号には、切断処理の容易性等
の観点から、ヒューズを半田バンプの下地金属と同一材
料によって構成し、ヒューズの切断箇所を下地金属の一
金属層のみによって構成する方法が開示されている。
する方法としては幾つかの方法が提案されており、例え
ば特開平５−１１４６５５号には、切断処理の容易性等
の観点から、ヒューズを半田バンプの下地金属と同一材
料によって構成し、ヒューズの切断箇所を下地金属の一
金属層のみによって構成する方法が開示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記従
来の技術においては、以下の問題があることを本発明者
は見いだした。
来の技術においては、以下の問題があることを本発明者
は見いだした。
【０００７】すなわち、半導体チップと基板との間に樹
脂を設けて、半導体チップと基板との熱膨張係数のミス
マッチから半田バンプに生ずる応力を低減したアンダー
フィル封止では、半導体チップの最上層の表面保護膜に
ポリイミド樹脂膜（以下、ＰＩＱ膜と称す）が用いられ
ている。ヒューズの切断箇所となる金属層は、通常、ク
ロム（Ｃｒ）によって構成されているが、このＣｒは硬
くて脆い性質を有するため、柔らかい耐熱性高分子樹脂
であるＰＩＱ膜上にＣｒからなるヒューズを形成する
と、製造工程におけるある一定の温度以上の熱処理によ
ってヒューズが破断することが考えられた。また、組立
後の信頼性試験における熱膨張係数の差などによっても
破断する可能性がある。
脂を設けて、半導体チップと基板との熱膨張係数のミス
マッチから半田バンプに生ずる応力を低減したアンダー
フィル封止では、半導体チップの最上層の表面保護膜に
ポリイミド樹脂膜（以下、ＰＩＱ膜と称す）が用いられ
ている。ヒューズの切断箇所となる金属層は、通常、ク
ロム（Ｃｒ）によって構成されているが、このＣｒは硬
くて脆い性質を有するため、柔らかい耐熱性高分子樹脂
であるＰＩＱ膜上にＣｒからなるヒューズを形成する
と、製造工程におけるある一定の温度以上の熱処理によ
ってヒューズが破断することが考えられた。また、組立
後の信頼性試験における熱膨張係数の差などによっても
破断する可能性がある。
【０００８】本発明の目的は、冗長回路の一部を構成す
るヒューズの信頼性を向上することのできる技術を提供
することにある。
るヒューズの信頼性を向上することのできる技術を提供
することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、（１）本発明の半導体集
積回路装置は、半導体チップに形成された複数のＣｏｎ
ｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ Ｂｏｎｄｉｎｇ
（以下ＣＣＢと称す）バンプ用下地金属を、無機絶縁膜
および有機絶縁膜が下層から順に積層された表面保護膜
の上層に形成し、冗長回路の一部を構成する複数のヒュ
ーズを、上記無機絶縁膜上のみに形成するとともに、Ｃ
ＣＢバンプ用下地金属の少なくとも一部の構成材料によ
ってヒューズを構成するものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、（１）本発明の半導体集
積回路装置は、半導体チップに形成された複数のＣｏｎ
ｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ Ｂｏｎｄｉｎｇ
（以下ＣＣＢと称す）バンプ用下地金属を、無機絶縁膜
および有機絶縁膜が下層から順に積層された表面保護膜
の上層に形成し、冗長回路の一部を構成する複数のヒュ
ーズを、上記無機絶縁膜上のみに形成するとともに、Ｃ
ＣＢバンプ用下地金属の少なくとも一部の構成材料によ
ってヒューズを構成するものである。
【００１１】（２）本発明の半導体集積回路装置は、前
記（１）の半導体集積回路装置において、ＣＣＢバンプ
を介して半導体チップがパッケージ基板に実装され、半
導体チップとパッケージ基板との間をアンダーフィル樹
脂によって封止するものである。
記（１）の半導体集積回路装置において、ＣＣＢバンプ
を介して半導体チップがパッケージ基板に実装され、半
導体チップとパッケージ基板との間をアンダーフィル樹
脂によって封止するものである。
【００１２】（３）本発明の半導体集積回路装置は、前
記（１）の半導体集積回路装置において、有機絶縁膜の
厚さを0.５〜１０μｍとするものである。
記（１）の半導体集積回路装置において、有機絶縁膜の
厚さを0.５〜１０μｍとするものである。
【００１３】（４）本発明の半導体集積回路装置は、前
記（１）の半導体集積回路装置において、少なくともヒ
ューズの切断領域上に有機絶縁膜からなる保護膜が形成
されているものである。
記（１）の半導体集積回路装置において、少なくともヒ
ューズの切断領域上に有機絶縁膜からなる保護膜が形成
されているものである。
【００１４】（５）本発明の半導体集積回路装置は、前
記（１）の半導体集積回路装置において、無機絶縁膜の
表面が平坦化されているものである。
記（１）の半導体集積回路装置において、無機絶縁膜の
表面が平坦化されているものである。
【００１５】（６）本発明の半導体集積回路装置は、前
記（１）の半導体集積回路装置において、複数のヒュー
ズを囲んで有機絶縁膜が設けられており、隣接するヒュ
ーズの間には上記有機絶縁膜からなるダミーパターンが
配置されているものである。
記（１）の半導体集積回路装置において、複数のヒュー
ズを囲んで有機絶縁膜が設けられており、隣接するヒュ
ーズの間には上記有機絶縁膜からなるダミーパターンが
配置されているものである。
【００１６】（７）本発明の半導体集積回路装置の製造
方法は、半導体基板上に形成された最上層配線の上層
に、無機絶縁膜をパターン形成する工程と、無機絶縁膜
の上層に有機絶縁膜を堆積した後、この有機絶縁膜をパ
ターン形成し、少なくとも冗長回路の一部を構成するヒ
ューズが形成される領域の有機絶縁膜を除去する工程
と、ＣＣＢバンプ用下地金属の少なくとも一部の構成材
料を用いて、ＣＣＢバンプ用下地金属と冗長回路の一部
を構成するヒューズとを同時にパターン形成する工程と
を有するものである。
方法は、半導体基板上に形成された最上層配線の上層
に、無機絶縁膜をパターン形成する工程と、無機絶縁膜
の上層に有機絶縁膜を堆積した後、この有機絶縁膜をパ
ターン形成し、少なくとも冗長回路の一部を構成するヒ
ューズが形成される領域の有機絶縁膜を除去する工程
と、ＣＣＢバンプ用下地金属の少なくとも一部の構成材
料を用いて、ＣＣＢバンプ用下地金属と冗長回路の一部
を構成するヒューズとを同時にパターン形成する工程と
を有するものである。
【００１７】（８）本発明の半導体集積回路装置の製造
方法は、半導体基板上に形成された最上層配線の上層
に、無機絶縁膜をパターン形成する工程と、無機絶縁膜
の上層に有機絶縁膜を堆積した後、この有機絶縁膜をパ
ターン形成し、少なくとも冗長回路の一部を構成するヒ
ューズが形成される領域の有機絶縁膜を除去する工程
と、ＣＣＢバンプ用下地金属の少なくとも一部の構成材
料を用いて、ＣＣＢバンプ用下地金属と冗長回路の一部
を構成するヒューズとを同時にパターン形成する工程
と、少なくともヒューズの切断領域上を有機絶縁膜から
なる保護膜で覆う工程とを有するものである。
方法は、半導体基板上に形成された最上層配線の上層
に、無機絶縁膜をパターン形成する工程と、無機絶縁膜
の上層に有機絶縁膜を堆積した後、この有機絶縁膜をパ
ターン形成し、少なくとも冗長回路の一部を構成するヒ
ューズが形成される領域の有機絶縁膜を除去する工程
と、ＣＣＢバンプ用下地金属の少なくとも一部の構成材
料を用いて、ＣＣＢバンプ用下地金属と冗長回路の一部
を構成するヒューズとを同時にパターン形成する工程
と、少なくともヒューズの切断領域上を有機絶縁膜から
なる保護膜で覆う工程とを有するものである。
【００１８】（９）本発明の半導体集積回路装置の製造
方法は、半導体基板上に形成された最上層配線の上層
に、無機絶縁膜をパターン形成し、この無機絶縁膜を開
口してスルーホールを形成した後、無機絶縁膜の表面を
平坦化する工程と、無機絶縁膜の上層に導体膜を堆積し
た後、導体膜の表面を平坦化することにより、スルーホ
ールの内部にプラグを形成する工程と、無機絶縁膜の上
層に有機絶縁膜を堆積した後、この有機絶縁膜をパター
ン形成し、少なくとも冗長回路の一部を構成するヒュー
ズが形成される領域の有機絶縁膜を除去する工程と、Ｃ
ＣＢバンプ用下地金属の少なくとも一部の構成材料を用
いて、ＣＣＢバンプ用下地金属と冗長回路の一部を構成
するヒューズとを同時にパターン形成する工程とを有す
るものである。
方法は、半導体基板上に形成された最上層配線の上層
に、無機絶縁膜をパターン形成し、この無機絶縁膜を開
口してスルーホールを形成した後、無機絶縁膜の表面を
平坦化する工程と、無機絶縁膜の上層に導体膜を堆積し
た後、導体膜の表面を平坦化することにより、スルーホ
ールの内部にプラグを形成する工程と、無機絶縁膜の上
層に有機絶縁膜を堆積した後、この有機絶縁膜をパター
ン形成し、少なくとも冗長回路の一部を構成するヒュー
ズが形成される領域の有機絶縁膜を除去する工程と、Ｃ
ＣＢバンプ用下地金属の少なくとも一部の構成材料を用
いて、ＣＣＢバンプ用下地金属と冗長回路の一部を構成
するヒューズとを同時にパターン形成する工程とを有す
るものである。
【００１９】上記した手段によれば、アンダーフィル封
止を採用したパッケージにおいて、ＣＣＢバンプ用下地
金属の下には剥がれを防止するための柔らかい有機膜で
あるＰＩＱ膜およびその下層に無機絶縁膜が形成されて
いるが、硬くて脆い性質を有するヒューズの下にはＰＩ
Ｑ膜が形成されずに、無機絶縁膜のみが形成されてい
る。これにより、製造工程における熱処理または組立後
の信頼性試験における熱膨張係数の差等によるヒューズ
に加わる応力を低減することができて、ヒューズの破断
を防ぐことができる。
止を採用したパッケージにおいて、ＣＣＢバンプ用下地
金属の下には剥がれを防止するための柔らかい有機膜で
あるＰＩＱ膜およびその下層に無機絶縁膜が形成されて
いるが、硬くて脆い性質を有するヒューズの下にはＰＩ
Ｑ膜が形成されずに、無機絶縁膜のみが形成されてい
る。これにより、製造工程における熱処理または組立後
の信頼性試験における熱膨張係数の差等によるヒューズ
に加わる応力を低減することができて、ヒューズの破断
を防ぐことができる。
【００２０】また、上記した手段（４）、（８）によれ
ば、ヒューズの直上に保護膜を設けることによって、ア
ンダーフィル樹脂を充填する際のプロセスバラツキ等に
起因するヒューズ直上でのボイドの発生、またはアンダ
ーフィル樹脂の剥離等を防ぐことができて、ヒューズ上
に水分が溜まることによるヒューズの腐食を防止するこ
とが可能となる。
ば、ヒューズの直上に保護膜を設けることによって、ア
ンダーフィル樹脂を充填する際のプロセスバラツキ等に
起因するヒューズ直上でのボイドの発生、またはアンダ
ーフィル樹脂の剥離等を防ぐことができて、ヒューズ上
に水分が溜まることによるヒューズの腐食を防止するこ
とが可能となる。
【００２１】また、上記した手段（５）、（９）によれ
ば、ヒューズ下の無機絶縁膜の表面を平坦化することに
より、ヒューズの下地段差を緩和してヒューズの微細加
工を容易とし、ヒューズを構成する金属層のエッチ残り
を防ぐことができる。
ば、ヒューズ下の無機絶縁膜の表面を平坦化することに
より、ヒューズの下地段差を緩和してヒューズの微細加
工を容易とし、ヒューズを構成する金属層のエッチ残り
を防ぐことができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２３】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２４】（実施の形態１）図１は本発明の一実施の
形態である冗長回路の一部を構成するヒューズを有する
半導体集積回路装置の要部断面図、図２は冗長回路の一
部を構成するヒューズの断面図、図３および図４はヒュ
ーズの全体平面図である。
形態である冗長回路の一部を構成するヒューズを有する
半導体集積回路装置の要部断面図、図２は冗長回路の一
部を構成するヒューズの断面図、図３および図４はヒュ
ーズの全体平面図である。
【００２５】図１に示すように、パッケージ１を構成す
るパッケージ基板２の上下面には、それぞれパッド電極
３，４が形成されている。パッケージ基板２は、例えば
アルミナ、ホウケイ酸ガラスまたはムライト等のような
セラミック材料、あるいはビルドアップ配線板からな
る。また、パッド電極３，４は、パッケージ基板２の内
部に形成された、例えばタングステンまたはモリブデン
等からなる内部配線によって電気的に接続されている。
上記内部配線は貫通スルーホールでも、スルーホールに
よって接続される多層配線でもよい。
るパッケージ基板２の上下面には、それぞれパッド電極
３，４が形成されている。パッケージ基板２は、例えば
アルミナ、ホウケイ酸ガラスまたはムライト等のような
セラミック材料、あるいはビルドアップ配線板からな
る。また、パッド電極３，４は、パッケージ基板２の内
部に形成された、例えばタングステンまたはモリブデン
等からなる内部配線によって電気的に接続されている。
上記内部配線は貫通スルーホールでも、スルーホールに
よって接続される多層配線でもよい。
【００２６】パッケージ基板２の下面の電極パッド３に
は、図示はしないが、例えばＣＣＢ（Controlled Colla
pse Bonding ）バンプまたは例えばＰＧＡ（Pin Grid A
rraypackage）のピンなどが接合されており、パッケー
ジ１と外部とは電極パッド３によって接続される。
は、図示はしないが、例えばＣＣＢ（Controlled Colla
pse Bonding ）バンプまたは例えばＰＧＡ（Pin Grid A
rraypackage）のピンなどが接合されており、パッケー
ジ１と外部とは電極パッド３によって接続される。
【００２７】また、パッケージ基板１の上面の電極パッ
ド４には、ＣＣＢバンプ５が接合されている。ＣＣＢバ
ンプ５は、例えば１〜１０重量％程度の錫（Ｓｎ）を含
有する鉛（Ｐｂ）／Ｓｎ合金（融点：３２０〜３３０℃
程度）、または３重量％程度の銀（Ａｇ）を含有するＳ
ｎ／Ａｇ合金（融点：２５０〜２６０℃程度）からな
る。
ド４には、ＣＣＢバンプ５が接合されている。ＣＣＢバ
ンプ５は、例えば１〜１０重量％程度の錫（Ｓｎ）を含
有する鉛（Ｐｂ）／Ｓｎ合金（融点：３２０〜３３０℃
程度）、または３重量％程度の銀（Ａｇ）を含有するＳ
ｎ／Ａｇ合金（融点：２５０〜２６０℃程度）からな
る。
【００２８】半導体チップ６とパッケージ基板２との間
には、ＣＣＢバンプ５を機械的に補強して接続寿命を向
上するためのアンダーフィル樹脂７が充填してある。ア
ンダーフィル樹脂７は、例えばエポキシ系樹脂からな
る。
には、ＣＣＢバンプ５を機械的に補強して接続寿命を向
上するためのアンダーフィル樹脂７が充填してある。ア
ンダーフィル樹脂７は、例えばエポキシ系樹脂からな
る。
【００２９】ＣＣＢバンプ５は、半導体チップ６の主面
側に形成された下地金属（ＣＣＢバンプ用下地金属）Ｂ
ＬＭに接合されている。すなわち、半導体チップ６は、
ＣＣＢバンプ５を介してパッケージ基板２のパッド電極
４上に実装されている。なお、ＢＬＭは、Ball Limitin
g Metalizationの略である。
側に形成された下地金属（ＣＣＢバンプ用下地金属）Ｂ
ＬＭに接合されている。すなわち、半導体チップ６は、
ＣＣＢバンプ５を介してパッケージ基板２のパッド電極
４上に実装されている。なお、ＢＬＭは、Ball Limitin
g Metalizationの略である。
【００３０】半導体チップ６の主面側には、例えば論理
付きＳＲＡＭ（Static Random Access Memory ）回路ま
たは論理付きＤＲＡＭ（Dynamic RAM ）等のような半導
体集積回路装置が形成されている。半導体集積回路装置
は、例えばＣＭＯＳ（Complementary Metal Oxide Semi
conductor ）またはＢｉ−ＣＭＯＳ（Bipolar-CMOS）な
どのＣＭＯＳ系の半導体素子で形成されている。
付きＳＲＡＭ（Static Random Access Memory ）回路ま
たは論理付きＤＲＡＭ（Dynamic RAM ）等のような半導
体集積回路装置が形成されている。半導体集積回路装置
は、例えばＣＭＯＳ（Complementary Metal Oxide Semi
conductor ）またはＢｉ−ＣＭＯＳ（Bipolar-CMOS）な
どのＣＭＯＳ系の半導体素子で形成されている。
【００３１】半導体チップ６の主面には、図示はしない
が、例えば所定の論理回路ブロックおよび同一のワード
・ビット構成のメモリ回路ブロックが複数配置されてお
り、各メモリ回路ブロックには、例えば予備メモリセル
が形成されている。予備メモリセルは、欠陥メモリセル
が発生した場合に、その欠陥メモリセルと置換される予
備のメモリセルである。すなわち、半導体チップ６に
は、冗長回路が形成されている。欠陥メモリセルと予備
メモリセルとの切り換えを行うための後述するヒューズ
は、例えば上記メモリ回路ブロック内に形成されてお
り、半導体チップ６の周辺で生じやすい剥がれを避け
て、半導体チップ６の中央部に近い領域に形成される。
が、例えば所定の論理回路ブロックおよび同一のワード
・ビット構成のメモリ回路ブロックが複数配置されてお
り、各メモリ回路ブロックには、例えば予備メモリセル
が形成されている。予備メモリセルは、欠陥メモリセル
が発生した場合に、その欠陥メモリセルと置換される予
備のメモリセルである。すなわち、半導体チップ６に
は、冗長回路が形成されている。欠陥メモリセルと予備
メモリセルとの切り換えを行うための後述するヒューズ
は、例えば上記メモリ回路ブロック内に形成されてお
り、半導体チップ６の周辺で生じやすい剥がれを避け
て、半導体チップ６の中央部に近い領域に形成される。
【００３２】次に、下地金属ＢＬＭおよびヒューズ８の
構造を図２を用いて説明する。
構造を図２を用いて説明する。
【００３３】まず、下地金属ＢＬＭは、例えば３種類の
金属層９ａ〜９ｃが下層から順に積層されて構成されて
いる。最下層の金属層９ａは、例えばＣｒまたはチタン
（Ｔｉ）からなり、その厚さは、例えば０. ０３〜０.
２μｍ程度である。また、中間の金属層９ｂは、例えば
ニッケル（Ｎｉ）または銅（Ｃｕ）からなり、その厚さ
は、例えば０. ３〜３μｍ程度である。さらに、最上層
の金属層９ｃは、例えば金（Ａｕ）からなり、その厚さ
は、例えば０. ０５〜０. ２μｍ程度である。従って、
下地金属ＢＬＭの構造としては、Ａｕ／Ｎｉ／Ｃｒ、Ａ
ｕ／Ｃｕ／Ｃｒ、Ａｕ／Ｎｉ／Ｔｉ、Ａｕ／Ｃｕ／Ｔｉ
が提案される。なお、中間の金属層９ｂには、Ｎｉ−Ｃ
ｕ合金またはＮｉ−タングステン（Ｗ）合金を用いるこ
ともできる。
金属層９ａ〜９ｃが下層から順に積層されて構成されて
いる。最下層の金属層９ａは、例えばＣｒまたはチタン
（Ｔｉ）からなり、その厚さは、例えば０. ０３〜０.
２μｍ程度である。また、中間の金属層９ｂは、例えば
ニッケル（Ｎｉ）または銅（Ｃｕ）からなり、その厚さ
は、例えば０. ３〜３μｍ程度である。さらに、最上層
の金属層９ｃは、例えば金（Ａｕ）からなり、その厚さ
は、例えば０. ０５〜０. ２μｍ程度である。従って、
下地金属ＢＬＭの構造としては、Ａｕ／Ｎｉ／Ｃｒ、Ａ
ｕ／Ｃｕ／Ｃｒ、Ａｕ／Ｎｉ／Ｔｉ、Ａｕ／Ｃｕ／Ｔｉ
が提案される。なお、中間の金属層９ｂには、Ｎｉ−Ｃ
ｕ合金またはＮｉ−タングステン（Ｗ）合金を用いるこ
ともできる。
【００３４】このような金属層９ａ〜９ｃによって構成
された下地金属ＢＬＭは、表面保護膜１０に穿孔された
スルーホール１１ａを通じて、半導体チップ６の最上層
配線である引き出し電極１２と電気的に接続されてい
る。
された下地金属ＢＬＭは、表面保護膜１０に穿孔された
スルーホール１１ａを通じて、半導体チップ６の最上層
配線である引き出し電極１２と電気的に接続されてい
る。
【００３５】下地金属ＢＬＭ上には、リフトオフ法また
はメタルマスク蒸着法等によって形成されたＣＣＢバン
プ５が接合されている。なお、半導体チップ６をパッケ
ージ基板２に実装する際に、下地金属ＢＬＭとパッケー
ジ基板２の電極パッド３に接合されたＣＣＢバンプ５と
を接続してもよい。
はメタルマスク蒸着法等によって形成されたＣＣＢバン
プ５が接合されている。なお、半導体チップ６をパッケ
ージ基板２に実装する際に、下地金属ＢＬＭとパッケー
ジ基板２の電極パッド３に接合されたＣＣＢバンプ５と
を接続してもよい。
【００３６】表面保護膜１０は、半導体チップ６上に形
成された絶縁膜のうちの最終絶縁膜である。下地金属Ｂ
ＬＭ下の表面保護膜１０は、下層から順に無機絶縁膜１
０ａおよびＰＩＱ膜１０ｂが積層されて構成されてい
る。無機絶縁膜１０ａの厚さは、例えば０. ５〜３μｍ
程度であり、ＰＩＱ膜１０ｂの厚さは、その接着性およ
び段差緩和等から決められるが、0.５〜１０μｍ程度で
ある。
成された絶縁膜のうちの最終絶縁膜である。下地金属Ｂ
ＬＭ下の表面保護膜１０は、下層から順に無機絶縁膜１
０ａおよびＰＩＱ膜１０ｂが積層されて構成されてい
る。無機絶縁膜１０ａの厚さは、例えば０. ５〜３μｍ
程度であり、ＰＩＱ膜１０ｂの厚さは、その接着性およ
び段差緩和等から決められるが、0.５〜１０μｍ程度で
ある。
【００３７】無機絶縁膜１０ａは、主に、例えば二酸化
ケイ素（ＳｉＯ2 ）、窒化ケイ素（Ｓｉ3 Ｎ4 ）または
ＳｉＯ2 とＳｉ3 Ｎ4 との積層膜からなり、従って、無
機絶縁膜１０ａの構造としては、下層側からＳｉ3 Ｎ4
／ＳＯＧ（Spin On Glass ）／ＳｉＯ2 、Ｓｉ3 Ｎ4 ／
ＳｉＯ2 、ＳｉＯ2 ／Ｓｉ3 Ｎ4 、ＳｉＯ2 ／ＳＯＧ／
Ｓｉ3 Ｎ／ＳｉＯ2 ／ＳＯＧ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ，
ＳｉＯ2 ／Ｓｉ3 Ｎ4／ＳｉＯ2 ，ＳｉＯ2 ，ＳｉＯ2
／ＳＯＧ／ＳｉＯ2 等が提案される。この構造及び膜厚
は、（１）Ｃｒヒューズ部の平坦性、（２）絶縁膜の機
械的強度、耐湿性、（３）スルーホールの断面形状、加
工容易性、（４）Ｃｒヒューズ切断時のダメージ、切断
の容易性、（５）絶縁膜の膜応力（ウエハの反り量）等
から決定される。ＰＩＱ膜１０ｂは、無機絶縁膜１０ａ
とアンダーフィル樹脂７との界面の剥離により生ずるＣ
ＣＢバンプ５の破断を防ぐために設けられる。
ケイ素（ＳｉＯ2 ）、窒化ケイ素（Ｓｉ3 Ｎ4 ）または
ＳｉＯ2 とＳｉ3 Ｎ4 との積層膜からなり、従って、無
機絶縁膜１０ａの構造としては、下層側からＳｉ3 Ｎ4
／ＳＯＧ（Spin On Glass ）／ＳｉＯ2 、Ｓｉ3 Ｎ4 ／
ＳｉＯ2 、ＳｉＯ2 ／Ｓｉ3 Ｎ4 、ＳｉＯ2 ／ＳＯＧ／
Ｓｉ3 Ｎ／ＳｉＯ2 ／ＳＯＧ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ，
ＳｉＯ2 ／Ｓｉ3 Ｎ4／ＳｉＯ2 ，ＳｉＯ2 ，ＳｉＯ2
／ＳＯＧ／ＳｉＯ2 等が提案される。この構造及び膜厚
は、（１）Ｃｒヒューズ部の平坦性、（２）絶縁膜の機
械的強度、耐湿性、（３）スルーホールの断面形状、加
工容易性、（４）Ｃｒヒューズ切断時のダメージ、切断
の容易性、（５）絶縁膜の膜応力（ウエハの反り量）等
から決定される。ＰＩＱ膜１０ｂは、無機絶縁膜１０ａ
とアンダーフィル樹脂７との界面の剥離により生ずるＣ
ＣＢバンプ５の破断を防ぐために設けられる。
【００３８】引き出し電極１２は、例えばアルミニウム
（Ａｌ）膜、Ａｌ−Ｓｉ合金膜、Ａｌ−Ｓｉ−Ｃｕ膜、
Ｗ／Ａｌ／Ｗ積層膜、窒化チタン（ＴｉＮ）／Ａｌ／Ｔ
ｉＮ積層膜、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ積層
膜、Ｃｒ／Ｃｕ／Ｃｒ積層膜、ＴｉＮ／Ｃｕ積層膜など
からなり、半導体チップ６の主面に形成された半導体集
積回路と電気的に接続されている。その厚さは０. ３〜
５μｍ程度である。
（Ａｌ）膜、Ａｌ−Ｓｉ合金膜、Ａｌ−Ｓｉ−Ｃｕ膜、
Ｗ／Ａｌ／Ｗ積層膜、窒化チタン（ＴｉＮ）／Ａｌ／Ｔ
ｉＮ積層膜、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ積層
膜、Ｃｒ／Ｃｕ／Ｃｒ積層膜、ＴｉＮ／Ｃｕ積層膜など
からなり、半導体チップ６の主面に形成された半導体集
積回路と電気的に接続されている。その厚さは０. ３〜
５μｍ程度である。
【００３９】次に、ヒューズ８は、上記した下地金属Ｂ
ＬＭの構成材料によって構成されている。ところで、ヒ
ューズ８の切断箇所８ａを下地金属ＢＬＭの三種類の金
属層９ａ〜９ｃによって構成すると、レーザ等による切
断処理が困難となる。そこで、ヒューズ８の切断箇所８
ａは、例えば金属層９ａのみによって構成されている。
すなわち、切断箇所８ａは、例えばＣｒ層のみによって
構成されている。Ｃｒをヒューズ８の構成材料に用いる
利点としては、下地金属ＢＬＭを形成すると同時に形成
できること、Ｃｒの耐蝕性がＡｌよりも優れていること
が挙げられる。
ＬＭの構成材料によって構成されている。ところで、ヒ
ューズ８の切断箇所８ａを下地金属ＢＬＭの三種類の金
属層９ａ〜９ｃによって構成すると、レーザ等による切
断処理が困難となる。そこで、ヒューズ８の切断箇所８
ａは、例えば金属層９ａのみによって構成されている。
すなわち、切断箇所８ａは、例えばＣｒ層のみによって
構成されている。Ｃｒをヒューズ８の構成材料に用いる
利点としては、下地金属ＢＬＭを形成すると同時に形成
できること、Ｃｒの耐蝕性がＡｌよりも優れていること
が挙げられる。
【００４０】金属層９ａの両端、すなわち、ヒューズ８
の両端は、表面保護膜１０に穿孔されたスルーホール１
１ｂを通じて、それぞれ半導体チップ６の最上層配線で
ある引き出し電極１２と電気的に接続されている。ただ
し、ヒューズ８の非切断箇所８ｂ1 ，８ｂ2 は、金属層
９ａ〜９ｃが下層から順に積層されて構成されている。
の両端は、表面保護膜１０に穿孔されたスルーホール１
１ｂを通じて、それぞれ半導体チップ６の最上層配線で
ある引き出し電極１２と電気的に接続されている。ただ
し、ヒューズ８の非切断箇所８ｂ1 ，８ｂ2 は、金属層
９ａ〜９ｃが下層から順に積層されて構成されている。
【００４１】さらに、ヒューズ８下の表面保護膜１０
は、無機絶縁膜１０ａのみによって構成されている。Ｐ
ＩＱ膜１０ｂ上にヒューズ８を形成すると、３００〜３
５０℃の熱処理を施した場合、ＰＩＱ膜１０ｂ上のヒュ
ーズ８がＰＩＱ膜１０ｂとの熱膨張係数の差によって破
断しやすく、また、レーザ等による切断処理が困難とな
る。そこで、ヒューズ８下には、ＰＩＱ膜１０ｂは設け
られていない。
は、無機絶縁膜１０ａのみによって構成されている。Ｐ
ＩＱ膜１０ｂ上にヒューズ８を形成すると、３００〜３
５０℃の熱処理を施した場合、ＰＩＱ膜１０ｂ上のヒュ
ーズ８がＰＩＱ膜１０ｂとの熱膨張係数の差によって破
断しやすく、また、レーザ等による切断処理が困難とな
る。そこで、ヒューズ８下には、ＰＩＱ膜１０ｂは設け
られていない。
【００４２】図３に、ヒューズ８のレイアウト図の一例
を示す。ヒューズ８は、必要に応じて複数配置されてい
る。各ヒューズ８の切断箇所８ａは、切断しやすいよう
に他の部分よりも細くなっている。さらに、切断箇所８
ａおよび一方の非切断箇所８ｂ1 の下に引き出し電極１
２ａを配置することにより、下地の段差に起因するヒュ
ーズ８の断線不良を抑制し、また、引き出し電極１２ａ
は下地へのダメージストッパとしての機能を有する。
を示す。ヒューズ８は、必要に応じて複数配置されてい
る。各ヒューズ８の切断箇所８ａは、切断しやすいよう
に他の部分よりも細くなっている。さらに、切断箇所８
ａおよび一方の非切断箇所８ｂ1 の下に引き出し電極１
２ａを配置することにより、下地の段差に起因するヒュ
ーズ８の断線不良を抑制し、また、引き出し電極１２ａ
は下地へのダメージストッパとしての機能を有する。
【００４３】各々のヒューズ８は、ＰＩＱ膜１０ｂによ
って分離されている。これにより、ヒューズ８が形成さ
れる領域の全体としての占有面積が大きくなるが、下地
の段差に起因する金属層９ａのエッチ残り等によって隣
接するヒューズ８間のショート不良を抑制することがで
きる。
って分離されている。これにより、ヒューズ８が形成さ
れる領域の全体としての占有面積が大きくなるが、下地
の段差に起因する金属層９ａのエッチ残り等によって隣
接するヒューズ８間のショート不良を抑制することがで
きる。
【００４４】図４に、ヒューズ８のレイアウト図の他の
例を示す。ヒューズ８が形成される領域の全体を囲んで
ＰＩＱ膜１０ｂが設けられている。これにより、ＰＩＱ
膜１０ｂの開口部の面積が大きくなり、ＰＩＱ膜１０ｂ
の接着性が低下する可能性があるが、ヒューズ８が形成
される領域の全体としての占有面積は、前記図３に示し
たヒューズのレイアウトよりも相対的に小さくすること
ができる。
例を示す。ヒューズ８が形成される領域の全体を囲んで
ＰＩＱ膜１０ｂが設けられている。これにより、ＰＩＱ
膜１０ｂの開口部の面積が大きくなり、ＰＩＱ膜１０ｂ
の接着性が低下する可能性があるが、ヒューズ８が形成
される領域の全体としての占有面積は、前記図３に示し
たヒューズのレイアウトよりも相対的に小さくすること
ができる。
【００４５】また、下地段差による金属層９ａのエッチ
残り等によって隣接するヒューズ８間がショートするの
を防ぐために、隣接するヒューズ８間に、ＰＩＱ膜１０
ｂからなる矩形パターン１０ｂ1 を配置してもよい。
残り等によって隣接するヒューズ８間がショートするの
を防ぐために、隣接するヒューズ８間に、ＰＩＱ膜１０
ｂからなる矩形パターン１０ｂ1 を配置してもよい。
【００４６】次に、本実施の形態１の半導体集積回路装
置の製造方法の一例である感光性ＰＩＱを用いた工程を
図５〜図７を用いて説明する。ここでは、ヒューズ８の
形成方法を説明した後、ヒューズ８の切断方法を簡単に
説明し、さらに半導体チップ６をパッケージングするま
での工程を簡単に説明する。なお、ヒューズ８の形成工
程から切断処理工程は、半導体チップ６を半導体ウエハ
（図示せず）から分離する前に行う工程である。
置の製造方法の一例である感光性ＰＩＱを用いた工程を
図５〜図７を用いて説明する。ここでは、ヒューズ８の
形成方法を説明した後、ヒューズ８の切断方法を簡単に
説明し、さらに半導体チップ６をパッケージングするま
での工程を簡単に説明する。なお、ヒューズ８の形成工
程から切断処理工程は、半導体チップ６を半導体ウエハ
（図示せず）から分離する前に行う工程である。
【００４７】まず、図５に示すように、例えばＡｌで構
成された引き出し電極１２の上層に無機絶縁膜１０ａを
堆積した後、図示はしないが、この無機絶縁膜１０ａ上
にレジスト膜を堆積し、これをリソグラフィ技術によっ
てパターニングしてレジストパターンを形成する。次
に、このレジストパターンをマスクとして無機絶縁膜１
０ａを加工した後、レジストパターンを除去してスルー
ホール１１ａ，１１ｂを形成する。
成された引き出し電極１２の上層に無機絶縁膜１０ａを
堆積した後、図示はしないが、この無機絶縁膜１０ａ上
にレジスト膜を堆積し、これをリソグラフィ技術によっ
てパターニングしてレジストパターンを形成する。次
に、このレジストパターンをマスクとして無機絶縁膜１
０ａを加工した後、レジストパターンを除去してスルー
ホール１１ａ，１１ｂを形成する。
【００４８】次に、図６に示すように、無機絶縁膜１０
ａの上層に感光性のＰＩＱ膜１０ｂを塗布した後、ＰＩ
Ｑ膜１０ｂをリソグラフィ技術によって感光、現像処理
を行い、次いで３２０〜３５０℃程度の硬化ベークを施
す。ここで、感光性のＰＩＱ膜の現像液は有機現像液で
あり、Ａｌの引き出し電極１２が腐食することはない。
これによって、無機絶縁膜１０ａおよびＰＩＱ膜１０ｂ
の積層からなる表面保護膜１０が形成される。
ａの上層に感光性のＰＩＱ膜１０ｂを塗布した後、ＰＩ
Ｑ膜１０ｂをリソグラフィ技術によって感光、現像処理
を行い、次いで３２０〜３５０℃程度の硬化ベークを施
す。ここで、感光性のＰＩＱ膜の現像液は有機現像液で
あり、Ａｌの引き出し電極１２が腐食することはない。
これによって、無機絶縁膜１０ａおよびＰＩＱ膜１０ｂ
の積層からなる表面保護膜１０が形成される。
【００４９】次に、図７に示すように、ＰＩＱ膜１０ｂ
の上層に、例えばスパッタリング法により金属層９ａ〜
９ｃを下層から順に堆積する。次いで、レジストパター
ンをマスクとして、例えばウエットエッチング法によ
り、金属層９ｃおよび金属層９ｂを順次加工した後、レ
ジストパターンを除去して金属層９ｃ，９ｂをパターン
形成する。金属層９ｃをＡｕで構成し、金属層９ｂをＮ
ｉで構成した場合は、金属層９ｃ，９ｂはヨウ素系の溶
液でウエットエッチングされる。
の上層に、例えばスパッタリング法により金属層９ａ〜
９ｃを下層から順に堆積する。次いで、レジストパター
ンをマスクとして、例えばウエットエッチング法によ
り、金属層９ｃおよび金属層９ｂを順次加工した後、レ
ジストパターンを除去して金属層９ｃ，９ｂをパターン
形成する。金属層９ｃをＡｕで構成し、金属層９ｂをＮ
ｉで構成した場合は、金属層９ｃ，９ｂはヨウ素系の溶
液でウエットエッチングされる。
【００５０】続いて、レジストパターンをマスクとし
て、例えばドライエッチング法により、金属層９ａを加
工した後、レジストパターンを除去して金属層９ａをパ
ターン形成し、ヒューズ８および下地金属ＢＬＭを同時
に形成する。
て、例えばドライエッチング法により、金属層９ａを加
工した後、レジストパターンを除去して金属層９ａをパ
ターン形成し、ヒューズ８および下地金属ＢＬＭを同時
に形成する。
【００５１】なお、前記金属層９ａ，９ｂ，９ｃのパタ
ーン形成では、金属層９ｂ，９ｃと金属層９ａとを異な
るレジストパターンを用いて各々加工したが、金属層９
ｂ，９ｃをウエットエッチング法により加工する際のサ
イドエッチングを利用して、一つのレジストパターンで
金属層９ａ，９ｂ，９ｃのパターン形成を行うことも可
能である。
ーン形成では、金属層９ｂ，９ｃと金属層９ａとを異な
るレジストパターンを用いて各々加工したが、金属層９
ｂ，９ｃをウエットエッチング法により加工する際のサ
イドエッチングを利用して、一つのレジストパターンで
金属層９ａ，９ｂ，９ｃのパターン形成を行うことも可
能である。
【００５２】このように、ヒューズ８と下地金属ＢＬＭ
とを同時にパターン形成するので、ヒューズ８を形成す
るための新たなマスクを製造する必要がなく、また、ヒ
ューズ８を形成するために新たな製造工程を追加するこ
ともない。
とを同時にパターン形成するので、ヒューズ８を形成す
るための新たなマスクを製造する必要がなく、また、ヒ
ューズ８を形成するために新たな製造工程を追加するこ
ともない。
【００５３】次に、半導体ウエハ上の各半導体チップに
対してプローブ検査を行った後、その検査の結果に基づ
いて、例えば所定のヒューズ８の切断箇所８ａにレーザ
ビーム（エネルギービーム）を照射して、そのヒューズ
８を切断する。ヒューズ８の切断箇所８ａが、一つの金
属層９ａのみによって構成されているので、比較的低い
エネルギーでヒューズ８を切断することが可能である。
対してプローブ検査を行った後、その検査の結果に基づ
いて、例えば所定のヒューズ８の切断箇所８ａにレーザ
ビーム（エネルギービーム）を照射して、そのヒューズ
８を切断する。ヒューズ８の切断箇所８ａが、一つの金
属層９ａのみによって構成されているので、比較的低い
エネルギーでヒューズ８を切断することが可能である。
【００５４】その後、再度プローブ検査を行った後にダ
イシング等の手段によって、半導体ウエハから半導体チ
ップを分離する。そして、分離された半導体チップ６の
うち良品のみを、ＣＣＢバンプ５が備わったバンプ付き
のパッケージ基板２上に実装した後、半導体チップ６と
パッケージ基板２との間にアンダーフィル樹脂７を充填
し、パッケージ１を製造する。
イシング等の手段によって、半導体ウエハから半導体チ
ップを分離する。そして、分離された半導体チップ６の
うち良品のみを、ＣＣＢバンプ５が備わったバンプ付き
のパッケージ基板２上に実装した後、半導体チップ６と
パッケージ基板２との間にアンダーフィル樹脂７を充填
し、パッケージ１を製造する。
【００５５】なお、前記製造工程では、下地金属ＢＬＭ
のままプローブ検査を行い、ＣＣＢバンプ５が備わった
バンプ付きのパッケージ基板２に半導体チップ６を実装
する方法を説明したが、下地金属ＢＬＭ上にＣＣＢバン
プ５を接合してもよい。
のままプローブ検査を行い、ＣＣＢバンプ５が備わった
バンプ付きのパッケージ基板２に半導体チップ６を実装
する方法を説明したが、下地金属ＢＬＭ上にＣＣＢバン
プ５を接合してもよい。
【００５６】この方法は、まず、下地金属ＢＬＭ上に半
田を、例えばリフトオフ法またはメタルマスク蒸着によ
って形成する。
田を、例えばリフトオフ法またはメタルマスク蒸着によ
って形成する。
【００５７】次いで、半導体ウエハ上の各半導体チップ
に対してプローブ検査を行った後、その検査の結果に基
づいて、例えば所定のヒューズ８の切断箇所８ａにレー
ザビームを照射して、そのヒューズ８を切断する。
に対してプローブ検査を行った後、その検査の結果に基
づいて、例えば所定のヒューズ８の切断箇所８ａにレー
ザビームを照射して、そのヒューズ８を切断する。
【００５８】その後、再度プローブ検査を行った後に、
ウエットバックにより上記半田を球形化してＣＣＢバン
プ５を形成し、次いで半導体ウエハから半導体チップを
分離する。そして、分離された半導体チップ６のうち良
品のみをパッケージ基板２上に実装した後、半導体チッ
プ６とパッケージ基板２との間にアンダーフィル樹脂７
を充填し、パッケージ１を製造する。
ウエットバックにより上記半田を球形化してＣＣＢバン
プ５を形成し、次いで半導体ウエハから半導体チップを
分離する。そして、分離された半導体チップ６のうち良
品のみをパッケージ基板２上に実装した後、半導体チッ
プ６とパッケージ基板２との間にアンダーフィル樹脂７
を充填し、パッケージ１を製造する。
【００５９】次に、本実施の形態１の半導体集積回路装
置の製造方法の他の例である非感光性ＰＩＱを用いた工
程を図８〜図１０を用いて説明する。
置の製造方法の他の例である非感光性ＰＩＱを用いた工
程を図８〜図１０を用いて説明する。
【００６０】まず、図８に示すように、例えばＡｌで構
成された引き出し電極１２の上層に第１の無機絶縁膜１
０ａ1 を堆積した後、図示はしないが、この第１の無機
絶縁膜１０ａ1 上にレジスト膜を堆積し、これをリソグ
ラフィ技術によってパターニングしてレジストパターン
を形成する。次に、レジストパターンをマスクとして第
１の無機絶縁膜１０ａ1 を加工した後、レジストパター
ンを除去してスルーホール１１ａ，１１ｂを形成し、次
いで、第１の無機絶縁膜１０ａ1 の上層に第２の無機絶
縁膜１０ａ2 を堆積する。この第２の無機絶縁膜１０ａ
2 は、後の工程で、引き出し電極１２を構成するＡｌが
アルカリ現像液によって腐食するのを防ぐために設けら
れている。
成された引き出し電極１２の上層に第１の無機絶縁膜１
０ａ1 を堆積した後、図示はしないが、この第１の無機
絶縁膜１０ａ1 上にレジスト膜を堆積し、これをリソグ
ラフィ技術によってパターニングしてレジストパターン
を形成する。次に、レジストパターンをマスクとして第
１の無機絶縁膜１０ａ1 を加工した後、レジストパター
ンを除去してスルーホール１１ａ，１１ｂを形成し、次
いで、第１の無機絶縁膜１０ａ1 の上層に第２の無機絶
縁膜１０ａ2 を堆積する。この第２の無機絶縁膜１０ａ
2 は、後の工程で、引き出し電極１２を構成するＡｌが
アルカリ現像液によって腐食するのを防ぐために設けら
れている。
【００６１】次に、図９に示すように、第２の無機絶縁
膜１０ａ2 の上層に非感光性のＰＩＱ膜１０ｂを塗布し
た後、図示はしないが、このＰＩＱ膜１０ｂ上にレジス
ト膜を堆積し、これをリソグラフィ技術によって感光、
現像処理を施すことによって、レジスト膜をパターニン
グしてレジストパターンを形成すると同時に、現像処理
で用いられるアルカリ現像液でＰＩＱ膜１０ｂを加工す
る。続いて、例えばドライエッチング法により、第２の
無機絶縁膜１０ａ2 を加工し、次いでレジストパターン
を除去した後、３２０〜３５０℃程度の硬化ベークを施
す。
膜１０ａ2 の上層に非感光性のＰＩＱ膜１０ｂを塗布し
た後、図示はしないが、このＰＩＱ膜１０ｂ上にレジス
ト膜を堆積し、これをリソグラフィ技術によって感光、
現像処理を施すことによって、レジスト膜をパターニン
グしてレジストパターンを形成すると同時に、現像処理
で用いられるアルカリ現像液でＰＩＱ膜１０ｂを加工す
る。続いて、例えばドライエッチング法により、第２の
無機絶縁膜１０ａ2 を加工し、次いでレジストパターン
を除去した後、３２０〜３５０℃程度の硬化ベークを施
す。
【００６２】この後は、前記感光性のＰＩＱを用いた製
造方法と同様な製造方法で、図１０に示すように、ＰＩ
Ｑ膜１０ｂの上層にヒューズ８および下地金属ＢＬＭを
同時に形成する。
造方法と同様な製造方法で、図１０に示すように、ＰＩ
Ｑ膜１０ｂの上層にヒューズ８および下地金属ＢＬＭを
同時に形成する。
【００６３】さらに、半導体ウエハ上の各半導体チップ
に対してプローブ検査を行った後、その検査の結果に基
づいて、例えば所定のヒューズ８の切断箇所８ａにレー
ザビームを照射して、そのヒューズ８を切断する。
に対してプローブ検査を行った後、その検査の結果に基
づいて、例えば所定のヒューズ８の切断箇所８ａにレー
ザビームを照射して、そのヒューズ８を切断する。
【００６４】その後、再度プローブ検査を行い、半導体
ウエハから半導体チップを分離する。そして、分離され
た半導体チップ６のうち良品のみを、ＣＣＢバンプ５が
備わったバンプ付きのパッケージ基板２上に実装した
後、半導体チップ６とパッケージ基板２との間にアンダ
ーフィル樹脂７を充填し、パッケージ１を製造する。
ウエハから半導体チップを分離する。そして、分離され
た半導体チップ６のうち良品のみを、ＣＣＢバンプ５が
備わったバンプ付きのパッケージ基板２上に実装した
後、半導体チップ６とパッケージ基板２との間にアンダ
ーフィル樹脂７を充填し、パッケージ１を製造する。
【００６５】このように、本実施の形態１によれば、ア
ンダーフィル封止を採用したパッケージ１において、Ｃ
ＣＢバンプ５が形成される下地電極ＢＬＭの下層には剥
がれを防止するための柔らかい有機膜であるＰＩＱ膜１
０ｂが形成されているが、硬くて脆い性質を有するヒュ
ーズ８の下層にはＰＩＱ膜１０ｂが形成されずに、無機
絶縁膜１０ａのみが形成されている。これにより、製造
工程における熱処理または組立後の信頼性試験における
熱膨張係数の差等によるヒューズ８に加わる応力を低減
することができて、ヒューズ８の破断を防ぐことができ
る。
ンダーフィル封止を採用したパッケージ１において、Ｃ
ＣＢバンプ５が形成される下地電極ＢＬＭの下層には剥
がれを防止するための柔らかい有機膜であるＰＩＱ膜１
０ｂが形成されているが、硬くて脆い性質を有するヒュ
ーズ８の下層にはＰＩＱ膜１０ｂが形成されずに、無機
絶縁膜１０ａのみが形成されている。これにより、製造
工程における熱処理または組立後の信頼性試験における
熱膨張係数の差等によるヒューズ８に加わる応力を低減
することができて、ヒューズ８の破断を防ぐことができ
る。
【００６６】（実施の形態２）図１１は、本発明の他の
実施の形態である下地金属ＢＬＭおよびヒューズ８を示
す要部断面図である。
実施の形態である下地金属ＢＬＭおよびヒューズ８を示
す要部断面図である。
【００６７】図１１に示すように、ヒューズ８がヒュー
ズ保護膜１３によって被覆され保護されている。ヒュー
ズ保護膜１３は、例えばＰＩＱ膜からなり、下地金属Ｂ
ＬＭの上面を除く、半導体チップ６の主面上のほぼ全面
に堆積されている。ヒューズ保護膜１３の厚さは、例え
ば０. ０５〜０. ５μｍ程度の範囲に設定される。
ズ保護膜１３によって被覆され保護されている。ヒュー
ズ保護膜１３は、例えばＰＩＱ膜からなり、下地金属Ｂ
ＬＭの上面を除く、半導体チップ６の主面上のほぼ全面
に堆積されている。ヒューズ保護膜１３の厚さは、例え
ば０. ０５〜０. ５μｍ程度の範囲に設定される。
【００６８】次に、本実施の形態２の下地金属ＢＬＭお
よびヒューズ８の形成方法の一例を説明する。
よびヒューズ８の形成方法の一例を説明する。
【００６９】まず、前記実施の形態１と同様な方法で、
前記図７または前記図１０に示したように、半導体チッ
プ６の最上層配線である引き出し電極１２上に、無機絶
縁膜１０ａおよびＰＩＱ膜１０ｂからなる表面保護膜１
０をパターン形成した後、下地金属ＢＬＭおよびヒュー
ズ８を形成する。
前記図７または前記図１０に示したように、半導体チッ
プ６の最上層配線である引き出し電極１２上に、無機絶
縁膜１０ａおよびＰＩＱ膜１０ｂからなる表面保護膜１
０をパターン形成した後、下地金属ＢＬＭおよびヒュー
ズ８を形成する。
【００７０】次に、下地金属ＢＬＭ上に半田を、例えば
リフトオフ法またはメタルマスク蒸着によって形成す
る。
リフトオフ法またはメタルマスク蒸着によって形成す
る。
【００７１】次いで、半導体ウエハ上の各半導体チップ
に対してプローブ検査を行った後、その検査の結果に基
づいて、例えば所定のヒューズ８の切断箇所８ａにレー
ザビームを照射して、そのヒューズ８を切断する。
に対してプローブ検査を行った後、その検査の結果に基
づいて、例えば所定のヒューズ８の切断箇所８ａにレー
ザビームを照射して、そのヒューズ８を切断する。
【００７２】その後、再度プローブ検査を行い、ウエッ
トバックにより上記半田を球形化してＣＣＢバンプ５を
形成する。次いで、半導体ウエハの全面に感光性のＰＩ
Ｑ膜を塗布した後、このＰＩＱ膜をリソグラフィ技術に
よって感光、現像処理を行い、ＣＣＢバンプ周辺のＰＩ
Ｑ膜を開口し、次いで３２０〜３５０℃程度の硬化ベー
クを施すことによって、ヒューズ保護膜１３を形成す
る。なお、ヒューズ８上のみにヒューズ保護膜１３をパ
ターン形成してもよい。
トバックにより上記半田を球形化してＣＣＢバンプ５を
形成する。次いで、半導体ウエハの全面に感光性のＰＩ
Ｑ膜を塗布した後、このＰＩＱ膜をリソグラフィ技術に
よって感光、現像処理を行い、ＣＣＢバンプ周辺のＰＩ
Ｑ膜を開口し、次いで３２０〜３５０℃程度の硬化ベー
クを施すことによって、ヒューズ保護膜１３を形成す
る。なお、ヒューズ８上のみにヒューズ保護膜１３をパ
ターン形成してもよい。
【００７３】次に、半導体ウエハから半導体チップを分
離する。そして、分離された半導体チップ６のうち良品
のみをパッケージ基板２上に実装した後、半導体チップ
６とパッケージ基板２との間にアンダーフィル樹脂７を
充填し、パッケージ１を製造する。
離する。そして、分離された半導体チップ６のうち良品
のみをパッケージ基板２上に実装した後、半導体チップ
６とパッケージ基板２との間にアンダーフィル樹脂７を
充填し、パッケージ１を製造する。
【００７４】なお、前記製造工程では、ヒューズ保護膜
１３のパターン形成を下地金属ＢＬＭ上にＣＣＢバンプ
５を形成した後に行ったが、ＣＣＢバンプ５を形成する
前に行ってもよい。これにより、ＣＣＢバンプの備わっ
たパッケージ基板２との接続工程と硬化ベーク工程とを
同一工程で行うこともできる。これらの方法では、ヒュ
ーズ８の直上の樹脂の欠陥をダイシング後のチップ検査
で見つけだすことが可能となる。
１３のパターン形成を下地金属ＢＬＭ上にＣＣＢバンプ
５を形成した後に行ったが、ＣＣＢバンプ５を形成する
前に行ってもよい。これにより、ＣＣＢバンプの備わっ
たパッケージ基板２との接続工程と硬化ベーク工程とを
同一工程で行うこともできる。これらの方法では、ヒュ
ーズ８の直上の樹脂の欠陥をダイシング後のチップ検査
で見つけだすことが可能となる。
【００７５】このように、本実施の形態２によれば、ヒ
ューズ保護膜１３を設けることによって、アンダーフィ
ル樹脂７を充填する際のプロセスバラツキ等に起因する
ヒューズ直上でのボイドの発生、またはアンダーフィル
樹脂７の剥離等を防ぐことができて、ヒューズ８上に水
分が溜まることによるヒューズ８の腐食を防止すること
が可能となる。
ューズ保護膜１３を設けることによって、アンダーフィ
ル樹脂７を充填する際のプロセスバラツキ等に起因する
ヒューズ直上でのボイドの発生、またはアンダーフィル
樹脂７の剥離等を防ぐことができて、ヒューズ８上に水
分が溜まることによるヒューズ８の腐食を防止すること
が可能となる。
【００７６】（実施の形態３）図１２は、本発明の他の
実施の形態である下地金属ＢＬＭおよびヒューズ８を示
す要部断面図である。
実施の形態である下地金属ＢＬＭおよびヒューズ８を示
す要部断面図である。
【００７７】図１２に示すように、下地段差を緩和して
ヒューズ８の微細加工を容易とするために、ヒューズ８
下の表面保護膜１０を構成する無機絶縁膜１０ａの表面
が平坦化されている。
ヒューズ８の微細加工を容易とするために、ヒューズ８
下の表面保護膜１０を構成する無機絶縁膜１０ａの表面
が平坦化されている。
【００７８】次に、本実施の形態４の下地金属ＢＬＭお
よびヒューズ８の形成方法の一例を説明する。
よびヒューズ８の形成方法の一例を説明する。
【００７９】まず、例えばＴｉＮ／Ａｌ／ＴｉＮ積層膜
で構成された引き出し電極１２の上層に無機絶縁膜１０
ａを堆積した後、図示はしないが、この無機絶縁膜１０
ａ上にレジスト膜を堆積し、これをリソグラフィ技術に
よってパターニングしてレジストパターンを形成する。
次に、レジストパターンをマスクとして無機絶縁膜１０
ａを加工した後、レジストパターンを除去してスルーホ
ール１１ａ，１１ｂを形成する。次いで、例えば化学的
機械研磨（Chemical Vapor Deposition ；ＣＭＰ）法で
無機絶縁膜１０ａの表面を平坦化する。
で構成された引き出し電極１２の上層に無機絶縁膜１０
ａを堆積した後、図示はしないが、この無機絶縁膜１０
ａ上にレジスト膜を堆積し、これをリソグラフィ技術に
よってパターニングしてレジストパターンを形成する。
次に、レジストパターンをマスクとして無機絶縁膜１０
ａを加工した後、レジストパターンを除去してスルーホ
ール１１ａ，１１ｂを形成する。次いで、例えば化学的
機械研磨（Chemical Vapor Deposition ；ＣＭＰ）法で
無機絶縁膜１０ａの表面を平坦化する。
【００８０】次に、無機絶縁膜１０ａの上層に金属膜、
例えばＷを堆積した後、この金属膜の表面をＣＭＰ法で
平坦化することにより、金属膜をスルーホール１１ａ，
１１ｂの内部に埋め込み、プラグ１４を形成する。
例えばＷを堆積した後、この金属膜の表面をＣＭＰ法で
平坦化することにより、金属膜をスルーホール１１ａ，
１１ｂの内部に埋め込み、プラグ１４を形成する。
【００８１】次に、前記実施の形態１と同様な方法で、
無機絶縁膜１０ａとＰＩＱ膜１０ｂとからなる表面保護
膜１０をパターン形成した後、下地金属ＢＬＭおよびヒ
ューズ８を形成する。
無機絶縁膜１０ａとＰＩＱ膜１０ｂとからなる表面保護
膜１０をパターン形成した後、下地金属ＢＬＭおよびヒ
ューズ８を形成する。
【００８２】次に、半導体ウエハ上の各半導体チップに
対してプローブ検査を行った後、その検査の結果に基づ
いて、例えば所定のヒューズ８の切断箇所８ａにレーザ
ビームを照射して、そのヒューズ８を切断する。
対してプローブ検査を行った後、その検査の結果に基づ
いて、例えば所定のヒューズ８の切断箇所８ａにレーザ
ビームを照射して、そのヒューズ８を切断する。
【００８３】その後、再度プローブ検査を行い、検査に
合格しなかった半導体チップにフェイスマークを付けた
後、半導体ウエハから半導体チップを分離する。そし
て、分離された半導体チップ６のうち良品のみを、ＣＣ
Ｂバンプ５が備わったバンプ付きのパッケージ基板２上
に実装した後、半導体チップ６とパッケージ基板２との
間にアンダーフィル樹脂７を充填し、パッケージ１を製
造する。
合格しなかった半導体チップにフェイスマークを付けた
後、半導体ウエハから半導体チップを分離する。そし
て、分離された半導体チップ６のうち良品のみを、ＣＣ
Ｂバンプ５が備わったバンプ付きのパッケージ基板２上
に実装した後、半導体チップ６とパッケージ基板２との
間にアンダーフィル樹脂７を充填し、パッケージ１を製
造する。
【００８４】このように、本実施の形態３によれば、ヒ
ューズ８下の表面保護膜１０を構成する無機絶縁膜１０
ｂの表面を平坦化することにより、ヒューズ８の下地段
差を緩和してヒューズ８の微細加工を容易とし、ヒュー
ズ８を構成する金属層９ａのエッチ残りを防ぐことがで
きる。
ューズ８下の表面保護膜１０を構成する無機絶縁膜１０
ｂの表面を平坦化することにより、ヒューズ８の下地段
差を緩和してヒューズ８の微細加工を容易とし、ヒュー
ズ８を構成する金属層９ａのエッチ残りを防ぐことがで
きる。
【００８５】（実施の形態４）図１３は、本発明の他の
実施の形態である下地金属ＢＬＭおよびヒューズ８を示
す要部断面図である。
実施の形態である下地金属ＢＬＭおよびヒューズ８を示
す要部断面図である。
【００８６】ヒューズ８は、前記実施の形態１の前記図
２に示したヒューズ８と同様な構造を有しており、ヒュ
ーズ８下の表面保護膜１０は、無機絶縁膜１０ａのみに
よって構成されている。さらに、図１３に示すように、
下地金属ＢＬＭ下の表面保護膜１０も無機絶縁膜１０ａ
のみによって構成されている。
２に示したヒューズ８と同様な構造を有しており、ヒュ
ーズ８下の表面保護膜１０は、無機絶縁膜１０ａのみに
よって構成されている。さらに、図１３に示すように、
下地金属ＢＬＭ下の表面保護膜１０も無機絶縁膜１０ａ
のみによって構成されている。
【００８７】このように、本実施の形態３によれば、下
地金属ＢＬＭ下にＰＩＱ膜１０ｂを配置しないことによ
り、ＰＩＱ膜１０ｂまたはスルーホール１１ａ，１１ｂ
等の加工精度に余裕をもたせることができて、製造工程
における加工を容易とすることができる。
地金属ＢＬＭ下にＰＩＱ膜１０ｂを配置しないことによ
り、ＰＩＱ膜１０ｂまたはスルーホール１１ａ，１１ｂ
等の加工精度に余裕をもたせることができて、製造工程
における加工を容易とすることができる。
【００８８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００９０】本発明によれば、アンダーフィル封止を採
用したパッケージにＣＣＢバンプを介して実装された半
導体チップにおいて、この半導体チップに形成された冗
長回路の一部を構成するヒューズの破断および腐食を防
止することが可能となり、さらにヒューズを構成する金
属層のエッチ残りを防ぐことができるので、ヒューズの
信頼性を向上することができる。
用したパッケージにＣＣＢバンプを介して実装された半
導体チップにおいて、この半導体チップに形成された冗
長回路の一部を構成するヒューズの破断および腐食を防
止することが可能となり、さらにヒューズを構成する金
属層のエッチ残りを防ぐことができるので、ヒューズの
信頼性を向上することができる。
【図１】本発明の一実施の形態である冗長回路の一部を
構成するヒューズを有する半導体集積回路装置の要部断
面図である。
構成するヒューズを有する半導体集積回路装置の要部断
面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の冗長回路の一部を構成するヒューズの要部断面図で
ある。
置の冗長回路の一部を構成するヒューズの要部断面図で
ある。
【図３】本発明の一実施の形態である半導体集積回路装
置の冗長回路の一部を構成するヒューズの要部平面図一
例のである。
置の冗長回路の一部を構成するヒューズの要部平面図一
例のである。
【図４】本発明の一実施の形態である半導体集積回路装
置の冗長回路の一部を構成するヒューズの要部平面図の
他の例である。
置の冗長回路の一部を構成するヒューズの要部平面図の
他の例である。
【図５】本発明の一実施の形態である半導体集積回路装
置の冗長回路の一部を構成するヒューズの製造方法の一
例の説明図である。
置の冗長回路の一部を構成するヒューズの製造方法の一
例の説明図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の冗長回路の一部を構成するヒューズの製造方法の一
例の説明図である。
置の冗長回路の一部を構成するヒューズの製造方法の一
例の説明図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の冗長回路の一部を構成するヒューズの製造方法の一
例の説明図である。
置の冗長回路の一部を構成するヒューズの製造方法の一
例の説明図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の冗長回路の一部を構成するヒューズの製造方法の他
の例の説明図である。
置の冗長回路の一部を構成するヒューズの製造方法の他
の例の説明図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の冗長回路の一部を構成するヒューズの製造方法の他
の例の説明図である。
置の冗長回路の一部を構成するヒューズの製造方法の他
の例の説明図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の冗長回路の一部を構成するヒューズの製造方法の
他の例の説明図である。
装置の冗長回路の一部を構成するヒューズの製造方法の
他の例の説明図である。
【図１１】本発明の他の実施の形態である半導体集積回
路装置の冗長回路の一部を構成するヒューズの要部断面
図である。
路装置の冗長回路の一部を構成するヒューズの要部断面
図である。
【図１２】本発明の他の実施の形態である半導体集積回
路装置の冗長回路の一部を構成するヒューズの要部断面
図である。
路装置の冗長回路の一部を構成するヒューズの要部断面
図である。
【図１３】本発明の他の実施の形態である半導体集積回
路装置の冗長回路の一部を構成するヒューズの要部断面
図である。
路装置の冗長回路の一部を構成するヒューズの要部断面
図である。
１ パッケージ ２ パッケージ基板 ３ パッド電極 ４ パッド電極 ５ ＣＣＢバンプ ６ 半導体チップ ７ アンダーフィル樹脂 ８ ヒューズ ８ａ 切断箇所 ８ｂ1 非切断箇所 ８ｂ2 非切断箇所 ９ａ 金属層 ９ｂ 金属層 ９ｃ 金属層 １０ 表面保護膜 １０ａ 無機絶縁膜 １０ａ1 第１の無機絶縁膜 １０ａ2 第２の無機絶縁膜 １０ｂ ＰＩＱ膜 １０ｂ1 矩形パターン １１ａ スルーホール １１ｂ スルーホール １２ 引き出し電極 １２ａ 引き出し電極 １３ ヒューズ保護膜 １４ プラグ ＢＬＭ 下地金属
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊地 広 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 安藤 英子 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 吉田 育生 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F064 BB13 BB14 BB40 CC12 CC16 DD42 DD48 EE32 EE33 EE34 FF02 FF27 FF32 FF33 FF42 FF60 GG10
Claims (10)
- 【請求項１】 半導体チップに形成された複数の電極導
体パターンを、無機絶縁膜および有機絶縁膜が下層から
順に積層された表面保護膜の上層に形成し、冗長回路の
一部を構成する複数のヒューズを、前記無機絶縁膜上の
みに形成するとともに、前記電極導体パターンの少なく
とも一部の構成材料によって前記ヒューズを構成するこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記電極導体パターンは、ＣＣＢバンプ用下地金
属であることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記半導体チップは、ＣＣＢバンプを介してパッ
ケージ基板に実装され、前記半導体チップと前記パッケ
ージ基板との間がアンダーフィル樹脂によって封止され
ていることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記有機絶縁膜の厚さは、0.５〜１０μｍである
ことを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置にお
いて、少なくとも前記ヒューズの切断領域上に有機絶縁
膜からなる保護膜が形成されていることを特徴とする半
導体集積回路装置。 - 【請求項６】 請求項１記載の半導体集積回路装置にお
いて、前記無機絶縁膜の表面が平坦化されていることを
特徴とする半導体集積回路装置。 - 【請求項７】 請求項１記載の半導体集積回路装置にお
いて、複数の前記ヒューズを囲んで前記有機絶縁膜が設
けられており、隣接する前記ヒューズの間に前記有機絶
縁膜からなるダミーパターンが配置されていることを特
徴とする半導体集積回路装置。 - 【請求項８】 (a).半導体基板上に形成された最上層配
線の上層に、無機絶縁膜をパターン形成する工程と、
(b).前記無機絶縁膜の上層に有機絶縁膜を堆積した後、
前記有機絶縁膜をパターン形成し、少なくとも冗長回路
の一部を構成するヒューズが形成される領域の前記有機
絶縁膜を除去する工程と、(c).電極導体パターンの少な
くとも一部の構成材料を用いて、前記電極導体パターン
と前記冗長回路の一部を構成するヒューズとを同時にパ
ターン形成する工程とを有することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項９】 (a).半導体基板上に形成された最上層配
線の上層に、無機絶縁膜をパターン形成する工程と、
(b).前記無機絶縁膜の上層に有機絶縁膜を堆積した後、
前記有機絶縁膜をパターン形成し、少なくとも冗長回路
の一部を構成するヒューズが形成される領域の前記有機
絶縁膜を除去する工程と、(c).電極導体パターンの少な
くとも一部の構成材料を用いて、前記電極導体パターン
と前記冗長回路の一部を構成するヒューズとを同時にパ
ターン形成する工程と、(d).少なくとも前記ヒューズの
切断領域上を有機絶縁膜からなる保護膜で覆う工程とを
有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１０】 (a).半導体基板上に形成された最上層
配線の上層に、無機絶縁膜をパターン形成し、前記無機
絶縁膜を開口してスルーホールを形成した後、前記無機
絶縁膜の表面を平坦化する工程と、(b).前記無機絶縁膜
の上層に導体膜を堆積した後、前記導体膜の表面を平坦
化することにより、前記スルーホールの内部にプラグを
形成する工程と、(c).前記無機絶縁膜の上層に有機絶縁
膜を堆積した後、前記有機絶縁膜をパターン形成し、少
なくとも冗長回路の一部を構成するヒューズが形成され
る領域の前記有機絶縁膜を除去する工程と、(d).電極導
体パターンの少なくとも一部の構成材料を用いて、前記
電極導体パターンと前記冗長回路の一部を構成するヒュ
ーズとを同時にパターン形成する工程とを有することを
特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11142633A JP2000332116A (ja) | 1999-05-24 | 1999-05-24 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11142633A JP2000332116A (ja) | 1999-05-24 | 1999-05-24 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332116A true JP2000332116A (ja) | 2000-11-30 |
Family
ID=15319898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11142633A Pending JP2000332116A (ja) | 1999-05-24 | 1999-05-24 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332116A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389037B1 (ko) * | 2001-04-11 | 2003-06-25 | 삼성전자주식회사 | 플립 칩형 반도체소자 및 그 제조방법 |
| JP2005322703A (ja) * | 2004-05-07 | 2005-11-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置、およびその製造方法 |
| JP2006228792A (ja) * | 2005-02-15 | 2006-08-31 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1999
- 1999-05-24 JP JP11142633A patent/JP2000332116A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389037B1 (ko) * | 2001-04-11 | 2003-06-25 | 삼성전자주식회사 | 플립 칩형 반도체소자 및 그 제조방법 |
| JP2005322703A (ja) * | 2004-05-07 | 2005-11-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置、およびその製造方法 |
| JP2006228792A (ja) * | 2005-02-15 | 2006-08-31 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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