JP2000332132A - 本体スイッチ式ｓｏｉ（絶縁体上シリコン）回路及びその形成方法 - Google Patents
本体スイッチ式ｓｏｉ（絶縁体上シリコン）回路及びその形成方法Info
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Abstract
(57)【要約】
【課題】 ＦＥＴ素子しきい値電圧を上昇させるＦＥＴ
素子を有する、本体スイッチ式ＳＯＩ ＣＭＯＳ回路を
提供すること。 【解決手段】 ＳＯＩ素子を有する回路が、本体バイア
ス電圧信号をＳＯＩ素子本体に選択的に接続するスイッ
チを介して、本体バイアス電圧に接続される。ＮＭＯＳ
またはＰＭＯＳ ＳＯＩ素子が、本体スイッチ式ＳＯＩ
素子として使用され、ＦＥＴがスイッチとして使用さ
れ、ＳＯＩ素子のゲート端子がＦＥＴ素子に接続され
る。ＳＯＩ素子のゲートが、ＳＯＩ素子への本体バイア
ス電圧信号のＦＥＴスイッチ接続を制御し、ＳＯＩ素子
のしきい値電圧を調整する。ＳＯＩ素子を組み込む論理
回路、及びＳＯＩ素子のための形成プロセスも同様に開
示される。
素子を有する、本体スイッチ式ＳＯＩ ＣＭＯＳ回路を
提供すること。 【解決手段】 ＳＯＩ素子を有する回路が、本体バイア
ス電圧信号をＳＯＩ素子本体に選択的に接続するスイッ
チを介して、本体バイアス電圧に接続される。ＮＭＯＳ
またはＰＭＯＳ ＳＯＩ素子が、本体スイッチ式ＳＯＩ
素子として使用され、ＦＥＴがスイッチとして使用さ
れ、ＳＯＩ素子のゲート端子がＦＥＴ素子に接続され
る。ＳＯＩ素子のゲートが、ＳＯＩ素子への本体バイア
ス電圧信号のＦＥＴスイッチ接続を制御し、ＳＯＩ素子
のしきい値電圧を調整する。ＳＯＩ素子を組み込む論理
回路、及びＳＯＩ素子のための形成プロセスも同様に開
示される。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁体上シリコン
（ＳＯＩ：Silicon-On-Insulator）・トランジスタのし
きい値電圧を動的に変更する手段に関して、特に、調整
可能なしきい値電圧を有するＳＯＩトランジスタ素子を
組み込む、高性能、低電力集積回路を提供するための、
大規模集積論理回路内でのＳＯＩトランジスタ単位セル
のアプリケーションに関する。
（ＳＯＩ：Silicon-On-Insulator）・トランジスタのし
きい値電圧を動的に変更する手段に関して、特に、調整
可能なしきい値電圧を有するＳＯＩトランジスタ素子を
組み込む、高性能、低電力集積回路を提供するための、
大規模集積論理回路内でのＳＯＩトランジスタ単位セル
のアプリケーションに関する。
【０００２】
【従来の技術】ＳＯＩ素子のしきい値電圧は、本体−ソ
ース間バイアス電位を変更することにより、変更可能で
ある。ＣＭＯＳ素子のバイアス電圧の調整、またはＳＯ
Ｉ素子及びそれらのアプリケーションに一般に関する参
考文献には、次のものがある。
ース間バイアス電位を変更することにより、変更可能で
ある。ＣＭＯＳ素子のバイアス電圧の調整、またはＳＯ
Ｉ素子及びそれらのアプリケーションに一般に関する参
考文献には、次のものがある。
【０００３】Arimotoらによる米国特許第５６１０６３
３号は、本体バイアス電位をＭＯＳ−ＦＥＴ論理回路の
ための第１及び第２の値間で変換する半導体回路を開示
する。
３号は、本体バイアス電位をＭＯＳ−ＦＥＴ論理回路の
ための第１及び第２の値間で変換する半導体回路を開示
する。
【０００４】Marlowによる米国特許出願第５６０８３４
４号は、ＦＥＴの本体を第１の電圧または第２の電圧の
いずれかに接続する、アナログ双投スイッチを開示す
る。
４号は、ＦＥＴの本体を第１の電圧または第２の電圧の
いずれかに接続する、アナログ双投スイッチを開示す
る。
【０００５】Yamaguchiらによる米国特許第５５５７２
３１号は、待機状態での消費電力を低減するための、第
１の基板バイアス電圧値を生成する第１のバイアス電圧
生成回路と、活動状態での動作スピードを増加するため
の、第２の基板バイアス電圧値を生成する第２のバイア
ス電圧生成回路とを含む半導体素子を開示する。
３１号は、待機状態での消費電力を低減するための、第
１の基板バイアス電圧値を生成する第１のバイアス電圧
生成回路と、活動状態での動作スピードを増加するため
の、第２の基板バイアス電圧値を生成する第２のバイア
ス電圧生成回路とを含む半導体素子を開示する。
【０００６】Shigeharaらによる米国特許第５５５２７
２３号は、２つのＮチャネルＦＥＴを有するＭＯＳＦＥ
Ｔ素子のための本体バイアス・スイッチを開示し、一方
のＦＥＴは制御されるＦＥＴとの共通ゲートを有し、他
方は制御されるＦＥＴのゲートの信号の相補により制御
されるゲートを有する。
２３号は、２つのＮチャネルＦＥＴを有するＭＯＳＦＥ
Ｔ素子のための本体バイアス・スイッチを開示し、一方
のＦＥＴは制御されるＦＥＴとの共通ゲートを有し、他
方は制御されるＦＥＴのゲートの信号の相補により制御
されるゲートを有する。
【０００７】Hirayamaらによる米国特許第５４６１３３
８号は、基板上の複数のトランジスタを有する回路と、
活動状態での高速動作のための低しきい値バイアス電
圧、及び待機状態での低消費電力のための高しきい値バ
イアス電圧を提供するバイアス電圧生成回路とを開示す
る。
８号は、基板上の複数のトランジスタを有する回路と、
活動状態での高速動作のための低しきい値バイアス電
圧、及び待機状態での低消費電力のための高しきい値バ
イアス電圧を提供するバイアス電圧生成回路とを開示す
る。
【０００８】Shiratoらによる米国特許第４８０９０５
６号は、ＳＯＩ構造の改善された接触領域を形成する技
術を開示する。
６号は、ＳＯＩ構造の改善された接触領域を形成する技
術を開示する。
【０００９】Farbらによる米国特許第５１８５５３５号
は、ＳＯＩ基板上に形成される隣接ＣＭＯＳトランジス
タのための、別々に制御可能で独立のバック・バイアス
を開示する。
は、ＳＯＩ基板上に形成される隣接ＣＭＯＳトランジス
タのための、別々に制御可能で独立のバック・バイアス
を開示する。
【００１０】他の参考文献には、Dousekiによる米国特
許第５５９４３７１号、Mullarkeyによる米国特許第５
６０２７９０号、Leeらによる米国特許第５５４６０２
０号、Tysonによる米国特許第５３１７１８１号、Blake
らによる米国特許第５４２２５８３号、Stoodによる米
国特許第４６１２４６１号、Winnerlらによる米国特許
第４７９１３１６号、Takacsらによる米国特許第５０４
５７１６号、Cavigliaらによる米国特許第５１０３２７
７号、及びMatthewsによる米国特許第５３４１０３４号
などがある。
許第５５９４３７１号、Mullarkeyによる米国特許第５
６０２７９０号、Leeらによる米国特許第５５４６０２
０号、Tysonによる米国特許第５３１７１８１号、Blake
らによる米国特許第５４２２５８３号、Stoodによる米
国特許第４６１２４６１号、Winnerlらによる米国特許
第４７９１３１６号、Takacsらによる米国特許第５０４
５７１６号、Cavigliaらによる米国特許第５１０３２７
７号、及びMatthewsによる米国特許第５３４１０３４号
などがある。
【００１１】
【発明が解決しようとする課題】本発明の目的は、浮遊
体状態からバイアス状態にスイッチされ、スイッチング
後にＦＥＴ素子しきい値電圧を上昇させるＦＥＴ素子を
有する、本体スイッチ式ＳＯＩ ＣＭＯＳ回路を提供す
ることである。
体状態からバイアス状態にスイッチされ、スイッチング
後にＦＥＴ素子しきい値電圧を上昇させるＦＥＴ素子を
有する、本体スイッチ式ＳＯＩ ＣＭＯＳ回路を提供す
ることである。
【００１２】本発明の別の目的は、オン／オフ電流比を
増大するためのＦＥＴ素子ウェルの回路制御を有する、
本体スイッチ式ＳＯＩ ＣＭＯＳ回路を提供することで
ある。
増大するためのＦＥＴ素子ウェルの回路制御を有する、
本体スイッチ式ＳＯＩ ＣＭＯＳ回路を提供することで
ある。
【００１３】更に本発明の別の目的は、ＦＥＴのゲート
端子がＦＥＴ本体への本体バイアスの接続を制御する、
本体スイッチ式ＳＯＩ単位セル構造を提供することであ
る。
端子がＦＥＴ本体への本体バイアスの接続を制御する、
本体スイッチ式ＳＯＩ単位セル構造を提供することであ
る。
【００１４】更に本発明の別の目的は、活動スイッチン
グ状態において低しきい値電圧レベルを、待機状態にお
いて高しきい値電圧レベルを有する、本体スイッチ式Ｓ
ＯＩ素子を提供することである。
グ状態において低しきい値電圧レベルを、待機状態にお
いて高しきい値電圧レベルを有する、本体スイッチ式Ｓ
ＯＩ素子を提供することである。
【００１５】更に本発明の別の目的は、ＳＯＩ ＦＥＴ
素子の異なる動作状態の間に、ソース−本体間電圧が別
々に制御される、本体スイッチ式ＳＯＩ単位セル構造を
提供することである。
素子の異なる動作状態の間に、ソース−本体間電圧が別
々に制御される、本体スイッチ式ＳＯＩ単位セル構造を
提供することである。
【００１６】更に本発明の別の目的は、本体−ソース間
電位を変更することにより変更可能なしきい値電圧レベ
ルを有するＦＥＴ素子を有する、本体スイッチ式ＳＯＩ
ＣＭＯＳ単位セル構造を提供することである。
電位を変更することにより変更可能なしきい値電圧レベ
ルを有するＦＥＴ素子を有する、本体スイッチ式ＳＯＩ
ＣＭＯＳ単位セル構造を提供することである。
【００１７】更に本発明の別の目的は、低電圧レベル浮
遊体状態からバイアス状態にスイッチされ、スイッチン
グ後にしきい値電圧レベルを上昇させる、本体スイッチ
式ＳＯＩ単位セル構造を提供することである。
遊体状態からバイアス状態にスイッチされ、スイッチン
グ後にしきい値電圧レベルを上昇させる、本体スイッチ
式ＳＯＩ単位セル構造を提供することである。
【００１８】更に本発明の別の目的は、本発明の原理に
従い、ＳＯＩ素子を形成する改善された方法を提供する
ことである。
従い、ＳＯＩ素子を形成する改善された方法を提供する
ことである。
【００１９】更に本発明の別の目的は、本発明の原理に
従うＳＯＩ単位セルを含む相補パス・ゲート論理回路を
提供することである。
従うＳＯＩ単位セルを含む相補パス・ゲート論理回路を
提供することである。
【００２０】本発明の別の目的は、本発明の原理に従う
ＳＯＩ単位セルを含むラッチ回路を提供することであ
る。
ＳＯＩ単位セルを含むラッチ回路を提供することであ
る。
【００２１】
【課題を解決するための手段】現ＣＭＯＳ技術は、低電
圧及び小寸法をスケールし続けている。現在、３．５Ｖ
及び２．５Ｖ動作が存在し、１．８Ｖ動作も期待されて
いる。しかしながら、しきい値電圧のスケーリングは益
々困難になりつつある。しきい値電圧が電源電圧に伴い
スケールされないと、低い有効電流のために、性能的に
影響を受けることになる。しきい値電圧が低い値にスケ
ールされる場合、トランジスタはオフ状態において高リ
ーク電流を示す。更に、データによれば、低電圧に伴い
アルファ粒子感度が増加することが示され、安定な論理
機能、シフトレジスタ・ラッチ及びメモリ記憶セルを設
計することをより困難にする。
圧及び小寸法をスケールし続けている。現在、３．５Ｖ
及び２．５Ｖ動作が存在し、１．８Ｖ動作も期待されて
いる。しかしながら、しきい値電圧のスケーリングは益
々困難になりつつある。しきい値電圧が電源電圧に伴い
スケールされないと、低い有効電流のために、性能的に
影響を受けることになる。しきい値電圧が低い値にスケ
ールされる場合、トランジスタはオフ状態において高リ
ーク電流を示す。更に、データによれば、低電圧に伴い
アルファ粒子感度が増加することが示され、安定な論理
機能、シフトレジスタ・ラッチ及びメモリ記憶セルを設
計することをより困難にする。
【００２２】１つの解決策は、バルクＣＭＯＳ素子か
ら、絶縁体上シリコン（ＳＯＩ）基板内の素子に変更す
ることである。ＳＯＩ基板は、その小さな捕獲断面積の
ために、低いアルファ粒子感度を示す。しかしながら、
衝撃イオン化が、約１．７５Ｖ以上では、より大きな総
合アルファ粒子感度を生じる。１．７５Ｖ以下では、バ
ルクＣＭＯＳに相対するアルファ粒子感度は、衝撃イオ
ン化の大幅な低減のために、著しく低下し、０．７５Ｖ
では、１桁以上の大きさの差となる。
ら、絶縁体上シリコン（ＳＯＩ）基板内の素子に変更す
ることである。ＳＯＩ基板は、その小さな捕獲断面積の
ために、低いアルファ粒子感度を示す。しかしながら、
衝撃イオン化が、約１．７５Ｖ以上では、より大きな総
合アルファ粒子感度を生じる。１．７５Ｖ以下では、バ
ルクＣＭＯＳに相対するアルファ粒子感度は、衝撃イオ
ン化の大幅な低減のために、著しく低下し、０．７５Ｖ
では、１桁以上の大きさの差となる。
【００２３】本発明の他の特徴及び利点は、図面を参照
しながら、以下の説明において明らかとなろう。前述の
一般的な説明及び以下の詳細説明は、典型的且つ解説の
ためのものであり、本発明を制限するものではない。本
発明に組み込まれ、その一部を構成する添付の図面は、
本説明と共に、本発明の原理を一般的に説明することに
貢献する。同一の参照番号は本開示を通じて、同一の部
品を指し示す。
しながら、以下の説明において明らかとなろう。前述の
一般的な説明及び以下の詳細説明は、典型的且つ解説の
ためのものであり、本発明を制限するものではない。本
発明に組み込まれ、その一部を構成する添付の図面は、
本説明と共に、本発明の原理を一般的に説明することに
貢献する。同一の参照番号は本開示を通じて、同一の部
品を指し示す。
【００２４】
【発明の実施の形態】本発明はＳＯＩ素子、特にＮＦＥ
ＴまたはＰＦＥＴ ＳＯＩ ＣＭＯＳ素子を、ＮＦＥＴ
またはＰＦＥＴ素子などのスイッチと組み合わせて使用
することにより、集積回路内で使用され得る単位セルを
提供する。
ＴまたはＰＦＥＴ ＳＯＩ ＣＭＯＳ素子を、ＮＦＥＴ
またはＰＦＥＴ素子などのスイッチと組み合わせて使用
することにより、集積回路内で使用され得る単位セルを
提供する。
【００２５】典型的なＳＯＩ素子は、単結晶層の下側に
配置されて、（ｐ＋、ｎ−、ｐ＋）または（ｎ＋、ｐ
−、ｎ＋）半導体素子を提供するようにパターニングさ
れる、例えば二酸化ケイ素から成る比較的厚い絶縁体層
を有する。
配置されて、（ｐ＋、ｎ−、ｐ＋）または（ｎ＋、ｐ
−、ｎ＋）半導体素子を提供するようにパターニングさ
れる、例えば二酸化ケイ素から成る比較的厚い絶縁体層
を有する。
【００２６】図１を参照すると、本発明の基本回路が示
され、そこではＳＯＩ ＮＦＥＴ素子１０のゲート端子
１２が、ゲート制御スイッチ２２により、ＳＯＩ ＮＦ
ＥＴ素子本体１６への本体バイアス電圧１４の接続を制
御する。図２では、同様のゲート端子２６、本体バイア
ス電圧１４、及びゲート制御スイッチ２２を有するＳＯ
Ｉ ＰＦＥＴ素子２４が示される。図１では、ＮＦＥＴ
素子ソース端子は１８で示され、ドレイン端子は２０で
示される。図２では、ＰＦＥＴ素子のソース端子は３０
として、またドレイン端子は３２として示される。
され、そこではＳＯＩ ＮＦＥＴ素子１０のゲート端子
１２が、ゲート制御スイッチ２２により、ＳＯＩ ＮＦ
ＥＴ素子本体１６への本体バイアス電圧１４の接続を制
御する。図２では、同様のゲート端子２６、本体バイア
ス電圧１４、及びゲート制御スイッチ２２を有するＳＯ
Ｉ ＰＦＥＴ素子２４が示される。図１では、ＮＦＥＴ
素子ソース端子は１８で示され、ドレイン端子は２０で
示される。図２では、ＰＦＥＴ素子のソース端子は３０
として、またドレイン端子は３２として示される。
【００２７】第１の動作モードでは、図１のＳＯＩ Ｎ
ＦＥＴ素子１０（または図２のＳＯＩ ＰＦＥＴ素子２
４）がオンするとき、ゲート制御スイッチ２２が閉じら
れ、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）がオ
フするとき、開かれるようにセットされる。第２の動作
モードでは、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２
４）がオンするとき、ゲート制御スイッチ２２が開か
れ、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）がオ
フするとき、閉じられる。第１の動作モードでは、スイ
ッチングの間に、本体バイアス電圧１４が、ＮＦＥＴ素
子１０（またはＰＦＥＴ素子２４）のしきい値電圧を下
げるポテンシャル値にセットされ、第２の動作モードで
は、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）がオ
フの時、本体バイアス電圧１４が、ＮＦＥＴ素子１０
（またはＰＦＥＴ素子２４）のしきい値電圧を上げるポ
テンシャル値にセットされる。図１及び図２の回路で
は、本体バイアス電圧が素子のソース端子への接続によ
り獲得される。別の実施例では、本体バイアス電圧が電
源への接続により獲得される。
ＦＥＴ素子１０（または図２のＳＯＩ ＰＦＥＴ素子２
４）がオンするとき、ゲート制御スイッチ２２が閉じら
れ、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）がオ
フするとき、開かれるようにセットされる。第２の動作
モードでは、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２
４）がオンするとき、ゲート制御スイッチ２２が開か
れ、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）がオ
フするとき、閉じられる。第１の動作モードでは、スイ
ッチングの間に、本体バイアス電圧１４が、ＮＦＥＴ素
子１０（またはＰＦＥＴ素子２４）のしきい値電圧を下
げるポテンシャル値にセットされ、第２の動作モードで
は、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）がオ
フの時、本体バイアス電圧１４が、ＮＦＥＴ素子１０
（またはＰＦＥＴ素子２４）のしきい値電圧を上げるポ
テンシャル値にセットされる。図１及び図２の回路で
は、本体バイアス電圧が素子のソース端子への接続によ
り獲得される。別の実施例では、本体バイアス電圧が電
源への接続により獲得される。
【００２８】図３を参照すると、ＳＯＩ ＮＦＥＴ素子
１０を含む本発明の実施例が示され、図１に示されるゲ
ート制御スイッチ２２が、ＰＦＥＴ素子２６として実現
される。ＰＦＥＴ素子２６は、本体バイアス電圧１４と
ＮＦＥＴ素子１０の本体１６との間に接続されるソース
及びドレイン拡散領域を有する。ＰＦＥＴ素子２６は、
そのゲート端子２５がＮＦＥＴ素子１０のゲート端子１
２に接続されることにより、スイッチされる。図３で
は、ＮＦＥＴ素子１０がオフのとき、本体バイアス電圧
１４がＰＦＥＴ素子２６により、ＮＦＥＴ素子１０の本
体１６に接続される。
１０を含む本発明の実施例が示され、図１に示されるゲ
ート制御スイッチ２２が、ＰＦＥＴ素子２６として実現
される。ＰＦＥＴ素子２６は、本体バイアス電圧１４と
ＮＦＥＴ素子１０の本体１６との間に接続されるソース
及びドレイン拡散領域を有する。ＰＦＥＴ素子２６は、
そのゲート端子２５がＮＦＥＴ素子１０のゲート端子１
２に接続されることにより、スイッチされる。図３で
は、ＮＦＥＴ素子１０がオフのとき、本体バイアス電圧
１４がＰＦＥＴ素子２６により、ＮＦＥＴ素子１０の本
体１６に接続される。
【００２９】図４を参照すると、ＳＯＩ ＰＦＥＴ素子
２４を含む本発明の実施例が示され、図２のゲート制御
スイッチ２２がＮＦＥＴ素子３４として実現される。Ｎ
ＦＥＴ素子３４は、本体バイアス電圧１４とＰＦＥＴ素
子２４の本体２８との間に接続されるソース及びドレイ
ン拡散領域を有する。ＮＦＥＴ素子３４は、そのゲート
端子３３がＰＦＥＴ素子２４のゲート端子２７に接続さ
れることにより、スイッチされる。図４では、ＰＦＥＴ
素子２４がオフのとき、本体バイアス電圧１４がＮＦＥ
Ｔ素子３４により、ＰＦＥＴ素子２４の本体２８に接続
される。
２４を含む本発明の実施例が示され、図２のゲート制御
スイッチ２２がＮＦＥＴ素子３４として実現される。Ｎ
ＦＥＴ素子３４は、本体バイアス電圧１４とＰＦＥＴ素
子２４の本体２８との間に接続されるソース及びドレイ
ン拡散領域を有する。ＮＦＥＴ素子３４は、そのゲート
端子３３がＰＦＥＴ素子２４のゲート端子２７に接続さ
れることにより、スイッチされる。図４では、ＰＦＥＴ
素子２４がオフのとき、本体バイアス電圧１４がＮＦＥ
Ｔ素子３４により、ＰＦＥＴ素子２４の本体２８に接続
される。
【００３０】図５を参照すると、ＳＯＩ ＮＦＥＴ素子
３６を含む本発明の実施例が示され、図１のゲート制御
スイッチ２２が、ＮＦＥＴ素子３８として実現され、Ｎ
ＦＥＴ素子３８は、ＮＦＥＴ素子３６のゲート端子４０
への接続によりスイッチされる。図５では、ＮＦＥＴ素
子３６がオンのとき、本体バイアス電圧１４がＮＦＥＴ
素子３８により、ＮＦＥＴ素子３６の本体に接続され
る。
３６を含む本発明の実施例が示され、図１のゲート制御
スイッチ２２が、ＮＦＥＴ素子３８として実現され、Ｎ
ＦＥＴ素子３８は、ＮＦＥＴ素子３６のゲート端子４０
への接続によりスイッチされる。図５では、ＮＦＥＴ素
子３６がオンのとき、本体バイアス電圧１４がＮＦＥＴ
素子３８により、ＮＦＥＴ素子３６の本体に接続され
る。
【００３１】図６を参照すると、ＳＯＩ ＰＦＥＴ素子
４６を含む本発明の実施例が示され、図２のゲート制御
スイッチ２２が、ＰＦＥＴ素子４８として実現され、Ｐ
ＦＥＴ素子４８は、ＰＦＥＴ素子４６のゲート端子５０
への接続によりスイッチされる。図６では、ＰＦＥＴ素
子４６がオンのとき、本体バイアス電圧１４がＰＦＥＴ
素子４８により、ＰＦＥＴ素子４６の本体に接続され
る。
４６を含む本発明の実施例が示され、図２のゲート制御
スイッチ２２が、ＰＦＥＴ素子４８として実現され、Ｐ
ＦＥＴ素子４８は、ＰＦＥＴ素子４６のゲート端子５０
への接続によりスイッチされる。図６では、ＰＦＥＴ素
子４６がオンのとき、本体バイアス電圧１４がＰＦＥＴ
素子４８により、ＰＦＥＴ素子４６の本体に接続され
る。
【００３２】図１乃至図６に示された前述の回路は、Ｍ
ＯＳＦＥＴ素子として実現されるが、本発明は任意のま
たは全てのトランジスタ素子として、他のトランジスタ
・タイプ（ＪＦＥＴ及びＭＥＳＦＥＴなど）を用いても
実現される。
ＯＳＦＥＴ素子として実現されるが、本発明は任意のま
たは全てのトランジスタ素子として、他のトランジスタ
・タイプ（ＪＦＥＴ及びＭＥＳＦＥＴなど）を用いても
実現される。
【００３３】本発明は、図１乃至図６に示される単一の
電源の本体バイアス電圧の使用に制限されるものではな
い。図７を参照すると、図１のＮＦＥＴ素子１０が、２
つの電源の本体バイアス信号１４Ａ及び１４Ｂと共に示
される。本体バイアス信号１４Ａは、通常開状態のゲー
ト制御スイッチ２２Ａ（すなわちゲート１２からの信号
により制御される）を介して、本体１６に接続される。
同様に、本体バイアス信号１４Ｂは、通常閉状態のゲー
ト制御スイッチ２２Ｂを介して、本体１６に接続され
る。
電源の本体バイアス電圧の使用に制限されるものではな
い。図７を参照すると、図１のＮＦＥＴ素子１０が、２
つの電源の本体バイアス信号１４Ａ及び１４Ｂと共に示
される。本体バイアス信号１４Ａは、通常開状態のゲー
ト制御スイッチ２２Ａ（すなわちゲート１２からの信号
により制御される）を介して、本体１６に接続される。
同様に、本体バイアス信号１４Ｂは、通常閉状態のゲー
ト制御スイッチ２２Ｂを介して、本体１６に接続され
る。
【００３４】図８では、ＰＦＥＴバージョンが示され、
そこではＰＦＥＴトランジスタ２４の本体２８が、通常
開状態のゲート制御スイッチ２２Ａを介して、本体バイ
アス信号１４Ａに接続される。同様に、本体バイアス信
号１４Ｂは、通常閉状態のゲート制御スイッチ２２Ｂを
介して、ＰＦＥＴ２４の本体２８に接続される。
そこではＰＦＥＴトランジスタ２４の本体２８が、通常
開状態のゲート制御スイッチ２２Ａを介して、本体バイ
アス信号１４Ａに接続される。同様に、本体バイアス信
号１４Ｂは、通常閉状態のゲート制御スイッチ２２Ｂを
介して、ＰＦＥＴ２４の本体２８に接続される。
【００３５】図１乃至図８に示されるトランジスタ単位
セルのスイッチング機能は、素子ゲートにより制御され
るものに限られず、図９乃至図１２の実施例において示
される回路により制御され得る。
セルのスイッチング機能は、素子ゲートにより制御され
るものに限られず、図９乃至図１２の実施例において示
される回路により制御され得る。
【００３６】単位セル１と呼ばれる図９の回路を参照す
ると、単位セルの実施例が、ＳＯＩＮＭＯＳトランジス
タ６０を含むように示され、その本体または分離ＳＯＩ
基板領域６２が、本体バイアス・トランジスタ・スイッ
チ６４及び６６に接続される。トランジスタ・スイッチ
６４は基準信号７４に接続され、これはトランジスタ・
スイッチ６４がそのゲート７８に接続される制御信号８
２により動作されるとき、トランジスタ６０の本体６２
に供給される。
ると、単位セルの実施例が、ＳＯＩＮＭＯＳトランジス
タ６０を含むように示され、その本体または分離ＳＯＩ
基板領域６２が、本体バイアス・トランジスタ・スイッ
チ６４及び６６に接続される。トランジスタ・スイッチ
６４は基準信号７４に接続され、これはトランジスタ・
スイッチ６４がそのゲート７８に接続される制御信号８
２により動作されるとき、トランジスタ６０の本体６２
に供給される。
【００３７】同様に、トランジスタ６０の本体６２は、
トランジスタ・スイッチ６６を介して基準信号７６に接
続され、トランジスタ・スイッチ６６は、そのゲート８
０に供給される制御信号８４により動作される。
トランジスタ・スイッチ６６を介して基準信号７６に接
続され、トランジスタ・スイッチ６６は、そのゲート８
０に供給される制御信号８４により動作される。
【００３８】図９では、トランジスタ６０及び６４がＮ
ＭＯＳ素子として示され、トランジスタ６６がＰＭＯＳ
素子として示される。ここでトランジスタ６０はＰＭＯ
Ｓ素子であってもよい。トランジスタ６０のソース７０
及びドレイン７２は、高性能化のために、既知の技術を
用いて個別に適合化される。参照番号７４及び７６は、
トランジスタ６０がＮＭＯＳまたはＰＭＯＳトランジス
タのいずれとして選択されるかに従い、及び単位セルが
一緒に使用される回路アプリケーションに従い、ハイま
たはロウ・レベル電圧である。
ＭＯＳ素子として示され、トランジスタ６６がＰＭＯＳ
素子として示される。ここでトランジスタ６０はＰＭＯ
Ｓ素子であってもよい。トランジスタ６０のソース７０
及びドレイン７２は、高性能化のために、既知の技術を
用いて個別に適合化される。参照番号７４及び７６は、
トランジスタ６０がＮＭＯＳまたはＰＭＯＳトランジス
タのいずれとして選択されるかに従い、及び単位セルが
一緒に使用される回路アプリケーションに従い、ハイま
たはロウ・レベル電圧である。
【００３９】図１０を参照すると、単位セル２と呼ばれ
る本発明の別の実施例が示される。図９の単位セル１と
図１０の単位セル２との違いは、単位セル２では、トラ
ンジスタ・スイッチ６４のゲート７８及びトランジスタ
・スイッチ６６のゲート８０が、ノード９０により、Ｎ
ＦＥＴ ＳＯＩトランジスタ６０のゲートに接続される
ことである。従って、トランジスタ・スイッチ６４及び
６６は、ＮＦＥＴ ＳＯＩトランジスタ６０のゲート上
の信号により動作される。
る本発明の別の実施例が示される。図９の単位セル１と
図１０の単位セル２との違いは、単位セル２では、トラ
ンジスタ・スイッチ６４のゲート７８及びトランジスタ
・スイッチ６６のゲート８０が、ノード９０により、Ｎ
ＦＥＴ ＳＯＩトランジスタ６０のゲートに接続される
ことである。従って、トランジスタ・スイッチ６４及び
６６は、ＮＦＥＴ ＳＯＩトランジスタ６０のゲート上
の信号により動作される。
【００４０】図１０では、ＮＭＯＳトランジスタ６０が
分離ＳＯＩ領域内に存在する。ＮＭＯＳトランジスタ６
４は、ＳＯＩ基板から分離されたｐタイプ領域内に存在
し、トランジスタ６４のゲート電圧が正またはハイのと
き、トランジスタ６０の基板上の電圧を制御する。ＰＭ
ＯＳトランジスタ６６は、ＳＯＩ基板から分離されたｎ
タイプ領域内に存在し、トランジスタ６６のゲート電圧
が負またはロウのとき、トランジスタ６０の基板上の電
圧を制御する。
分離ＳＯＩ領域内に存在する。ＮＭＯＳトランジスタ６
４は、ＳＯＩ基板から分離されたｐタイプ領域内に存在
し、トランジスタ６４のゲート電圧が正またはハイのと
き、トランジスタ６０の基板上の電圧を制御する。ＰＭ
ＯＳトランジスタ６６は、ＳＯＩ基板から分離されたｎ
タイプ領域内に存在し、トランジスタ６６のゲート電圧
が負またはロウのとき、トランジスタ６０の基板上の電
圧を制御する。
【００４１】図１１は、単位セル３と呼ばれる本発明の
更に別の実施例を示す。単位セル３は、トランジスタ・
スイッチ６６に接続される基準信号７６がグラウンド電
位である以外は、図１０の単位セル２と同一である。
更に別の実施例を示す。単位セル３は、トランジスタ・
スイッチ６６に接続される基準信号７６がグラウンド電
位である以外は、図１０の単位セル２と同一である。
【００４２】図１２は、単位セル４と呼ばれる本発明の
更に別の実施例を示す。単位セル４は、図１０のＳＯＩ
トランジスタ６０が、図１２の単位セル４ではＰＦＥＴ
トランジスタである以外は、図１０の単位セル２と同一
である。
更に別の実施例を示す。単位セル４は、図１０のＳＯＩ
トランジスタ６０が、図１２の単位セル４ではＰＦＥＴ
トランジスタである以外は、図１０の単位セル２と同一
である。
【００４３】前述のように、本発明のトランジスタ単位
セルは、ロジック、シフトレジスタ及びメモリ・アプリ
ケーション内に統合されて、高速、低消費電力のアルフ
ァ粒子非感応回路を提供する。
セルは、ロジック、シフトレジスタ及びメモリ・アプリ
ケーション内に統合されて、高速、低消費電力のアルフ
ァ粒子非感応回路を提供する。
【００４４】図１３を参照すると、図１０の単位セル２
が相補パス・ゲート論理回路内に組み込まれる実施例が
提供される。パス・ゲート回路は６本の入力リード１２
０、１２２、１２４、１２６、１２８及び１３０を有
し、これらはそれぞれ論理信号Ａ、Ｂ、バーＡ（ＮＯＴ
Ａ）、バーＢ（ＮＯＴ Ｂ）、Ｂ及びバーＢに接続さ
れる（ここでは論理反転信号を"バー"として記す）。第
１の単位セル１３２は、入力リード１２０及び１２８上
のそれぞれ論理信号Ａ及びＢに接続される。入力リード
１２０及び１２８は、単位セル２内において、図１０の
リード６８及び７９に接続され、図１０のリード７２
は、図１３の出力インバータ１４０に接続される。第２
の単位セル１３４は、入力リード１２２及び１３０上の
それぞれ論理信号Ｂ及びバーＢに接続される。第３の単
位セル１３６は、入力リード１２４及び１２８上のそれ
ぞれ論理信号バーＡ及びＢに接続され、第４の単位セル
１３８は、入力リード１２６及び１３０上のそれぞれ論
理信号バーＢ及びバーＢに接続される。
が相補パス・ゲート論理回路内に組み込まれる実施例が
提供される。パス・ゲート回路は６本の入力リード１２
０、１２２、１２４、１２６、１２８及び１３０を有
し、これらはそれぞれ論理信号Ａ、Ｂ、バーＡ（ＮＯＴ
Ａ）、バーＢ（ＮＯＴ Ｂ）、Ｂ及びバーＢに接続さ
れる（ここでは論理反転信号を"バー"として記す）。第
１の単位セル１３２は、入力リード１２０及び１２８上
のそれぞれ論理信号Ａ及びＢに接続される。入力リード
１２０及び１２８は、単位セル２内において、図１０の
リード６８及び７９に接続され、図１０のリード７２
は、図１３の出力インバータ１４０に接続される。第２
の単位セル１３４は、入力リード１２２及び１３０上の
それぞれ論理信号Ｂ及びバーＢに接続される。第３の単
位セル１３６は、入力リード１２４及び１２８上のそれ
ぞれ論理信号バーＡ及びＢに接続され、第４の単位セル
１３８は、入力リード１２６及び１３０上のそれぞれ論
理信号バーＢ及びバーＢに接続される。
【００４５】インバータ・バッファ回路１４０は、単位
セル１３２及び１３４の出力を結合し、論理信号Ａ及び
Ｂの積の相補として、出力論理信号バーＱを提供する。
第２のインバータ・バッファ回路１４２は、単位セル１
３６及び１３８に接続され、論理信号Ａ及びＢの積とし
て、出力論理信号Ｑを提供する。
セル１３２及び１３４の出力を結合し、論理信号Ａ及び
Ｂの積の相補として、出力論理信号バーＱを提供する。
第２のインバータ・バッファ回路１４２は、単位セル１
３６及び１３８に接続され、論理信号Ａ及びＢの積とし
て、出力論理信号Ｑを提供する。
【００４６】図１３の相補パス・ゲート論理回路は、低
しきい値ＳＯＩスイッチング・トランジスタを組み込
み、低電圧、小スケール寸法の集積回路アプリケーショ
ンのために使用され得る。この論理回路はまた、この低
電圧動作では、アルファ粒子放射に非感応的である。
しきい値ＳＯＩスイッチング・トランジスタを組み込
み、低電圧、小スケール寸法の集積回路アプリケーショ
ンのために使用され得る。この論理回路はまた、この低
電圧動作では、アルファ粒子放射に非感応的である。
【００４７】図１０の単位セル２を使用する図１３の回
路は、従来の相補パス・ゲート論理回路に勝る幾つかの
利点を有する。基準信号７６を約０．４Ｖの順バイアス
電圧に接続し、基準信号７４をグラウンド以下の電圧
（例えば−０．５Ｖ）に接続することにより、電流導通
ＮＦＥＴ６０が、ＦＥＴが通常晒されるオーバドライブ
を超える有効オーバドライブ範囲を通じてスイッチされ
る。例えば、ＮＦＥＴは（本体電圧の０．４Ｖから−
０．５Ｖへの変化に際して）約１５０ｍＶのしきい値電
圧（Ｖｔ）変化を経験し、これは回路が低電圧で動作し
ているときには、意義深いオーバドライブ変化である。
従って、図１３に示される特定の実施例以外のパス・ト
ランジスタ回路は、本発明の単位セルを使用することに
より、低電圧電源において恩恵を受ける。
路は、従来の相補パス・ゲート論理回路に勝る幾つかの
利点を有する。基準信号７６を約０．４Ｖの順バイアス
電圧に接続し、基準信号７４をグラウンド以下の電圧
（例えば−０．５Ｖ）に接続することにより、電流導通
ＮＦＥＴ６０が、ＦＥＴが通常晒されるオーバドライブ
を超える有効オーバドライブ範囲を通じてスイッチされ
る。例えば、ＮＦＥＴは（本体電圧の０．４Ｖから−
０．５Ｖへの変化に際して）約１５０ｍＶのしきい値電
圧（Ｖｔ）変化を経験し、これは回路が低電圧で動作し
ているときには、意義深いオーバドライブ変化である。
従って、図１３に示される特定の実施例以外のパス・ト
ランジスタ回路は、本発明の単位セルを使用することに
より、低電圧電源において恩恵を受ける。
【００４８】本発明の単位セルを使用しないパス・トラ
ンジスタ回路は、電圧が低下されるとき、そのスピード
の恩恵を失う。なぜなら、回路を適切に動作させるため
に、Ｖｔの何段階かの低下が必要となるからである。本
発明では、パス・トランジスタがオンのとき、Ｖｔがロ
ウであり、回路内で何段階かのＶｔ低下を可能にする。
パス・トランジスタがオフのとき、Ｖｔはハイであり、
追加のリーク電流を阻止し、良好な雑音余裕度を提供す
る。
ンジスタ回路は、電圧が低下されるとき、そのスピード
の恩恵を失う。なぜなら、回路を適切に動作させるため
に、Ｖｔの何段階かの低下が必要となるからである。本
発明では、パス・トランジスタがオンのとき、Ｖｔがロ
ウであり、回路内で何段階かのＶｔ低下を可能にする。
パス・トランジスタがオフのとき、Ｖｔはハイであり、
追加のリーク電流を阻止し、良好な雑音余裕度を提供す
る。
【００４９】図１３の回路における本発明の別の利点
は、本体スイッチング振舞いが、オーバドライブの同一
の変化（Ｖｇｓ−Ｖｔ）に対して、著しく低い電源電圧
での動作を可能にする。例えば、単位セルの使用は、
０．６Ｖｄｄ以下での動作を可能にする。有効電力はＶ
ｄｄの２乗に比例するので、これは電源の低下を可能に
し、Ｖｄｄの恩恵の獲得を可能にする一方で、高い電源
電圧の電流導通能力を維持する。本発明の実施例では、
例えば素子６０などの本体結合型ＦＥＴが、高い基板感
度を有するように最適化され、従ってしきい値電圧スイ
ングの基板制御を向上させる。Ｖｔの大きな変化（１５
０ｍＶ以上）は、電源電圧がどの程度低く選択されるか
にもとづき、意義深い性能利得を提供する。
は、本体スイッチング振舞いが、オーバドライブの同一
の変化（Ｖｇｓ−Ｖｔ）に対して、著しく低い電源電圧
での動作を可能にする。例えば、単位セルの使用は、
０．６Ｖｄｄ以下での動作を可能にする。有効電力はＶ
ｄｄの２乗に比例するので、これは電源の低下を可能に
し、Ｖｄｄの恩恵の獲得を可能にする一方で、高い電源
電圧の電流導通能力を維持する。本発明の実施例では、
例えば素子６０などの本体結合型ＦＥＴが、高い基板感
度を有するように最適化され、従ってしきい値電圧スイ
ングの基板制御を向上させる。Ｖｔの大きな変化（１５
０ｍＶ以上）は、電源電圧がどの程度低く選択されるか
にもとづき、意義深い性能利得を提供する。
【００５０】図１４を参照すると、本発明の単位セルの
別の論理回路アプリケーションが示される。図１４で
は、電圧Ｖｄｄとグラウンド間に接続されて、ラッチ機
能を提供する４つの単位セル１５０、１５２、１５４及
び１５６を含む回路が提供される。単位セル１５０及び
１５４は、リード１５８上のラッチ信号に接続され、単
位セル１５２及び１５６は、リード１６０上のラッチ信
号に接続される。
別の論理回路アプリケーションが示される。図１４で
は、電圧Ｖｄｄとグラウンド間に接続されて、ラッチ機
能を提供する４つの単位セル１５０、１５２、１５４及
び１５６を含む回路が提供される。単位セル１５０及び
１５４は、リード１５８上のラッチ信号に接続され、単
位セル１５２及び１５６は、リード１６０上のラッチ信
号に接続される。
【００５１】好適な実施例は単位セル４（図１４の素子
１５０及び１５２）を有し、図１２の基準信号９６がグ
ラウンドに接続され、図１２の基準信号９４がＶｄｄに
接続される。更に、単位セル２（図１４の素子１５４及
び１５６）は、図１０の基準信号７６がグラウンドに、
基準信号７４がＶｄｄに接続される。この実施例は、Ｖ
ｄｄが約０．６Ｖ程度の非常に低い電圧において貴重で
ある。０．６Ｖ以下のＶｄｄでは、高い方の基準電圧が
Ｖｄｄよりも高く、低い方の基準電圧がグラウンドより
も低い。０．６Ｖよりも高いＶｄｄでは、高い基準電圧
がＶｄｄよりも低い。
１５０及び１５２）を有し、図１２の基準信号９６がグ
ラウンドに接続され、図１２の基準信号９４がＶｄｄに
接続される。更に、単位セル２（図１４の素子１５４及
び１５６）は、図１０の基準信号７６がグラウンドに、
基準信号７４がＶｄｄに接続される。この実施例は、Ｖ
ｄｄが約０．６Ｖ程度の非常に低い電圧において貴重で
ある。０．６Ｖ以下のＶｄｄでは、高い方の基準電圧が
Ｖｄｄよりも高く、低い方の基準電圧がグラウンドより
も低い。０．６Ｖよりも高いＶｄｄでは、高い基準電圧
がＶｄｄよりも低い。
【００５２】図１４のラッチ回路は、アルファ粒子非感
応性が重要となる低電圧、小スケール寸法のアプリケー
ションにも適用可能である。
応性が重要となる低電圧、小スケール寸法のアプリケー
ションにも適用可能である。
【００５３】図１４のラッチ回路での本発明の単位セル
の使用の利点は、図１３のそれらと類似である。図１４
では、本体制御を有するＮＦＥＴ及びＰＦＥＴ素子の両
方が使用される。図１４のラッチ回路の動作の間、基板
バイアスの変化もＶｔを変化させる。更に、Ｖｔのこの
変化はまた、ラッチ回路の安定性を向上させる。その結
果、低電圧動作において、図１４の回路は、非常に低い
Ｖｄｄ電圧で動作する従来の回路に比較して、より安定
にラッチする。更に、ラッチ回路が大規模アレイ内で使
用される場合、素子がオフの時の高いＶｔは待機時消費
電力を低減する。
の使用の利点は、図１３のそれらと類似である。図１４
では、本体制御を有するＮＦＥＴ及びＰＦＥＴ素子の両
方が使用される。図１４のラッチ回路の動作の間、基板
バイアスの変化もＶｔを変化させる。更に、Ｖｔのこの
変化はまた、ラッチ回路の安定性を向上させる。その結
果、低電圧動作において、図１４の回路は、非常に低い
Ｖｄｄ電圧で動作する従来の回路に比較して、より安定
にラッチする。更に、ラッチ回路が大規模アレイ内で使
用される場合、素子がオフの時の高いＶｔは待機時消費
電力を低減する。
【００５４】図１３及び図１４は、２つの論理回路にお
ける本発明の単位セルの使用を示す。他の論理回路も同
様に、それらの使用から恩恵を受ける。例えば、刊行物
Top-Down Pass Transistor Logic Design、IEEE J. Sol
id State Circuits、Vol. 31、No. 6 pp. 792-803、Jun
e 1996は、相補パス・トランジスタ設計及び幾つかの他
のパス・トランジスタ回路を示し、これらについても、
図示のパス・トランジスタの代わりに、本発明の単位セ
ルを使用することにより、恩恵を受けることができる。
ける本発明の単位セルの使用を示す。他の論理回路も同
様に、それらの使用から恩恵を受ける。例えば、刊行物
Top-Down Pass Transistor Logic Design、IEEE J. Sol
id State Circuits、Vol. 31、No. 6 pp. 792-803、Jun
e 1996は、相補パス・トランジスタ設計及び幾つかの他
のパス・トランジスタ回路を示し、これらについても、
図示のパス・トランジスタの代わりに、本発明の単位セ
ルを使用することにより、恩恵を受けることができる。
【００５５】図１５乃至図２５を参照すると、図１０に
示されるタイプの３つのＦＥＴを用いて、本発明の本体
スイッチ式ＳＯＩ素子を形成する方法の様々なステップ
を示す上面図及び側面図が提供される。
示されるタイプの３つのＦＥＴを用いて、本発明の本体
スイッチ式ＳＯＩ素子を形成する方法の様々なステップ
を示す上面図及び側面図が提供される。
【００５６】図１５は、図１０に示されるような単位セ
ルの形成における第１のステップを示す側面図である。
ＳＯＩウエハ２００はシリコン基板２９０、酸化物層３
００及びシリコン層３１０を含み、標準のトレンチ分離
プロセス・ステップにより、酸化物領域３０５が形成さ
れる。図１６は、プロセスの第１のステップにおける酸
化物分離境界層の構成の上面図である。
ルの形成における第１のステップを示す側面図である。
ＳＯＩウエハ２００はシリコン基板２９０、酸化物層３
００及びシリコン層３１０を含み、標準のトレンチ分離
プロセス・ステップにより、酸化物領域３０５が形成さ
れる。図１６は、プロセスの第１のステップにおける酸
化物分離境界層の構成の上面図である。
【００５７】図１７は、標準のＶＬＳＩプロセスを用い
て、フォトレジスト・マスク３１２を画定し、Ｎウェル
・ドーパント３１６をシリコン層３１０内に打ち込む、
次のプロセス・ステップの側面図を示す。次に、別のフ
ォトレジスト・マスクが画定され、Ｐウェル・ドーパン
トがシリコン層３１０内に打ち込まれて、図１８に示さ
れる構造を生成する。図１８はまた、ゲート酸化物層３
１５が成長され、ゲート・ポリシリコン層３４０が付着
されてエッチングされる、次のプロセス・ステップを示
す。構造の形成の上面図が、図１９、図２０及び図２１
に示される。
て、フォトレジスト・マスク３１２を画定し、Ｎウェル
・ドーパント３１６をシリコン層３１０内に打ち込む、
次のプロセス・ステップの側面図を示す。次に、別のフ
ォトレジスト・マスクが画定され、Ｐウェル・ドーパン
トがシリコン層３１０内に打ち込まれて、図１８に示さ
れる構造を生成する。図１８はまた、ゲート酸化物層３
１５が成長され、ゲート・ポリシリコン層３４０が付着
されてエッチングされる、次のプロセス・ステップを示
す。構造の形成の上面図が、図１９、図２０及び図２１
に示される。
【００５８】次に図２２では、スペーサ３３０が付着さ
れてエッチングされ、フォトレジスト・マスク３１４が
画定され、構造がドーパント３１８により打ち込まれ
て、ｎ＋ソース及びドレイン拡張を形成する。その後、
第２のフォトレジスト・マスク及び打込みにより、ｐ＋
ソース及びドレイン拡張が形成される。
れてエッチングされ、フォトレジスト・マスク３１４が
画定され、構造がドーパント３１８により打ち込まれ
て、ｎ＋ソース及びドレイン拡張を形成する。その後、
第２のフォトレジスト・マスク及び打込みにより、ｐ＋
ソース及びドレイン拡張が形成される。
【００５９】次に図２３に示されるように、ソース及び
ドレイン・スペーサを付着してエッチングし、マスキン
グの後、ｎ＋ソース及びドレイン・ドーパントを打ち込
む。次に、再度マスキングの後、ｐ＋ソース及びドレイ
ン・ドーパントを打ち込み、図２５に示される素子を生
成する。この時点における構造の上面図が、図２４に示
される。
ドレイン・スペーサを付着してエッチングし、マスキン
グの後、ｎ＋ソース及びドレイン・ドーパントを打ち込
む。次に、再度マスキングの後、ｐ＋ソース及びドレイ
ン・ドーパントを打ち込み、図２５に示される素子を生
成する。この時点における構造の上面図が、図２４に示
される。
【００６０】図２４では、図１０で使用されたのと同一
の参照番号が使用される。図２４において、トランジス
タ６０はポリシリコン・ゲート領域６８、ｎ＋ソース領
域７２、及びｎ＋ドレイン領域７０を含む。ｐ本体領域
（図示せず）がゲート領域６８下に存在し、図２５に３
１０として示される。図１０のトランジスタ６６が図２
４に示され、これはゲート領域８０、ｐ＋ソース領域７
６、図２４では示されないが、図２５に３１０（トラン
ジスタ６０の本体領域３１０と同一）として示されるｐ
ドレイン領域、及び図２４では示されないが、図２５に
３２５として示されるゲート領域８０下のｎ本体領域を
含む。
の参照番号が使用される。図２４において、トランジス
タ６０はポリシリコン・ゲート領域６８、ｎ＋ソース領
域７２、及びｎ＋ドレイン領域７０を含む。ｐ本体領域
（図示せず）がゲート領域６８下に存在し、図２５に３
１０として示される。図１０のトランジスタ６６が図２
４に示され、これはゲート領域８０、ｐ＋ソース領域７
６、図２４では示されないが、図２５に３１０（トラン
ジスタ６０の本体領域３１０と同一）として示されるｐ
ドレイン領域、及び図２４では示されないが、図２５に
３２５として示されるゲート領域８０下のｎ本体領域を
含む。
【００６１】図１０のトランジスタ６４が図２４に示さ
れ、これはゲート領域７８、ｎ＋ソース領域７４、ｎ＋
ドレイン領域１７４、及び図２４で示されないが、図２
５で３２８として示される本体領域を含む。
れ、これはゲート領域７８、ｎ＋ソース領域７４、ｎ＋
ドレイン領域１７４、及び図２４で示されないが、図２
５で３２８として示される本体領域を含む。
【００６２】最後に、図２５に示されるように、ケイ化
物３２１、３５０、３６０及び３７０が基板上に形成さ
れ、標準のＶＬＳＩプロセス・ステップにより、素子が
完成される。
物３２１、３５０、３６０及び３７０が基板上に形成さ
れ、標準のＶＬＳＩプロセス・ステップにより、素子が
完成される。
【００６３】図２５において、素子の側面図は、図１０
のトランジスタ６０、６４及び６６を示し、トランジス
タ６６はゲート領域８０、ｐ＋ソース領域７６、ｐドレ
イン領域３１０（トランジスタ６０の本体領域と同
一）、及びｎ本体領域３２５を含む。酸化物層３００
が、ｐタイプ層３１０、３２８、ｐ＋添加領域７６、３
２０、ｎ＋添加領域７４、１７４、酸化物スペーサ３３
０、ポリシリコン・ゲート３４０、及びＶref１及びＶr
ef２へのケイ化物接続３５０、３６０の下側に示され
る。
のトランジスタ６０、６４及び６６を示し、トランジス
タ６６はゲート領域８０、ｐ＋ソース領域７６、ｐドレ
イン領域３１０（トランジスタ６０の本体領域と同
一）、及びｎ本体領域３２５を含む。酸化物層３００
が、ｐタイプ層３１０、３２８、ｐ＋添加領域７６、３
２０、ｎ＋添加領域７４、１７４、酸化物スペーサ３３
０、ポリシリコン・ゲート３４０、及びＶref１及びＶr
ef２へのケイ化物接続３５０、３６０の下側に示され
る。
【００６４】以上、本体バイアスを変化することによ
り、２つのしきい値電圧状態間をスイッチされるＦＥＴ
素子を有する、本体スイッチ式ＳＯＩ ＣＭＯＳ回路に
ついて述べてきた。そこではＦＥＴのゲート端子が、Ｆ
ＥＴ本体への本体バイアスの接続を制御する。
り、２つのしきい値電圧状態間をスイッチされるＦＥＴ
素子を有する、本体スイッチ式ＳＯＩ ＣＭＯＳ回路に
ついて述べてきた。そこではＦＥＴのゲート端子が、Ｆ
ＥＴ本体への本体バイアスの接続を制御する。
【００６５】本発明の前述の本体スイッチ式ＳＯＩトラ
ンジスタ単位セル素子は、活動スイッチング状態におい
て、低しきい値電圧レベルを有し、待機状態において、
高いしきい値電圧レベルを有し、異なる動作状態の間
に、ソース−本体間電圧が別々に制御される。
ンジスタ単位セル素子は、活動スイッチング状態におい
て、低しきい値電圧レベルを有し、待機状態において、
高いしきい値電圧レベルを有し、異なる動作状態の間
に、ソース−本体間電圧が別々に制御される。
【００６６】本発明のトランジスタ単位セルは、ロジッ
ク及びシフトレジスタ・アプリケーション内に統合され
て、高速、低電力のアルファ粒子非感応回路を提供す
る。
ク及びシフトレジスタ・アプリケーション内に統合され
て、高速、低電力のアルファ粒子非感応回路を提供す
る。
【００６７】図２６を参照すると、セル待機電圧に対す
る従来のバルクＣＭＯＳ単位セル素子のソフト・エラー
率の関係、及びセル待機電圧に対するＳＯＩ ＣＭＯＳ
単位セル素子のソフト・エラー率の関係が示される。図
２６は、１．７５Ｖ以下の動作では、本発明のＳＯＩ
ＣＭＯＳ単位セルが良好なソフト・エラー率感度を提供
することを示す。
る従来のバルクＣＭＯＳ単位セル素子のソフト・エラー
率の関係、及びセル待機電圧に対するＳＯＩ ＣＭＯＳ
単位セル素子のソフト・エラー率の関係が示される。図
２６は、１．７５Ｖ以下の動作では、本発明のＳＯＩ
ＣＭＯＳ単位セルが良好なソフト・エラー率感度を提供
することを示す。
【００６８】本発明は好適な実施例及び好適な方法の順
序に関連して述べてきたが、これらは本発明の範囲を制
限するものではなく、逆に、形成ステップの順序の変更
や変化も、本発明の趣旨及び範囲に含まれる。
序に関連して述べてきたが、これらは本発明の範囲を制
限するものではなく、逆に、形成ステップの順序の変更
や変化も、本発明の趣旨及び範囲に含まれる。
【００６９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００７０】（１）第１のＦＥＴのスイッチングを制御
する回路であって、入力信号を受信する入力に接続され
るゲートを有し、該入力信号に応答してオン及びオフす
る第１のＦＥＴと、第２のゲートと拡散領域とを有する
第２のＦＥＴであって、前記第２のゲートが前記入力信
号を受信する前記入力に接続され、前記拡散領域の１つ
が前記第１のＦＥＴの本体に接続され、前記入力信号に
応答して、前記オン及びオフと同時に、前記第１のＦＥ
Ｔの電圧しきい値を調整する、第２のＦＥＴとを含み、
前記拡散領域の別のものが、前記第１のＦＥＴの電圧し
きい値の前記調整を有効にする選択可能な電圧レベルを
有する電圧端子に接続される、回路。 （２）前記第１及び第２のＦＥＴがエンハンスメント・
モードＦＥＴである、前記（１）記載の回路。 （３）ＦＥＴ素子のスイッチングを制御する回路であっ
て、本体と、前記本体に接続されるゲート、ソース及び
ドレイン電極とを有する第１のＦＥＴ素子と、本体バイ
アス電圧の少なくとも１つの電源と、前記ＦＥＴ素子の
前記本体と、前記本体バイアス電圧の少なくとも１つの
電源との間に接続され、前記本体バイアス電圧を前記Ｆ
ＥＴ素子に選択的に接続し、前記ＦＥＴ素子のしきい値
電圧レベルを調整する少なくとも１つのスイッチング手
段と、前記少なくとも１つのスイッチング手段を前記Ｆ
ＥＴ素子の前記ゲート電極に接続し、前記本体バイアス
電圧と前記ＦＥＴ本体との間の選択的スイッチ接続を制
御する接続手段とを含む、回路。 （４）前記ＦＥＴ素子がＳＯＩ ＦＥＴ素子である、前
記（３）記載の回路。 （５）前記少なくとも１つのスイッチング手段が、ソー
ス、ドレイン及びゲート電極を有するＦＥＴスイッチで
あって、前記接続手段が前記ＦＥＴスイッチの前記ゲー
ト電極を前記ＳＯＩ ＦＥＴ素子の前記ゲート電極に接
続して、前記ＦＥＴスイッチをオン及びオフする、前記
（４）記載の回路。 （６）前記ＳＯＩ ＦＥＴ素子がＮＦＥＴである、前記
（４）記載の回路。 （７）前記ＳＯＩ ＦＥＴ素子がＰＦＥＴである、前記
（４）記載の回路。 （８）前記ＦＥＴスイッチが前記本体バイアス電圧を前
記ＳＯＩ ＦＥＴ素子に接続し、前記ＳＯＩ ＦＥＴ素
子のしきい値電圧を低下させる、前記（５）記載の回
路。 （９）前記ＦＥＴスイッチが前記本体バイアス電圧を前
記ＳＯＩ ＦＥＴ素子に接続し、前記ＳＯＩ ＦＥＴ素
子のしきい値電圧を上昇させる、前記（５）記載の回
路。 （１０）第１のタイプのＦＥＴ素子のスイッチングを制
御する回路であって、入力信号を受信する入力に接続さ
れるゲートを有する、第１のタイプのＦＥＴ素子と、前
記入力信号を受信する前記入力に接続されるゲートを有
し、前記第１のタイプのＦＥＴ素子の本体に接続され、
前記入力信号に応答して、前記第１のタイプのＦＥＴ素
子の電圧しきい値を第１の方向に調整する、第２のタイ
プのＦＥＴ素子と、前記入力信号を受信する前記入力に
接続されるゲートを有し、前記第１の第１のタイプのＦ
ＥＴ素子の前記本体に接続され、前記入力信号に応答し
て、前記第１の第１のタイプのＦＥＴ素子の前記電圧し
きい値を第２の方向に調整する、第２の第１のタイプの
ＦＥＴ素子とを含む、回路。 （１１）第１のＦＥＴ素子のスイッチングを制御する構
造であって、前記第１のＦＥＴ素子が第１のタイプのド
ーピングを有する第１のソース領域を有するものにおい
て、前記第１のタイプのドーピングを有する第１のドレ
インと、第２のタイプのドーピングを有する第１の本体
領域とを含み、前記第１のソース領域及び前記第１のド
レイン領域が、互いに隣接せずに、前記第１の本体領域
に隣接し、前記第１の本体領域上に配置される第１の絶
縁層と、前記第１の絶縁層上に配置されるゲート層とを
含み、前記構造が少なくとも第２のＦＥＴ素子を含み、
前記第２のＦＥＴ素子が、第２のタイプのドーピングを
有する第２のソース領域と、第１のタイプのドーピング
を有し、前記第１のＦＥＴ素子の前記第１の本体領域に
隣接する第２の本体領域と、第２のタイプのドーピング
を有し、前記第２の本体領域に隣接する第２のドレイン
領域とを含む、構造。 （１２）前記構造が、第１のタイプのドーピングを有す
る第１及び第２の拡散領域と、第２のタイプのドーピン
グを有する第３の本体領域とを含み、前記第１及び第２
の拡散領域が互いに隣接せずに、前記第３の本体領域に
隣接する、第３のＦＥＴ素子と、前記第３の本体領域上
に配置される第２の絶縁層であって、前記ゲート層が前
記第２の絶縁層上に配置される、第２の絶縁層と、前記
第１の本体領域及び前記第３のＦＥＴ素子の前記拡散領
域の１つだけに隣接し、第２のタイプのドーピングを有
する中間領域とを含み、前記中間領域及び前記拡散領域
の前記１つが一緒に短絡される、前記（１１）記載の構
造。 （１３）入力信号を受信する入力を含み、前記入力が前
記ゲート、前記拡散領域の１つ、及び前記第２の素子に
接続され、前記入力信号に応答して、前記第１のＦＥＴ
素子及び、前記第２または第３のＦＥＴ素子のいずれか
一方だけを同時にスイッチ・オンする、前記（１２）記
載の構造。 （１４）前記第１の絶縁層及び前記ゲート層が、前記第
１の素子の領域上で広がる、前記（１２）記載の構造。 （１５）複数の本体スイッチ式ＳＯＩ単位セルを含む相
補パス・ゲート論理回路であって、第１のＦＥＴ素子の
ゲートが第２のＦＥＴ素子のゲートに接続される、各々
が少なくとも２つのＦＥＴ素子を含む、少なくとも４つ
の本体スイッチ式ＳＯＩ単位セルと、第１の前記本体ス
イッチ式ＳＯＩ単位セルに接続される第１の論理信号Ａ
入力手段と、前記第１の前記本体スイッチ式ＳＯＩ単位
セル、及び第２及び第３の前記本体スイッチ式ＳＯＩ単
位セルに接続される第２の論理信号Ｂ入力手段と、前記
第３の本体スイッチ式ＳＯＩ単位セルに接続される第３
の論理信号ＮＯＴＡ入力信号手段と、前記第２の本体ス
イッチ式ＳＯＩ単位セル及び第４の前記本体スイッチ式
ＳＯＩ単位セルに接続される第４の論理信号ＮＯＴ Ｂ
入力手段と、前記第１及び第２の本体スイッチ式ＳＯＩ
単位セルの出力に接続され、ＮＯＴＱ＝（ＮＯＴ Ａ）
×（ＮＯＴ Ｂ）出力論理信号を提供する第１のインバ
ータ・バッファ回路と、前記第３及び第４の本体スイッ
チ式ＳＯＩ単位セルの出力に接続され、Ｑ＝（Ａ）×
（Ｂ）出力論理信号を提供する第２のインバータ・バッ
ファ回路とを含む、相補パス・ゲート論理回路。 （１６）ＳＯＩ ＦＥＴトランジスタ単位セルを形成す
る方法であって、酸化物層上に配置されるシリコン層を
含むＳＯＩウエハを提供するステップと、前記シリコン
層内に酸化物トレンチ分離領域を形成するステップと、
前記シリコン層をマスキングして、Ｎウェル・ドーパン
トを前記シリコン層の選択領域内に打ち込むステップ
と、前記シリコン層をマスキングして、Ｐウェル・ドー
パントを前記シリコン層の選択領域内に打ち込むステッ
プと、前記シリコン層上にゲート酸化物を形成するステ
ップと、ポリシリコン層を付着及びエッチングするステ
ップと、スペーサ要素を付着及びエッチングするステッ
プと、ｎ＋ソース及びドレイン拡張、及びｐ＋ソース及
びドレイン拡張をマスキングして、打ち込むステップ
と、ソース及びドレイン・スペーサを付着及びエッチン
グするステップと、ｎ＋及びｐ＋ソース及びドレインを
マスキングして、打ち込むステップと、ケイ化物の層を
付着するステップとを含む、方法。 （１７）ＳＯＩ ＦＥＴトランジスタ単位セルを形成す
る方法であって、誘電体基板を提供し、前記基板上に構
成済みポリシリコン層を配置するステップと、前記ポリ
シリコン層内の選択位置に、第１の本体領域及び第２の
本体領域を形成するステップと、少なくとも第１及び第
２の添加ソース拡散領域、及び第１及び第２の添加ドレ
イン拡散領域を、前記ポリシリコン層内に前記第１及び
第２の本体領域に隣接して形成するステップと、前記第
１のソース、ドレイン及び本体領域上に第１のゲート領
域を形成して、第１のＦＥＴ素子を提供し、前記第２の
ソース、ドレイン及び本体領域上に第２のゲート領域を
形成して、第２のＦＥＴ素子を提供するステップとを含
む、方法。 （１８）前記第１のドレイン領域及び前記第１のソース
領域が第１のタイプのドーピングにより打ち込まれ、前
記第１の本体領域が第２のタイプのドーピングを有し、
前記第１のソース領域及び第１のドレイン領域に隣接す
る、前記（１７）記載の方法。 （１９）前記第１及び第２のゲート領域を形成する前
に、前記第１及び第２のソース、ドレイン及び本体領域
上に絶縁材料層を配置するステップを含む、前記（１
７）記載の方法。 （２０）前記第２のドレイン領域及び前記第２のソース
領域が第２のタイプのドーピングにより打ち込まれ、前
記第２の本体領域が第１のタイプのドーピングを有し、
前記第１の本体領域に隣接する、前記（１７）記載の方
法。 （２１）前記ポリシリコン層内の選択位置に第３の本体
領域を形成するステップと、第３の添加ソース拡散領域
及び第３の添加ドレイン拡散領域を、前記ポリシリコン
層内に前記第３の本体領域に隣接して形成するステップ
と、前記第３のソース、ドレイン及び本体領域上に第３
のゲート領域を形成して、第３のＦＥＴ素子を提供する
ステップとを含む、前記（１７）記載の方法。
する回路であって、入力信号を受信する入力に接続され
るゲートを有し、該入力信号に応答してオン及びオフす
る第１のＦＥＴと、第２のゲートと拡散領域とを有する
第２のＦＥＴであって、前記第２のゲートが前記入力信
号を受信する前記入力に接続され、前記拡散領域の１つ
が前記第１のＦＥＴの本体に接続され、前記入力信号に
応答して、前記オン及びオフと同時に、前記第１のＦＥ
Ｔの電圧しきい値を調整する、第２のＦＥＴとを含み、
前記拡散領域の別のものが、前記第１のＦＥＴの電圧し
きい値の前記調整を有効にする選択可能な電圧レベルを
有する電圧端子に接続される、回路。 （２）前記第１及び第２のＦＥＴがエンハンスメント・
モードＦＥＴである、前記（１）記載の回路。 （３）ＦＥＴ素子のスイッチングを制御する回路であっ
て、本体と、前記本体に接続されるゲート、ソース及び
ドレイン電極とを有する第１のＦＥＴ素子と、本体バイ
アス電圧の少なくとも１つの電源と、前記ＦＥＴ素子の
前記本体と、前記本体バイアス電圧の少なくとも１つの
電源との間に接続され、前記本体バイアス電圧を前記Ｆ
ＥＴ素子に選択的に接続し、前記ＦＥＴ素子のしきい値
電圧レベルを調整する少なくとも１つのスイッチング手
段と、前記少なくとも１つのスイッチング手段を前記Ｆ
ＥＴ素子の前記ゲート電極に接続し、前記本体バイアス
電圧と前記ＦＥＴ本体との間の選択的スイッチ接続を制
御する接続手段とを含む、回路。 （４）前記ＦＥＴ素子がＳＯＩ ＦＥＴ素子である、前
記（３）記載の回路。 （５）前記少なくとも１つのスイッチング手段が、ソー
ス、ドレイン及びゲート電極を有するＦＥＴスイッチで
あって、前記接続手段が前記ＦＥＴスイッチの前記ゲー
ト電極を前記ＳＯＩ ＦＥＴ素子の前記ゲート電極に接
続して、前記ＦＥＴスイッチをオン及びオフする、前記
（４）記載の回路。 （６）前記ＳＯＩ ＦＥＴ素子がＮＦＥＴである、前記
（４）記載の回路。 （７）前記ＳＯＩ ＦＥＴ素子がＰＦＥＴである、前記
（４）記載の回路。 （８）前記ＦＥＴスイッチが前記本体バイアス電圧を前
記ＳＯＩ ＦＥＴ素子に接続し、前記ＳＯＩ ＦＥＴ素
子のしきい値電圧を低下させる、前記（５）記載の回
路。 （９）前記ＦＥＴスイッチが前記本体バイアス電圧を前
記ＳＯＩ ＦＥＴ素子に接続し、前記ＳＯＩ ＦＥＴ素
子のしきい値電圧を上昇させる、前記（５）記載の回
路。 （１０）第１のタイプのＦＥＴ素子のスイッチングを制
御する回路であって、入力信号を受信する入力に接続さ
れるゲートを有する、第１のタイプのＦＥＴ素子と、前
記入力信号を受信する前記入力に接続されるゲートを有
し、前記第１のタイプのＦＥＴ素子の本体に接続され、
前記入力信号に応答して、前記第１のタイプのＦＥＴ素
子の電圧しきい値を第１の方向に調整する、第２のタイ
プのＦＥＴ素子と、前記入力信号を受信する前記入力に
接続されるゲートを有し、前記第１の第１のタイプのＦ
ＥＴ素子の前記本体に接続され、前記入力信号に応答し
て、前記第１の第１のタイプのＦＥＴ素子の前記電圧し
きい値を第２の方向に調整する、第２の第１のタイプの
ＦＥＴ素子とを含む、回路。 （１１）第１のＦＥＴ素子のスイッチングを制御する構
造であって、前記第１のＦＥＴ素子が第１のタイプのド
ーピングを有する第１のソース領域を有するものにおい
て、前記第１のタイプのドーピングを有する第１のドレ
インと、第２のタイプのドーピングを有する第１の本体
領域とを含み、前記第１のソース領域及び前記第１のド
レイン領域が、互いに隣接せずに、前記第１の本体領域
に隣接し、前記第１の本体領域上に配置される第１の絶
縁層と、前記第１の絶縁層上に配置されるゲート層とを
含み、前記構造が少なくとも第２のＦＥＴ素子を含み、
前記第２のＦＥＴ素子が、第２のタイプのドーピングを
有する第２のソース領域と、第１のタイプのドーピング
を有し、前記第１のＦＥＴ素子の前記第１の本体領域に
隣接する第２の本体領域と、第２のタイプのドーピング
を有し、前記第２の本体領域に隣接する第２のドレイン
領域とを含む、構造。 （１２）前記構造が、第１のタイプのドーピングを有す
る第１及び第２の拡散領域と、第２のタイプのドーピン
グを有する第３の本体領域とを含み、前記第１及び第２
の拡散領域が互いに隣接せずに、前記第３の本体領域に
隣接する、第３のＦＥＴ素子と、前記第３の本体領域上
に配置される第２の絶縁層であって、前記ゲート層が前
記第２の絶縁層上に配置される、第２の絶縁層と、前記
第１の本体領域及び前記第３のＦＥＴ素子の前記拡散領
域の１つだけに隣接し、第２のタイプのドーピングを有
する中間領域とを含み、前記中間領域及び前記拡散領域
の前記１つが一緒に短絡される、前記（１１）記載の構
造。 （１３）入力信号を受信する入力を含み、前記入力が前
記ゲート、前記拡散領域の１つ、及び前記第２の素子に
接続され、前記入力信号に応答して、前記第１のＦＥＴ
素子及び、前記第２または第３のＦＥＴ素子のいずれか
一方だけを同時にスイッチ・オンする、前記（１２）記
載の構造。 （１４）前記第１の絶縁層及び前記ゲート層が、前記第
１の素子の領域上で広がる、前記（１２）記載の構造。 （１５）複数の本体スイッチ式ＳＯＩ単位セルを含む相
補パス・ゲート論理回路であって、第１のＦＥＴ素子の
ゲートが第２のＦＥＴ素子のゲートに接続される、各々
が少なくとも２つのＦＥＴ素子を含む、少なくとも４つ
の本体スイッチ式ＳＯＩ単位セルと、第１の前記本体ス
イッチ式ＳＯＩ単位セルに接続される第１の論理信号Ａ
入力手段と、前記第１の前記本体スイッチ式ＳＯＩ単位
セル、及び第２及び第３の前記本体スイッチ式ＳＯＩ単
位セルに接続される第２の論理信号Ｂ入力手段と、前記
第３の本体スイッチ式ＳＯＩ単位セルに接続される第３
の論理信号ＮＯＴＡ入力信号手段と、前記第２の本体ス
イッチ式ＳＯＩ単位セル及び第４の前記本体スイッチ式
ＳＯＩ単位セルに接続される第４の論理信号ＮＯＴ Ｂ
入力手段と、前記第１及び第２の本体スイッチ式ＳＯＩ
単位セルの出力に接続され、ＮＯＴＱ＝（ＮＯＴ Ａ）
×（ＮＯＴ Ｂ）出力論理信号を提供する第１のインバ
ータ・バッファ回路と、前記第３及び第４の本体スイッ
チ式ＳＯＩ単位セルの出力に接続され、Ｑ＝（Ａ）×
（Ｂ）出力論理信号を提供する第２のインバータ・バッ
ファ回路とを含む、相補パス・ゲート論理回路。 （１６）ＳＯＩ ＦＥＴトランジスタ単位セルを形成す
る方法であって、酸化物層上に配置されるシリコン層を
含むＳＯＩウエハを提供するステップと、前記シリコン
層内に酸化物トレンチ分離領域を形成するステップと、
前記シリコン層をマスキングして、Ｎウェル・ドーパン
トを前記シリコン層の選択領域内に打ち込むステップ
と、前記シリコン層をマスキングして、Ｐウェル・ドー
パントを前記シリコン層の選択領域内に打ち込むステッ
プと、前記シリコン層上にゲート酸化物を形成するステ
ップと、ポリシリコン層を付着及びエッチングするステ
ップと、スペーサ要素を付着及びエッチングするステッ
プと、ｎ＋ソース及びドレイン拡張、及びｐ＋ソース及
びドレイン拡張をマスキングして、打ち込むステップ
と、ソース及びドレイン・スペーサを付着及びエッチン
グするステップと、ｎ＋及びｐ＋ソース及びドレインを
マスキングして、打ち込むステップと、ケイ化物の層を
付着するステップとを含む、方法。 （１７）ＳＯＩ ＦＥＴトランジスタ単位セルを形成す
る方法であって、誘電体基板を提供し、前記基板上に構
成済みポリシリコン層を配置するステップと、前記ポリ
シリコン層内の選択位置に、第１の本体領域及び第２の
本体領域を形成するステップと、少なくとも第１及び第
２の添加ソース拡散領域、及び第１及び第２の添加ドレ
イン拡散領域を、前記ポリシリコン層内に前記第１及び
第２の本体領域に隣接して形成するステップと、前記第
１のソース、ドレイン及び本体領域上に第１のゲート領
域を形成して、第１のＦＥＴ素子を提供し、前記第２の
ソース、ドレイン及び本体領域上に第２のゲート領域を
形成して、第２のＦＥＴ素子を提供するステップとを含
む、方法。 （１８）前記第１のドレイン領域及び前記第１のソース
領域が第１のタイプのドーピングにより打ち込まれ、前
記第１の本体領域が第２のタイプのドーピングを有し、
前記第１のソース領域及び第１のドレイン領域に隣接す
る、前記（１７）記載の方法。 （１９）前記第１及び第２のゲート領域を形成する前
に、前記第１及び第２のソース、ドレイン及び本体領域
上に絶縁材料層を配置するステップを含む、前記（１
７）記載の方法。 （２０）前記第２のドレイン領域及び前記第２のソース
領域が第２のタイプのドーピングにより打ち込まれ、前
記第２の本体領域が第１のタイプのドーピングを有し、
前記第１の本体領域に隣接する、前記（１７）記載の方
法。 （２１）前記ポリシリコン層内の選択位置に第３の本体
領域を形成するステップと、第３の添加ソース拡散領域
及び第３の添加ドレイン拡散領域を、前記ポリシリコン
層内に前記第３の本体領域に隣接して形成するステップ
と、前記第３のソース、ドレイン及び本体領域上に第３
のゲート領域を形成して、第３のＦＥＴ素子を提供する
ステップとを含む、前記（１７）記載の方法。
【図１】本体バイアス信号を素子に接続するためのゲー
ト制御スイッチを有する本体スイッチ式ＳＯＩ回路の、
基本ＮＦＥＴ構成を示す図である。
ト制御スイッチを有する本体スイッチ式ＳＯＩ回路の、
基本ＮＦＥＴ構成を示す図である。
【図２】本体バイアス信号を素子に接続するためのゲー
ト制御スイッチを有する本体スイッチ式ＳＯＩ回路の、
基本ＰＦＥＴ構成を示す図である。
ト制御スイッチを有する本体スイッチ式ＳＯＩ回路の、
基本ＰＦＥＴ構成を示す図である。
【図３】ゲート端子が素子への本体バイアス信号のスイ
ッチ接続を制御する、本体スイッチ式ＳＯＩ回路のＮＭ
ＯＳ素子単位セル構成を示す図である。
ッチ接続を制御する、本体スイッチ式ＳＯＩ回路のＮＭ
ＯＳ素子単位セル構成を示す図である。
【図４】ゲート端子が素子への本体バイアス信号のスイ
ッチ接続を制御する、本体スイッチ式ＳＯＩ回路のＰＭ
ＯＳ素子単位セル構成を示す図である。
ッチ接続を制御する、本体スイッチ式ＳＯＩ回路のＰＭ
ＯＳ素子単位セル構成を示す図である。
【図５】ゲート端子が素子への本体バイアス信号のスイ
ッチ接続を制御する、ＣＭＯＳ本体スイッチ式ＳＯＩ回
路のＮＦＥＴ単位セル構成を示す図である。
ッチ接続を制御する、ＣＭＯＳ本体スイッチ式ＳＯＩ回
路のＮＦＥＴ単位セル構成を示す図である。
【図６】ゲート端子が素子への本体バイアス信号のスイ
ッチ接続を制御する、ＣＭＯＳ本体スイッチ式ＳＯＩ回
路のＰＦＥＴ単位セル構成を示す図である。
ッチ接続を制御する、ＣＭＯＳ本体スイッチ式ＳＯＩ回
路のＰＦＥＴ単位セル構成を示す図である。
【図７】２つのバイアス・レベル信号にそれぞれ接続さ
れる２つのスイッチを有する本体スイッチ式ＳＯＩ Ｎ
ＦＥＴトランジスタ回路を使用する、本発明に従うトラ
ンジスタ単位セルの実施例を示す図である。
れる２つのスイッチを有する本体スイッチ式ＳＯＩ Ｎ
ＦＥＴトランジスタ回路を使用する、本発明に従うトラ
ンジスタ単位セルの実施例を示す図である。
【図８】２つのバイアス・レベル信号にそれぞれ接続さ
れる２つのスイッチを有する本体スイッチ式ＳＯＩ Ｐ
ＦＥＴトランジスタ回路を使用する、本発明に従うトラ
ンジスタ単位セルの実施例を示す図である。
れる２つのスイッチを有する本体スイッチ式ＳＯＩ Ｐ
ＦＥＴトランジスタ回路を使用する、本発明に従うトラ
ンジスタ単位セルの実施例を示す図である。
【図９】本発明に従うＳＯＩトランジスタ回路を使用す
るトランジスタ単位セルの実施例を示す図である。
るトランジスタ単位セルの実施例を示す図である。
【図１０】本発明の原理に従うＳＯＩトランジスタ回路
を使用するトランジスタ単位セルの別の実施例を示す図
である。
を使用するトランジスタ単位セルの別の実施例を示す図
である。
【図１１】本発明の原理に従うＳＯＩトランジスタ回路
を使用するトランジスタ単位セルの更に別の実施例を示
す図である。
を使用するトランジスタ単位セルの更に別の実施例を示
す図である。
【図１２】本発明の原理に従うＳＯＩトランジスタ回路
を使用するトランジスタ単位セルの更に別の実施例を示
す図である。
を使用するトランジスタ単位セルの更に別の実施例を示
す図である。
【図１３】本発明の原理に従うＳＯＩトランジスタ単位
セルを使用する相補パス・ゲート論理回路の実施例を示
す図である。
セルを使用する相補パス・ゲート論理回路の実施例を示
す図である。
【図１４】本発明の原理に従うＳＯＩトランジスタ単位
セルを使用するラッチ回路の実施例を示す図である。
セルを使用するラッチ回路の実施例を示す図である。
【図１５】本発明の原理に従うＳＯＩトランジスタ単位
セルを形成するプロセスの第１のステップを示す側面図
である。
セルを形成するプロセスの第１のステップを示す側面図
である。
【図１６】プロセスの第１のステップにおける酸化物分
離境界層の構成の上面図である。
離境界層の構成の上面図である。
【図１７】標準のＶＬＳＩプロセスを用いて、フォトレ
ジスト・マスク３１２を画定し、Ｎウェル・ドーパント
３１６をシリコン層３１０内に打ち込む、形成の次のス
テップを示す側面図である。
ジスト・マスク３１２を画定し、Ｎウェル・ドーパント
３１６をシリコン層３１０内に打ち込む、形成の次のス
テップを示す側面図である。
【図１８】別のフォトレジスト・マスクが画定され、Ｐ
ウェル・ドーパントがシリコン層３１０内に打ち込ま
れ、更にゲート酸化物層３１５が成長され、ゲート・ポ
リシリコン層３４０が付着されて、エッチングされる、
次のプロセス・ステップを示す側面図である。
ウェル・ドーパントがシリコン層３１０内に打ち込ま
れ、更にゲート酸化物層３１５が成長され、ゲート・ポ
リシリコン層３４０が付着されて、エッチングされる、
次のプロセス・ステップを示す側面図である。
【図１９】図１７のステップの上面図である。
【図２０】図１８の前半のステップの上面図である。
【図２１】図１８の後半のステップの上面図である。
【図２２】スペーサ３３０が付着されてエッチングさ
れ、フォトレジスト・マスク３１４が画定され、構造が
ドーパント３１８により打ち込まれて、ｎ＋ソース及び
ドレイン拡張を形成し、その後、第２のフォトレジスト
・マスク及び打ち込みにより、Ｐ＋ソース及びドレイン
拡張を形成するプロセス・ステップを示す側面図であ
る。
れ、フォトレジスト・マスク３１４が画定され、構造が
ドーパント３１８により打ち込まれて、ｎ＋ソース及び
ドレイン拡張を形成し、その後、第２のフォトレジスト
・マスク及び打ち込みにより、Ｐ＋ソース及びドレイン
拡張を形成するプロセス・ステップを示す側面図であ
る。
【図２３】ソース及びドレイン・スペーサを付着してエ
ッチングし、マスキングの後、ｎ＋ソース及びドレイン
・ドーパントを打ち込み、次に、再度マスキングの後、
ｐ＋ソース及びドレイン・ドーパントを打ち込むプロセ
ス・ステップを示す側面図である。
ッチングし、マスキングの後、ｎ＋ソース及びドレイン
・ドーパントを打ち込み、次に、再度マスキングの後、
ｐ＋ソース及びドレイン・ドーパントを打ち込むプロセ
ス・ステップを示す側面図である。
【図２４】図２３のプロセス・ステップの結果形成され
る構造の上面図である。
る構造の上面図である。
【図２５】図２３のプロセス・ステップの結果形成され
る構造の側面図である。
る構造の側面図である。
【図２６】本発明に従う単位セルのソフト・エラー率
と、従来技術に従う単位セルのソフト・エラー率との比
較を示す図である。
と、従来技術に従う単位セルのソフト・エラー率との比
較を示す図である。
１０、３６ ＳＯＩ ＮＦＥＴ素子 １２、２５、２６、３３、６８ ゲート端子 １４、１４Ａ、１４Ｂ 本体バイアス電圧 １６ ＳＯＩ ＮＦＥＴ素子本体 １８、３０、７０ ソース端子 ２０、３２、７２ ドレイン端子 ２２、２２Ａ、２２Ｂ ゲート制御スイッチ ２４、４６ ＳＯＩ ＰＦＥＴ素子 ２６、４８ ＰＦＥＴ素子 ２８ ＳＯＩ ＰＦＥＴ素子本体 ３４、３８ ＮＦＥＴ素子 ６０ ＳＯＩ ＮＭＯＳトランジスタ ６２ 分離ＳＯＩ基板領域（本体） ６４、６６ 本体バイアス・トランジスタ・スイッチ ７８、８０、９８、１００ ゲート １２０、１２２、１２４、１２６、１２８、１３０ 入
力リード １４０、１４２ インバータ ２００ ＳＯＩウエハ ２９０ シリコン基板 ３００ 酸化物層 ３０５ 酸化物量域 ３１０ シリコン層 ３１２、３１４ フォトレジスト・マスク ３１５ ゲート酸化物層 ３１６、３１８、３１９ ドーパント ３２１、３５０、３６０、３７０ ケイ化物 ３３０ 酸化物スペーサ ３４０ ゲート・ポリシリコン層
力リード １４０、１４２ インバータ ２００ ＳＯＩウエハ ２９０ シリコン基板 ３００ 酸化物層 ３０５ 酸化物量域 ３１０ シリコン層 ３１２、３１４ フォトレジスト・マスク ３１５ ゲート酸化物層 ３１６、３１８、３１９ ドーパント ３２１、３５０、３６０、３７０ ケイ化物 ３３０ 酸化物スペーサ ３４０ ゲート・ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0944 Ｈ０１Ｌ 29/78 ６１４ ６２２ Ｈ０３Ｋ 19/094 Ａ (72)発明者 クラウド・ルイス・バーティン アメリカ合衆国05403、バーモント州サウ ス・バーリントン、フェザント・ウェイ 33 (72)発明者 ジョン・ジョセフ・エリス−モナハン アメリカ合衆国05458、バーモント州グラ ンド・アイスル、メナード・コート ６ (72)発明者 エリク・レイ・ヘドバーグ アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、ラング・ドライ ブ 20 (72)発明者 テレンス・ブラックウェル・フック アメリカ合衆国05465、バーモント州ジェ リコー、ブラウンズ・トレイス・ロード 359 (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国12582、ニューヨーク州ス トームビル、ジャミー・レーン ５ (72)発明者 エドワード・ジョセフ・ノワック アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、ウィンドリッ ジ・ロード ８ (72)発明者 ウィルバー・デビッド・プライサー アメリカ合衆国05445、バーモント州シャ ーロット、スペア・ストリート 5524 (72)発明者 ミン・ホ・トン アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、ロスト・ネイシ ョン・ロード 160 (72)発明者 ウィリアム・ロバート・トンティ アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、ブルースター ン・ロード ４
Claims (21)
- 【請求項１】第１のＦＥＴのスイッチングを制御する回
路であって、 入力信号を受信する入力に接続されるゲートを有し、該
入力信号に応答してオン及びオフする第１のＦＥＴと、 第２のゲートと拡散領域とを有する第２のＦＥＴであっ
て、前記第２のゲートが前記入力信号を受信する前記入
力に接続され、前記拡散領域の１つが前記第１のＦＥＴ
の本体に接続され、前記入力信号に応答して、前記オン
及びオフと同時に、前記第１のＦＥＴの電圧しきい値を
調整する、第２のＦＥＴとを含み、前記拡散領域の別の
ものが、前記第１のＦＥＴの電圧しきい値の前記調整を
有効にする選択可能な電圧レベルを有する電圧端子に接
続される、回路。 - 【請求項２】前記第１及び第２のＦＥＴがエンハンスメ
ント・モードＦＥＴである、請求項１記載の回路。 - 【請求項３】ＦＥＴ素子のスイッチングを制御する回路
であって、 本体と、前記本体に接続されるゲート、ソース及びドレ
イン電極とを有する第１のＦＥＴ素子と、 本体バイアス電圧の少なくとも１つの電源と、 前記ＦＥＴ素子の前記本体と、前記本体バイアス電圧の
少なくとも１つの電源との間に接続され、前記本体バイ
アス電圧を前記ＦＥＴ素子に選択的に接続し、前記ＦＥ
Ｔ素子のしきい値電圧レベルを調整する少なくとも１つ
のスイッチング手段と、 前記少なくとも１つのスイッチング手段を前記ＦＥＴ素
子の前記ゲート電極に接続し、前記本体バイアス電圧と
前記ＦＥＴ本体との間の選択的スイッチ接続を制御する
接続手段とを含む、回路。 - 【請求項４】前記ＦＥＴ素子がＳＯＩ ＦＥＴ素子であ
る、請求項３記載の回路。 - 【請求項５】前記少なくとも１つのスイッチング手段
が、ソース、ドレイン及びゲート電極を有するＦＥＴス
イッチであって、前記接続手段が前記ＦＥＴスイッチの
前記ゲート電極を前記ＳＯＩ ＦＥＴ素子の前記ゲート
電極に接続して、前記ＦＥＴスイッチをオン及びオフす
る、請求項４記載の回路。 - 【請求項６】前記ＳＯＩ ＦＥＴ素子がＮＦＥＴであ
る、請求項４記載の回路。 - 【請求項７】前記ＳＯＩ ＦＥＴ素子がＰＦＥＴであ
る、請求項４記載の回路。 - 【請求項８】前記ＦＥＴスイッチが前記本体バイアス電
圧を前記ＳＯＩ ＦＥＴ素子に接続し、前記ＳＯＩ Ｆ
ＥＴ素子のしきい値電圧を低下させる、請求項５記載の
回路。 - 【請求項９】前記ＦＥＴスイッチが前記本体バイアス電
圧を前記ＳＯＩ ＦＥＴ素子に接続し、前記ＳＯＩ Ｆ
ＥＴ素子のしきい値電圧を上昇させる、請求項５記載の
回路。 - 【請求項１０】第１のタイプのＦＥＴ素子のスイッチン
グを制御する回路であって、 入力信号を受信する入力に接続されるゲートを有する、
第１のタイプのＦＥＴ素子と、 前記入力信号を受信する前記入力に接続されるゲートを
有し、前記第１のタイプのＦＥＴ素子の本体に接続さ
れ、前記入力信号に応答して、前記第１のタイプのＦＥ
Ｔ素子の電圧しきい値を第１の方向に調整する、第２の
タイプのＦＥＴ素子と、 前記入力信号を受信する前記入力に接続されるゲートを
有し、前記第１の第１のタイプのＦＥＴ素子の前記本体
に接続され、前記入力信号に応答して、前記第１の第１
のタイプのＦＥＴ素子の前記電圧しきい値を第２の方向
に調整する、第２の第１のタイプのＦＥＴ素子とを含
む、回路。 - 【請求項１１】第１のＦＥＴ素子のスイッチングを制御
する構造であって、前記第１のＦＥＴ素子が第１のタイ
プのドーピングを有する第１のソース領域を有するもの
において、 前記第１のタイプのドーピングを有する第１のドレイン
と、 第２のタイプのドーピングを有する第１の本体領域とを
含み、前記第１のソース領域及び前記第１のドレイン領
域が、互いに隣接せずに、前記第１の本体領域に隣接
し、 前記第１の本体領域上に配置される第１の絶縁層と、 前記第１の絶縁層上に配置されるゲート層とを含み、前
記構造が少なくとも第２のＦＥＴ素子を含み、前記第２
のＦＥＴ素子が、 第２のタイプのドーピングを有する第２のソース領域
と、 第１のタイプのドーピングを有し、前記第１のＦＥＴ素
子の前記第１の本体領域に隣接する第２の本体領域と、 第２のタイプのドーピングを有し、前記第２の本体領域
に隣接する第２のドレイン領域とを含む、構造。 - 【請求項１２】前記構造が、 第１のタイプのドーピングを有する第１及び第２の拡散
領域と、第２のタイプのドーピングを有する第３の本体
領域とを含み、前記第１及び第２の拡散領域が互いに隣
接せずに、前記第３の本体領域に隣接する、第３のＦＥ
Ｔ素子と、 前記第３の本体領域上に配置される第２の絶縁層であっ
て、前記ゲート層が前記第２の絶縁層上に配置される、
第２の絶縁層と、 前記第１の本体領域及び前記第３のＦＥＴ素子の前記拡
散領域の１つだけに隣接し、第２のタイプのドーピング
を有する中間領域とを含み、前記中間領域及び前記拡散
領域の前記１つが一緒に短絡される、請求項１１記載の
構造。 - 【請求項１３】入力信号を受信する入力を含み、 前記入力が前記ゲート、前記拡散領域の１つ、及び前記
第２の素子に接続され、前記入力信号に応答して、前記
第１のＦＥＴ素子及び、前記第２または第３のＦＥＴ素
子のいずれか一方だけを同時にスイッチ・オンする、請
求項１２記載の構造。 - 【請求項１４】前記第１の絶縁層及び前記ゲート層が、
前記第１の素子の領域上で広がる、請求項１２記載の構
造。 - 【請求項１５】複数の本体スイッチ式ＳＯＩ単位セルを
含む相補パス・ゲート論理回路であって、 第１のＦＥＴ素子のゲートが第２のＦＥＴ素子のゲート
に接続される、各々が少なくとも２つのＦＥＴ素子を含
む、少なくとも４つの本体スイッチ式ＳＯＩ単位セル
と、 第１の前記本体スイッチ式ＳＯＩ単位セルに接続される
第１の論理信号Ａ入力手段と、 前記第１の前記本体スイッチ式ＳＯＩ単位セル、及び第
２及び第３の前記本体スイッチ式ＳＯＩ単位セルに接続
される第２の論理信号Ｂ入力手段と、 前記第３の本体スイッチ式ＳＯＩ単位セルに接続される
第３の論理信号ＮＯＴＡ入力信号手段と、 前記第２の本体スイッチ式ＳＯＩ単位セル及び第４の前
記本体スイッチ式ＳＯＩ単位セルに接続される第４の論
理信号ＮＯＴ Ｂ入力手段と、 前記第１及び第２の本体スイッチ式ＳＯＩ単位セルの出
力に接続され、ＮＯＴＱ＝（ＮＯＴ Ａ）×（ＮＯＴ
Ｂ）出力論理信号を提供する第１のインバータ・バッフ
ァ回路と、 前記第３及び第４の本体スイッチ式ＳＯＩ単位セルの出
力に接続され、Ｑ＝（Ａ）×（Ｂ）出力論理信号を提供
する第２のインバータ・バッファ回路とを含む、相補パ
ス・ゲート論理回路。 - 【請求項１６】ＳＯＩ ＦＥＴトランジスタ単位セルを
形成する方法であって、 酸化物層上に配置されるシリコン層を含むＳＯＩウエハ
を提供するステップと、 前記シリコン層内に酸化物トレンチ分離領域を形成する
ステップと、 前記シリコン層をマスキングして、Ｎウェル・ドーパン
トを前記シリコン層の選択領域内に打ち込むステップ
と、 前記シリコン層をマスキングして、Ｐウェル・ドーパン
トを前記シリコン層の選択領域内に打ち込むステップ
と、 前記シリコン層上にゲート酸化物を形成するステップ
と、 ポリシリコン層を付着及びエッチングするステップと、 スペーサ要素を付着及びエッチングするステップと、 ｎ＋ソース及びドレイン拡張、及びｐ＋ソース及びドレ
イン拡張をマスキングして、打ち込むステップと、 ソース及びドレイン・スペーサを付着及びエッチングす
るステップと、 ｎ＋及びｐ＋ソース及びドレインをマスキングして、打
ち込むステップと、 ケイ化物の層を付着するステップとを含む、方法。 - 【請求項１７】ＳＯＩ ＦＥＴトランジスタ単位セルを
形成する方法であって、 誘電体基板を提供し、前記基板上に構成済みポリシリコ
ン層を配置するステップと、 前記ポリシリコン層内の選択位置に、第１の本体領域及
び第２の本体領域を形成するステップと、 少なくとも第１及び第２の添加ソース拡散領域、及び第
１及び第２の添加ドレイン拡散領域を、前記ポリシリコ
ン層内に前記第１及び第２の本体領域に隣接して形成す
るステップと、 前記第１のソース、ドレイン及び本体領域上に第１のゲ
ート領域を形成して、第１のＦＥＴ素子を提供し、前記
第２のソース、ドレイン及び本体領域上に第２のゲート
領域を形成して、第２のＦＥＴ素子を提供するステップ
とを含む、方法。 - 【請求項１８】前記第１のドレイン領域及び前記第１の
ソース領域が第１のタイプのドーピングにより打ち込ま
れ、前記第１の本体領域が第２のタイプのドーピングを
有し、前記第１のソース領域及び第１のドレイン領域に
隣接する、請求項１７記載の方法。 - 【請求項１９】前記第１及び第２のゲート領域を形成す
る前に、前記第１及び第２のソース、ドレイン及び本体
領域上に絶縁材料層を配置するステップを含む、請求項
１７記載の方法。 - 【請求項２０】前記第２のドレイン領域及び前記第２の
ソース領域が第２のタイプのドーピングにより打ち込ま
れ、前記第２の本体領域が第１のタイプのドーピングを
有し、前記第１の本体領域に隣接する、請求項１７記載
の方法。 - 【請求項２１】前記ポリシリコン層内の選択位置に第３
の本体領域を形成するステップと、 第３の添加ソース拡散領域及び第３の添加ドレイン拡散
領域を、前記ポリシリコン層内に前記第３の本体領域に
隣接して形成するステップと、 前記第３のソース、ドレイン及び本体領域上に第３のゲ
ート領域を形成して、第３のＦＥＴ素子を提供するステ
ップとを含む、請求項１７記載の方法。
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