JP2000332160A - キャビティダウン型半導体パッケージ - Google Patents
キャビティダウン型半導体パッケージInfo
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- H10W72/071—Connecting or disconnecting
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- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 積層工程数が少なく、低コストで製造するこ
とができるキャビティダウン型半導体パッケージを提供
する。 【解決手段】 キャビティダウン型半導体パッケージ
は、半導体チップ１０１を搭載するための凹部Ｃが形成
された放熱板１０３と、放熱板の上に形成される絶縁層
１２１とを備え、絶縁層の上に１層の配線層１１９が形
成されていることを特徴としている。
とができるキャビティダウン型半導体パッケージを提供
する。 【解決手段】 キャビティダウン型半導体パッケージ
は、半導体チップ１０１を搭載するための凹部Ｃが形成
された放熱板１０３と、放熱板の上に形成される絶縁層
１２１とを備え、絶縁層の上に１層の配線層１１９が形
成されていることを特徴としている。
Description
【０００１】
【発明の属する技術分野】この発明はキャビティダウン
型半導体パッケージに関し、特に設計が容易なキャビテ
ィダウン型半導体パッケージに関する。
型半導体パッケージに関し、特に設計が容易なキャビテ
ィダウン型半導体パッケージに関する。
【０００２】
【従来の技術】半導体用パッケージには種々の形態があ
るが、近年、小型・薄型化、多端子化、高密度化、低コ
スト化などの要求から、ＰＢＧＡ（プラスチックボール
グリッドアレイ）が多く使用されている。
るが、近年、小型・薄型化、多端子化、高密度化、低コ
スト化などの要求から、ＰＢＧＡ（プラスチックボール
グリッドアレイ）が多く使用されている。
【０００３】図７に示すように、ＰＢＧＡは、両面にＣ
ｕ箔（導体層２３１）を貼ってパターン形成された絶縁
基板（絶縁層２２１）の中央に、半導体チップ２０１を
搭載するための半導体チップ搭載部２２３を備える。そ
の半導体チップ搭載部２２３の周辺部には、半導体チッ
プ２０１とワイヤ２０９で接続を行なうためのボンディ
ングパッド部２２５が形成されている。
ｕ箔（導体層２３１）を貼ってパターン形成された絶縁
基板（絶縁層２２１）の中央に、半導体チップ２０１を
搭載するための半導体チップ搭載部２２３を備える。そ
の半導体チップ搭載部２２３の周辺部には、半導体チッ
プ２０１とワイヤ２０９で接続を行なうためのボンディ
ングパッド部２２５が形成されている。
【０００４】半導体チップ搭載部２２３の反対の面に
は、ＰＢＧＡをＰＣＢ（プリントサーキットボード）に
接続するための格子状に並んだはんだパッド（はんだボ
ール２０５が設けられる部分）が形成されている。パッ
ケージの表と裏との導体層２３１は、めっきされたスル
ーホール（ヴィアホール）２１７により電気的に接続さ
れている。
は、ＰＢＧＡをＰＣＢ（プリントサーキットボード）に
接続するための格子状に並んだはんだパッド（はんだボ
ール２０５が設けられる部分）が形成されている。パッ
ケージの表と裏との導体層２３１は、めっきされたスル
ーホール（ヴィアホール）２１７により電気的に接続さ
れている。
【０００５】半導体チップ搭載部２２３、ボンディング
パッド部２２５、およびはんだパッドを除くＰＢＧＡの
表面には、導体パターンを保護するためのはんだレジス
ト膜２１５が形成されている。半導体チップ２０１は、
Ａｇペーストなどからなる接着剤によりＰＢＧＡにダイ
ボンディングされる。また、半導体チップ２０１は、ワ
イヤ２０９によりＰＢＧＡの導体パターンに接続され
る。また、半導体チップ２０１は、モールド樹脂２１１
により封止される。
パッド部２２５、およびはんだパッドを除くＰＢＧＡの
表面には、導体パターンを保護するためのはんだレジス
ト膜２１５が形成されている。半導体チップ２０１は、
Ａｇペーストなどからなる接着剤によりＰＢＧＡにダイ
ボンディングされる。また、半導体チップ２０１は、ワ
イヤ２０９によりＰＢＧＡの導体パターンに接続され
る。また、半導体チップ２０１は、モールド樹脂２１１
により封止される。
【０００６】このようにして作られたＰＢＧＡは、小型
・薄型で多端子、高密度な配線を実現できるという特徴
を有している。
・薄型で多端子、高密度な配線を実現できるという特徴
を有している。
【０００７】さらに、上述のＰＢＧＡの電気的特性を向
上させるため、多層構造としたＰＢＧＡも広く使用され
ている。
上させるため、多層構造としたＰＢＧＡも広く使用され
ている。
【０００８】しかしながら、そのようなＰＢＧＡでは、
ＢＴレジン、ＦＲ−４といった熱伝導率の比較的悪い材
料を絶縁層に用いているため、放熱性が悪いといった問
題があった。
ＢＴレジン、ＦＲ−４といった熱伝導率の比較的悪い材
料を絶縁層に用いているため、放熱性が悪いといった問
題があった。
【０００９】このような問題を解決するために、特開平
７−３２１２５０号公報においては、熱伝導体を備える
玉格子アレイ集積回路パッケージ（積層ＰＢＧＡ）が提
案されている。この玉格子アレイ集積回路パッケージの
構成を、図８に示す。
７−３２１２５０号公報においては、熱伝導体を備える
玉格子アレイ集積回路パッケージ（積層ＰＢＧＡ）が提
案されている。この玉格子アレイ集積回路パッケージの
構成を、図８に示す。
【００１０】図８を参照して、積層ＰＢＧＡの半導体チ
ップ実装部には、キャビティ（凹部）Ｃが設けられる。
配線層（導体層）２３１ａと同じ層にはんだボール２０
５が設けられるはんだパッドが形成される。配線層２３
１ａと反対の側の全面に金属板（放熱板）２０３が接着
される。このような構造は、キャビティダウン構造と呼
ばれる。
ップ実装部には、キャビティ（凹部）Ｃが設けられる。
配線層（導体層）２３１ａと同じ層にはんだボール２０
５が設けられるはんだパッドが形成される。配線層２３
１ａと反対の側の全面に金属板（放熱板）２０３が接着
される。このような構造は、キャビティダウン構造と呼
ばれる。
【００１１】半導体チップ２０１は、配線層２３１ａの
側から露出した金属板２０３に直接接着されるため、半
導体チップ２０１の熱は直接金属板２０３に放熱され
る。よって、より高発熱な半導体チップを搭載すること
ができる。
側から露出した金属板２０３に直接接着されるため、半
導体チップ２０１の熱は直接金属板２０３に放熱され
る。よって、より高発熱な半導体チップを搭載すること
ができる。
【００１２】また、配線層２３１ａの下にグランド（Ｇ
ＮＤ）ベタ層２３１ｂを設けることにより、電気特性の
改善が行なわれている（インダクタンス低減、クロスト
ークノイズの低減、特性インピーダンスのコントロール
など）。
ＮＤ）ベタ層２３１ｂを設けることにより、電気特性の
改善が行なわれている（インダクタンス低減、クロスト
ークノイズの低減、特性インピーダンスのコントロール
など）。
【００１３】配線層２３１ａには、ＧＮＤ用のリングパ
ターンが形成され、半導体チップ２０１とはワイヤ２０
９を介して接続されている。また、ＧＮＤ用のリングパ
ターンとＧＮＤベタ層２３１ｂとは、キャビティＣの側
面に形成された銅のパターンにより接続される。ＧＮＤ
ベタ層２３１ｂは、ＧＮＤ用はんだパッドに対してスル
ーホールにより接続される。このスルーホールは、ドリ
ル加工により形成される。スルーホールの壁面は銅めっ
きされる。
ターンが形成され、半導体チップ２０１とはワイヤ２０
９を介して接続されている。また、ＧＮＤ用のリングパ
ターンとＧＮＤベタ層２３１ｂとは、キャビティＣの側
面に形成された銅のパターンにより接続される。ＧＮＤ
ベタ層２３１ｂは、ＧＮＤ用はんだパッドに対してスル
ーホールにより接続される。このスルーホールは、ドリ
ル加工により形成される。スルーホールの壁面は銅めっ
きされる。
【００１４】通常、半導体チップ２０１と配線層２３１
ａとの高さを調整するため、放熱板２０３とＧＮＤベタ
層２３１ｂとの間に金属リング２３３が積層される。
ａとの高さを調整するため、放熱板２０３とＧＮＤベタ
層２３１ｂとの間に金属リング２３３が積層される。
【００１５】以上のようにして構成された、熱伝導体
（金属板２０３）を備える玉格子アレイ集積回路パッケ
ージは、放熱性、電気特性に優れている。
（金属板２０３）を備える玉格子アレイ集積回路パッケ
ージは、放熱性、電気特性に優れている。
【００１６】
【発明が解決しようとする課題】しかしながら、従来の
技術における半導体パッケージは以下の問題点を有して
いた。
技術における半導体パッケージは以下の問題点を有して
いた。
【００１７】配線層の上面を半導体チップ上面よりも高
くするために、ビルドアップ配線層間に金属リングなど
を挿入する必要があった（図８）。この場合、金属リン
グの挿入によりさらに積層数が増加することとなり、コ
スト高となっていた。また、上記の方法によりパッケー
ジを形成した場合、金属リングと絶縁樹脂層との間で剥
離が生じる可能性があるため、パッケージの信頼性が低
下するという問題があった。
くするために、ビルドアップ配線層間に金属リングなど
を挿入する必要があった（図８）。この場合、金属リン
グの挿入によりさらに積層数が増加することとなり、コ
スト高となっていた。また、上記の方法によりパッケー
ジを形成した場合、金属リングと絶縁樹脂層との間で剥
離が生じる可能性があるため、パッケージの信頼性が低
下するという問題があった。
【００１８】一方、ＢＴレジンで配線層を形成した場合
は（図８）、絶縁層が厚くなるため、特性インピーダン
スを制御するためには配線幅を大きくする必要があっ
た。また、配線層はサブトラクティブ法（銅張積層板を
出発材料として銅箔を溶解除去する方法）で形成されて
いるため配線幅が大きくなっていた。したがって、これ
らの理由によりパッケージ配線の高密度化を図ることが
できなかった。高密度化の対策として配線層を積層化す
ることが考えられるが、前述と同様にコスト高、信頼性
の点で問題があった。
は（図８）、絶縁層が厚くなるため、特性インピーダン
スを制御するためには配線幅を大きくする必要があっ
た。また、配線層はサブトラクティブ法（銅張積層板を
出発材料として銅箔を溶解除去する方法）で形成されて
いるため配線幅が大きくなっていた。したがって、これ
らの理由によりパッケージ配線の高密度化を図ることが
できなかった。高密度化の対策として配線層を積層化す
ることが考えられるが、前述と同様にコスト高、信頼性
の点で問題があった。
【００１９】これらの問題を解決する方法として、絶縁
層の薄膜化、および配線層の微細化がなされたビルドア
ップ法が有効であるが、配線層を多層積層した場合、２
層目以降の信号線がグランドベタ層から離れて、かつ下
層配線層の上側に存在している。したがって、特性イン
ピーダンスの調整のため、また下層配線層とのクロスト
ークを防止するため、グランドベタ層を新たに設ける必
要があった。これは、さらに積層数が増加するため上記
のような問題があった。
層の薄膜化、および配線層の微細化がなされたビルドア
ップ法が有効であるが、配線層を多層積層した場合、２
層目以降の信号線がグランドベタ層から離れて、かつ下
層配線層の上側に存在している。したがって、特性イン
ピーダンスの調整のため、また下層配線層とのクロスト
ークを防止するため、グランドベタ層を新たに設ける必
要があった。これは、さらに積層数が増加するため上記
のような問題があった。
【００２０】また、新たなグランドベタ層を設けない場
合には、上記の場合に比べて、積層数は増加しないが、
特性インピーダンス調整のため２層目以降の信号線幅を
大きくする必要があり、下層配線層とのクロストークを
防止するため、配線の微妙な調整が必要になるなど、配
線設計が複雑であった。
合には、上記の場合に比べて、積層数は増加しないが、
特性インピーダンス調整のため２層目以降の信号線幅を
大きくする必要があり、下層配線層とのクロストークを
防止するため、配線の微妙な調整が必要になるなど、配
線設計が複雑であった。
【００２１】この発明は、上述の問題点を解決すること
ができるキャビティダウン型半導体パッケージを提供す
ることをその目的としている。
ができるキャビティダウン型半導体パッケージを提供す
ることをその目的としている。
【００２２】
【課題を解決するための手段】上記目的を達成するため
この発明のある局面に従うと、キャビティダウン型半導
体パッケージは、半導体チップを搭載するための凹部が
形成された金属板と、金属板の上に形成される絶縁層と
を備え、絶縁層の上に１層の配線層が形成されているこ
とを特徴とする。
この発明のある局面に従うと、キャビティダウン型半導
体パッケージは、半導体チップを搭載するための凹部が
形成された金属板と、金属板の上に形成される絶縁層と
を備え、絶縁層の上に１層の配線層が形成されているこ
とを特徴とする。
【００２３】この発明によると、積層工程数を大幅に省
略することによりコストの低減化を図り、特性インピー
ダンス調整やクロストークを防止するための配線設計が
容易となるキャビティダウン型半導体パッケージを提供
することが可能となる。また、層間剥離を低減させ、信
頼性の高いキャビティダウン型半導体パッケージを提供
することが可能となる。さらに、金属板に凹部を形成し
ているため、金属リングなどの部材を省略できるという
利点がある。
略することによりコストの低減化を図り、特性インピー
ダンス調整やクロストークを防止するための配線設計が
容易となるキャビティダウン型半導体パッケージを提供
することが可能となる。また、層間剥離を低減させ、信
頼性の高いキャビティダウン型半導体パッケージを提供
することが可能となる。さらに、金属板に凹部を形成し
ているため、金属リングなどの部材を省略できるという
利点がある。
【００２４】好ましくは、金属板はグランド電位に保た
れる。さらに好ましくは、半導体チップのグランド端子
と金属板とはボンディングワイヤで接続される。
れる。さらに好ましくは、半導体チップのグランド端子
と金属板とはボンディングワイヤで接続される。
【００２５】さらに好ましくは、絶縁層は、感光性樹脂
液または感光性樹脂フィルムにより形成される。
液または感光性樹脂フィルムにより形成される。
【００２６】このように感光性薄膜を使用すると、配線
幅を細くでき、高密度化が可能なキャビティダウン型半
導体パッケージを提供することが可能となる。
幅を細くでき、高密度化が可能なキャビティダウン型半
導体パッケージを提供することが可能となる。
【００２７】さらに好ましくは、絶縁層の層厚は５０μ
ｍ以下であり、配線層の配線幅は５０μｍ以下、かつ配
線層の配線間の距離は５０μｍ以下であることを特徴と
する。
ｍ以下であり、配線層の配線幅は５０μｍ以下、かつ配
線層の配線間の距離は５０μｍ以下であることを特徴と
する。
【００２８】
【発明の実施の形態】以下に、本発明の実施の形態の１
つにおけるキャビティダウン型半導体パッケージについ
て説明する。本実施の形態におけるキャビティダウン型
半導体パッケージは、凹型に加工された放熱板（金属
板）を有し、その放熱板の片面に感光性樹脂（感光性樹
脂液または感光性樹脂フィルム）によりリング状に形成
された絶縁層を有する。その絶縁層の表面には、配線
層、はんだボール実装用パッドおよびワイヤボンディン
グ用パッドがめっきにより形成される。はんだボール実
装用パッドおよびワイヤボンディング用パッド部を除い
てその表面ははんだレジストにより保護される。
つにおけるキャビティダウン型半導体パッケージについ
て説明する。本実施の形態におけるキャビティダウン型
半導体パッケージは、凹型に加工された放熱板（金属
板）を有し、その放熱板の片面に感光性樹脂（感光性樹
脂液または感光性樹脂フィルム）によりリング状に形成
された絶縁層を有する。その絶縁層の表面には、配線
層、はんだボール実装用パッドおよびワイヤボンディン
グ用パッドがめっきにより形成される。はんだボール実
装用パッドおよびワイヤボンディング用パッド部を除い
てその表面ははんだレジストにより保護される。
【００２９】半導体チップの信号および電源パッドは、
ワイヤによりパッケージ表層に形成されたワイヤボンデ
ィング用パッド部に接続される。
ワイヤによりパッケージ表層に形成されたワイヤボンデ
ィング用パッド部に接続される。
【００３０】半導体チップのＧＮＤパッドは、ワイヤに
より放熱板に接続される。ＧＮＤのはんだボール実装用
パッドは、絶縁層に形成されたヴィアホールにより放熱
板に接続される。
より放熱板に接続される。ＧＮＤのはんだボール実装用
パッドは、絶縁層に形成されたヴィアホールにより放熱
板に接続される。
【００３１】半導体チップは、放熱板の凹部にダイボン
ディングされ、モールド樹脂により封止される。また、
半導体チップ実装部の周囲にはモールド樹脂の流出を防
止するためのリング状ダムが設けられる。
ディングされ、モールド樹脂により封止される。また、
半導体チップ実装部の周囲にはモールド樹脂の流出を防
止するためのリング状ダムが設けられる。
【００３２】図１は、本発明の実施の形態の１つにおけ
るキャビティダウン型半導体パッケージの構成を示す断
面図である。
るキャビティダウン型半導体パッケージの構成を示す断
面図である。
【００３３】図を参照して、キャビティダウン型半導体
パッケージは、半導体チップを搭載するための凹部（キ
ャビティ）Ｃが形成された放熱板（金属板）１０３と、
放熱板１０３の上に形成される絶縁層１２１とを備え、
絶縁層１２１の上に１層の配線層１１９が形成されてい
ることを特徴とする。
パッケージは、半導体チップを搭載するための凹部（キ
ャビティ）Ｃが形成された放熱板（金属板）１０３と、
放熱板１０３の上に形成される絶縁層１２１とを備え、
絶縁層１２１の上に１層の配線層１１９が形成されてい
ることを特徴とする。
【００３４】また、放熱板１０３はグランド電位に保た
れる。そして、半導体チップ１０１のグランド端子と放
熱板１０３とがボンディングワイヤ１０９で接続され
る。
れる。そして、半導体チップ１０１のグランド端子と放
熱板１０３とがボンディングワイヤ１０９で接続され
る。
【００３５】そして絶縁層１２１は、感光性樹脂液また
は感光性樹脂フィルムにより形成される。
は感光性樹脂フィルムにより形成される。
【００３６】放熱板１０３の半導体チップ１０１を搭載
する側の表面は、絶縁層１２１との密着性を向上させる
ために化学的に粗化されている。
する側の表面は、絶縁層１２１との密着性を向上させる
ために化学的に粗化されている。
【００３７】放熱板１０３の外周部には、感光性の樹脂
により絶縁層１２１が形成されている。また、絶縁層１
２１の表面にはめっきにより形成された配線層１１９が
設けられている。配線層１１９には、半導体チップ１０
１とパッケージとをワイヤ１０９で接続するためのワイ
ヤボンディング用パッドおよびパッケージをＰＣＢに実
装するためのはんだパッドが形成されている。
により絶縁層１２１が形成されている。また、絶縁層１
２１の表面にはめっきにより形成された配線層１１９が
設けられている。配線層１１９には、半導体チップ１０
１とパッケージとをワイヤ１０９で接続するためのワイ
ヤボンディング用パッドおよびパッケージをＰＣＢに実
装するためのはんだパッドが形成されている。
【００３８】放熱板１０３は、半導体チップ１０１のＧ
ＮＤパッドとワイヤで接続され、配線層１１９に形成さ
れた信号トレースに対し良好なＧＮＤ導体として働く。
また、絶縁層１２１には、配線層１１９に形成されたＧ
ＮＤ用はんだパッドと放熱板１０３とを電気的に接続す
るためのヴィア１１７が形成される。
ＮＤパッドとワイヤで接続され、配線層１１９に形成さ
れた信号トレースに対し良好なＧＮＤ導体として働く。
また、絶縁層１２１には、配線層１１９に形成されたＧ
ＮＤ用はんだパッドと放熱板１０３とを電気的に接続す
るためのヴィア１１７が形成される。
【００３９】ワイヤボンディングパッド部、およびはん
だパッド部を除く配線層１１９の表面には、はんだボー
ル１０５実装時のはんだ流れを防止するためのはんだレ
ジスト１１５が塗布される。
だパッド部を除く配線層１１９の表面には、はんだボー
ル１０５実装時のはんだ流れを防止するためのはんだレ
ジスト１１５が塗布される。
【００４０】半導体チップ１０１は、パッケージに搭載
された後、ワイヤ１０９によりパッケージに接続され
る。そして、半導体チップ１０１は樹脂（モールド樹
脂）１１１によりモールドされる。パッケージには、モ
ールド樹脂の流れを防止するためのリング状のダム１１
３が設けられている。
された後、ワイヤ１０９によりパッケージに接続され
る。そして、半導体チップ１０１は樹脂（モールド樹
脂）１１１によりモールドされる。パッケージには、モ
ールド樹脂の流れを防止するためのリング状のダム１１
３が設けられている。
【００４１】図２は、図１のキャビティダウン型半導体
パッケージにおける半導体チップ１０１と配線層１１９
との関係を示す平面図である。また、図３はキャビティ
ダウン型半導体パッケージのはんだパッド部の平面図で
ある。
パッケージにおける半導体チップ１０１と配線層１１９
との関係を示す平面図である。また、図３はキャビティ
ダウン型半導体パッケージのはんだパッド部の平面図で
ある。
【００４２】図２を参照して、配線層１１９には信号線
１１９ａと電源線１１９ｂとが含まれる。半導体チップ
１０１の端子のそれぞれと配線層１１９のパッドとはワ
イヤ１０９により接続される。また、半導体チップ１０
１のＧＮＤ端子が、放熱板１０３にワイヤ１０９により
接続される。
１１９ａと電源線１１９ｂとが含まれる。半導体チップ
１０１の端子のそれぞれと配線層１１９のパッドとはワ
イヤ１０９により接続される。また、半導体チップ１０
１のＧＮＤ端子が、放熱板１０３にワイヤ１０９により
接続される。
【００４３】図３を参照して、はんだパッド１２３はは
んだレジスト開口部１３１により露出される。はんだパ
ッド１２３同士の間には、信号トレース１１９ａが付設
される。ここでは、はんだパッド１２３同士の間に、６
本の信号トレース１１９ａを設けることとしている。
んだレジスト開口部１３１により露出される。はんだパ
ッド１２３同士の間には、信号トレース１１９ａが付設
される。ここでは、はんだパッド１２３同士の間に、６
本の信号トレース１１９ａを設けることとしている。
【００４４】また、従来技術で行なわれていたようにエ
ッチングにより回路形成を行なった場合、Ｌ／Ｓ＝８０
／５０μｍが限界であるのに対し、本実施の形態におい
ては、めっき法により回路形成を行なうため、Ｌ／Ｓ＝
４０／４０μｍ程度までの高密度化が可能となってい
る。
ッチングにより回路形成を行なった場合、Ｌ／Ｓ＝８０
／５０μｍが限界であるのに対し、本実施の形態におい
ては、めっき法により回路形成を行なうため、Ｌ／Ｓ＝
４０／４０μｍ程度までの高密度化が可能となってい
る。
【００４５】たとえば、１０×１０ｍｍ程度の半導体チ
ップをパッケージに搭載することを仮定すると、従来技
術におけるＰＢＧＡではＩ／Ｏの数が約３００までしか
対応できないのに対し、本実施の形態におけるＰＢＧＡ
では、Ｉ／Ｏの数を約５００とすることができる。
ップをパッケージに搭載することを仮定すると、従来技
術におけるＰＢＧＡではＩ／Ｏの数が約３００までしか
対応できないのに対し、本実施の形態におけるＰＢＧＡ
では、Ｉ／Ｏの数を約５００とすることができる。
【００４６】図４は、本実施の形態におけるキャビティ
ダウン型半導体パッケージの製造工程を説明するための
図である。
ダウン型半導体パッケージの製造工程を説明するための
図である。
【００４７】まず、（Ａ）に示されるように、プレス加
工により凹型に形成された金属板１０３の片面を、マイ
クロエッチングや粗化めっきなどを用いることにより粗
面化させる。
工により凹型に形成された金属板１０３の片面を、マイ
クロエッチングや粗化めっきなどを用いることにより粗
面化させる。
【００４８】次に、（Ｂ）に示されるように、粗面化さ
れた金属板の表面に感光性の液状樹脂を塗布する。これ
により、絶縁層１２１を形成する。なお、絶縁層の形成
にあたっては、感光性樹脂シートを圧着してもよい。
れた金属板の表面に感光性の液状樹脂を塗布する。これ
により、絶縁層１２１を形成する。なお、絶縁層の形成
にあたっては、感光性樹脂シートを圧着してもよい。
【００４９】次に、（Ｃ）に示されるように、露光と現
像とを行なうことにより、キャビティＣ部分における不
要な樹脂を取除くとともに、所定の位置にヴィア１１７
を形成する。キャビティ部Ｃやヴィア１１７の底の金属
面をきれいにする目的でデスミア処理を施す。
像とを行なうことにより、キャビティＣ部分における不
要な樹脂を取除くとともに、所定の位置にヴィア１１７
を形成する。キャビティ部Ｃやヴィア１１７の底の金属
面をきれいにする目的でデスミア処理を施す。
【００５０】次に、（Ｄ）に示されるように、セミアデ
ィティブ、フルアディティブ法といった公知のめっき法
を用いた配線形成処理により、配線の形成およびヴィア
のめっきを施す。
ィティブ、フルアディティブ法といった公知のめっき法
を用いた配線形成処理により、配線の形成およびヴィア
のめっきを施す。
【００５１】次に、（Ｅ）に示されるように、配線を保
護するため、はんだレジスト１１５を配線層表面に塗布
する。そして、露光、現像によりワイヤボンディングパ
ッド部とはんだパッド部とに塗布された余分なはんだレ
ジストを取除く。
護するため、はんだレジスト１１５を配線層表面に塗布
する。そして、露光、現像によりワイヤボンディングパ
ッド部とはんだパッド部とに塗布された余分なはんだレ
ジストを取除く。
【００５２】次に、（Ｆ）に示されるように、所定の位
置にモールド樹脂のためのダム１１３を形成する。この
ようにして、キャビティダウン型半導体パッケージを製
造することが可能となる。
置にモールド樹脂のためのダム１１３を形成する。この
ようにして、キャビティダウン型半導体パッケージを製
造することが可能となる。
【００５３】また、上述の実施の形態においては、プレ
ス加工により金属板を凹型に形成することとしたが、図
５に示されるように、予め孔Ｃ１，Ｃ２をあけた金属シ
ート１０３ａを樹脂層１０３ｂを介して金属シート１０
３ｃに接着することにより、その断面形状が図６に示さ
れるようなキャビティＣを有する金属板を形成し、これ
を用いてもよい。
ス加工により金属板を凹型に形成することとしたが、図
５に示されるように、予め孔Ｃ１，Ｃ２をあけた金属シ
ート１０３ａを樹脂層１０３ｂを介して金属シート１０
３ｃに接着することにより、その断面形状が図６に示さ
れるようなキャビティＣを有する金属板を形成し、これ
を用いてもよい。
【００５４】本実施の形態における半導体パッケージに
よれば、半導体チップが放熱板に直接実装されるため、
放熱性に優れるという利点がある。また、放熱板は凹型
に加工されるため、半導体チップとワイヤボンディング
パッド部との高さを容易に調整することができるという
利点がある。
よれば、半導体チップが放熱板に直接実装されるため、
放熱性に優れるという利点がある。また、放熱板は凹型
に加工されるため、半導体チップとワイヤボンディング
パッド部との高さを容易に調整することができるという
利点がある。
【００５５】また、半導体チップのＧＮＤパッドはワイ
ヤにより直接放熱板に接続される。このため、半導体パ
ッケージの表層に形成する信号トレースや電源トレース
の配線密度を向上させることができる。また、放熱板は
表層の信号トレースに対して良好なＧＮＤ導体として働
くため、信号トレースの特性インピーダンスを制御で
き、クロストークノイズなどの対策を行なうことができ
る。
ヤにより直接放熱板に接続される。このため、半導体パ
ッケージの表層に形成する信号トレースや電源トレース
の配線密度を向上させることができる。また、放熱板は
表層の信号トレースに対して良好なＧＮＤ導体として働
くため、信号トレースの特性インピーダンスを制御で
き、クロストークノイズなどの対策を行なうことができ
る。
【００５６】さらに、放熱板はその厚みがベタ層に比べ
て厚いため、ＧＮＤの抵抗をより小さくすることがで
き、電源電圧降下をより小さくすることができる。
て厚いため、ＧＮＤの抵抗をより小さくすることがで
き、電源電圧降下をより小さくすることができる。
【００５７】さらに、表層の配線層はめっきにより形成
されるため、エッチングにより配線層を形成する従来の
ＢＧＡパッケージに比べ、配線の高密度化が図れる。よ
って、多層化を行なう必要がなく、製造コストを下げる
ことができるという利点も有している。
されるため、エッチングにより配線層を形成する従来の
ＢＧＡパッケージに比べ、配線の高密度化が図れる。よ
って、多層化を行なう必要がなく、製造コストを下げる
ことができるという利点も有している。
【００５８】なお、絶縁層（図１における絶縁層１２
１）の層厚は５０μｍ以下とし、配線層（図１における
配線層１１９）の配線幅は５０μｍ以下とし、かつ配線
層の配線間の距離は５０μｍ以下とすることがパッケー
ジ配線の高密度化の観点から望ましい。
１）の層厚は５０μｍ以下とし、配線層（図１における
配線層１１９）の配線幅は５０μｍ以下とし、かつ配線
層の配線間の距離は５０μｍ以下とすることがパッケー
ジ配線の高密度化の観点から望ましい。
【００５９】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【図１】本発明の実施の形態の１つにおけるキャビティ
ダウン型半導体パッケージの構成を示す断面図である。
ダウン型半導体パッケージの構成を示す断面図である。
【図２】図１のパッケージの半導体チップと配線層との
接続を説明するための平面図である。
接続を説明するための平面図である。
【図３】図１のパッケージのはんだパッド部の構成を示
す平面図である。
す平面図である。
【図４】図１のパッケージの製造工程を説明するための
断面図である。
断面図である。
【図５】放熱板の他の形成方法を説明するための斜視図
である。
である。
【図６】図５の工程により製造される放熱板の断面図で
ある。
ある。
【図７】従来のＰＢＧＡの構成を示す断面図である。
【図８】従来の玉格子アレイ集積回路パッケージの構成
を示す断面図である。
を示す断面図である。
１０１ 半導体チップ １０３ 放熱板（金属板） １０５ はんだボール １０７ ワイヤボンディングパッド １０９ ボンディングワイヤ １１１ モールド樹脂 １１３ ダム １１５ はんだレジスト １１７ ヴィア １１９ 配線層 １２１ 絶縁層 Ｃ キャビティ（凹部）
フロントページの続き (72)発明者 山本 利重 兵庫県尼崎市扶桑町１番８号 住友金属工 業株式会社エレクトロニクス技術研究所内 Ｆターム(参考） 4M109 AA01 BA04 CA06 DB03 DB06 GA05
Claims (5)
- 【請求項１】 半導体チップを搭載するための凹部が形
成された金属板と、 前記金属板の上に形成される絶縁層とを備え、 前記絶縁層の上に１層の配線層が形成されていることを
特徴とする、キャビティダウン型半導体パッケージ。 - 【請求項２】 前記金属板はグランド電位に保たれる、
請求項１に記載のキャビティダウン型半導体パッケー
ジ。 - 【請求項３】 前記半導体チップのグランド端子と前記
金属板とはボンディングワイヤで接続されることを特徴
とする、請求項１または２に記載のキャビティダウン型
半導体パッケージ。 - 【請求項４】 前記絶縁層は感光性樹脂液または感光性
樹脂フィルムにより形成される、請求項１から３のいず
れかに記載のキャビティダウン型半導体パッケージ。 - 【請求項５】 前記絶縁層の層厚は５０μｍ以下であ
り、前記配線層の配線幅は５０μｍ以下、かつ前記配線
層の配線間の距離は５０μｍ以下であることを特徴とす
る、請求項１に記載のキャビティダウン型半導体パッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11143103A JP2000332160A (ja) | 1999-05-24 | 1999-05-24 | キャビティダウン型半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11143103A JP2000332160A (ja) | 1999-05-24 | 1999-05-24 | キャビティダウン型半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332160A true JP2000332160A (ja) | 2000-11-30 |
Family
ID=15330986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11143103A Withdrawn JP2000332160A (ja) | 1999-05-24 | 1999-05-24 | キャビティダウン型半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332160A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246511A (ja) * | 2001-02-14 | 2002-08-30 | Hitachi Chem Co Ltd | 基板とその基板を用いた半導体パッケージ |
| KR100393098B1 (ko) * | 2000-12-26 | 2003-07-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용 부자재의 패턴층 형성 방법 |
| KR100393097B1 (ko) * | 2000-12-26 | 2003-07-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
| KR100779346B1 (ko) * | 2001-04-20 | 2007-11-23 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
| KR100995478B1 (ko) * | 2002-02-07 | 2010-11-22 | 프리스케일 세미컨덕터, 인크. | 패키지형 반도체 디바이스 및 그 형성 방법 |
| US7923851B2 (en) | 2009-03-13 | 2011-04-12 | Tessera Research Llc | Microelectronic assembly with impedance controlled wirebond and conductive reference element |
| US8253259B2 (en) | 2009-03-13 | 2012-08-28 | Tessera, Inc. | Microelectronic assembly with impedance controlled wirebond and reference wirebond |
| US8581377B2 (en) | 2010-09-16 | 2013-11-12 | Tessera, Inc. | TSOP with impedance control |
| US8853708B2 (en) | 2010-09-16 | 2014-10-07 | Tessera, Inc. | Stacked multi-die packages with impedance control |
| US8981579B2 (en) | 2010-09-16 | 2015-03-17 | Tessera, Inc. | Impedance controlled packages with metal sheet or 2-layer rdl |
| US9123713B2 (en) | 2010-11-24 | 2015-09-01 | Tessera, Inc. | Lead structures with vertical offsets |
| US9136197B2 (en) | 2010-09-16 | 2015-09-15 | Tessera, Inc. | Impedence controlled packages with metal sheet or 2-layer RDL |
| WO2018159678A1 (ja) * | 2017-02-28 | 2018-09-07 | 三菱電機株式会社 | 半導体装置 |
-
1999
- 1999-05-24 JP JP11143103A patent/JP2000332160A/ja not_active Withdrawn
Cited By (23)
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| US8994195B2 (en) | 2009-03-13 | 2015-03-31 | Tessera, Inc. | Microelectronic assembly with impedance controlled wirebond and conductive reference element |
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| US8269357B2 (en) | 2009-03-13 | 2012-09-18 | Tessera, Inc. | Microelectronic assembly with impedance controlled wirebond and conductive reference element |
| US8575766B2 (en) | 2009-03-13 | 2013-11-05 | Tessera, Inc. | Microelectronic assembly with impedance controlled wirebond and conductive reference element |
| US9030031B2 (en) | 2009-03-13 | 2015-05-12 | Tessera, Inc. | Microelectronic assembly with impedance controlled wirebond and reference wirebond |
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| CN110326103A (zh) * | 2017-02-28 | 2019-10-11 | 三菱电机株式会社 | 半导体装置 |
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| US11004761B2 (en) | 2017-02-28 | 2021-05-11 | Mitsubishi Electric Corporation | Packaging of a semiconductor device with dual sealing materials |
| CN110326103B (zh) * | 2017-02-28 | 2023-05-02 | 三菱电机株式会社 | 半导体装置及其制造方法 |
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