JP2000332192A - マルチチップ型半導体装置 - Google Patents

マルチチップ型半導体装置

Info

Publication number
JP2000332192A
JP2000332192A JP11139204A JP13920499A JP2000332192A JP 2000332192 A JP2000332192 A JP 2000332192A JP 11139204 A JP11139204 A JP 11139204A JP 13920499 A JP13920499 A JP 13920499A JP 2000332192 A JP2000332192 A JP 2000332192A
Authority
JP
Japan
Prior art keywords
chip
external connection
internal circuit
test
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11139204A
Other languages
English (en)
Other versions
JP3876095B2 (ja
Inventor
Yoshiaki Suenaga
良明 末永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP13920499A priority Critical patent/JP3876095B2/ja
Publication of JP2000332192A publication Critical patent/JP2000332192A/ja
Application granted granted Critical
Publication of JP3876095B2 publication Critical patent/JP3876095B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Dram (AREA)

Abstract

(57)【要約】 【課題】外部接続端子数を大幅に増加することなく各半
導体チップの動作テストが可能なマルチチップ型半導体
装置を提供する。 【解決手段】親チップ２の表面に子チップ１が接合され
てチップ・オン・チップ構造の半導体装置が構成されて
いる。親チップ２と子チップ１との接合は、チップ接続
パッドＰＤ，ＰＭおよびバンプＢを介して達成される。
親チップ２には、外部接続パッドＥと内部回路２０との
間を接続する通常状態と、チップ接続パッドＰＭと外部
接続パッドＥとの間を接続するテスト状態との間で切り
換え可能なセレクタＳＡ，ＳＢが備えられている。テス
ト用外部接続端子Ｔからテスト信号を入力すると、テス
ト回路３０は、セレクタＳＡ，ＳＢをテスト状態に切り
換える。これにより、外部接続端子１４を利用して、子
チップ１の内部回路１０の動作テストを行える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数の半導体チ
ップを同一パッケージに収容したマルチチップ型半導体
装置に関する。
【０００２】
【従来の技術】複数の半導体チップを互いに接続して樹
脂モールドしたマルチチップ型半導体装置では、半導体
チップ相互間の接続が種々の形態で行われる。たとえ
ば、ボンディングワイヤで半導体チップ間の接続が行わ
れる場合もあり、また、半導体チップ同士を重ね合わせ
てチップ・オン・チップ構造とし、バンプを介して半導
体チップ同士の電気接続が行われる場合もある。さらに
は、配線基板上に複数の半導体チップを接合することに
よって、複数の半導体チップ同士の電気接続が達成され
ている場合もある。
【０００３】たとえば、図７(a)に内部を透視した平面
図を示すように、基板１０５上に第１および第２の半導
体チップ１０１，１０２を実装し、第１および第２の半
導体チップ１０１，１０２間の接続を基板１０５上の配
線１０３によって達成してマルチチップ型半導体装置が
構成される場合がある。この状態で樹脂モールドやセラ
ミックキャッピングが施されてパッケージ１０７に収容
されることになる。
【０００４】基板１０５には、パッケージ１０７外に引
き出される複数の外部端子１０４が接合されている。こ
の外部端子１０４には、専ら第２の半導体チップ１０２
のみが接続されている。第１の半導体チップ１０１は、
第２の半導体チップ１０２とのチップ間接続部のみを有
していて、外部端子１０４との接続のための外部接続部
は有していない。
【０００５】第１および第２の半導体チップ１０１，１
０２は、組立前に各単体での動作テストが行われるが、
組立後においても、動作確認のためにそれぞれ個別にテ
ストされる。この動作テストのために、図７(b)に底面
図を示すように、基板１０５の裏面側の適所には、測定
用モニタ端子１０６が配置されていて、この測定用モニ
タ端子１０６は、パッケージ１０７の裏面において露出
させられている。この測定用モニタ端子１０６は、配線
１０３の適所に接続されており、したがって、この測定
用モニタ端子１０６を利用することにより、第１の半導
体チップ１０１の動作テストを行うことができる。第２
の半導体チップ２の動作テストは、外部端子１０４を利
用して行うことができる。
【０００６】
【発明が解決しようとする課題】しかし、上述のような
構成は、親チップの表面に子チップを重ね合わせ、バン
プによりチップ間接合を達成するチップ・オン・チップ
構造のマルチチップ型半導体装置の場合のように、チッ
プ間配線から外部端子への引き出し行うことが困難な構
造の装置には適用することができない。したがって、外
部接続端子に接続されることになる親チップの動作テス
トは行えるが、子チップの動作テストが行えない。
【０００７】子チップと直接接続されるテスト用外部接
続端子を設ければ、パッケージングののちに親チップお
よび子チップの動作テストを行うことができるであろう
が、外部接続端子数が増大するためパッケージが大きく
なるうえ、子チップの表面にチップ間接続用のパッド以
外に外部接続用のパッドを設ける必要が生じるから、子
チップのサイズが大型化するという問題もある。
【０００８】そこで、この発明の目的は、上述の技術的
課題を解決し、外部接続端子数を大幅に増加することな
く各半導体チップの動作テストが可能なマルチチップ型
半導体装置を提供することである。
【０００９】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、第１の半
導体チップと第２の半導体チップとをパッケージ内で相
互接続して構成されるマルチチップ型半導体装置であっ
て、上記第１の半導体チップは、第１内部回路と、上記
第２の半導体チップとの接続のための複数の第１チップ
間接続部とを有しており、上記第２の半導体チップは、
第２内部回路と、上記第１の半導体チップとの接続のた
めの複数の第２チップ間接続部と、上記パッケージ外に
引き出される外部接続端子との接続のための外部接続部
と、上記第２内部回路と上記外部接続部との間を接続す
る状態と上記第２チップ間接続部と上記外部接続部との
間を接続する状態との間で切り換え可能な切り換え回路
とを有していることを特徴とするマルチチップ型半導体
装置である。
【００１０】ここでいう「チップ間接続」は、主とし
て、同一パッケージ内に封止される半導体チップ同士の
接続を意味する。
【００１１】請求項１記載の発明によれば、第１および
第２の半導体チップは、第１チップ間接続部および第２
チップ間接続部を介して互いに接続されており、これに
より、マルチチップ型半導体装置が構成されている。第
２の半導体チップには、外部接続部を第２内部回路に接
続する状態と、外部接続部を第２チップ間接続部を介し
て第１の半導体チップの第１内部回路に接続する状態と
を切り換え可能な切り換え回路が設けられている。した
がって、この切り換え回路を利用することにより、第１
内部回路に対する信号の入出力を外部接続端子から行え
るので、第１の半導体チップに外部接続部を備えること
なく、当該第１の半導体チップ内の第１内部回路の動作
テストを行うことができる。すなわち、外部接続端子数
の大幅な増加を伴うことなく、第１および第２の半導体
チップの動作テストを行える。
【００１２】言うまでもなく、第２の半導体チップ内の
第２内部回路の動作テストは、切り換え回路を、外部接
続部と第２内部回路とを接続する状態とすることによっ
て、外部接続端子から行うことができる。
【００１３】なお、上記複数の外部接続部は、切り換え
回路に切り換え信号を入力するための切り換え信号入力
端子に接続される切り換え用外部接続部を含んでいるこ
とが好ましい。
【００１４】請求項２記載の発明は、第１の半導体チッ
プと第２の半導体チップとをパッケージ内で相互接続し
て構成されるマルチチップ型半導体装置であって、上記
第１の半導体チップは、第１内部回路と、上記第２の半
導体チップとの接続のための複数の第１チップ間接続部
とを有しており、上記第２の半導体チップは、第２内部
回路と、上記第１の半導体チップとの接続のための複数
の第２チップ間接続部と、上記パッケージ外に引き出さ
れる外部接続端子との接続のための外部接続部と、上記
複数の第２チップ間接続部にそれぞれ接続され、上記第
１内部回路に対して入出力される信号値を保持すること
ができる複数のバウンダリスキャンセルを含むバウンダ
リスキャン回路とを有していることを特徴とするマルチ
チップ型半導体装置である。
【００１５】この構成によれば、第２の半導体チップに
は、第１の半導体チップ内の第１内部回路に対して入出
力される信号値を保持することができるバウンダリスキ
ャンセルが設けられている。したがって、このバウンダ
リスキャンセルに動作テスト用の信号を書き込むことに
より、第１内部回路に動作テスト用の信号を与えること
ができる。また、第１内部回路が出力する信号値をバウ
ンダリスキャンセルに保持させ、これを読み出すことに
より、第１内部回路の出力信号をモニタすることができ
る。
【００１６】よって、このようなバウンダリスキャンセ
ルを有するバウンダリスキャン回路を第２の半導体チッ
プに内蔵させている本発明の構成により、外部接続端子
数を大幅に増大することなく、各半導体チップの動作テ
ストを行うことができる。むろん、第１の半導体チップ
に外部接続部を設ける必要もない。言うまでもなく、第
２の半導体チップ内の第２内部回路の動作テストは、外
部接続端子および外部接続部を利用して行うことができ
る。
【００１７】なお、上記複数のバウンダリスキャンセル
は、直列に接続されていて、信号値をシフトすることに
より信号の入出力が可能な構成とされていることが好ま
しい。
【００１８】請求項３記載の発明は、上記複数の外部接
続部は、上記複数のバウンダリスキャンセルに対して直
列にデータを入力するためシリアル入力用外部接続部
と、上記複数のバウンダリスキャンセルの保持データを
直列に読み出すためのシリアル出力用外部接続部とを含
むことを特徴とする請求項２記載のマルチチップ型半導
体装置である。
【００１９】この構成により、シリアル入力用外部接続
部とシリアル出力用外部接続部とを設けることによっ
て、任意の数のバウンダリセルに対する入出力を行うこ
とができる。したがって、外部接続端子数を大幅に増加
させる必要がない。
【００２０】請求項４記載の発明は、第１の半導体チッ
プと第２の半導体チップとをパッケージ内で相互接続し
て構成されるマルチチップ型半導体装置であって、上記
第１の半導体チップは、第１内部回路と、上記第２の半
導体チップとの接続のための複数の第１チップ間接続部
とを有しており、上記第２の半導体チップは、第２内部
回路と、上記第１の半導体チップとの接続のための複数
の第２チップ間接続部と、上記パッケージ外に引き出さ
れる外部接続端子との接続のための外部接続部と、上記
第１内部回路の動作テストを行うための動作テスト回路
とを有していることを特徴とするマルチチップ型半導体
装置である。
【００２１】この構成によれば、第２の半導体チップに
は、第１の半導体チップ内の第１内部回路の動作テスト
を行う動作テスト回路が内蔵されている。したがって、
この動作テスト回路を作動させることにより、第１内部
回路の動作テストを行うことができるから、第１内部回
路の動作テストのために多くの外部接続端子を増設する
必要がない。むろん、第１の半導体チップに外部接続部
を設ける必要もない。また、第２の半導体チップ内の第
２内部回路の動作テストは、この第２の半導体チップの
外部接続部を利用して行うことができる。
【００２２】この発明の構成では、外部接続端子を利用
した第２内部回路の動作テストと、動作テスト回路を利
用した第１内部回路の動作テストとを並行して行うこと
が可能であり、これにより、マルチチップ型半導体装置
全体の動作テストの所要時間を大幅に短縮できる。
【００２３】請求項５記載の発明は、上記動作テスト回
路は、上記第１内部回路のための動作テスト内容を記憶
した動作テスト用メモリを備えていることを特徴とする
請求項４記載のマルチチップ型半導体装置である。
【００２４】この構成によれば、動作テスト用メモリに
動作テスト内容を設定することができるから、第２の半
導体チップと組み合わされる第１の半導体チップの種類
に応じて適切な動作テスト内容が設定された動作テスト
用メモリを用いることにより、任意の組合せで半導体チ
ップを選択してマルチチップ型半導体装置を構成するこ
とができる。そして、このようなマルチチップ型半導体
装置を構成する各半導体チップの動作テストを良好に行
える。
【００２５】請求項６記載の発明は、上記動作テスト用
メモリは、書換え可能型メモリにより構成されているこ
とを特徴とする請求項５記載のマルチチップ型半導体装
置である。
【００２６】この構成によれば、動作テスト用メモリの
内容の書き換えが可能なので、外部接続端子を利用して
この動作テスト用メモリの内容を書き換えることによ
り、動作テストの内容を必要に応じて変更することがで
きる。すなわち、使用者において、必要に応じて、第１
の半導体チップ内の第１内部回路の動作テストの内容を
変更できる。
【００２７】請求項７記載の発明は、上記動作テスト回
路は、動作テスト結果を表すテスト結果信号を出力する
ものであり、上記複数の外部接続部は、上記テスト結果
信号を出力するためのテスト結果出力用外部接続部を含
むことを特徴とする請求項４ないし６のいずれかに記載
のマルチチップ型半導体装置である。
【００２８】この構成によれば、動作テスト回路はテス
ト結果信号を出力し、このテスト結果信号がテスト結果
出力用外部接続部を介して外部に導出されるようになっ
ている。したがって、テスト結果出力用の端子を増設す
るのみで、第１の半導体チップの動作テストが可能にな
る。
【００２９】なお、第２の半導体チップの第２内部回路
がＣＰＵのようなデータ処理回路を有している場合に
は、このデータ処理回路を利用して、テスト結果信号を
既存の外部接続端子から出力するようにしてもよい。こ
の場合には、テスト結果出力用外部接続部を特別に増設
する必要はない。より具体的には、動作テスト回路のテ
スト結果信号が所定のレジスタに書き込まれるようにし
ておき、このレジスタの内容をデータ処理回路が読み出
して、外部接続端子に出力するようにすればよい。
【００３０】請求項８記載の発明は、上記第２チップ間
接続部と上記第２内部回路との間を接続する通常状態
と、上記第２チップ間接続部と上記動作テスト回路との
間を接続するテスト状態とを切り換えることができる切
り換え回路をさらに備えていることを特徴とする請求項
４ないし７のいずれかに記載のマルチチップ型半導体装
置である。
【００３１】この構成では、動作テスト時には、第１内
部回路と第２内部回路との接続を遮断でき、第１内部回
路を専ら動作テスト回路に接続することができるので、
第１内部回路の動作テストを良好に行うことができる。
【００３２】なお、この発明の場合に、上記複数の外部
接続部は、切り換え回路に切り換え信号を入力するため
の切り換え信号入力端子に接続される切り換え用外部接
続部を含んでいることが好ましい。
【００３３】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。
【００３４】図１は、この発明の一実施形態に係るマル
チチップ型半導体装置の分解斜視図であり、図２は、当
該半導体装置の断面図である。この半導体装置は、第１
の半導体チップとしての子チップ１を、第２の半導体チ
ップとしての親チップ２の表面に重ね合わせて接合し
た、いわゆるチップ・オン・チップ（Chip-On-Chip）構
造を有している。このチップ・オン・チップ構造のマル
チチップ型半導体装置は、外部との接続のための外部接
続端子１４（リードフレーム）が引き出された状態で樹
脂モールドされ、パッケージ４０に納められている。
【００３５】親チップ２は、たとえばシリコンチップか
らなっており、その表面２１は、親チップ２の基体をな
す半導体基板においてトランジスタなどの機能素子が形
成された活性表層領域側の表面であって、最表面は、絶
縁物の保護膜で覆われている。この保護膜上には、所定
の位置において、外部接続用の複数の外部接続パッドＥ
（外部接続部）が、ほぼ矩形の平面形状を有する親チッ
プ２の表面２１の周縁付近に露出して配置されている。
この外部接続パッドＥは、ボンディングワイヤ１３によ
って外部接続端子１４に接続されている。
【００３６】親チップ２の内方の領域には、子チップ１
の接合領域１５が設定されており、この接合領域１５に
は、子チップ１とのチップ間接続のためのチップ接続パ
ッドＰＭ１，ＰＭ２，ＰＭ３，・・・・・・（以下、総称する
ときには「チップ接続パッドＰＭ」という。）（第２チ
ップ間接続部）が、複数個（図１では４個のみ図示）形
成されている。
【００３７】複数の外部接続パッドＥのうちの所定の１
つの外部接続パッドは、子チップ１の内部回路の動作テ
ストの際に、テスト開始信号が入力されるテスト用外部
接続パッドＥtである。このテスト用外部接続パッドＥt
は、テスト用外部接続端子Ｔ（外部接続端子１４のうち
の１つ）に接続されている。
【００３８】子チップ１は、たとえばシリコンチップか
らなっており、表面１１は、子チップ１の基体をなす半
導体基板においてトランジスタなどの機能素子が形成さ
れた活性表層領域側の表面であり、最表面は、絶縁物の
保護膜で覆われている。この保護膜上には、親チップ２
とのチップ間接続のためのチップ接続パッドＰＤ１，Ｐ
Ｄ２，ＰＤ３，・・・・・・（以下、総称するときには「チッ
プ接続パッドＰＤ」という。）（第１チップ間接続部）
が、複数個（図１では４個のみ図示）形成されている。
子チップ１は、外部接続パッドを有しておらず、したが
って、専ら、親チップ２を介してのみ外部からのアクセ
スが可能である。
【００３９】子チップ１のチップ接続パッドＰＤ上に
は、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀
またはイリジウムからなるバンプＢがそれぞれ形成され
ていて、チップ間接続部材をなす金属隆起部を構成して
いる。
【００４０】子チップ１は、表面１１を親チップ２の表
面２１に対向させた状態で親チップ２に接合されてい
る。この接合は、バンプＢを接合領域１５のチップ接続
パッドＰＭにそれぞれ当接させた状態で、親チップ２と
子チップ１とを相互に圧着することにより達成される。
この圧着の際、必要に応じて親チップ２および／または
子チップ１に超音波振動を与えることにより、バンプＢ
とチップ接続パッドＰＭとの確実な接合が達成される。
【００４１】図３は、上記のマルチチップ型半導体装置
の電気的構成を説明するためのブロック図である。親チ
ップ２と子チップ１とは、チップ接続パッドＰＭ，ＰＤ
およびバンプＢを介して接続されている。子チップ１の
内部回路１０（第１内部回路）は、たとえば、メモリ回
路からなっており、アドレス信号が入力されるアドレス
入力端子１０Ａと、データが入力されるデータ入力端子
１０Ｂと、データが出力されるデータ出力端子１０Ｃと
を有しており、各端子には、バッファ１１Ａ，１１Ｂ，
１１Ｃがそれぞれ附属している。
【００４２】これらのバッファ１１Ａはチップ接続パッ
ドＰＤaに接続されており、バッファ１１Ｂ，１１Ｃ
は、チップ接続パッドＰＤbに共通に接続されている。
【００４３】チップ接続パッドＰＤa，ＰＤbは、それぞ
れバンプＢを介して、親チップ２のチップ接続パッドＰ
Ｍa，ＰＭbに接続されており、これらのチップ接続パッ
ドＰＭa，ＰＭbは、ライン２１Ａ，２１Ｂを介して親チ
ップ２の内部回路２０に接続されている。この内部回路
２０は、たとえば、子チップ１の内部回路１０にアクセ
スするためのロジック回路からなる。
【００４４】親チップ２の内部回路２０は、セレクタＳ
Ａ，ＳＢ（切り換え回路）を介して、外部接続パッドＥ
a，Ｅbに接続されており、これらの外部接続パッドＥ
a，Ｅbは、それぞれ外部接続端子１４に接続されてい
る。
【００４５】セレクタＳＡは、さらに、ライン２２Ａを
介してライン２１Ａに接続されており、外部接続パッド
Ｅaからの信号を内部回路２０に与える通常状態と、外
部接続パッドＥaからの信号を内部回路２０をバイパス
して、ライン２２Ａ，２１Ａから、チップ接続パッドＰ
Ｍａ，ＰＤａを介して子チップ１の内部回路１０に与え
るテスト状態とを切り換えることができるようになって
いる。同様に、セレクタＳＢは、ライン２２Ｂを介して
ライン２１Ｂに接続されており、内部回路２０からの出
力信号を外部接続パッドＥbに与える通常状態と、子チ
ップ１の内部回路１０からチップ接続パッドＰＤb，Ｐ
Ｍbを介してライン２１Ｂに与えられた信号を、内部回
路２０をバイパスさせて、ライン２２Ｂから外部接続パ
ッドＥbに与えるテスト状態とを切り換えることができ
るようになっている。
【００４６】これらのセレクタＳＡ，ＳＢの切り換えの
ための切り換え信号は、親チップ２に内蔵されたテスト
回路３０から、ライン３１を介して各セレクタＳＡ，Ｓ
Ｂに入力されるようになっている。テスト回路３０に
は、テスト用外部接続端子Ｔから、テスト用外部接続パ
ッドＥt（切り換え用外部接続部）を介してテスト信号
が入力可能とされている。テスト回路３０は、テスト信
号の入力に応答して、セレクタＳＡ，ＳＢを通常状態か
らテスト状態へと切り換える。
【００４７】このような構成により、この実施形態に係
るマルチチップ型半導体装置においては、セレクタＳ
Ａ，ＳＢをテスト状態に切り換えることによって、親チ
ップ２の内部回路２０と外部接続端子１４との接続のた
めの外部接続パッドＥa，Ｅbを利用して子チップ１の内
部回路１０の動作テストを行うことができる。すなわ
ち、外部接続パッドＥaに対応した外部接続端子１４か
らテスト用のアドレス信号を与え、外部接続パッドＥb
に対応した外部接続端子１４からテスト用のデータの入
出力を行うことによって、親チップ２の内部回路２０と
は独立した状態で、内部回路１０の動作テストを行え
る。
【００４８】言うまでもなく、親チップ２の内部回路２
０の動作テストは、セレクタＳＡ，ＳＢを通常状態に設
定することにより行える。この場合に、内部回路１０，
２０間の相互接続を遮断する必要があれば、ライン２１
Ａ，２１Ｂに、それぞれスイッチ３３Ａ，３３Ｂを配置
し、これらのスイッチ３３Ａ，３３Ｂを遮断すればよ
い。スイッチ３３Ａ，３３Ｂの開閉制御は、テスト回路
３０から適当な制御信号を与えることにより行えばよ
い。
【００４９】子チップ１の動作テストのときに内部回路
１０，２０の相互接続を遮断して、内部回路１０を内部
回路２０から独立させる必要がある場合にも、スイッチ
３３Ａ，３３Ｂを遮断状態とすれば足りる。
【００５０】以上のようにこの実施形態によれば、子チ
ップ１に外部接続パッドを設けることなく、この子チッ
プ１の内部回路１０の動作テストを行うことができる。
この場合に、親チップ２の外部接続パッドＥには、テス
ト用外部接続パッドＥtを増設すれば足りる。そのた
め、外部接続端子数の大幅な増加を伴うことなく、子チ
ップ１および親チップ２の動作テストが可能になる。
【００５１】図４は、この発明の第２の実施形態に係る
マルチチップ型半導体装置の電気的な構成を示すブロッ
ク図である。この実施形態の説明では、上述の図１およ
び図２を再び参照することとし、図４において、図３に
示された各部に対応する部分には、図３の場合と同じ参
照符号を付すこととする。
【００５２】この実施形態のマルチチップ型半導体装置
は、上述の第１の実施形態の場合と同様、親チップ２の
表面２１に、子チップ１を重ね合わせて接合したチップ
・オン・チップ型の基本構造を有している。
【００５３】この実施形態においては、親チップ２は、
チップ接続パッドＰＭに接続された入出力バッファＢＦ
と内部回路２０との間に、それそれ、バウンダリスキャ
ンセルＣＯ１，ＣＯ２，・・・・・・；ＣＩ１，ＣＩ２，・・・・
・・を有しており、さらに、外部接続パッドＥに接続され
た入出力バッファＢＦと内部回路２０との間に、バウン
ダリスキャンセルＣＯ１１，ＣＯ１２，・・・・・・；ＣＩ１
１，ＣＩ１２，・・・・・・を有している。これらの複数のバ
ウンダリスキャンセルＣＯ１，ＣＯ２，・・・・・・；ＣＩ
１，ＣＩ２，・・・・・・；ＣＯ１１，ＣＯ１２，・・・・・・；Ｃ
Ｉ１１，ＣＩ１２，・・・・・・（以下、総称するときには
「バウンダリスキャンセルＣ」という。）は、ライン４
１に直列に接続されていて、この直列回路の一端は、デ
ータ入力用外部接続パッドＥＩ（シリアル入力用外部接
続部）に接続されており、他端は、バッファＢＦを介し
て、データ出力用外部接続パッドＥＯ（シリアル出力用
外部接続部）に接続されている。そして、データ入力用
外部接続パッドＥＩは、テストデータ入力端子ＴＩ（外
部接続端子１４のうちの１つ）に接続されており、デー
タ出力用外部接続パッドＥＯは、テストデータ出力端子
ＴＯ（外部接続端子１４のうちの１つ）に接続されてい
る。親チップ２には、さらに、バウンダリスキャンコン
トローラ４５が内蔵されており、このバウンダリスキャ
ンコントローラ４５は、複数のバウンダリスキャンセル
Ｃとともに、バウンダリスキャン回路を構成している。
このバウンダリスキャン回路は、後述するように、ＪＴ
ＡＧ（Joint Test Action Group：IEEE1149）に規定さ
れているような働きを有している。
【００５４】バウンダリスキャンセルＣのうち、バウン
ダリスキャンセルＣＯ１，ＣＯ２，・・・・・・；ＣＯ１１，
ＣＯ１２，・・・・・・は、内部回路２０から出力される信号
を取り込んで保持することができる出力セルであり、以
下、総称するときには「出力セルＣＯ」という。これに
対して、バウンダリスキャンセルＣＩ１，ＣＩ２，・・・・
・・；ＣＩ１１，ＣＩ１２，・・・・・・は、内部回路２０に入
力されるべき信号を取り込んで保持することができる入
力セルであり、以下、総称するときには「入力セルＣ
Ｉ」という。
【００５５】図５は、出力セルＣＯおよび入力セルＣＩ
の構成を説明するためのブロック図である。出力セルＣ
Ｏおよび入力セルＣＩは、いずれも１段のシフトレジス
タＲと、これに対応したラッチ回路Ｌとを有している。
複数のバウンダリスキャンセルＣのシフトレジスタＲは
直列に接続されていて、各シフトレジスタＲのデータ入
力端子Ｒiは前段のバウンダリスキャンセルＣのシフト
レジスタＲのデータ出力端子Ｒoに接続されている。そ
して、各バウンダリスキャンセルＣのシフトレジスタＲ
の保持データは、バウンダリスキャンコントローラ４５
が出力するクロック信号ＣＬＫに同期して、ライン４１
に沿って１段ずつシフトされるようになっている。バウ
ンダリスキャンコントローラ４５は、クロック入力端Ｔ
Ｃ（図４参照。外部接続端子１４のうちの１つであ
る。）およびクロック入力用外部接続パッドＥＣ（外部
接続パッドＥのうちの１つ）を介して与えられるクロッ
ク信号ＣＬＫを、必要に応じて各バウンダリスキャンセ
ルＣに与える。
【００５６】出力セルＣＯでは、内部回路２０の出力デ
ータがシフトレジスタＲに入力され、このシフトレジス
タＲの保持データが所定のタイミングでラッチ回路Ｌに
取り込まれるようになっていて、このラッチ回路Ｌの出
力データがチップ接続パッドＰＭや外部接続パッドＥに
与えられるようになっている。ラッチ回路Ｌは、バウン
ダリスキャンコントローラ４５が出力するラッチ信号Ｌ
ＵＴＣＨに同期して、シフトレジスタＲの保持データを
取り込む。
【００５７】入力セルＣＩでは、チップ接続パッドＰＭ
または外部接続パッドＥから与えられるデータが、シフ
トレジスタＲに入力されるようになっている。そして、
このシフトレジスタに入力されたデータは、バウンダリ
スキャンコントローラ４５によって生成されるラッチ信
号ＬＵＴＣＨに同期して、ラッチ回路Ｌに取り込まれる
ようになっている。このラッチ回路Ｌの保持データが、
内部回路２０への入力データとなる。
【００５８】通常動作時には、バウンダリスキャンコン
トローラ４５は、バウンダリスキャンセルＣへのクロッ
ク信号ＣＬＫの供給を停止するとともに、ラッチ信号Ｌ
ＵＴＣＨを所定のタイミングで各バウンダリスキャンセ
ルＣに供給する。これにより、各バウンダリスキャンセ
ルＣのシフトレジスタＲおよびラッチ回路Ｌを介して、
内部回路２０とチップ接続パッドＰＭおよび外部接続パ
ッドＥとの間のデータの授受が行われる。したがって、
内部回路２０と子チップ１の内部回路１０との間の信号
の授受および内部回路２０と外部接続端子１４との間の
信号の授受が行われる。
【００５９】一方、テスト動作時には、テスト開始信号
がテスト用外部接続端子Ｔおよびテスト用外部接続パッ
ドＥtからバウンダリスキャンコントローラ４５に入力
され、テストモードの動作が行われる。そして、テスト
データ入力端子ＴＩからは、各バウンダリスキャンセル
Ｃに設定すべきテストデータが直列（シリアル）に入力
される。これに同期して、テストモードのバウンダリス
キャンコントローラ４５は、クロック信号ＣＬＫを各バ
ウンダリスキャンセルＣに与え、テストデータをシフト
させていく。そして、各セルに適切なテストデータが設
定された時点で、バウンダリスキャンコントローラ４５
は、クロック信号ＣＬＫの出力を停止する。こうして、
各バウンダリスキャンセルＣにテストデータを設定する
ことができる。その後、バウンダリスキャンコントロー
ラ４５は、ラッチ信号ＬＵＴＣＨを出力して、各セルの
ラッチ回路Ｌにテストデータを保持させる。
【００６０】この場合に、チップ接続パッドＰＭに接続
されているバウンダリスキャンセルＣＯ１，ＣＯ２，・・
・・・・に、子チップ１の内部回路１０に入力すべきテスト
データを与えれば、この内部回路１０の動作テストを行
える。動作テストの結果として導出されるテストデータ
は、入力セルＣＩ１，ＣＩ２，・・・・・・に保持されること
になる。
【００６１】入力セルＣＩ１，ＣＩ２，・・・・・・；ＣＩ１
１，ＣＩ１２，・・・・・・には、最初、親チップ２の内部回
路２０の動作テストのためのテストデータが設定され
る。そして、これらのテストデータは、内部回路２０に
与えられる。したがって、内部回路２０の動作テストの
ために用いられた入力セルＣＩ１，ＣＩ２は、その後に
は、子チップ１の内部回路１０が出力するテスト結果デ
ータを保持することになる。親チップ２の内部回路２０
の動作テストのテスト結果データは、出力セルＣＯ１，
ＣＯ２，・・・・・・；ＣＯ１１，ＣＯ１２，・・・・・・に導出さ
れる。したがって、出力セルＣＯ１，ＣＯ２，・・・・・・
は、最初は、子チップ１の内部回路１０の動作テストの
ためのテストデータを保持し、その後に、親チップ２の
内部回路２０のテスト結果データを保持することにな
る。
【００６２】このようにして複数のバウンダリスキャン
セルＣに内部回路１０，２０のテスト結果データが保持
された後には、バウンダリスキャンコントローラ４５
は、各セルＣにクロック信号ＣＬＫを与える。これによ
り、テストデータ出力端子ＴＯからは、テスト結果デー
タが直列（シリアル）に出力されることになる。
【００６３】このようにこの実施形態によれば、チップ
接続パッドＰＭと内部回路２０との間に介装されたバウ
ンダリスキャンセルＣを有するバウンダリスキャン回路
を親チップ２に設けることにより、外部接続パッドを持
たない子チップ１の内部回路１０の動作テストを達成し
ている。しかも、上述のとおり、親チップ２および子チ
ップ１の内部回路２０，１０の動作テストは同時に行う
ことができるので、動作テストのための時間を大幅に短
縮することが可能である。
【００６４】そして、バウンダリスキャン回路のために
必要な外部接続端子数は、４本（テストデータ入力端子
ＴＩ、テストデータ出力端子ＴＯ、クロック入力端ＴＣ
およびテスト用外部接続端子Ｔ）であり、したがって、
親チップ２における外部接続パッド数の増大もさほどで
はない。
【００６５】なお、親チップ２の内部回路２０の動作テ
ストは、外部接続端子１４を利用して行うことができる
ので、バウンダリスキャンセルＣは、親チップ２とチッ
プ間接続部ＰＭとの間にのみ設けられてもよい。
【００６６】図６は、この発明の第３の実施形態に係る
マルチチップ型半導体装置の電気的構成を示すブロック
図である。この実施形態の説明では、上述の図１および
図２を再び参照することとし、図６において、図３に示
された各部に対応する部分には、図３の場合と同じ参照
符号を付すこととする。
【００６７】この実施形態のマルチチップ型半導体装置
は、上述の第１の実施形態の場合と同様、親チップ２の
表面２１に、子チップ１を重ね合わせて接合したチップ
・オン・チップ型の基本構造を有している。
【００６８】この実施形態では、親チップ２には、子チ
ップ１の内部回路１０（たとえば、メモリ回路）の動作
テストのための動作テスト回路５０が内蔵されている。
この動作テスト回路５０を用いることにより、子チップ
１の内部回路１０の動作テストを行うことができ、これ
と並行して、外部接続端子１４を利用して、親チップ２
の内部回路２０の動作テストを行うことができる。これ
により、外部接続端子数の大幅な増大を伴うことなく、
子チップ１および親チップ２の内部回路１０，２０の動
作テストを行うことができ、かつ、この動作テストに要
する時間を大幅に短縮できる。
【００６９】具体的な構成について説明すると、親チッ
プ２には、内部回路２０とチップ接続パッドＰＭとの間
に、セレクタＳ１，Ｓ２，Ｓ３が介装されている。これ
らのセレクタＳ１，Ｓ２，Ｓ３は、親チップ２に内蔵さ
れたテスト回路３０が出力する切り換え信号に応答し
て、通常状態とテスト状態とをとることができる。テス
ト回路３０には、テスト用外部接続端子Ｔから、テスト
用外部接続パッドＥtを介して、テスト信号を入力する
ことができるようになっていて、このテスト信号の入力
に応答して、テスト回路３０は、セレクタＳ１，Ｓ２，
Ｓ３（切り換え回路）を通常状態からテスト状態に切り
換えるための切り換え信号を出力するようになってい
る。
【００７０】通常状態は、当該マルチチップ型半導体装
置の使用時における状態である。セレクタＳ１は、通常
状態において、内部回路２０が出力するアドレス信号を
チップ接続パッドＰＭaに与える。したがって、子チッ
プ１の内部回路１０にアドレス信号が入力されることに
なる。また、セレクタＳ２は、通常状態において、内部
回路１０が出力するデータ信号をチップ接続パッドＰＭ
bに与える。したがって、子チップ１の内部回路１０に
当該データ信号が入力されることになる。さらに、セレ
クタＳ３は、通常状態において、チップ接続パッドＰＭ
bからのデータ信号を内部回路２０に入力する。したが
って、子チップ１の内部回路１０の出力データが、親チ
ップ２の内部回路２０に入力されることになる。
【００７１】一方、テスト状態は、子チップ１の内部回
路１０の動作テストを行い、必要に応じて、親チップ２
の内部回路２０の動作テストを並行して行うための状態
である。セレクタＳ１は、テスト状態においては、動作
テスト回路５０から与えられるアドレス信号をチップ接
続パッドＰＭaに与える。また、セレクタＳ２は、テス
ト状態においては、動作テスト回路５０から与えられる
テストデータをチップ接続パッドＰＭbに与える。さら
に、セレクタＳ３は、テスト状態においては、チップ接
続パッドＰＭbから与えられるテスト結果データを、動
作テスト回路５０に与える。
【００７２】通常状態においては、動作テスト回路５０
は、内部回路１０および２０のいずれからも独立した状
態となる。そして、テスト状態においては、親チップ２
の内部回路２０は、子チップ１の内部回路１０および動
作テスト回路５０のいずれからも独立した状態となる。
ただし、テスト状態のときでも、内部回路２０は、動作
テスト回路５０が有するレジスタＲ１，Ｒ２（後述）に
は、アクセスすることができる。
【００７３】動作テスト回路５０は、いわゆるマイクロ
シーケンサとしての構成を有している。すなわち、動作
テスト回路５０は、動作テスト用のプログラムを記憶し
たマイクロプログラムメモリ５１（動作テスト用メモ
リ）と、このマイクロプログラムメモリ５１が出力すべ
き命令の位置を指示するプログラムカウンタ５２と、子
チップ１の内部回路１０（メモリ回路）に与えるべきテ
スト用アドレスを生成するアドレスカウンタ５３と、マ
イクロプログラムメモリ５１からの命令に基づいてテス
ト用のデータを生成するデータ生成回路５４と、このデ
ータ生成回路５４の出力データと子チップ１の内部回路
１０の出力データとを比較するデータコンパレータ５５
とを有している。
【００７４】アドレスカウンタ５３が出力するテスト用
アドレスは、セレクタＳ１から、チップ接続パッドＰＭ
a，ＰＤaおよびバンプＢを介して、子チップ１の内部回
路１０のアドレス入力端子１０Ａに入力されるようにな
っている。また、データ生成回路５４が出力するテスト
データは、セレクタＳ２から、チップ接続パッドＰＭ
b，ＰＤbおよびバンプＢを介して、子チップ１の内部回
路１０のデータ入力端子１０Ｂに入力されるようになっ
ている。また、データコンパレータ５５には、内部回路
１０がデータ出力端子１０Ｃに導出するデータが、チッ
プ接続パッドＰＭb，ＰＤbおよびバンプＢを介して、セ
レクタＳ３から入力されるようになっている。
【００７５】データコンパレータ５５は、データ生成回
路５４からのテストデータとセレクタＳ３からのデータ
とが一致するか否かを監視しており、不一致が検出され
ると、異常が生じていることを表すエラー信号ＥＲＲＯ
Ｒを出力する。また、最後のデータに至るまで不一致が
検出されなければ、異常がないことを表すテスト終了信
号ＥＮＤを出力する。エラー信号ＥＲＲＯＲおよび終了
信号ＥＮＤは、それぞれ、エラーレジスタＲ１および終
了レジスタＲ２に格納されるようになっている。
【００７６】テスト回路３０は、テスト用外部接続端子
Ｔから、テスト用外部接続パッドＥtを介して、テスト
信号が入力されると、テスト開始信号を動作テスト回路
５０に与える。これに応答して、動作テスト回路５０は
動作を開始する。すなわち、プログラムカウンタ５２が
作動することにより、マイクロプログラムメモリ５１か
ら所定の順序で命令が発生され、これに応答して、アド
レスカウンタ５３がテスト用アドレスを生成するととも
に、データ生成回路５４がテストデータを生成する。こ
のとき、セレクタＳ１，Ｓ２，Ｓ３は、いずれも、動作
テスト回路５０側に接続されているので、テスト用アド
レスおよびテストデータは、子チップ１の内部回路１０
に入力される。そして、この内部回路１０の出力データ
は、データコンパレータ５５において、データ生成回路
５４が生成するテストデータと比較される。このように
して、内部回路１０に対するデータの書込および読出が
すべての記憶位置（アドレス）に関して実行されること
により、内部回路１０の機能テストが達成される。
【００７７】この実施形態では、親チップ２の内部回路
２０には、ＣＰＵ２０１が備えられており、このＣＰＵ
２０１は、エラーレジスタＲ１および終了レジスタＲ２
の内容を読み出すことができる。そして、ＣＰＵ２０１
は、動作テストの結果として、エラーレジスタＲ１およ
び終了レジスタＲ２の内容を所定の外部出力端子１４か
ら出力する。
【００７８】エラーレジスタＲ１の内容をＣＰＵ２０１
によって読み出す代わりに、エラーレジスタＲ１の保持
データ（テスト結果信号）をライン２０５を介してエラ
ー信号用外部接続パッドＥe（テスト結果出力用外部接
続部）を介して、エラー信号用外部端子Ｔe（外部接続
端子１４のうちの１つ）に導出するようにしてもよい。
この場合には、エラー信号用外部端子Ｔeの出力を外部
回路によって監視するだけで、子チップ１の内部回路１
０のテストを行えることになる。むろん、この場合に
は、内部回路２０は、レジスタＲ１，Ｒ２の内容を読み
出す必要がないので、この内部回路２０にＣＰＵのよう
なデータ処理回路を備える必要はない。
【００７９】マイクロプログラムメモリ５１は、ＲＯＭ
（読出専用メモリ）で構成されていてもよいし、ＲＡＭ
（随時書込可能なメモリ（書き換え可能型メモリ））で
構成されていてもよい。マイクロプログラムメモリ５１
がＲＯＭで構成される場合には、このＲＯＭに記憶され
る動作テストの設定内容を、親チップ２と組み合わせら
れるべき子チップ１の内部回路１０の種類等に応じて適
切に設定することにより、様々な子チップ１に対応した
テストデータをデータ生成回路５４から生成させること
ができる。また、マイクロプログラムメモリ５１をＲＡ
Ｍで構成する場合には、外部接続端子１４から当該ＲＡ
Ｍに書き込むべき動作テスト用データを与え、ＣＰＵな
どの内部データ処理回路を利用してＲＡＭに動作テスト
用データを書き込むことにより、データ生成回路５４か
ら生成されるデータ内容を変更して、テスト内容を適宜
変更することができる。すなわち、たとえば、使用者に
おいて動作テストの内容を設定することも可能となる。
ＲＡＭへのデータの書込には、たとえば、ＪＴＡＧに規
定されているようなバウンダリスキャン方式を利用する
こともできる。
【００８０】この発明の実施形態の説明は、以上のとお
りであるが、この発明は、他の形態で実施することも可
能である。たとえば、上述の実施形態では、子チップ１
の内部回路１０がメモリ回路であって、親チップ２の内
部回路２０が当該メモリ回路に対して読出／書込を行う
ためのロジック回路である例を挙げたが、親チップ２お
よび子チップ１の各内部回路の組合せは、上記の組合せ
以外であってもよい。また、上述の実施形態では、親チ
ップ２の表面に子チップ１の表面を対向させて接合した
チップ・オン・チップ構造のマルチチップ型半導体装置
を例に挙げたが、親チップ２の表面に子チップ１の裏面
（活性表層領域とは反対側の面）を対向させて接合し、
チップ接続パッド間の接続をワイヤボンディングにより
行う構成のチップ・オン・チップ構造の装置にも、この
発明を適用することが可能である。また、ワイヤボンデ
ィングにより半導体チップ間が接続される場合には、必
ずしもチップ・オン・チップ構造をとる必要はない。さ
らに、配線基板上に複数の半導体チップが接合され、こ
の配線基板を介して半導体チップ間の接続が達成される
構成の半導体装置に対しても、この発明を適用すること
が可能である。
【００８１】さらに、上記の実施形態では、親チップ２
および子チップ１は、いずれもシリコンからなるチップ
であることとしたが、シリコンの他にも、ガリウム砒素
半導体やゲルマニウム半導体などの他の任意の半導体材
料を用いた半導体チップをこの発明の半導体装置に適用
することができる。この場合に、第１の半導体チップと
第２の半導体チップとの半導体材料は、同じでもよいし
異なっていてもよい。
【００８２】また、上述の実施形態では、子チップ１に
バンプＢを設けているが、親チップ２に同様のバンプを
設けてもよく、親チップ２および子チップ１の両方にバ
ンプを設けて、バンプ同士を接合することによって親チ
ップ２と子チップ１とのチップ・オン・チップ接合が達
成されていてもよい。
【００８３】さらに、上記の実施形態では、親チップ２
の表面２１に１つの子チップ１が接合される場合につい
て説明したが、親チップ２の表面２１に２つ以上の子チ
ップを接合するようにしてもよい。
【００８４】その他、特許請求の範囲に記載された事項
の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るマルチチップ型半
導体装置の分解斜視図である。
【図２】上記マルチチップ型半導体装置の断面図であ
る。
【図３】上記マルチチップ型半導体装置の電気的構成を
示すブロック図である。
【図４】この発明の第２の実施形態に係るマルチチップ
型半導体装置の電気的構成を示すブロック図である。
【図５】上記第２の実施形態の一部の構成の詳細を説明
するためのブロック図である。
【図６】この発明の第３の実施形態に係るマルチチップ
型半導体装置の電気的構成を示すブロック図である。
【図７】従来のマルチチップ型半導体装置の構成を示す
平面図(a)、および底面図(b)である。
【符号の説明】
１ 子チップ ２ 親チップ １４ 外部接続端子（リードフレーム） １０ 内部回路 ２０ 内部回路 ３０ テスト回路 ４０ パッケージ Ｅ 外部接続パッド ＰＤ チップ接続パッド ＰＭ チップ接続パッド ＳＡ セレクタ ＳＢ セレクタ Ｔ テスト用外部接続端子 Ｅt テスト用外部接続パッド ＣＯ，ＣＩ バウンダリスキャンセル ４５ バウンダリスキャンコントローラ ＴＩ テストデータ入力端子 ＴＯ テストデータ出力端子 ＴＣ クロック入力端 ＥＩ データ入力用外部接続パッド ＥＯ データ出力用外部接続パッド ＥＣ クロック入力用外部接続パッド ５０ 動作テスト回路 ５１ マイクロプログラムメモリ ２０１ ＣＰＵ Ｒ１ エラーレジスタ Ｒ２ 終了レジスタ Ｅe エラー信号用外部接続パッド Ｔe エラー信号用外部端子 Ｓ１ セレクタ Ｓ２ セレクタ Ｓ３ セレクタ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】第１の半導体チップと第２の半導体チップ
    とをパッケージ内で相互接続して構成されるマルチチッ
    プ型半導体装置であって、 上記第１の半導体チップは、第１内部回路と、上記第２
    の半導体チップとの接続のための複数の第１チップ間接
    続部とを有しており、 上記第２の半導体チップは、第２内部回路と、上記第１
    の半導体チップとの接続のための複数の第２チップ間接
    続部と、上記パッケージ外に引き出される外部接続端子
    との接続のための外部接続部と、上記第２内部回路と上
    記外部接続部との間を接続する状態と上記第２チップ間
    接続部と上記外部接続部との間を接続する状態との間で
    切り換え可能な切り換え回路とを有していることを特徴
    とするマルチチップ型半導体装置。
  2. 【請求項２】第１の半導体チップと第２の半導体チップ
    とをパッケージ内で相互接続して構成されるマルチチッ
    プ型半導体装置であって、 上記第１の半導体チップは、第１内部回路と、上記第２
    の半導体チップとの接続のための複数の第１チップ間接
    続部とを有しており、 上記第２の半導体チップは、第２内部回路と、上記第１
    の半導体チップとの接続のための複数の第２チップ間接
    続部と、上記パッケージ外に引き出される外部接続端子
    との接続のための外部接続部と、上記複数の第２チップ
    間接続部にそれぞれ接続され、上記第１内部回路に対し
    て入出力される信号値を保持することができる複数のバ
    ウンダリスキャンセルを含むバウンダリスキャン回路と
    を有していることを特徴とするマルチチップ型半導体装
    置。
  3. 【請求項３】上記複数の外部接続部は、上記複数のバウ
    ンダリスキャンセルに対して直列にデータを入力するた
    めシリアル入力用外部接続部と、上記複数のバウンダリ
    スキャンセルの保持データを直列に読み出すためのシリ
    アル出力用外部接続部とを含むことを特徴とする請求項
    ２記載のマルチチップ型半導体装置。
  4. 【請求項４】第１の半導体チップと第２の半導体チップ
    とをパッケージ内で相互接続して構成されるマルチチッ
    プ型半導体装置であって、 上記第１の半導体チップは、第１内部回路と、上記第２
    の半導体チップとの接続のための複数の第１チップ間接
    続部とを有しており、 上記第２の半導体チップは、第２内部回路と、上記第１
    の半導体チップとの接続のための複数の第２チップ間接
    続部と、上記パッケージ外に引き出される外部接続端子
    との接続のための外部接続部と、上記第１内部回路の動
    作テストを行うための動作テスト回路とを有しているこ
    とを特徴とするマルチチップ型半導体装置。
  5. 【請求項５】上記動作テスト回路は、上記第１内部回路
    のための動作テスト内容を記憶した動作テスト用メモリ
    を備えていることを特徴とする請求項４記載のマルチチ
    ップ型半導体装置。
  6. 【請求項６】上記動作テスト用メモリは、書換え可能型
    メモリにより構成されていることを特徴とする請求項５
    記載のマルチチップ型半導体装置。
  7. 【請求項７】上記動作テスト回路は、動作テスト結果を
    表すテスト結果信号を出力するものであり、上記複数の
    外部接続部は、上記テスト結果信号を出力するためのテ
    スト結果出力用外部接続部を含むことを特徴とする請求
    項４ないし６のいずれかに記載のマルチチップ型半導体
    装置。
  8. 【請求項８】上記第２チップ間接続部と上記第２内部回
    路との間を接続する通常状態と、上記第２チップ間接続
    部と上記動作テスト回路との間を接続するテスト状態と
    を切り換えることができる切り換え回路をさらに備えて
    いることを特徴とする請求項４ないし７のいずれかに記
    載のマルチチップ型半導体装置。
JP13920499A 1999-05-19 1999-05-19 マルチチップ型半導体装置 Expired - Fee Related JP3876095B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP13920499A JP3876095B2 (ja) 1999-05-19 1999-05-19 マルチチップ型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13920499A JP3876095B2 (ja) 1999-05-19 1999-05-19 マルチチップ型半導体装置

Publications (2)

Publication Number Publication Date
JP2000332192A true JP2000332192A (ja) 2000-11-30
JP3876095B2 JP3876095B2 (ja) 2007-01-31

Family

ID=15239983

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13920499A Expired - Fee Related JP3876095B2 (ja) 1999-05-19 1999-05-19 マルチチップ型半導体装置

Country Status (1)

Country Link
JP (1) JP3876095B2 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002156426A (ja) * 2000-11-17 2002-05-31 Fujitsu Ltd 半導体装置およびマルチチップモジュール
JP2002352202A (ja) * 2001-05-25 2002-12-06 Sony Corp メモリカード
US6925018B2 (en) 2002-11-06 2005-08-02 Renesas Technology Corp. System-in-package type semiconductor device
JP2007193923A (ja) * 2006-01-23 2007-08-02 Fujitsu Ltd 半導体デバイス
US7466158B2 (en) 2004-10-21 2008-12-16 Elpida Memory, Inc. Multilayer semiconductor device
KR100900921B1 (ko) * 2001-09-14 2009-06-03 후지쯔 마이크로일렉트로닉스 가부시키가이샤 반도체 장치
US7741723B2 (en) 2006-06-30 2010-06-22 Fujitsu Semiconductor Limited Semiconductor device comprising chip on chip structure
JP2010239137A (ja) * 2010-04-21 2010-10-21 Megic Corp 高性能サブシステムの設計および組立体
US7851898B2 (en) 2005-03-22 2010-12-14 Hitachi, Ltd. Multichip package or system-in package
JP2014013918A (ja) * 2001-03-02 2014-01-23 Qualcomm Incorporated 混合アナログおよびデジタル集積回路
CN116469877A (zh) * 2023-04-18 2023-07-21 麦斯塔微电子(深圳)有限公司 合封系统

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002156426A (ja) * 2000-11-17 2002-05-31 Fujitsu Ltd 半導体装置およびマルチチップモジュール
JP2014013918A (ja) * 2001-03-02 2014-01-23 Qualcomm Incorporated 混合アナログおよびデジタル集積回路
JP2002352202A (ja) * 2001-05-25 2002-12-06 Sony Corp メモリカード
KR100900921B1 (ko) * 2001-09-14 2009-06-03 후지쯔 마이크로일렉트로닉스 가부시키가이샤 반도체 장치
US6925018B2 (en) 2002-11-06 2005-08-02 Renesas Technology Corp. System-in-package type semiconductor device
US7466158B2 (en) 2004-10-21 2008-12-16 Elpida Memory, Inc. Multilayer semiconductor device
US7880491B2 (en) 2004-10-21 2011-02-01 Elpida Memory, Inc. Multilayer semiconductor device
US7851898B2 (en) 2005-03-22 2010-12-14 Hitachi, Ltd. Multichip package or system-in package
JP2007193923A (ja) * 2006-01-23 2007-08-02 Fujitsu Ltd 半導体デバイス
EP2634804A1 (en) 2006-06-30 2013-09-04 Fujitsu Semiconductor Limited Semiconductor device
EP2637205A1 (en) 2006-06-30 2013-09-11 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of same
US7741723B2 (en) 2006-06-30 2010-06-22 Fujitsu Semiconductor Limited Semiconductor device comprising chip on chip structure
JP2010239137A (ja) * 2010-04-21 2010-10-21 Megic Corp 高性能サブシステムの設計および組立体
CN116469877A (zh) * 2023-04-18 2023-07-21 麦斯塔微电子(深圳)有限公司 合封系统

Also Published As

Publication number Publication date
JP3876095B2 (ja) 2007-01-31

Similar Documents

Publication Publication Date Title
JP5165404B2 (ja) 半導体装置と半導体装置の製造方法及びテスト方法
US8202740B2 (en) Method of manufacturing a semiconductor device and a testing method of the same
JP4910512B2 (ja) 半導体装置および半導体装置の製造方法
WO2001065605A1 (fr) Dispositif a semi-conducteurs
JP5044868B2 (ja) 半導体装置およびマルチチップモジュール
TW201507087A (zh) 半導體裝置
US7146543B2 (en) Semiconductor device mounting chip having tracing function
JP3876095B2 (ja) マルチチップ型半導体装置
US20080104458A1 (en) Semiconductor memory, system, testing method for system
JP4140764B2 (ja) 半導体装置及びそのテスト方法
JP4357344B2 (ja) 半導体装置
JP2018092690A (ja) 半導体装置および半導体集積システム
CN101379407A (zh) 集成电路封装以及用于制造具有两个带有为测试该封装而可直接访问的该晶片的集成电路的输入、输出端子的晶片的集成电路封装的方法
JP2002043504A (ja) 複合デバイス
JP2005300485A (ja) 半導体装置
JP2526511B2 (ja) 半導体装置
US20080197872A1 (en) Semiconductor chip, multi-chip semiconductor device, inspection method of the same, and electric appliance integrating the same
KR100631910B1 (ko) 동일한 칩을 사용하는 멀티-칩 패키지
US7071719B2 (en) Semiconductor device
JP3718370B2 (ja) マルチチップ型半導体装置
JP2004317352A (ja) 電子回路装置およびその動作試験方法
US7521918B2 (en) Microcomputer chip with function capable of supporting emulation
JP4455556B2 (ja) テストインターフェース装置を有する半導体デバイス
TW200912936A (en) Programmable integrated circuit with built-in self testing circuit and its test method
JP2004295229A (ja) 電子回路装置およびそのテスト方法、並びにテスト装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040316

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061030

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111102

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees