JP2000332235A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】伝導キャリアの移動度を高く保つ半導体装置お
よびその製造方法を提供する。 【解決手段】ＭＯＳＦＥＴのゲート絶縁膜中に帯電性材
料（窒素などの帯電性元素を添加したシリコン酸化膜ま
たは高誘電率膜）層を形成することで、チャネル領域へ
の不純物導入なしに、しきい電圧を調整する。
よびその製造方法を提供する。 【解決手段】ＭＯＳＦＥＴのゲート絶縁膜中に帯電性材
料（窒素などの帯電性元素を添加したシリコン酸化膜ま
たは高誘電率膜）層を形成することで、チャネル領域へ
の不純物導入なしに、しきい電圧を調整する。
Description
【０００１】
【発明の属する技術分野】本発明はゲート絶縁膜をもつ
半導体装置およびその製造方法に関する。
半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴ（Metal-Oxide Sem
iconductor Field-Effect Transistor）の基本構造
は、例えばｎ型ＭＯＳＦＥＴの場合、図１０に示すよう
に、ｐ型基板上のゲート絶縁膜１１（３〜１０nm程度）
とゲート電極３からなり、この両脇にｎ型拡散層（ソー
ス４とドレイン５）が配置されている。ＭＯＳＦＥＴを
動作させるには、ゲート電極３を正バイアスし、基板８
とゲート絶縁膜１１との境界付近の基板側のエネルギバ
ンドを折り曲げ、電気的に反転させることで、チャネル
を形成し、ソース４とドレイン５の電極（図示略）の間
にキャリアを伝導させる。
iconductor Field-Effect Transistor）の基本構造
は、例えばｎ型ＭＯＳＦＥＴの場合、図１０に示すよう
に、ｐ型基板上のゲート絶縁膜１１（３〜１０nm程度）
とゲート電極３からなり、この両脇にｎ型拡散層（ソー
ス４とドレイン５）が配置されている。ＭＯＳＦＥＴを
動作させるには、ゲート電極３を正バイアスし、基板８
とゲート絶縁膜１１との境界付近の基板側のエネルギバ
ンドを折り曲げ、電気的に反転させることで、チャネル
を形成し、ソース４とドレイン５の電極（図示略）の間
にキャリアを伝導させる。
【０００３】取扱うデータ量の増大とともに、ＭＯＳＦ
ＥＴの高速化が必要とされてきているが、ＭＯＳＦＥＴ
の高速化は通常、ゲート長を短く、ゲート酸化膜を薄
く、ソース／ドレインを浅接合化すること等によってな
される。ところが、ゲート長を約０．３μm以下に短く
すると、チャネルが開いていないにも関らずソース／ド
レイン間にリーク電流が流れたり、しきい電圧が下がっ
てきたりするようになる。そこで通常、チャネル領域に
基板よりもさらに高い濃度になるようにホウ素をイオン
注入する（図１０のチャネルストッパ７）。こうするこ
とで基板内部のエネルギ準位を持ち上げ、ソース／ドレ
イン間に流れる電流のリークパスを塞ぐことができるよ
うにしている（特開平５−１０２４７７）。
ＥＴの高速化が必要とされてきているが、ＭＯＳＦＥＴ
の高速化は通常、ゲート長を短く、ゲート酸化膜を薄
く、ソース／ドレインを浅接合化すること等によってな
される。ところが、ゲート長を約０．３μm以下に短く
すると、チャネルが開いていないにも関らずソース／ド
レイン間にリーク電流が流れたり、しきい電圧が下がっ
てきたりするようになる。そこで通常、チャネル領域に
基板よりもさらに高い濃度になるようにホウ素をイオン
注入する（図１０のチャネルストッパ７）。こうするこ
とで基板内部のエネルギ準位を持ち上げ、ソース／ドレ
イン間に流れる電流のリークパスを塞ぐことができるよ
うにしている（特開平５−１０２４７７）。
【０００４】このような事情は伝導型が異なるｐ型ＭＯ
ＳＦＥＴでも全く同じであり、導電型が代わるだけであ
る。
ＳＦＥＴでも全く同じであり、導電型が代わるだけであ
る。
【０００５】
【発明が解決しようとする課題】従来のＭＯＳＦＥＴで
は、パンチスルーの抑制のために、チャネル領域にイオ
ン注入によって、濃度が１０16／cm3ないし１０17／cm3
程度の不純物を導入する。これにより、基板内部のエネ
ルギ準位だけではなく、ゲート絶縁膜界面付近のエネル
ギ準位もつられて上昇し、しきい電圧が高くなってしま
う。この場合、しきい電圧を調整するためにカウンター
ドープ法のように、さらにチャネル領域（図１０の１
０）にイオン注入をする必要が出てくる。
は、パンチスルーの抑制のために、チャネル領域にイオ
ン注入によって、濃度が１０16／cm3ないし１０17／cm3
程度の不純物を導入する。これにより、基板内部のエネ
ルギ準位だけではなく、ゲート絶縁膜界面付近のエネル
ギ準位もつられて上昇し、しきい電圧が高くなってしま
う。この場合、しきい電圧を調整するためにカウンター
ドープ法のように、さらにチャネル領域（図１０の１
０）にイオン注入をする必要が出てくる。
【０００６】このため、伝導キャリアのイオン化不純物
散乱の確率が高まり、キャリア移動度が低下してしま
う。これは、デバイスの動作速度が遅くなることを意味
している。つまり、従来のＭＯＳＦＥＴではしきい電圧
を調整するためにキャリアの通過するチャネル領域１０
に不純物を導入したために、伝導キャリアの散乱確率が
高くなり、移動度が下がり、結果的に半導体装置の動作
速度が遅くなるという事態を招いていた。
散乱の確率が高まり、キャリア移動度が低下してしま
う。これは、デバイスの動作速度が遅くなることを意味
している。つまり、従来のＭＯＳＦＥＴではしきい電圧
を調整するためにキャリアの通過するチャネル領域１０
に不純物を導入したために、伝導キャリアの散乱確率が
高くなり、移動度が下がり、結果的に半導体装置の動作
速度が遅くなるという事態を招いていた。
【０００７】
【課題を解決するための手段】図１に上記課題を解決し
た本発明の半導体装置の一例としてのＭＯＳＦＥＴの断
面図を示す。図において、２はシリコン酸窒化膜、３は
ゲート電極、４はソース、５はドレイン、６は埋め込み
絶縁膜、７はチャネルストッパ、８はシリコン基板、９
は素子分離絶縁膜である。
た本発明の半導体装置の一例としてのＭＯＳＦＥＴの断
面図を示す。図において、２はシリコン酸窒化膜、３は
ゲート電極、４はソース、５はドレイン、６は埋め込み
絶縁膜、７はチャネルストッパ、８はシリコン基板、９
は素子分離絶縁膜である。
【０００８】前述のように、チャネル領域へのイオン注
入はキャリアの散乱源となる。このとき、電流は低下す
る。電流の低下なしに適正なしきい電圧を得るにはチャ
ネルに不純物を入れずにしきい電圧を制御する構造が必
要となる。そこで、ゲート絶縁膜に例えば正の電荷を蓄
積することができれば、図２に示す如く、電子から見た
ゲート絶縁膜の静電エネルギが低下し（つまり、実効的
にゲート電極１４を正バイアスしたのと同じ効果のため
に）、しきい電圧を下げることができる。この逆の極に
帯電する材料を用いれば、しきい電圧を上げることがで
きる。
入はキャリアの散乱源となる。このとき、電流は低下す
る。電流の低下なしに適正なしきい電圧を得るにはチャ
ネルに不純物を入れずにしきい電圧を制御する構造が必
要となる。そこで、ゲート絶縁膜に例えば正の電荷を蓄
積することができれば、図２に示す如く、電子から見た
ゲート絶縁膜の静電エネルギが低下し（つまり、実効的
にゲート電極１４を正バイアスしたのと同じ効果のため
に）、しきい電圧を下げることができる。この逆の極に
帯電する材料を用いれば、しきい電圧を上げることがで
きる。
【０００９】従ってゲート絶縁膜の少なくとも一部分を
電荷が蓄積できる材料（２，１５または１８）で構成す
ることによって実現できる。このような絶縁膜と帯電材
料の組合わせとしては、例えば、シリコン酸化膜と窒素
とが考えられる。すなわち、適当な条件の下でシリコン
酸化膜を窒化処理することにより、本発明のＭＯＳＦＥ
Ｔが得られる。
電荷が蓄積できる材料（２，１５または１８）で構成す
ることによって実現できる。このような絶縁膜と帯電材
料の組合わせとしては、例えば、シリコン酸化膜と窒素
とが考えられる。すなわち、適当な条件の下でシリコン
酸化膜を窒化処理することにより、本発明のＭＯＳＦＥ
Ｔが得られる。
【００１０】また、例えば、バンドギャップの小さいチ
タン酸化膜に砒素などのＶ族元素を添加することによっ
てゲート絶縁膜に帯電の機能を持たせることもできる。
このような構造は砒素以外のＶ族元素によっても達せら
れる。また、ｐ型ＭＯＳＦＥＴに関しては、砒素の代わ
りにガリウムなどのようなIII族元素を用いることによ
って達せられる。
タン酸化膜に砒素などのＶ族元素を添加することによっ
てゲート絶縁膜に帯電の機能を持たせることもできる。
このような構造は砒素以外のＶ族元素によっても達せら
れる。また、ｐ型ＭＯＳＦＥＴに関しては、砒素の代わ
りにガリウムなどのようなIII族元素を用いることによ
って達せられる。
【００１１】上記のようなゲート絶縁膜は、例えばＮＭ
ＯＳの場合、ゲート絶縁膜中に数１０ｍｅＶ〜１ｅＶ程
度の正に帯電する準位ができるので、ゲート電極に正電
圧を印加しなくても、正電圧を印加している状態と同じ
状態が作れるので、その分、しきい電圧を下げることが
できる。
ＯＳの場合、ゲート絶縁膜中に数１０ｍｅＶ〜１ｅＶ程
度の正に帯電する準位ができるので、ゲート電極に正電
圧を印加しなくても、正電圧を印加している状態と同じ
状態が作れるので、その分、しきい電圧を下げることが
できる。
【００１２】
【発明の実施の形態】（実施例１）本発明の一つの実施
例を図９に示したｎ型ＭＯＳＦＥＴの断面図を用いて説
明する。本実施例ではＭＯＳＦＥＴのゲート絶縁膜とし
てシリコン酸化膜、帯電性材料として窒素を用いる場合
を示す。図９の絶縁膜の部分は線分ＡＢの断面に沿って
ＡからＢに向かって、埋め込み絶縁膜６、ゲート電極
３、シリコン酸化膜１（１nm）、シリコン酸窒化膜２
（１．５nm）、シリコン酸化膜１（０．５nm）、シリコ
ン基板８となっている。シリコン基板８にはソース・ド
レイン間のリーク電流を防ぐためにチャネルストッパ７
としてホウ素がイオン注入されている。
例を図９に示したｎ型ＭＯＳＦＥＴの断面図を用いて説
明する。本実施例ではＭＯＳＦＥＴのゲート絶縁膜とし
てシリコン酸化膜、帯電性材料として窒素を用いる場合
を示す。図９の絶縁膜の部分は線分ＡＢの断面に沿って
ＡからＢに向かって、埋め込み絶縁膜６、ゲート電極
３、シリコン酸化膜１（１nm）、シリコン酸窒化膜２
（１．５nm）、シリコン酸化膜１（０．５nm）、シリコ
ン基板８となっている。シリコン基板８にはソース・ド
レイン間のリーク電流を防ぐためにチャネルストッパ７
としてホウ素がイオン注入されている。
【００１３】このような絶縁膜の形成方法を以下に示
す。シリコン基板をアンモニアと過酸化水素を含んだ水
溶液に浸漬した後、フッ酸水溶液で表面酸化膜を除去
し、これに続いてフィールド酸化膜を形成してからシリ
コン基板を流量１０リットル／分のウェット酸化雰囲気
中、基板温度８５０℃に加熱して３nm厚のシリコン酸化
膜（ＳｉＯ2膜）を形成する。酸化膜形成後すぐに、酸
窒化炉において酸窒化処理をする。その処理方法は、基
板温度１０００℃、亜酸化窒素ガス（Ｎ2Ｏガス）を流
量３ＳＬＭ（Standard Litter per Minute）で流し
ている雰囲気中で１０分間放置するという方法である。
す。シリコン基板をアンモニアと過酸化水素を含んだ水
溶液に浸漬した後、フッ酸水溶液で表面酸化膜を除去
し、これに続いてフィールド酸化膜を形成してからシリ
コン基板を流量１０リットル／分のウェット酸化雰囲気
中、基板温度８５０℃に加熱して３nm厚のシリコン酸化
膜（ＳｉＯ2膜）を形成する。酸化膜形成後すぐに、酸
窒化炉において酸窒化処理をする。その処理方法は、基
板温度１０００℃、亜酸化窒素ガス（Ｎ2Ｏガス）を流
量３ＳＬＭ（Standard Litter per Minute）で流し
ている雰囲気中で１０分間放置するという方法である。
【００１４】このとき、窒化と同時に酸化も進むため、
絶縁膜の膜厚は３．５nmと、少し厚くなる。導入された
窒素原子は元々シリコン酸化膜１とシリコン基板８の界
面に析出し易いが、酸化も同時に進むために、ちょうど
シリコン酸窒化膜２をシリコン酸化膜１でサンドイッチ
したような構造物が形成される。ゲート電極には燐を添
加したポリシリコンを化学気相成長法（ＣＶＤ法）によ
って形成する。
絶縁膜の膜厚は３．５nmと、少し厚くなる。導入された
窒素原子は元々シリコン酸化膜１とシリコン基板８の界
面に析出し易いが、酸化も同時に進むために、ちょうど
シリコン酸窒化膜２をシリコン酸化膜１でサンドイッチ
したような構造物が形成される。ゲート電極には燐を添
加したポリシリコンを化学気相成長法（ＣＶＤ法）によ
って形成する。
【００１５】図９の線分ＡＢに沿った断面のゲート電圧
を印加していないときのエネルギバンド図は図１１に示
すようになる。窒素原子はＶ族元素であるため周囲が４
価を単位とする原子の構造物の中では余剰の電子１３が
存在する。実際、窒素がシリコン基板中に注入された場
合にはｎ型のドーパントとなる。この余剰電子１３は基
板側にある薄いシリコン酸化膜１をトンネルする。この
ため、シリコン酸窒化膜２は正に帯電する。ＭＯＳＦＥ
Ｔのしきい電圧は、この帯電した分だけ低くなる。別の
見方をすれば、余剰の電子１３がシリコン酸化膜１−基
板界面に入り込むことになる。
を印加していないときのエネルギバンド図は図１１に示
すようになる。窒素原子はＶ族元素であるため周囲が４
価を単位とする原子の構造物の中では余剰の電子１３が
存在する。実際、窒素がシリコン基板中に注入された場
合にはｎ型のドーパントとなる。この余剰電子１３は基
板側にある薄いシリコン酸化膜１をトンネルする。この
ため、シリコン酸窒化膜２は正に帯電する。ＭＯＳＦＥ
Ｔのしきい電圧は、この帯電した分だけ低くなる。別の
見方をすれば、余剰の電子１３がシリコン酸化膜１−基
板界面に入り込むことになる。
【００１６】ゲートに正電圧を印加したときの図１１に
対応するエネルギバンド図を図１２に示す。ＭＯＳＦＥ
Ｔのチャネル領域の伝導キャリア（この場合は電子１
３）は、ゲート絶縁膜１１が正に帯電している効果があ
るため、しきい電圧を下げることができる。
対応するエネルギバンド図を図１２に示す。ＭＯＳＦＥ
Ｔのチャネル領域の伝導キャリア（この場合は電子１
３）は、ゲート絶縁膜１１が正に帯電している効果があ
るため、しきい電圧を下げることができる。
【００１７】高くなったしきい電圧を下げるために、図
１０に示すように、チャネル領域１０に基板の導電型と
異なる導電型を持つドーパント（この場合はｎ型で、例
えば砒素）を浅く（界面から１０nmくらい）イオン注入
する方法があるが、この方法では伝導キャリアがイオン
化不純物散乱を受け、キャリア移動度が低下してしま
う。
１０に示すように、チャネル領域１０に基板の導電型と
異なる導電型を持つドーパント（この場合はｎ型で、例
えば砒素）を浅く（界面から１０nmくらい）イオン注入
する方法があるが、この方法では伝導キャリアがイオン
化不純物散乱を受け、キャリア移動度が低下してしま
う。
【００１８】一方、本発明の方法によれば、カウンター
ドープ法のように、チャネル領域に不純物を注入する必
要がない。このため、伝導キャリアのイオン化不純物に
対する散乱確率は相対的に低く抑えられ、平均自由行程
が大きいので、キャリア移動度が高い。このために、最
終的にＭＯＳＦＥＴの動作速度を高くすることができ
る。
ドープ法のように、チャネル領域に不純物を注入する必
要がない。このため、伝導キャリアのイオン化不純物に
対する散乱確率は相対的に低く抑えられ、平均自由行程
が大きいので、キャリア移動度が高い。このために、最
終的にＭＯＳＦＥＴの動作速度を高くすることができ
る。
【００１９】（実施例２）本発明の一つの実施例を図１
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
本実施例に示すＭＯＳＦＥＴの構造（図１）やエネルギ
バンド図（図１１，図１２）は定性的には前記実施例１
と同じになる。また、製造工程もゲート絶縁膜の部分を
除き同様である。本実施例ではＭＯＳＦＥＴのゲート絶
縁膜としてシリコン酸化膜、帯電材料としてチタン酸化
膜を用いる場合を示す。
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
本実施例に示すＭＯＳＦＥＴの構造（図１）やエネルギ
バンド図（図１１，図１２）は定性的には前記実施例１
と同じになる。また、製造工程もゲート絶縁膜の部分を
除き同様である。本実施例ではＭＯＳＦＥＴのゲート絶
縁膜としてシリコン酸化膜、帯電材料としてチタン酸化
膜を用いる場合を示す。
【００２０】図１の絶縁膜の部分は線分ＡＢの断面に沿
ってＡからＢに向かって、埋め込み絶縁膜６、ゲート電
極３、シリコン酸化膜１（０．５nm）、チタン酸化膜１
８（１０nm）、シリコン酸化膜１（０．５nm）、ｐ型シ
リコン基板８となっている。基板にはソースドレイン間
のリーク電流を防ぐためにチャネルストッパ７としてホ
ウ素がイオン注入されている。
ってＡからＢに向かって、埋め込み絶縁膜６、ゲート電
極３、シリコン酸化膜１（０．５nm）、チタン酸化膜１
８（１０nm）、シリコン酸化膜１（０．５nm）、ｐ型シ
リコン基板８となっている。基板にはソースドレイン間
のリーク電流を防ぐためにチャネルストッパ７としてホ
ウ素がイオン注入されている。
【００２１】このようなゲート絶縁膜の形成方法を以下
に示す。シリコン基板を前記実施例１に示したごとく洗
浄、素子分離を行い、有機金属気相成長法（ＭＯＣＶＤ
法）の施せるチャンバ内に導入する。減圧（１Torr）の
酸化性雰囲気（酸素流量５０sccm（standard cc per
minute））で、基板温度８５０℃にする。この状態で
５００秒放置することで０．５nmのシリコン熱酸化膜を
形成する。
に示す。シリコン基板を前記実施例１に示したごとく洗
浄、素子分離を行い、有機金属気相成長法（ＭＯＣＶＤ
法）の施せるチャンバ内に導入する。減圧（１Torr）の
酸化性雰囲気（酸素流量５０sccm（standard cc per
minute））で、基板温度８５０℃にする。この状態で
５００秒放置することで０．５nmのシリコン熱酸化膜を
形成する。
【００２２】次に、有機金属ガスとしてチタニウムテト
ライソプロポキサイド（Ｔｉ−（ＯＣ3Ｈ7）4）を用
い、流量５sccmで１００秒間堆積し、１０nmのチタン酸
化膜（ＴｉＯ2）を形成する。次に砒素をイオン注入す
る。さらにモノシラン（ＳｉＨ4）ガスと亜酸化窒素
（Ｎ2Ｏ）ガスを導入して０．５nmのシリコン酸化膜を
形成する。形成されたチタン酸化膜は結晶構造がルチル
構造で、緻密な高誘電率膜となる。この製造方法によ
り、電気測定による実効膜厚２nmの３層の積層構造のゲ
ート絶縁膜が形成される。
ライソプロポキサイド（Ｔｉ−（ＯＣ3Ｈ7）4）を用
い、流量５sccmで１００秒間堆積し、１０nmのチタン酸
化膜（ＴｉＯ2）を形成する。次に砒素をイオン注入す
る。さらにモノシラン（ＳｉＨ4）ガスと亜酸化窒素
（Ｎ2Ｏ）ガスを導入して０．５nmのシリコン酸化膜を
形成する。形成されたチタン酸化膜は結晶構造がルチル
構造で、緻密な高誘電率膜となる。この製造方法によ
り、電気測定による実効膜厚２nmの３層の積層構造のゲ
ート絶縁膜が形成される。
【００２３】このゲート絶縁膜を用いたＭＯＳＦＥＴの
構造図は図１に示すようになり、図１の線分ＡＢに沿っ
た断面のゲート電圧を印加していないときのエネルギバ
ンド図は図１１に示すようになる。また、ゲートに正電
圧を印加したときの図１１に対応するエネルギバンド図
を図１２に示す。ＭＯＳＦＥＴのゲート絶縁膜自身は正
に帯電するので、しきい電圧を下げることができる。
構造図は図１に示すようになり、図１の線分ＡＢに沿っ
た断面のゲート電圧を印加していないときのエネルギバ
ンド図は図１１に示すようになる。また、ゲートに正電
圧を印加したときの図１１に対応するエネルギバンド図
を図１２に示す。ＭＯＳＦＥＴのゲート絶縁膜自身は正
に帯電するので、しきい電圧を下げることができる。
【００２４】本発明の方法によれば、チャネル領域にし
きい値調整用の不純物を注入する必要がない。このた
め、伝導キャリアのイオン化不純物に対する散乱確率が
低く抑えられ、キャリア移動度を高く保てる。よって、
ＭＯＳＦＥＴの動作速度を高く保てる。
きい値調整用の不純物を注入する必要がない。このた
め、伝導キャリアのイオン化不純物に対する散乱確率が
低く抑えられ、キャリア移動度を高く保てる。よって、
ＭＯＳＦＥＴの動作速度を高く保てる。
【００２５】（実施例３）本発明の一つの実施例を図５
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
前記実施例１で示した絶縁膜の構造ではゲート電極３側
にもシリコン酸化膜１を有していたが、ゲート電極３と
シリコン基板８間のリーク電流を無視してよい場合に
は、このシリコン酸化膜１は省略することができる。こ
の方がゲート絶縁膜１１の厚みを薄くでき、ＭＯＳＦＥ
Ｔの高速動作に向いている。図５の線分ＡＢに沿う断面
の、ゲート電圧を印加しないときのエネルギバンド図を
図６に示す。絶縁膜から電子１３がゲート絶縁膜１１界
面に逃げるため、ゲート絶縁膜１１は正に帯電し、その
分しきい電圧は低くなり伝導キャリア濃度が高くなる。
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
前記実施例１で示した絶縁膜の構造ではゲート電極３側
にもシリコン酸化膜１を有していたが、ゲート電極３と
シリコン基板８間のリーク電流を無視してよい場合に
は、このシリコン酸化膜１は省略することができる。こ
の方がゲート絶縁膜１１の厚みを薄くでき、ＭＯＳＦＥ
Ｔの高速動作に向いている。図５の線分ＡＢに沿う断面
の、ゲート電圧を印加しないときのエネルギバンド図を
図６に示す。絶縁膜から電子１３がゲート絶縁膜１１界
面に逃げるため、ゲート絶縁膜１１は正に帯電し、その
分しきい電圧は低くなり伝導キャリア濃度が高くなる。
【００２６】上記のようなゲート絶縁膜１１の構造は、
前記実施例１で示した方法と同様にして２nm厚のシリコ
ン酸化膜を形成した後、酸窒化炉において酸窒化処理を
することで形成できる。その処理方法は、基板温度１０
００℃、窒素で５％に希釈した一酸化窒素（ＮＯ）ガス
を流量３ＳＬＭで流している雰囲気中で２０分間放置す
るという方法である。このとき、窒化と同時に酸化も進
むため、絶縁膜膜厚は２．５nmと、少し厚くなる。導入
された窒素原子は元々シリコン酸化膜１とシリコン基板
８の界面に析出し易いが、酸化も同時に進むため、図５
の線分ＡＢの断面に沿ってＡからＢに向かって、埋め込
み絶縁膜６、ゲート電極３、シリコン酸窒化膜２（２n
m）、シリコン酸化膜１（０．５nm）、シリコン基板８
という構造物が形成される。
前記実施例１で示した方法と同様にして２nm厚のシリコ
ン酸化膜を形成した後、酸窒化炉において酸窒化処理を
することで形成できる。その処理方法は、基板温度１０
００℃、窒素で５％に希釈した一酸化窒素（ＮＯ）ガス
を流量３ＳＬＭで流している雰囲気中で２０分間放置す
るという方法である。このとき、窒化と同時に酸化も進
むため、絶縁膜膜厚は２．５nmと、少し厚くなる。導入
された窒素原子は元々シリコン酸化膜１とシリコン基板
８の界面に析出し易いが、酸化も同時に進むため、図５
の線分ＡＢの断面に沿ってＡからＢに向かって、埋め込
み絶縁膜６、ゲート電極３、シリコン酸窒化膜２（２n
m）、シリコン酸化膜１（０．５nm）、シリコン基板８
という構造物が形成される。
【００２７】（実施例４）本発明の一つの実施例を図５
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
本発明はゲート絶縁膜１１とゲート電極３に用いる材料
を除き、前記実施例３で示した形態と同様である。シリ
コン基板を前記実施例１に示したごとく洗浄、素子分離
を行い、電子ビーム蒸着法（ＥＢ蒸着法）の施せるチャ
ンバ内に導入する。チャンバ内を高真空（１０-7Torr）
状態に、基板温度を６５０℃にする。シリコン基板にオ
ゾン（Ｏ3）ジェットを照射し、この状態で３０分間放
置することで厚さ０．５nmのシリコン酸化膜１を形成す
る。
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
本発明はゲート絶縁膜１１とゲート電極３に用いる材料
を除き、前記実施例３で示した形態と同様である。シリ
コン基板を前記実施例１に示したごとく洗浄、素子分離
を行い、電子ビーム蒸着法（ＥＢ蒸着法）の施せるチャ
ンバ内に導入する。チャンバ内を高真空（１０-7Torr）
状態に、基板温度を６５０℃にする。シリコン基板にオ
ゾン（Ｏ3）ジェットを照射し、この状態で３０分間放
置することで厚さ０．５nmのシリコン酸化膜１を形成す
る。
【００２８】次に、高純度（９９．９９％）のチタンオ
キサイド（ＴｉＯ2）ターゲットに電子ビームを照射
し、シリコン酸化膜上にチタン酸化膜１８を堆積する。
電子ビームエミッション電流は４５mＡ、堆積時間は８
分間とすると、膜厚１０nmのチタン酸化膜１８が形成さ
れる。
キサイド（ＴｉＯ2）ターゲットに電子ビームを照射
し、シリコン酸化膜上にチタン酸化膜１８を堆積する。
電子ビームエミッション電流は４５mＡ、堆積時間は８
分間とすると、膜厚１０nmのチタン酸化膜１８が形成さ
れる。
【００２９】砒素をイオン注入した後、ゲート電極は別
のチャンバでスパッタ法を用いて膜厚２００nmのタング
ステン（Ｗ）を堆積する。ゲート絶縁膜、ゲート電極を
上記のようにして形成した図５のＭＯＳＦＥＴの断面
は、線分ＡＢのＡからＢに向かって、埋め込み絶縁膜
６、ゲート電極３、チタン酸化膜１８（１０nm）、シリ
コン酸化膜１（０．５nm）、シリコン基板８という構造
となる。形成されたチタン酸化膜は結晶構造がアナター
ゼ構造で、緻密な高誘電率膜となる。この製造方法によ
り、電気測定による実効膜厚１．５nmの２層の積層構造
のゲート絶縁膜が形成される。
のチャンバでスパッタ法を用いて膜厚２００nmのタング
ステン（Ｗ）を堆積する。ゲート絶縁膜、ゲート電極を
上記のようにして形成した図５のＭＯＳＦＥＴの断面
は、線分ＡＢのＡからＢに向かって、埋め込み絶縁膜
６、ゲート電極３、チタン酸化膜１８（１０nm）、シリ
コン酸化膜１（０．５nm）、シリコン基板８という構造
となる。形成されたチタン酸化膜は結晶構造がアナター
ゼ構造で、緻密な高誘電率膜となる。この製造方法によ
り、電気測定による実効膜厚１．５nmの２層の積層構造
のゲート絶縁膜が形成される。
【００３０】図５の線分ＡＢに沿う断面の、ゲート電圧
を印加しないときのエネルギバンド図を図６に示す。絶
縁膜から電子１３がゲート絶縁膜１１界面やゲート電極
３に逃げるため、ゲート絶縁膜１１は正に帯電し、その
分しきい電圧は低くできるという点は前記実施例１の場
合と同様である。
を印加しないときのエネルギバンド図を図６に示す。絶
縁膜から電子１３がゲート絶縁膜１１界面やゲート電極
３に逃げるため、ゲート絶縁膜１１は正に帯電し、その
分しきい電圧は低くできるという点は前記実施例１の場
合と同様である。
【００３１】（実施例５）本発明の一つの実施例を図７
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
前記実施例１で示した絶縁膜の構造では基板側にもシリ
コン酸化膜１を有していたが、ゲート電極３−シリコン
基板８間のリーク電流が多少大きくなってもよい場合に
は、このシリコン酸化膜１は省略することができる。
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
前記実施例１で示した絶縁膜の構造では基板側にもシリ
コン酸化膜１を有していたが、ゲート電極３−シリコン
基板８間のリーク電流が多少大きくなってもよい場合に
は、このシリコン酸化膜１は省略することができる。
【００３２】図７の線分ＡＢに沿う断面の、ゲート電圧
を印加しないときのエネルギバンド図を図８に示す。こ
の構造はゲート絶縁膜１１の厚みを薄くしてＭＯＳＦＥ
Ｔを高速動作させるのに向いている。絶縁膜から電子１
３が基板側のゲート絶縁膜１１界面やゲート電極３に逃
げるため、ゲート絶縁膜１１は正に帯電し、その分しき
い電圧は低くなり伝導キャリア濃度が高くなる。
を印加しないときのエネルギバンド図を図８に示す。こ
の構造はゲート絶縁膜１１の厚みを薄くしてＭＯＳＦＥ
Ｔを高速動作させるのに向いている。絶縁膜から電子１
３が基板側のゲート絶縁膜１１界面やゲート電極３に逃
げるため、ゲート絶縁膜１１は正に帯電し、その分しき
い電圧は低くなり伝導キャリア濃度が高くなる。
【００３３】ただし、導入した窒素がゲート絶縁膜１１
とシリコン基板８の界面より基板８側にはみ出てしまう
と、伝導キャリア（この場合は電子１３）の散乱体とな
り、移動度が低下してしまう恐れがある。
とシリコン基板８の界面より基板８側にはみ出てしまう
と、伝導キャリア（この場合は電子１３）の散乱体とな
り、移動度が低下してしまう恐れがある。
【００３４】上記のようなゲート絶縁膜１１の構造は、
前記実施例１で示した方法と同様にして２nm厚のシリコ
ン酸化膜を形成した後、酸窒化炉において酸窒化処理を
することで形成できる。その処理方法は、基板温度９５
０℃、窒素で５％に希釈したＮＯガスを流量３ＳＬＭで
流している雰囲気中で４０分間放置するという方法であ
る。このとき、基板温度が、前記実施例１の場合に比べ
てやや低いため、窒化と酸化の速度がほぼ同時となり、
上記のように窒素原子がシリコン基板８にはみ出ないよ
うな構造を形成することが可能となる。このようにし
て、図７の線分ＡＢの断面に沿ってＡからＢに向かっ
て、埋め込み絶縁膜６、ゲート電極３、シリコン酸化膜
１（２nm）、シリコン酸窒化膜２（０．５nm）、シリコ
ン基板８という構造物が形成される。
前記実施例１で示した方法と同様にして２nm厚のシリコ
ン酸化膜を形成した後、酸窒化炉において酸窒化処理を
することで形成できる。その処理方法は、基板温度９５
０℃、窒素で５％に希釈したＮＯガスを流量３ＳＬＭで
流している雰囲気中で４０分間放置するという方法であ
る。このとき、基板温度が、前記実施例１の場合に比べ
てやや低いため、窒化と酸化の速度がほぼ同時となり、
上記のように窒素原子がシリコン基板８にはみ出ないよ
うな構造を形成することが可能となる。このようにし
て、図７の線分ＡＢの断面に沿ってＡからＢに向かっ
て、埋め込み絶縁膜６、ゲート電極３、シリコン酸化膜
１（２nm）、シリコン酸窒化膜２（０．５nm）、シリコ
ン基板８という構造物が形成される。
【００３５】（実施例６）本発明の一つの実施例を図７
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
本発明のゲート絶縁膜の構造（図７）とエネルギバンド
図（図８）は、定性的には前記実施例５で示したものと
同様である。
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
本発明のゲート絶縁膜の構造（図７）とエネルギバンド
図（図８）は、定性的には前記実施例５で示したものと
同様である。
【００３６】上記のようなゲート絶縁膜１１の作製方法
を以下に示す。シリコン基板を前記実施例１に示したご
とく洗浄、素子分離を行い、有機金属気相成長法（ＭＯ
ＣＶＤ法）の施せるチャンバ内に導入する。減圧（１To
rr）の酸化性雰囲気（酸素流量５０sccm）で、基板温度
３５０℃にする。次に、有機金属ガスとしてチタニウム
テトライソプロポキサイド（Ｔｉ−（ＯＣ3Ｈ7）4）を
用い、流量５sccmで１００秒間堆積し、１０nmのチタン
酸化膜（ＴｉＯ2）を形成する。さらに砒素をイオン注
入した後、モノシラン（ＳｉＨ4）ガスと亜酸化窒素
（Ｎ2Ｏ）ガスを導入して０．５nmのシリコン酸化膜を
形成する。ゲート電極３はポリシリコンを用いる。形成
されたチタン酸化膜は結晶構造がアナターゼ構造で、緻
密な高誘電率膜となる。この製造方法により、電気測定
による実効膜厚１．５nmの２層の積層構造のゲート絶縁
膜が形成される。
を以下に示す。シリコン基板を前記実施例１に示したご
とく洗浄、素子分離を行い、有機金属気相成長法（ＭＯ
ＣＶＤ法）の施せるチャンバ内に導入する。減圧（１To
rr）の酸化性雰囲気（酸素流量５０sccm）で、基板温度
３５０℃にする。次に、有機金属ガスとしてチタニウム
テトライソプロポキサイド（Ｔｉ−（ＯＣ3Ｈ7）4）を
用い、流量５sccmで１００秒間堆積し、１０nmのチタン
酸化膜（ＴｉＯ2）を形成する。さらに砒素をイオン注
入した後、モノシラン（ＳｉＨ4）ガスと亜酸化窒素
（Ｎ2Ｏ）ガスを導入して０．５nmのシリコン酸化膜を
形成する。ゲート電極３はポリシリコンを用いる。形成
されたチタン酸化膜は結晶構造がアナターゼ構造で、緻
密な高誘電率膜となる。この製造方法により、電気測定
による実効膜厚１．５nmの２層の積層構造のゲート絶縁
膜が形成される。
【００３７】なお、本発明のゲート絶縁膜１１を作製す
る材料の有機金属ガスとして、タンタラムエチレート
（Ｔａ−（ＯＣ2Ｈ5）5）を用い、タンタルオキサイド
膜（Ｔａ2Ｏ5）を堆積する方法でも所望の構造を得るこ
とができる。
る材料の有機金属ガスとして、タンタラムエチレート
（Ｔａ−（ＯＣ2Ｈ5）5）を用い、タンタルオキサイド
膜（Ｔａ2Ｏ5）を堆積する方法でも所望の構造を得るこ
とができる。
【００３８】（実施例７）本発明の一つの実施例を図１
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
本実施例ではＭＯＳＦＥＴのゲート絶縁膜としてシリコ
ン酸化膜、帯電性材料として窒素を用いる場合を示す。
図１の絶縁膜の部分は線分ＡＢの断面に沿ってＡからＢ
に向かって、埋め込み絶縁膜６、ゲート電極３、シリコ
ン酸窒化膜２（３nm）、シリコン基板８となっている。
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
本実施例ではＭＯＳＦＥＴのゲート絶縁膜としてシリコ
ン酸化膜、帯電性材料として窒素を用いる場合を示す。
図１の絶縁膜の部分は線分ＡＢの断面に沿ってＡからＢ
に向かって、埋め込み絶縁膜６、ゲート電極３、シリコ
ン酸窒化膜２（３nm）、シリコン基板８となっている。
【００３９】前記実施例１で示した絶縁膜の構造ではゲ
ート電極３側、シリコン基板８側の両方にシリコン酸化
膜を有していたが、ゲート電極からのリーク電流よりも
低コストを優先する場合には本実施例に示す方法が適し
ている。
ート電極３側、シリコン基板８側の両方にシリコン酸化
膜を有していたが、ゲート電極からのリーク電流よりも
低コストを優先する場合には本実施例に示す方法が適し
ている。
【００４０】図１の線分ＡＢに沿う断面の、ゲート電圧
を印加しないときのエネルギバンド図を図２に示す。ゲ
ート絶縁膜１１から電子１３が基板側のゲート絶縁膜１
１界面に逃げるため、ゲート絶縁膜１１は正に帯電し、
その分しきい電圧は低くなり伝導キャリア濃度が高くな
る。ただし導入した窒素が絶縁膜−基板の界面より基板
側にはみ出てしまうと、伝導キャリア（この場合は電子
１３）の散乱体となり、移動度が低下してしまう恐れが
ある。
を印加しないときのエネルギバンド図を図２に示す。ゲ
ート絶縁膜１１から電子１３が基板側のゲート絶縁膜１
１界面に逃げるため、ゲート絶縁膜１１は正に帯電し、
その分しきい電圧は低くなり伝導キャリア濃度が高くな
る。ただし導入した窒素が絶縁膜−基板の界面より基板
側にはみ出てしまうと、伝導キャリア（この場合は電子
１３）の散乱体となり、移動度が低下してしまう恐れが
ある。
【００４１】このような絶縁膜の形成方法を以下に示
す。シリコン基板をアンモニアと過酸化水素を含んだ水
溶液に浸漬した後、フッ酸水溶液で表面酸化膜を除去
し、これに続いてすぐに、窒化炉において窒化処理をす
る。その処理条件は、基板温度８００℃、窒素で５％に
希釈したアンモニア（ＮＨ3）ガスを流量３ＳＬＭで流
している雰囲気中で２０分間放置するという方法であ
る。この方法で、窒素濃度の一様な窒化膜（膜厚は２n
m）が形成される。
す。シリコン基板をアンモニアと過酸化水素を含んだ水
溶液に浸漬した後、フッ酸水溶液で表面酸化膜を除去
し、これに続いてすぐに、窒化炉において窒化処理をす
る。その処理条件は、基板温度８００℃、窒素で５％に
希釈したアンモニア（ＮＨ3）ガスを流量３ＳＬＭで流
している雰囲気中で２０分間放置するという方法であ
る。この方法で、窒素濃度の一様な窒化膜（膜厚は２n
m）が形成される。
【００４２】（実施例８）本発明の一つの実施例を図１
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
本実施例ではＭＯＳＦＥＴのゲート絶縁膜としてシリコ
ン酸化膜、帯電性材料としてチタン酸化膜を用いる場合
を示す。図１のゲート絶縁膜の部分は線分ＡＢの断面に
沿ってＡからＢに向かって、埋め込み絶縁膜６、ゲート
電極３、チタン酸化膜１８（１０nm）、シリコン基板８
となっている。本実施例で採用するゲート絶縁膜１１の
構造は、前記実施例７で示したものと同様である。
に示したｎ型ＭＯＳＦＥＴの断面図を用いて説明する。
本実施例ではＭＯＳＦＥＴのゲート絶縁膜としてシリコ
ン酸化膜、帯電性材料としてチタン酸化膜を用いる場合
を示す。図１のゲート絶縁膜の部分は線分ＡＢの断面に
沿ってＡからＢに向かって、埋め込み絶縁膜６、ゲート
電極３、チタン酸化膜１８（１０nm）、シリコン基板８
となっている。本実施例で採用するゲート絶縁膜１１の
構造は、前記実施例７で示したものと同様である。
【００４３】図１の線分ＡＢに沿う断面の、ゲート電圧
を印加しないときのエネルギバンド図を図２に示す。
を印加しないときのエネルギバンド図を図２に示す。
【００４４】上記のようなゲート絶縁膜１１の作製方法
を以下に示す。シリコン基板を前記実施例１に示したご
とく洗浄、素子分離を行い、電子ビーム蒸着法（ＥＢ蒸
着法）の施せるチャンバ内に導入する。チャンバ内を高
真空（１０の-7Torr）状態に、基板温度は室温にする。
シリコン基板にオゾン（Ｏ3）ジェットを照射し、この
状態で３０分間放置することで厚さ０．５nmのシリコン
酸化膜１を形成する。次に、高純度（９９．９９％）の
チタンオキサイド（ＴｉＯ2）ターゲットに電子ビーム
を照射し、シリコン酸化膜上にチタン酸化膜１８を堆積
する。電子ビームエミッション電流は４５ｍＡ、堆積時
間は８分間とすると、膜厚１０nmのチタン酸化膜１８が
形成される。
を以下に示す。シリコン基板を前記実施例１に示したご
とく洗浄、素子分離を行い、電子ビーム蒸着法（ＥＢ蒸
着法）の施せるチャンバ内に導入する。チャンバ内を高
真空（１０の-7Torr）状態に、基板温度は室温にする。
シリコン基板にオゾン（Ｏ3）ジェットを照射し、この
状態で３０分間放置することで厚さ０．５nmのシリコン
酸化膜１を形成する。次に、高純度（９９．９９％）の
チタンオキサイド（ＴｉＯ2）ターゲットに電子ビーム
を照射し、シリコン酸化膜上にチタン酸化膜１８を堆積
する。電子ビームエミッション電流は４５ｍＡ、堆積時
間は８分間とすると、膜厚１０nmのチタン酸化膜１８が
形成される。
【００４５】次に、シリコン基板をラピッドサーマルア
ニール（ＲＴＡ）装置のチャンバに移し、酸素流量５０
sccmの雰囲気中でアニール温度９５０℃、アニール時間
２４０秒のアニール処理を施す。砒素をイオン注入した
後、ゲート電極は別のチャンバでスパッタ法を用いて膜
厚２００nmのモリブデン（Ｍｏ）を堆積する。形成され
たチタン酸化膜は結晶構造がアナターゼ構造で、緻密な
高誘電率膜となる。この製造方法により、電気測定によ
る実効膜厚１．０nmの単層構造のゲート絶縁膜が形成さ
れる。
ニール（ＲＴＡ）装置のチャンバに移し、酸素流量５０
sccmの雰囲気中でアニール温度９５０℃、アニール時間
２４０秒のアニール処理を施す。砒素をイオン注入した
後、ゲート電極は別のチャンバでスパッタ法を用いて膜
厚２００nmのモリブデン（Ｍｏ）を堆積する。形成され
たチタン酸化膜は結晶構造がアナターゼ構造で、緻密な
高誘電率膜となる。この製造方法により、電気測定によ
る実効膜厚１．０nmの単層構造のゲート絶縁膜が形成さ
れる。
【００４６】なお、本発明においてゲート電極３として
はモリブデンの他に窒化モリブデン（ＭｏＮ）やタング
ステン（Ｗ）、窒化タングステン（ＷＮ）等を堆積する
こともできる。
はモリブデンの他に窒化モリブデン（ＭｏＮ）やタング
ステン（Ｗ）、窒化タングステン（ＷＮ）等を堆積する
こともできる。
【００４７】（実施例９）本発明の一つの実施の形態を
図３に示したＭＯＳＦＥＴの断面図を用いて説明する。
ＭＯＳＦＥＴのゲート絶縁膜としてシリコン酸化膜、帯
電性材料としてガリウムを用いる場合を示す。図３の絶
縁膜の部分は線分ＡＢの断面に沿ってＡからＢに向かっ
て、埋め込み絶縁膜６、ゲート電極３、ガリウム注入シ
リコン酸化膜１５、シリコン基板８となっている。基板
にはソースドレイン間のリーク電流を防ぐためにチャネ
ルストッパ７として砒素がイオン注入されている。
図３に示したＭＯＳＦＥＴの断面図を用いて説明する。
ＭＯＳＦＥＴのゲート絶縁膜としてシリコン酸化膜、帯
電性材料としてガリウムを用いる場合を示す。図３の絶
縁膜の部分は線分ＡＢの断面に沿ってＡからＢに向かっ
て、埋め込み絶縁膜６、ゲート電極３、ガリウム注入シ
リコン酸化膜１５、シリコン基板８となっている。基板
にはソースドレイン間のリーク電流を防ぐためにチャネ
ルストッパ７として砒素がイオン注入されている。
【００４８】ガリウム原子はIII族元素であるため周囲
が４価を単位とする原子の構造物の中では電子が不足
し、ホールが生じる。実際、ガリウムがシリコン基板中
に注入された場合にはｐ型のドーパントとなる。
が４価を単位とする原子の構造物の中では電子が不足
し、ホールが生じる。実際、ガリウムがシリコン基板中
に注入された場合にはｐ型のドーパントとなる。
【００４９】図３の線分ＡＢに沿った断面のゲート電圧
を印加していないときのエネルギバンド図は図４に示す
ようになる。このホール１７は励起してゲート絶縁膜１
１両側にある界面に到達する。このため、ガリウム注入
シリコン酸化膜１５は負に帯電する。ＭＯＳＦＥＴのし
きい電圧は、この帯電した分だけ高く（絶対値が小さ
く）なる。
を印加していないときのエネルギバンド図は図４に示す
ようになる。このホール１７は励起してゲート絶縁膜１
１両側にある界面に到達する。このため、ガリウム注入
シリコン酸化膜１５は負に帯電する。ＭＯＳＦＥＴのし
きい電圧は、この帯電した分だけ高く（絶対値が小さ
く）なる。
【００５０】このような絶縁膜の形成方法を以下に示
す。ｎ型のシリコン基板をアンモニアと過酸化水素を含
んだ水溶液に浸漬した後、フッ酸水溶液で表面酸化膜を
除去し、これに続いてフィールド酸化膜を形成してか
ら、シリコン基板を流量１０リットル／分のウェット酸
化雰囲気中、基板温度８５０℃に加熱して１４nm厚のシ
リコン酸化膜を形成する。次に、ガリウムを深さが１４
nmになるようにイオン注入し、その後、窒素雰囲気中１
０００℃でアニールする。そして、フッ素系エッチング
ガスを用いてシリコン酸化膜１を１０nm分除去する。残
されたシリコン酸化膜は４nm厚で、その膜中にはガリウ
ム原子がほぼ一様に広がっている。
す。ｎ型のシリコン基板をアンモニアと過酸化水素を含
んだ水溶液に浸漬した後、フッ酸水溶液で表面酸化膜を
除去し、これに続いてフィールド酸化膜を形成してか
ら、シリコン基板を流量１０リットル／分のウェット酸
化雰囲気中、基板温度８５０℃に加熱して１４nm厚のシ
リコン酸化膜を形成する。次に、ガリウムを深さが１４
nmになるようにイオン注入し、その後、窒素雰囲気中１
０００℃でアニールする。そして、フッ素系エッチング
ガスを用いてシリコン酸化膜１を１０nm分除去する。残
されたシリコン酸化膜は４nm厚で、その膜中にはガリウ
ム原子がほぼ一様に広がっている。
【００５１】（実施例１０）本発明の一つの実施の形態
を図３に示したＭＯＳＦＥＴの断面図を用いて説明す
る。ＭＯＳＦＥＴのゲート絶縁膜としてシリコン酸化
膜、帯電性材料としてガリウムを添加したチタン酸化膜
を用いる場合を示す。図３の絶縁膜の部分は線分ＡＢの
断面に沿ってＡからＢに向かって、埋め込み絶縁膜６、
ゲート電極３、ガリウム注入チタン酸化膜１８、シリコ
ン基板８となっている。基板にはソースドレイン間のリ
ーク電流を防ぐためにチャネルストッパ７として砒素が
イオン注入されている。なお、本発明のＭＯＳＦＥＴの
構造は前記実施例９に示されている。
を図３に示したＭＯＳＦＥＴの断面図を用いて説明す
る。ＭＯＳＦＥＴのゲート絶縁膜としてシリコン酸化
膜、帯電性材料としてガリウムを添加したチタン酸化膜
を用いる場合を示す。図３の絶縁膜の部分は線分ＡＢの
断面に沿ってＡからＢに向かって、埋め込み絶縁膜６、
ゲート電極３、ガリウム注入チタン酸化膜１８、シリコ
ン基板８となっている。基板にはソースドレイン間のリ
ーク電流を防ぐためにチャネルストッパ７として砒素が
イオン注入されている。なお、本発明のＭＯＳＦＥＴの
構造は前記実施例９に示されている。
【００５２】このような絶縁膜の形成方法を以下に示
す。ｎ型のシリコン基板をアンモニアと過酸化水素を含
んだ水溶液に浸漬した後、フッ酸水溶液で表面酸化膜を
除去し、これに続いてフィールド酸化膜を形成してか
ら、スパッタ法の施せるチャンバ内に導入する。チャン
バ内を真空（１Torr）状態に、基板温度は室温にする。
高純度（９９．９９％）のチタンオキサイド（Ｔｉ
Ｏ2）ターゲットに酸素ラジカルを照射し、シリコン基
板上にチタン酸化膜１８を堆積する。次にガリウムをイ
オン注入する。
す。ｎ型のシリコン基板をアンモニアと過酸化水素を含
んだ水溶液に浸漬した後、フッ酸水溶液で表面酸化膜を
除去し、これに続いてフィールド酸化膜を形成してか
ら、スパッタ法の施せるチャンバ内に導入する。チャン
バ内を真空（１Torr）状態に、基板温度は室温にする。
高純度（９９．９９％）のチタンオキサイド（Ｔｉ
Ｏ2）ターゲットに酸素ラジカルを照射し、シリコン基
板上にチタン酸化膜１８を堆積する。次にガリウムをイ
オン注入する。
【００５３】次に、シリコン基板をラピッドサーマルア
ニール（ＲＴＡ）装置のチャンバに移し、酸素流量５０
sccmの雰囲気中でアニール温度９５０℃、アニール時間
２４０秒のアニール処理を施す。ゲート電極は同じチャ
ンバでスパッタ法を用いて膜厚２００nmのモリブデン
（Ｍｏ）を堆積する。形成されたチタン酸化膜１８は結
晶構造がアナターゼ構造で、緻密な高誘電率膜となる。
この製造方法により、電気測定による実効膜厚１．０nm
の単層構造のゲート絶縁膜が形成される。
ニール（ＲＴＡ）装置のチャンバに移し、酸素流量５０
sccmの雰囲気中でアニール温度９５０℃、アニール時間
２４０秒のアニール処理を施す。ゲート電極は同じチャ
ンバでスパッタ法を用いて膜厚２００nmのモリブデン
（Ｍｏ）を堆積する。形成されたチタン酸化膜１８は結
晶構造がアナターゼ構造で、緻密な高誘電率膜となる。
この製造方法により、電気測定による実効膜厚１．０nm
の単層構造のゲート絶縁膜が形成される。
【００５４】なお、本発明においてゲート電極３として
はモリブデンの他に窒化モリブデン（ＭｏＮ）やタング
ステン（Ｗ）、窒化タングステン（ＷＮ）等を堆積する
こともできる。
はモリブデンの他に窒化モリブデン（ＭｏＮ）やタング
ステン（Ｗ）、窒化タングステン（ＷＮ）等を堆積する
こともできる。
【００５５】
【発明の効果】本発明によれば、ゲート絶縁膜１１中に
帯電性材料を導入することでしきい電圧の調整ができる
ので、伝導キャリアの移動度を高く保つことが可能であ
る。
帯電性材料を導入することでしきい電圧の調整ができる
ので、伝導キャリアの移動度を高く保つことが可能であ
る。
【図１】本発明の一実施例の半導体装置であるｎ型ＭＯ
ＳＦＥＴの断面図。
ＳＦＥＴの断面図。
【図２】図１に示す半導体装置の線分ＡＢに沿った断面
のエネルギバンド図。
のエネルギバンド図。
【図３】本発明の一実施例の半導体装置であるｐ型ＭＯ
ＳＦＥＴの断面図。
ＳＦＥＴの断面図。
【図４】図３に示す半導体装置の線分ＡＢに沿った断面
のエネルギバンド図。
のエネルギバンド図。
【図５】本発明の一実施例の半導体装置であるｎ型ＭＯ
ＳＦＥＴの断面図。
ＳＦＥＴの断面図。
【図６】図５に示す半導体装置の線分ＡＢに沿った断面
のエネルギバンド図。
のエネルギバンド図。
【図７】本発明の一実施例の半導体装置であるｎ型ＭＯ
ＳＦＥＴの断面図。
ＳＦＥＴの断面図。
【図８】図７に示す半導体装置の線分ＡＢに沿った断面
のエネルギバンド図。
のエネルギバンド図。
【図９】本発明の一実施例の半導体装置であるｎ型ＭＯ
ＳＦＥＴの断面図。
ＳＦＥＴの断面図。
【図１０】従来例のｎ型ＭＯＳＦＥＴの断面図。
【図１１】図１０に示す半導体装置の線分ＡＢに沿った
断面のエネルギバンド図。
断面のエネルギバンド図。
【図１２】図１０に示す半導体装置の線分ＡＢに沿った
断面のエネルギバンド図。
断面のエネルギバンド図。
１…シリコン酸化膜、２…シリコン酸窒化膜、３…ゲー
ト電極、４…ソース、５…ドレイン、６…埋め込み絶縁
膜、７…チャネルストッパ、８…シリコン基板、９…素
子分離絶縁膜、１０…チャネル領域、１１…ゲート絶縁
膜、１２…正電荷、１３…電子、１４…電極のフェルミ
面、１５…ガリウム注入シリコン酸化膜、１６…負電
荷、１７…ホール、１８…チタン酸化膜、１９…基板の
フェルミ面。
ト電極、４…ソース、５…ドレイン、６…埋め込み絶縁
膜、７…チャネルストッパ、８…シリコン基板、９…素
子分離絶縁膜、１０…チャネル領域、１１…ゲート絶縁
膜、１２…正電荷、１３…電子、１４…電極のフェルミ
面、１５…ガリウム注入シリコン酸化膜、１６…負電
荷、１７…ホール、１８…チタン酸化膜、１９…基板の
フェルミ面。
フロントページの続き (72)発明者 辻川 真平 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F040 DA06 ED02 ED03 ED05 FC15
Claims (9)
- 【請求項１】第１導電型を有する半導体基板にゲート絶
縁膜を介して設けられたゲート電極と、前記半導体基板
内に互いに分離して設けられた第２導電型の拡散層領域
を備えた半導体装置において、ゲート絶縁膜の全部また
はその一部が第１導電型に帯電することを特徴とする半
導体装置。 - 【請求項２】請求項１記載の半導体装置において、第２
導電型キャリアの流れる領域の不純物濃度が、１０16／
cm3以下であることを特徴とする半導体装置。 - 【請求項３】請求項１記載の半導体装置において、ゲー
ト絶縁膜が積層構造になっていて、第１導電型帯電性材
料となる材料からなる層と別の層との、少なくとも２層
以上によって構成されることを特徴とする半導体装置。 - 【請求項４】請求項１記載の半導体装置において、第１
導電型帯電性材料となる材料が窒素原子を添加したシリ
コン酸化膜からなることを特徴とする半導体装置。 - 【請求項５】請求項１記載の半導体装置において、第１
導電型帯電性材料となる材料がシリコン窒化膜からなる
ことを特徴とする半導体装置。 - 【請求項６】請求項１記載の半導体装置において、第１
導電型帯電性材料となる材料がチタン酸化膜からなるこ
とを特徴とする半導体装置。 - 【請求項７】請求項１記載の半導体装置において、第１
導電型帯電性材料となる材料がタンタル酸化膜からなる
ことを特徴とする半導体装置。 - 【請求項８】第１導電型を有する半導体基板にゲート絶
縁膜を介して設けられたゲート電極と、前記半導体基板
内に互いに分離して設けられた第２導電型の拡散層領域
を備えた半導体装置の製造方法において、ゲート絶縁膜
の全部またはその一部に第１導電型に帯電性を付与する
ことを特徴とする半導体装置の製造方法。 - 【請求項９】請求項８記載の半導体装置において、第１
導電型に帯電性を付与した絶縁膜を形成するために、窒
素原子を添加したシリコン酸化膜、シリコン窒化膜、チ
タン酸化膜、タンタル酸化膜のいずれかを形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135400A JP2000332235A (ja) | 1999-05-17 | 1999-05-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135400A JP2000332235A (ja) | 1999-05-17 | 1999-05-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332235A true JP2000332235A (ja) | 2000-11-30 |
Family
ID=15150844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11135400A Pending JP2000332235A (ja) | 1999-05-17 | 1999-05-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332235A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280461A (ja) * | 2001-03-22 | 2002-09-27 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
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| US7375403B2 (en) | 2003-09-26 | 2008-05-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1999
- 1999-05-17 JP JP11135400A patent/JP2000332235A/ja active Pending
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