JP2000332248A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- H10D30/01—Manufacture or treatment
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ソース電極およびドレイン電極と半導体層と
の良好なオーミック接触が得られる、従来の方法の問題
点を解決した、薄膜トランジスタ製造方法を提供する。 【解決手段】 実質的に酸素を含まないＭＯＷ合金製の
ソース電極４およびドレイン電極５との上に不純物Ｐを
含む第１半導体層（ｎ＋ａ−Ｓｉ）６を形成し、第１半
導体層に含まれる不純物ＰをＳｉＯ２基板１とソース電
極およびドレイン電極とに拡散させ、Ｈ２プラズマエッ
チング処理を行ない、第１半導体層６と基板の不純物を
含む領域８とを選択的にエッチングし、ソース電極およ
びドレイン電極上に第２半導体ａ−Ｓｉ層９を形成し、
前記ソース電極およびドレイン電極に含まれる不純物Ｐ
を第２半導体層に拡散させ、オーミック接触層１１を形
成する。
の良好なオーミック接触が得られる、従来の方法の問題
点を解決した、薄膜トランジスタ製造方法を提供する。 【解決手段】 実質的に酸素を含まないＭＯＷ合金製の
ソース電極４およびドレイン電極５との上に不純物Ｐを
含む第１半導体層（ｎ＋ａ−Ｓｉ）６を形成し、第１半
導体層に含まれる不純物ＰをＳｉＯ２基板１とソース電
極およびドレイン電極とに拡散させ、Ｈ２プラズマエッ
チング処理を行ない、第１半導体層６と基板の不純物を
含む領域８とを選択的にエッチングし、ソース電極およ
びドレイン電極上に第２半導体ａ−Ｓｉ層９を形成し、
前記ソース電極およびドレイン電極に含まれる不純物Ｐ
を第２半導体層に拡散させ、オーミック接触層１１を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば液晶ディス
プレイまたはＬＳＩに用いる薄膜トランジスタおよびそ
の製造方法に関係する。
プレイまたはＬＳＩに用いる薄膜トランジスタおよびそ
の製造方法に関係する。
【０００２】
【従来の技術】薄膜トランジスタを製造する際に、ソー
ス電極およびドレイン電極と、例えばアモルファスシリ
コン（ａ−Ｓｉ）である半導体層との間の良好なオーミ
ック接触を得るために、ソース電極およびドレイン電極
用の金属上にｎ＋ａ−Ｓｉ層を成膜し、フォトエッチン
グプロセスによって同時にエッチングすることによりソ
ース電極およびドレイン電極とａ−Ｓｉとの間にオーミ
ック接触を形成する方法が従来から存在した。しかしな
がらこの従来の方法を用いた場合、エッチング断面には
ｎ＋層が形成されず、ｎ＋層が形成されるソース電極お
よびドレイン電極端において電流集中が起こり、実効的
なコンタクト面積が減少するので、オーミック接触が得
られなくなる（チャージクラウディング効果）という問
題があった。
ス電極およびドレイン電極と、例えばアモルファスシリ
コン（ａ−Ｓｉ）である半導体層との間の良好なオーミ
ック接触を得るために、ソース電極およびドレイン電極
用の金属上にｎ＋ａ−Ｓｉ層を成膜し、フォトエッチン
グプロセスによって同時にエッチングすることによりソ
ース電極およびドレイン電極とａ−Ｓｉとの間にオーミ
ック接触を形成する方法が従来から存在した。しかしな
がらこの従来の方法を用いた場合、エッチング断面には
ｎ＋層が形成されず、ｎ＋層が形成されるソース電極お
よびドレイン電極端において電流集中が起こり、実効的
なコンタクト面積が減少するので、オーミック接触が得
られなくなる（チャージクラウディング効果）という問
題があった。
【０００３】このような問題を克服するために開発され
たのがプラズマドーピング法である。この方法において
はソース電極およびドレイン電極上にＰＨ３プラズマを
立てることでソース電極およびドレイン電極中にＰを拡
散させる。その後、ａ−Ｓｉを成膜することでソース電
極およびドレイン電極中のＰがａ−Ｓｉ中に拡散し、界
面にｎ＋層を形成する。しかしこの方法において低いコ
ンタクト抵抗を得るには長時間のＰＨ３プラズマドーピ
ングが必要だが、長時間ＰＨ３プラズマドーピングする
とソース電極およびドレイン電極間の下地（ＳｉＯ２層
またはガラス基板）中にＰが入り込みリークパスを形成
してしまい、オン／オフ比をあまり大きくすることがで
きないという欠点があった。以下の表１は、種々の条件
下でＰＨ ３プラズマドーピングを行なったＭｏＷ合金中
とガラス中でのＰの含有率をＥＳＣＡ（ｅｌｅｃｔｒｏ
ｎ ｓｐｅｃｔｒｏｓｃｏｐｙ ｆｏｒ ｃｈｅｍｉｃ
ａｌ ａｎａｌｙｓｉｓ：化学分析用電子分光法）で測
定した結果を示す表である。
たのがプラズマドーピング法である。この方法において
はソース電極およびドレイン電極上にＰＨ３プラズマを
立てることでソース電極およびドレイン電極中にＰを拡
散させる。その後、ａ−Ｓｉを成膜することでソース電
極およびドレイン電極中のＰがａ−Ｓｉ中に拡散し、界
面にｎ＋層を形成する。しかしこの方法において低いコ
ンタクト抵抗を得るには長時間のＰＨ３プラズマドーピ
ングが必要だが、長時間ＰＨ３プラズマドーピングする
とソース電極およびドレイン電極間の下地（ＳｉＯ２層
またはガラス基板）中にＰが入り込みリークパスを形成
してしまい、オン／オフ比をあまり大きくすることがで
きないという欠点があった。以下の表１は、種々の条件
下でＰＨ ３プラズマドーピングを行なったＭｏＷ合金中
とガラス中でのＰの含有率をＥＳＣＡ（ｅｌｅｃｔｒｏ
ｎ ｓｐｅｃｔｒｏｓｃｏｐｙ ｆｏｒ ｃｈｅｍｉｃ
ａｌ ａｎａｌｙｓｉｓ：化学分析用電子分光法）で測
定した結果を示す表である。
【表１】 この表から分かるように、ＭｏＷ合金中とガラス中での
Ｐの含有率の比は、せいぜい８００：１程度にしかなら
ないため、上述したＰＨ３プラズマドーピングを用いる
従来技術では、リークパスの問題が避けられない。
Ｐの含有率の比は、せいぜい８００：１程度にしかなら
ないため、上述したＰＨ３プラズマドーピングを用いる
従来技術では、リークパスの問題が避けられない。
【０００４】
【発明が解決しようとする課題】したがって本発明の目
的は、ソース電極およびドレイン電極と半導体層との良
好なオーミック接触が得られる、従来の方法の問題点を
解決した、薄膜トランジスタおよびその製造方法を提供
することである。
的は、ソース電極およびドレイン電極と半導体層との良
好なオーミック接触が得られる、従来の方法の問題点を
解決した、薄膜トランジスタおよびその製造方法を提供
することである。
【０００５】
【課題を解決するための手段】本発明による薄膜トラン
ジスタ製造方法は、基板上に半導体酸化物層を形成する
工程と、前記半導体酸化物層上に実質的に酸素を含まな
い金属製のソース電極およびドレイン電極を形成する工
程と、前記半導体酸化物層とソース電極およびドレイン
電極との上に不純物を含む第１半導体層を形成し、前記
第１半導体層に含まれる不純物を前記半導体酸化物層と
ソース電極およびドレイン電極とに拡散させる工程と、
Ｈ２プラズマエッチング処理を行ない、前記第１半導体
層と前記半導体酸化物層の不純物を含む領域とを選択的
にエッチングする工程と、前記ソース電極およびドレイ
ン電極上に第２半導体層を形成し、前記ソース電極およ
びドレイン電極に含まれる不純物を前記第２半導体層に
拡散させる工程と、前記第２半導体層上にゲート絶縁膜
用絶縁膜を形成する工程と、前記絶縁膜上にゲート電極
用導電層を形成する工程と、前記ゲート電極用導電層、
絶縁膜および第２半導体層を所望のパターンにエッチン
グし、ゲート電極、ゲート絶縁膜および半導体層を形成
する工程とを含むことを特徴とする。
ジスタ製造方法は、基板上に半導体酸化物層を形成する
工程と、前記半導体酸化物層上に実質的に酸素を含まな
い金属製のソース電極およびドレイン電極を形成する工
程と、前記半導体酸化物層とソース電極およびドレイン
電極との上に不純物を含む第１半導体層を形成し、前記
第１半導体層に含まれる不純物を前記半導体酸化物層と
ソース電極およびドレイン電極とに拡散させる工程と、
Ｈ２プラズマエッチング処理を行ない、前記第１半導体
層と前記半導体酸化物層の不純物を含む領域とを選択的
にエッチングする工程と、前記ソース電極およびドレイ
ン電極上に第２半導体層を形成し、前記ソース電極およ
びドレイン電極に含まれる不純物を前記第２半導体層に
拡散させる工程と、前記第２半導体層上にゲート絶縁膜
用絶縁膜を形成する工程と、前記絶縁膜上にゲート電極
用導電層を形成する工程と、前記ゲート電極用導電層、
絶縁膜および第２半導体層を所望のパターンにエッチン
グし、ゲート電極、ゲート絶縁膜および半導体層を形成
する工程とを含むことを特徴とする。
【０００６】本発明による薄膜トランジスタ製造方法の
一実施形態は、前記基板上に実質的に酸素を含まない金
属製のソース電極およびドレイン電極を形成する工程
と、前記基板とソース電極およびドレイン電極との上に
不純物を含む第１半導体層を形成し、前記第１半導体層
に含まれる不純物を前記基板とソース電極およびドレイ
ン電極とに拡散させる工程と、Ｈ２プラズマエッチング
処理を行ない、前記第１半導体層と前記基板の不純物を
含む領域とを選択的にエッチングする工程と、前記ソー
ス電極およびドレイン電極上に第２半導体層を形成し、
前記ソース電極およびドレイン電極に含まれる不純物を
前記第２半導体層に拡散させる工程と、前記第２半導体
層上にゲート絶縁膜用絶縁膜を形成する工程と、前記絶
縁膜上にゲート電極用導電層を形成する工程と、前記ゲ
ート電極用導電層、絶縁膜および第２半導体層を所望の
パターンにエッチングし、ゲート電極、ゲート絶縁膜お
よび半導体層を形成する工程とを含むことを特徴とす
る。
一実施形態は、前記基板上に実質的に酸素を含まない金
属製のソース電極およびドレイン電極を形成する工程
と、前記基板とソース電極およびドレイン電極との上に
不純物を含む第１半導体層を形成し、前記第１半導体層
に含まれる不純物を前記基板とソース電極およびドレイ
ン電極とに拡散させる工程と、Ｈ２プラズマエッチング
処理を行ない、前記第１半導体層と前記基板の不純物を
含む領域とを選択的にエッチングする工程と、前記ソー
ス電極およびドレイン電極上に第２半導体層を形成し、
前記ソース電極およびドレイン電極に含まれる不純物を
前記第２半導体層に拡散させる工程と、前記第２半導体
層上にゲート絶縁膜用絶縁膜を形成する工程と、前記絶
縁膜上にゲート電極用導電層を形成する工程と、前記ゲ
ート電極用導電層、絶縁膜および第２半導体層を所望の
パターンにエッチングし、ゲート電極、ゲート絶縁膜お
よび半導体層を形成する工程とを含むことを特徴とす
る。
【０００７】Ｈ２プラズマエッチング処理により、半導
体酸化物層とソース電極およびドレイン電極との上に形
成された、不純物例えばリンを含む第１半導体層と、前
記半導体酸化物層または基板のリンが拡散された部分と
は選択的にエッチングされるが、実質的に酸素を含まな
い金属製のソース電極およびドレイン電極のリンが拡散
された部分はエッチングされない。したがって、この上
に形成された第２半導体層には、ソース電極およびドレ
イン電極からリンが拡散され、オーミック接触層が形成
される。一方、ソース電極およびドレイン電極間の半導
体酸化物層または基板には、リンが拡散された部分が残
らないため、上述した従来のプラズマドーピング法にお
けるようなリークパスの問題は生じない。
体酸化物層とソース電極およびドレイン電極との上に形
成された、不純物例えばリンを含む第１半導体層と、前
記半導体酸化物層または基板のリンが拡散された部分と
は選択的にエッチングされるが、実質的に酸素を含まな
い金属製のソース電極およびドレイン電極のリンが拡散
された部分はエッチングされない。したがって、この上
に形成された第２半導体層には、ソース電極およびドレ
イン電極からリンが拡散され、オーミック接触層が形成
される。一方、ソース電極およびドレイン電極間の半導
体酸化物層または基板には、リンが拡散された部分が残
らないため、上述した従来のプラズマドーピング法にお
けるようなリークパスの問題は生じない。
【０００８】ソース電極およびドレイン電極を構成する
材料は、リンが拡散された状態でＨ ２プラズマによって
エッチングされないことが必要である。したがって、こ
の材料を、実質的に酸素を含まない金属、特に、ＭｏＷ
合金とすることが好適である。
材料は、リンが拡散された状態でＨ ２プラズマによって
エッチングされないことが必要である。したがって、こ
の材料を、実質的に酸素を含まない金属、特に、ＭｏＷ
合金とすることが好適である。
【０００９】
【発明の実施の形態】図１ａないし１ｆは、本発明によ
る薄膜トランジスタの製造方法の工程を示す断面図であ
る。最初に、図１ａに示すように、ガラスよりなる透明
基板１上にＳｉＯ２膜２を形成し、その上にＭｏＷ合金
膜３をスパッタ法により成膜する。次に、図１ｂに示す
ように、前記ＭｏＷ合金膜をドライエッチングにより加
工してソース電極４およびドレイン電極５を形成する。
次に、図１ｃに示すように、図１ｂの構造上に不純物と
してリン（Ｐ）を含むｎ＋アモルファスシリコン（ｎ＋
ａ−Ｓｉ）膜６をＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ）法により成膜する。これに
より、ｎ＋ａ−Ｓｉ膜６からＭｏＷ製のソース電極４お
よびドレイン電極５とＳｉＯ２膜２とにＰが拡散し、Ｐ
含有ＭｏＷ層７およびＰ含有ＳｉＯ２層８が形成され
る。この後、Ｈ２プラズマエッチング工程によってエッ
チングを行なう。ｎ＋ａ−Ｓｉ膜６がエッチングされる
と共に、Ｐ含有ＳｉＯ２層８もＨ２によって還元される
のでエッチングされる。一方、Ｐ含有ＭｏＷ層７はほと
んどエッチングされない。したがって、図１ｄに示すよ
うに、Ｐ含有ＳｉＯ２層８は除去され、Ｐを含まないＳ
ｉＯ２層２′とＰ含有ＭｏＷ層７とが残る。次に、図１
ｅに示すように、図１ｄの構造上に他のａ−Ｓｉ膜９お
よびシリコン窒化物よりなるゲート絶縁膜１０をＣＶＤ
法により成膜する。この際、Ｐ含有ＭｏＷ層７からａ−
Ｓｉ膜９にＰが拡散され、Ｐ含有ａ−Ｓｉ層すなわちオ
ーミック接触層１１が形成される。この後、ゲート電極
１２をスパッタ法で成膜、パターンニングした後、ａ−
Ｓｉ膜９およびゲート絶縁膜１０をドライエッチングす
る。このようにして、図１ｆに示すようなトップゲート
型のＴＦＴが製造される。本発明により、不純物（リ
ン）濃度が、ソース電極およびドレイン電極表面では１
０の１７乗（個／立方センチメータ）以上、ソース電極
およびドレイン電極の間の領域の表面では、１０の１６
乗（個／立方センチメータ）以下となっていることが望
ましい。
る薄膜トランジスタの製造方法の工程を示す断面図であ
る。最初に、図１ａに示すように、ガラスよりなる透明
基板１上にＳｉＯ２膜２を形成し、その上にＭｏＷ合金
膜３をスパッタ法により成膜する。次に、図１ｂに示す
ように、前記ＭｏＷ合金膜をドライエッチングにより加
工してソース電極４およびドレイン電極５を形成する。
次に、図１ｃに示すように、図１ｂの構造上に不純物と
してリン（Ｐ）を含むｎ＋アモルファスシリコン（ｎ＋
ａ−Ｓｉ）膜６をＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ）法により成膜する。これに
より、ｎ＋ａ−Ｓｉ膜６からＭｏＷ製のソース電極４お
よびドレイン電極５とＳｉＯ２膜２とにＰが拡散し、Ｐ
含有ＭｏＷ層７およびＰ含有ＳｉＯ２層８が形成され
る。この後、Ｈ２プラズマエッチング工程によってエッ
チングを行なう。ｎ＋ａ−Ｓｉ膜６がエッチングされる
と共に、Ｐ含有ＳｉＯ２層８もＨ２によって還元される
のでエッチングされる。一方、Ｐ含有ＭｏＷ層７はほと
んどエッチングされない。したがって、図１ｄに示すよ
うに、Ｐ含有ＳｉＯ２層８は除去され、Ｐを含まないＳ
ｉＯ２層２′とＰ含有ＭｏＷ層７とが残る。次に、図１
ｅに示すように、図１ｄの構造上に他のａ−Ｓｉ膜９お
よびシリコン窒化物よりなるゲート絶縁膜１０をＣＶＤ
法により成膜する。この際、Ｐ含有ＭｏＷ層７からａ−
Ｓｉ膜９にＰが拡散され、Ｐ含有ａ−Ｓｉ層すなわちオ
ーミック接触層１１が形成される。この後、ゲート電極
１２をスパッタ法で成膜、パターンニングした後、ａ−
Ｓｉ膜９およびゲート絶縁膜１０をドライエッチングす
る。このようにして、図１ｆに示すようなトップゲート
型のＴＦＴが製造される。本発明により、不純物（リ
ン）濃度が、ソース電極およびドレイン電極表面では１
０の１７乗（個／立方センチメータ）以上、ソース電極
およびドレイン電極の間の領域の表面では、１０の１６
乗（個／立方センチメータ）以下となっていることが望
ましい。
【００１０】図２は、このように形成した液晶表示装置
用トップゲート型ＴＦＴの一例を示す断面図である。図
１の構成要素と同様の構成要素は、同じ符号で示してい
る。図２のＴＦＴは、さらに、例えばＭｏ製の遮光層１
３と、ＩＴＯ電極１４と、データ線１５とを具える。ま
た、第１シリコン窒化物層１６および第２シリコン窒化
物層１７は、図１のゲート絶縁膜１０に対応する。
用トップゲート型ＴＦＴの一例を示す断面図である。図
１の構成要素と同様の構成要素は、同じ符号で示してい
る。図２のＴＦＴは、さらに、例えばＭｏ製の遮光層１
３と、ＩＴＯ電極１４と、データ線１５とを具える。ま
た、第１シリコン窒化物層１６および第２シリコン窒化
物層１７は、図１のゲート絶縁膜１０に対応する。
【００１１】
【発明の効果】本発明によれば、ソース電極およびドレ
イン電極と半導体層との良好なオーミック接触が得られ
る、従来の方法の問題点を解決した、薄膜トランジスタ
製造方法が提供される。
イン電極と半導体層との良好なオーミック接触が得られ
る、従来の方法の問題点を解決した、薄膜トランジスタ
製造方法が提供される。
【００１２】図３は、本発明の薄膜トランジスタ製造方
法により製造したＴＦＴと、Ｈ２プラズマエッチング工
程によってＰ含有ＳｉＯ２層を除去しなかったＴＦＴの
ドレイン電流Ｉｄ−ゲート電圧Ｖｇ曲線を示すグラフで
ある。ひとつだけオフ電流が大きい曲線が、Ｐ含有Ｓｉ
Ｏ２層を除去しなかったＴＦＴのものである。このグラ
フからもわかるように、本発明の薄膜トランジスタ製造
方法によれば、従来方法のようなリークパスの問題が生
じないため、電流ＯＮ／ＯＦＦ比の大きいＴＦＴを製造
することができる。
法により製造したＴＦＴと、Ｈ２プラズマエッチング工
程によってＰ含有ＳｉＯ２層を除去しなかったＴＦＴの
ドレイン電流Ｉｄ−ゲート電圧Ｖｇ曲線を示すグラフで
ある。ひとつだけオフ電流が大きい曲線が、Ｐ含有Ｓｉ
Ｏ２層を除去しなかったＴＦＴのものである。このグラ
フからもわかるように、本発明の薄膜トランジスタ製造
方法によれば、従来方法のようなリークパスの問題が生
じないため、電流ＯＮ／ＯＦＦ比の大きいＴＦＴを製造
することができる。
【００１３】また、本発明の薄膜トランジスタ製造方法
によれば、非常に少ない工程数で薄膜トランジスタを製
造できるため、ＴＦＴ／ＬＣＤのコストを大幅に低減す
ることができる。さらに、非常に低抵抗なゲート線を実
現できるため、大型超高精細ＴＦＴ／ＬＣＤの実現が可
能になる。
によれば、非常に少ない工程数で薄膜トランジスタを製
造できるため、ＴＦＴ／ＬＣＤのコストを大幅に低減す
ることができる。さらに、非常に低抵抗なゲート線を実
現できるため、大型超高精細ＴＦＴ／ＬＣＤの実現が可
能になる。
【図１】 ａないしｆは、本発明の薄膜トランジスタ製
造方法の工程を示す断面図である。
造方法の工程を示す断面図である。
【図２】 本発明の薄膜トランジスタ製造方法によって
製造されたトップゲート型ＴＦＴの一例を示す断面図で
ある。
製造されたトップゲート型ＴＦＴの一例を示す断面図で
ある。
【図３】 本発明によるＴＦＴと従来方法によるＴＦＴ
のドレイン電流−ゲート電圧曲線を示すグラフである。
のドレイン電流−ゲート電圧曲線を示すグラフである。
１ 透明基板 ２、２′ ＳｉＯ２膜 ３ ＭｏＷ合金膜 ４ ソース電極 ５ ドレイン電極 ６ ｎ＋ａ−Ｓｉ膜 ７ Ｐ含有ＭｏＷ層 ８ Ｐ含有ＳｉＯ２層 ９ ａ−Ｓｉ膜 １０ ゲート絶縁膜 １１ Ｐ含有ａ−Ｓｉ層 １２ ゲート電極 １３ 遮光層 １４ ＩＴＯ電極 １５ データ線 １６ 第１シリコン窒化物層 １７ 第２シリコン窒化物層
フロントページの続き (72)発明者 宮本 隆志 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 5F110 AA06 AA16 BB01 CC05 CC06 DD02 DD13 EE44 FF03 FF29 GG02 GG15 GG44 HJ01 HJ07 HJ16 HK06 HK09 HK16 HK25 HK33 HK34 NN46 NN72 QQ04 QQ09
Claims (5)
- 【請求項１】 薄膜トランジスタ製造方法において、 基板上に半導体酸化物層を形成する工程と、 前記半導体酸化物層上に実質的に酸素を含まない金属製
のソース電極およびドレイン電極を形成する工程と、 前記半導体酸化物層とソース電極およびドレイン電極と
の上に不純物を含む第１半導体層を形成し、前記第１半
導体層に含まれる不純物を前記半導体酸化物層とソース
電極およびドレイン電極とに拡散させる工程と、 Ｈ２プラズマエッチング処理を行ない、前記第１半導体
層と前記半導体酸化物層の不純物を含む領域とを選択的
にエッチングする工程と、 前記ソース電極およびドレイン電極上に第２半導体層を
形成し、前記ソース電極およびドレイン電極に含まれる
不純物を前記第２半導体層に拡散させる工程と、 前記第２半導体層上にゲート絶縁膜用絶縁膜を形成する
工程と、 前記絶縁膜上にゲート電極用導電層を形成する工程と、 前記ゲート電極用導電層、絶縁膜および第２半導体層を
所望のパターンにエッチングし、ゲート電極、ゲート絶
縁膜および半導体層を形成する工程とを含むことを特徴
とする薄膜トランジスタ製造方法。 - 【請求項２】 薄膜トランジスタ製造方法において、 基板上に実質的に酸素を含まない金属製のソース電極お
よびドレイン電極を形成する工程と、 前記基板と前記ソース電極およびドレイン電極との上に
不純物を含む第１半導体層を形成し、前記第１半導体層
に含まれる不純物を前記基板と前記ソース電極およびド
レイン電極とに拡散させる工程と、 Ｈ２プラズマエッチング処理を行ない、前記第１半導体
層と前記基板の不純物を含む領域とを選択的にエッチン
グする工程と、 前記ソース電極およびドレイン電極上に第２半導体層を
形成し、前記ソース電極およびドレイン電極に含まれる
不純物を前記第２半導体層に拡散させる工程と、 前記第２半導体層上にゲート絶縁膜用絶縁膜を形成する
工程と、 前記絶縁膜上にゲート電極用導電層を形成する工程と、 前記ゲート電極用導電層、絶縁膜および第２半導体層を
所望のパターンにエッチングし、ゲート電極、ゲート絶
縁膜および半導体層を形成する工程とを含むことを特徴
とする薄膜トランジスタ製造方法。 - 【請求項３】 請求項１または２に記載の薄膜トランジ
スタ製造方法において、前記実質的に酸素を含まない金
属をＭｏＷ合金としたことを特徴とする薄膜トランジス
タ製造方法。 - 【請求項４】 基板上に半導体酸化物層が形成され、前
記半導体酸化物層上に実質的に酸素を含まない金属製の
ソース電極およびドレイン電極が形成され、前記半導体
酸化物層とソース電極およびドレイン電極との上に半導
体層が形成され、前記半導体層上にゲート絶縁膜が形成
され、前記ゲート絶縁膜上にゲート電極が形成された薄
膜トランジスタにおいて、ソース電極およびドレイン電
極表面が不純物を含み、前記ソース電極およびドレイン
電極の下にある半導体酸化物層の上面の位置よりも、前
記ソース電極およびドレイン電極の間にある半導体酸化
物層の上面の位置の方が低いことを特徴とする薄膜トラ
ンジスタ。 - 【請求項５】 基板上に実質的に酸素を含まない金属製
のソース電極およびドレイン電極が形成され、前記基板
と前記ソース電極およびドレイン電極との上に半導体層
が形成され、前記半導体層上にゲート絶縁膜が形成さ
れ、前記ゲート絶縁膜上にゲート電極が形成された薄膜
トランジスタにおいて、 ソース電極およびドレイン電極表面が不純物を含み、前
記ソース電極およびドレイン電極の下にある基板の上面
の位置よりも、前記ソース電極およびドレイン電極の間
にある基板の上面の位置の方が低いことを特徴とする薄
膜トランジスタ。
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| JP11133892A JP2000332248A (ja) | 1999-05-14 | 1999-05-14 | 薄膜トランジスタおよびその製造方法 |
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| JP11133892A JP2000332248A (ja) | 1999-05-14 | 1999-05-14 | 薄膜トランジスタおよびその製造方法 |
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