JP2000332254A - 薄膜トランジスタ装置 - Google Patents
薄膜トランジスタ装置Info
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- JP2000332254A JP2000332254A JP14154199A JP14154199A JP2000332254A JP 2000332254 A JP2000332254 A JP 2000332254A JP 14154199 A JP14154199 A JP 14154199A JP 14154199 A JP14154199 A JP 14154199A JP 2000332254 A JP2000332254 A JP 2000332254A
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- Japan
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- semiconductor layer
- film
- region
- tft
- insulating film
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Abstract
(57)【要約】
【課題】 半導体層側面の電流がＴＦＴの特性に悪影響
を及ぼし、ＴＦＴを液晶表示装置に用いた場合に画素電
極の電圧保持特性を低下しあるいは回路のリークにより
表示不良を生じるのを防止し、良好な表示品位を有する
液晶表示装置を高い歩留まりで製造可能とする。 【解決手段】 半導体層２１、２２側面をアモルファス
化した後酸化してゲート絶縁膜２７の下地領域２３、２
４を形成し、さらに半導体層２１、２３上にゲート絶縁
膜２７の表面領域である酸化シリコン（ＳｉＯ2）膜２
６を形成する。これにより半導体層２１、２２上面のゲ
ート絶縁膜２７の膜厚より、半導体層２１、２２の側面
の膜厚を厚くして、 ｎ型ｐ−ＳｉＴＦＴ１６及びｐ型
ｐ−ＳｉＴＦＴ１７の特性の安定化を図り、液晶表示装
置の表示不良による歩留まり低下を防止する。
を及ぼし、ＴＦＴを液晶表示装置に用いた場合に画素電
極の電圧保持特性を低下しあるいは回路のリークにより
表示不良を生じるのを防止し、良好な表示品位を有する
液晶表示装置を高い歩留まりで製造可能とする。 【解決手段】 半導体層２１、２２側面をアモルファス
化した後酸化してゲート絶縁膜２７の下地領域２３、２
４を形成し、さらに半導体層２１、２３上にゲート絶縁
膜２７の表面領域である酸化シリコン（ＳｉＯ2）膜２
６を形成する。これにより半導体層２１、２２上面のゲ
ート絶縁膜２７の膜厚より、半導体層２１、２２の側面
の膜厚を厚くして、 ｎ型ｐ−ＳｉＴＦＴ１６及びｐ型
ｐ−ＳｉＴＦＴ１７の特性の安定化を図り、液晶表示装
置の表示不良による歩留まり低下を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート絶縁膜を介
して半導体層上にゲート電極を有するトップゲート型の
薄膜トランジスタ装置に関する。
して半導体層上にゲート電極を有するトップゲート型の
薄膜トランジスタ装置に関する。
【０００２】
【従来の技術】近年、多結晶シリコン（以下ｐ−Ｓｉと
略称する。）膜や非結晶シリコン（以下ａ−Ｓｉと略称
する。）膜を半導体層として用いてなる薄膜トランジス
タ装置（以下ＴＦＴと略称する。）を、画素電極のスイ
ッチング素子とするアクティブマトリクス型液晶表示装
置の実用化が図られ、中でもｐ−Ｓｉを半導体層として
用いるｐ−ＳｉＴＦＴは、移動度が大きく良好な半導体
特性を有することから、上記画素電極のスイッチング素
子を動作させるための駆動回路素子としての実用化も図
られている。
略称する。）膜や非結晶シリコン（以下ａ−Ｓｉと略称
する。）膜を半導体層として用いてなる薄膜トランジス
タ装置（以下ＴＦＴと略称する。）を、画素電極のスイ
ッチング素子とするアクティブマトリクス型液晶表示装
置の実用化が図られ、中でもｐ−Ｓｉを半導体層として
用いるｐ−ＳｉＴＦＴは、移動度が大きく良好な半導体
特性を有することから、上記画素電極のスイッチング素
子を動作させるための駆動回路素子としての実用化も図
られている。
【０００３】このようなｐ−ＳｉＴＦＴの構造として
は、ゲート電極をマスクにしてｐ−Ｓｉ膜に自己整合的
に不純物を注入することによりソース領域及びドレイン
領域を高い製造精度で形成するよう、従来、図９乃至図
１１に示すトップゲート型が多く採用されている。即ち
アンダーコート層１ａを介しガラス基板１上にｐ−Ｓｉ
膜２を島状に形成後、このｐ−Ｓｉ膜２を酸化シリコン
（ＳｉＯ2）からなるゲート絶縁膜３で被覆し、更にゲ
ート絶縁膜３上にゲート電極４を配線し、ゲート電極を
マスクにしてｐ−Ｓｉ膜２に自己整合的に不純物を注入
してソース領域６及びドレイン領域７を形成している。
そしてこの後更に層間絶縁膜８を形成後、層間絶縁膜８
上に信号線１０、１１を配線し、コンタクトホールを介
しソース領域６あるいはドレイン領域７と接続し、ｐ−
ＳｉＴＦＴ１２を形成していた。
は、ゲート電極をマスクにしてｐ−Ｓｉ膜に自己整合的
に不純物を注入することによりソース領域及びドレイン
領域を高い製造精度で形成するよう、従来、図９乃至図
１１に示すトップゲート型が多く採用されている。即ち
アンダーコート層１ａを介しガラス基板１上にｐ−Ｓｉ
膜２を島状に形成後、このｐ−Ｓｉ膜２を酸化シリコン
（ＳｉＯ2）からなるゲート絶縁膜３で被覆し、更にゲ
ート絶縁膜３上にゲート電極４を配線し、ゲート電極を
マスクにしてｐ−Ｓｉ膜２に自己整合的に不純物を注入
してソース領域６及びドレイン領域７を形成している。
そしてこの後更に層間絶縁膜８を形成後、層間絶縁膜８
上に信号線１０、１１を配線し、コンタクトホールを介
しソース領域６あるいはドレイン領域７と接続し、ｐ−
ＳｉＴＦＴ１２を形成していた。
【０００４】
【発明が解決しようとする課題】しかしながら上記トッ
プゲート型のｐ−ＳｉＴＦＴ１２にあっては、ゲート絶
縁膜である酸化シリコン（ＳｉＯ2）が、ｐ−Ｓｉ膜２
の側面で薄膜化されてしまう。しかも島状のｐ−Ｓｉ膜
２の側面２ａ、２ｂ上方にもゲート電極４が配線される
ことから、 ｐ−ＳｉＴＦＴ１２はｐ−Ｓｉ膜２の側面
２ａ、２ｂの影響を受け、その特性は、ｐ−Ｓｉ膜２の
上面を流れる電流の他にｐ−Ｓｉ膜２の側面２ａ、２ｂ
を流れる電流が重ね合わさった構造となり、この側面２
ａ、２ｂを流れる電流は、特に低電圧時の ｐ−ＳｉＴ
ＦＴ１２の電流特性に影響を与えてしまう。
プゲート型のｐ−ＳｉＴＦＴ１２にあっては、ゲート絶
縁膜である酸化シリコン（ＳｉＯ2）が、ｐ−Ｓｉ膜２
の側面で薄膜化されてしまう。しかも島状のｐ−Ｓｉ膜
２の側面２ａ、２ｂ上方にもゲート電極４が配線される
ことから、 ｐ−ＳｉＴＦＴ１２はｐ−Ｓｉ膜２の側面
２ａ、２ｂの影響を受け、その特性は、ｐ−Ｓｉ膜２の
上面を流れる電流の他にｐ−Ｓｉ膜２の側面２ａ、２ｂ
を流れる電流が重ね合わさった構造となり、この側面２
ａ、２ｂを流れる電流は、特に低電圧時の ｐ−ＳｉＴ
ＦＴ１２の電流特性に影響を与えてしまう。
【０００５】従ってこのようなｐ−ＳｉＴＦＴ１２を液
晶表示装置の画素電極のスイッチング素子に用いるとそ
の電圧保持特性を低下させる一方、駆動回路素子に用い
ると回路のリーク原因となり、電流の立ち上がりが遅
く、均一な表示が成されず、ひいては画像上に斑点を生
じてしまい表示品位を著しく低下し、表示不良を生じる
という問題を有していた。
晶表示装置の画素電極のスイッチング素子に用いるとそ
の電圧保持特性を低下させる一方、駆動回路素子に用い
ると回路のリーク原因となり、電流の立ち上がりが遅
く、均一な表示が成されず、ひいては画像上に斑点を生
じてしまい表示品位を著しく低下し、表示不良を生じる
という問題を有していた。
【０００６】そこで本発明は上記課題を除去するもの
で、トップゲート型のｐ−ＳｉＴＦＴにおいてｐ−Ｓｉ
膜の側面の電流による影響を低減し、特性の安定化を図
り、ｐ−ＳｉＴＦＴを液晶表示装置に用いた場合画素電
極の電圧保持特性を向上し、あるいは駆動回路素子のリ
ークを防止して、良好な表示品位を有する液晶表示装置
を高い歩留まりで得られる、薄膜トランジスタ装置を提
供することを目的とする。
で、トップゲート型のｐ−ＳｉＴＦＴにおいてｐ−Ｓｉ
膜の側面の電流による影響を低減し、特性の安定化を図
り、ｐ−ＳｉＴＦＴを液晶表示装置に用いた場合画素電
極の電圧保持特性を向上し、あるいは駆動回路素子のリ
ークを防止して、良好な表示品位を有する液晶表示装置
を高い歩留まりで得られる、薄膜トランジスタ装置を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するための手段として、絶縁性基板と、この絶縁性基板
上に島状に形成されチャネル領域及びこのチャネル領域
を挟みソース領域並びにドレイン領域を有する半導体層
と、この半導体層側面に被着する膜厚が前記半導体層上
面に被着する膜厚より厚くなるよう前記半導体層を被覆
するゲート絶縁膜と、このゲート絶縁膜上の前記チャネ
ル領域に対応する領域に形成されるゲート電極とを設け
るものである。
するための手段として、絶縁性基板と、この絶縁性基板
上に島状に形成されチャネル領域及びこのチャネル領域
を挟みソース領域並びにドレイン領域を有する半導体層
と、この半導体層側面に被着する膜厚が前記半導体層上
面に被着する膜厚より厚くなるよう前記半導体層を被覆
するゲート絶縁膜と、このゲート絶縁膜上の前記チャネ
ル領域に対応する領域に形成されるゲート電極とを設け
るものである。
【０００８】上記構成により、ｐ−Ｓｉ膜の側面の絶縁
性を向上する事により、安定した半導体特性を有するｐ
−ＳｉＴＦＴを得ることが出来る。従ってこのようなｐ
−ＳｉＴＦＴを液晶表示装置に用いれば、画素電極は表
示画像を良好に保持可能となり、又駆動回路素子にあっ
ては安定した駆動特性を得られることから表示品位が向
上され、表示不良による歩留まりの低下の防止により製
造コストの低減も可能となる。
性を向上する事により、安定した半導体特性を有するｐ
−ＳｉＴＦＴを得ることが出来る。従ってこのようなｐ
−ＳｉＴＦＴを液晶表示装置に用いれば、画素電極は表
示画像を良好に保持可能となり、又駆動回路素子にあっ
ては安定した駆動特性を得られることから表示品位が向
上され、表示不良による歩留まりの低下の防止により製
造コストの低減も可能となる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図１
乃至図５を参照して説明する。図１は例えば液晶表示装
置（図示せず）の画素電極（図示せず）を駆動するｎ型
ｐ−ＳｉＴＦＴ１６及び、駆動回路として用いられるｐ
型ｐ−ＳｉＴＦＴ１７を示す。ｎ型ｐ−ＳｉＴＦＴ１６
及び、ｐ型ｐ−ＳｉＴＦＴ１７は共にトップゲート型で
あり、絶縁性基板であるガラス基板１８上には、膜厚３
００ｎｍの窒化シリコン（ＳｉＮｘ）からなるアンダー
コート層２０を介し膜厚５０ｎｍのｎ型ｐ−ＳｉＴＦＴ
１６の半導体層２１及びｐ型ｐ−ＳｉＴＦＴ１７の半導
体層２２が島状にパターン形成されている。
乃至図５を参照して説明する。図１は例えば液晶表示装
置（図示せず）の画素電極（図示せず）を駆動するｎ型
ｐ−ＳｉＴＦＴ１６及び、駆動回路として用いられるｐ
型ｐ−ＳｉＴＦＴ１７を示す。ｎ型ｐ−ＳｉＴＦＴ１６
及び、ｐ型ｐ−ＳｉＴＦＴ１７は共にトップゲート型で
あり、絶縁性基板であるガラス基板１８上には、膜厚３
００ｎｍの窒化シリコン（ＳｉＮｘ）からなるアンダー
コート層２０を介し膜厚５０ｎｍのｎ型ｐ−ＳｉＴＦＴ
１６の半導体層２１及びｐ型ｐ−ＳｉＴＦＴ１７の半導
体層２２が島状にパターン形成されている。
【００１０】半導体層２１は、チャネル領域２１ａ、チ
ャネル領域２１ａに隣接しリン（Ｐ +）イオンを低濃度
でドーピングしたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）領域２１ｂ、２１ｃ、更にＬＤＤ領域２
１ｂ、２１ｃに隣接しリン（Ｐ+）イオンを高濃度でド
ーピングしてなるソース領域２１ｄ、ドレイン領域２１
ｅから成っている。半導体層２２は、チャネル領域２２
ａ及びホウ素（Ｂ+）イオンを高濃度でドーピングして
なるソース領域２２ｂ、ドレイン領域２２ｃから成って
いる。
ャネル領域２１ａに隣接しリン（Ｐ +）イオンを低濃度
でドーピングしたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）領域２１ｂ、２１ｃ、更にＬＤＤ領域２
１ｂ、２１ｃに隣接しリン（Ｐ+）イオンを高濃度でド
ーピングしてなるソース領域２１ｄ、ドレイン領域２１
ｅから成っている。半導体層２２は、チャネル領域２２
ａ及びホウ素（Ｂ+）イオンを高濃度でドーピングして
なるソース領域２２ｂ、ドレイン領域２２ｃから成って
いる。
【００１１】各半導体層２１、２２の側面にはアモルフ
ァス化されたｐ−Ｓｉを酸化してなる下地領域２３、２
４が隣接され、更に半導体層２１、２２は、その上から
表面領域である膜厚１００ｎｍの酸化シリコン（ＳｉＯ
2）膜２６により被覆される。この酸化シリコン（Ｓｉ
Ｏ2）膜２６は、下地領域２３、２４と共にゲート絶縁
膜２７を構成している。即ちゲート絶縁膜２７は、半導
体層２１、２２の上面にあっては、酸化シリコン（Ｓｉ
Ｏ2）膜２６のみからなり、その膜厚は１００ｎｍとさ
れ、半導体層２１、２２の側面にあっては、下地領域２
３、２４と酸化シリコン（ＳｉＯ2）膜２６とからな
り、その膜厚は５００ｎｍとされる。
ァス化されたｐ−Ｓｉを酸化してなる下地領域２３、２
４が隣接され、更に半導体層２１、２２は、その上から
表面領域である膜厚１００ｎｍの酸化シリコン（ＳｉＯ
2）膜２６により被覆される。この酸化シリコン（Ｓｉ
Ｏ2）膜２６は、下地領域２３、２４と共にゲート絶縁
膜２７を構成している。即ちゲート絶縁膜２７は、半導
体層２１、２２の上面にあっては、酸化シリコン（Ｓｉ
Ｏ2）膜２６のみからなり、その膜厚は１００ｎｍとさ
れ、半導体層２１、２２の側面にあっては、下地領域２
３、２４と酸化シリコン（ＳｉＯ2）膜２６とからな
り、その膜厚は５００ｎｍとされる。
【００１２】又両半導体層２１、２２上のチャネル領域
２１ａ、２２ａに対応する位置には、ゲート絶縁膜２７
を介しモリブデン（Ｍｏ）及びタングステン（Ｗ）の合
金である金属膜からなりゲート線（図示せず）と一体的
に形成される厚さ２５０ｎｍのゲート電極２８、３０が
形成され、更に酸化シリコン膜（ ＳｉＯ2）からなる層
間絶縁膜４６にて被覆されている。層間絶縁膜４６及び
ゲート絶縁膜２７にはコンタクトホールが形成され、こ
のコンタクトホールを介して、モリブデン（Ｍｏ）、ア
ルミニウム（ Ａｌ）、モリブデン（Ｍｏ）を順次５０
ｎｍ、４００ｎｍ、５０ｎｍ積層してなりソース領域２
１ｄ、２２ｂに接続されるソース電極４７、４８及び、
ドレイン領域２１ｅ、２２ｃに接続されるドレイン電極
５０、５１が形成されている。
２１ａ、２２ａに対応する位置には、ゲート絶縁膜２７
を介しモリブデン（Ｍｏ）及びタングステン（Ｗ）の合
金である金属膜からなりゲート線（図示せず）と一体的
に形成される厚さ２５０ｎｍのゲート電極２８、３０が
形成され、更に酸化シリコン膜（ ＳｉＯ2）からなる層
間絶縁膜４６にて被覆されている。層間絶縁膜４６及び
ゲート絶縁膜２７にはコンタクトホールが形成され、こ
のコンタクトホールを介して、モリブデン（Ｍｏ）、ア
ルミニウム（ Ａｌ）、モリブデン（Ｍｏ）を順次５０
ｎｍ、４００ｎｍ、５０ｎｍ積層してなりソース領域２
１ｄ、２２ｂに接続されるソース電極４７、４８及び、
ドレイン領域２１ｅ、２２ｃに接続されるドレイン電極
５０、５１が形成されている。
【００１３】次に図２及び図３を参照してｎ型ｐ−Ｓｉ
ＴＦＴ１６及び、ｐ型ｐ−ＳｉＴＦＴ１７の製造方法に
ついて述べる。先ず図２（ａ）に示す様に、ガラス基板
１８上に窒化シリコン（ＳｉＮｘ）膜からなるアンダー
コート層２０及びａ−Ｓｉ層３２をプラズマＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法により夫々３００ｎｍ、５０ｎｍ成膜する。その
後６００℃で１時間アニールし、ａ−Ｓｉ層３２中の水
素濃度をおよそ０．１atomic％以下になるよう脱水素を
行い、図２（ｂ）に示す様に、ボロンイオン（Ｂ＋）を
１Ｅ１２／cm2程度イオンドーピングし、更にＥＬＡ
（エキシマレーザアニール）法によりＸｅＣｌエキシマ
レーザを照射してａ−Ｓｉ層３２を瞬時溶融し、多結晶
化してｐ−Ｓｉ層３３を形成する。
ＴＦＴ１６及び、ｐ型ｐ−ＳｉＴＦＴ１７の製造方法に
ついて述べる。先ず図２（ａ）に示す様に、ガラス基板
１８上に窒化シリコン（ＳｉＮｘ）膜からなるアンダー
コート層２０及びａ−Ｓｉ層３２をプラズマＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法により夫々３００ｎｍ、５０ｎｍ成膜する。その
後６００℃で１時間アニールし、ａ−Ｓｉ層３２中の水
素濃度をおよそ０．１atomic％以下になるよう脱水素を
行い、図２（ｂ）に示す様に、ボロンイオン（Ｂ＋）を
１Ｅ１２／cm2程度イオンドーピングし、更にＥＬＡ
（エキシマレーザアニール）法によりＸｅＣｌエキシマ
レーザを照射してａ−Ｓｉ層３２を瞬時溶融し、多結晶
化してｐ−Ｓｉ層３３を形成する。
【００１４】次に図２（ｃ）に示す様に、ｐ−Ｓｉ層３
３上にＰＥＰ（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒ
ｏｃｅｓｓ）法によりフォトレジスト３６、３７をパタ
ーン形成し、このフォトレジスト３６、３７をマスクに
してｐ−Ｓｉ層３３を島状にエッチング加工して半導体
層２１、２２をパターン形成する。この後図２（ｄ）に
示す様に、アッシングによりフォトレジスト３６、３７
の周囲を後退させ、半導体層２１、２２の側面にアルゴ
ンイオン（Ａｒ）を１０ｋｅＶでイオン注入して、半導
体層２１、２２側面をアモルファス化する。これによ
り、次の工程の酸素（Ｏ2）プラズマによる側面の酸化
時に、表面のみでなく全領域を酸化可能とする。
３上にＰＥＰ（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒ
ｏｃｅｓｓ）法によりフォトレジスト３６、３７をパタ
ーン形成し、このフォトレジスト３６、３７をマスクに
してｐ−Ｓｉ層３３を島状にエッチング加工して半導体
層２１、２２をパターン形成する。この後図２（ｄ）に
示す様に、アッシングによりフォトレジスト３６、３７
の周囲を後退させ、半導体層２１、２２の側面にアルゴ
ンイオン（Ａｒ）を１０ｋｅＶでイオン注入して、半導
体層２１、２２側面をアモルファス化する。これによ
り、次の工程の酸素（Ｏ2）プラズマによる側面の酸化
時に、表面のみでなく全領域を酸化可能とする。
【００１５】次いでフォトレジスト３６、３７を除去し
た後アモルファス化した半導体層２１、２２側面の全領
域を酸素（Ｏ2）プラズマで酸化して図２（ｅ）に示す
ように、下地領域２３、２４を形成する。更に図２
（ｆ）に示すように、下地領域２３、２４を形成された
半導体層２１、２２上に、ＴＥＯＳ（ｔｅｔｒａ ｅｔ
ｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ ）を原料とし
て用いたプラズマＣＶＤ法により、酸化シリコン（Ｓｉ
Ｏ2）膜２６を１００ｎｍ程度成長させてゲート絶縁膜
２７を形成する。
た後アモルファス化した半導体層２１、２２側面の全領
域を酸素（Ｏ2）プラズマで酸化して図２（ｅ）に示す
ように、下地領域２３、２４を形成する。更に図２
（ｆ）に示すように、下地領域２３、２４を形成された
半導体層２１、２２上に、ＴＥＯＳ（ｔｅｔｒａ ｅｔ
ｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ ）を原料とし
て用いたプラズマＣＶＤ法により、酸化シリコン（Ｓｉ
Ｏ2）膜２６を１００ｎｍ程度成長させてゲート絶縁膜
２７を形成する。
【００１６】続いて図２（ｇ）に示す様に、スパッタリ
ング法によりモリブデン（Ｍｏ）及びタングステン
（Ｗ）の合金からなる金属膜４０を２５０ｎｍの膜厚に
形成後、ＰＥＰ法により形成されたフォトレジスト（図
示せず）をマスクに金属膜４０をエッチングしてゲート
電極２８、３０をパターン形成し、次いで図２（ｈ）に
示すようにリンイオン（Ｐ＋）を、ドーズ量３Ｅ１３／
cm2、加圧電圧８０ｋｅＶで低濃度イオンドーピングす
る。
ング法によりモリブデン（Ｍｏ）及びタングステン
（Ｗ）の合金からなる金属膜４０を２５０ｎｍの膜厚に
形成後、ＰＥＰ法により形成されたフォトレジスト（図
示せず）をマスクに金属膜４０をエッチングしてゲート
電極２８、３０をパターン形成し、次いで図２（ｈ）に
示すようにリンイオン（Ｐ＋）を、ドーズ量３Ｅ１３／
cm2、加圧電圧８０ｋｅＶで低濃度イオンドーピングす
る。
【００１７】次にレジストを塗布後ＰＥＰ法により、ｐ
型ｐ−ＳｉＴＦＴ１７全体を被覆するフォトレジスト４
１及びｎ型ｐ−ＳｉＴＦＴ１６のゲート電極２８よりわ
ずかに大きい領域を被覆するフォトレジスト４２をパタ
ーン形成後、図３（ａ）に示すようにホスフィン（ＰＨ
３）ガスを用いリンイオン（Ｐ＋）を、ドーズ量２Ｅ１
５／cm2、加圧電圧７０ｋｅＶで高濃度イオンドーピン
グする。これによりｎ型ｐ−ＳｉＴＦＴ１６の半導体層
のイオン高濃度のソース領域２１ｄ及びドレイン領域２
１ｅとチャネル領域２１ａとの間には、イオン低濃度の
ＬＤＤ領域２１ｂ、２１ｃが形成される。このＬＤＤ領
域２１ｂ、２１ｃは、リーク電流を低減し、ｎ型ｐ−Ｓ
ｉＴＦＴ１６の劣化を防止する。
型ｐ−ＳｉＴＦＴ１７全体を被覆するフォトレジスト４
１及びｎ型ｐ−ＳｉＴＦＴ１６のゲート電極２８よりわ
ずかに大きい領域を被覆するフォトレジスト４２をパタ
ーン形成後、図３（ａ）に示すようにホスフィン（ＰＨ
３）ガスを用いリンイオン（Ｐ＋）を、ドーズ量２Ｅ１
５／cm2、加圧電圧７０ｋｅＶで高濃度イオンドーピン
グする。これによりｎ型ｐ−ＳｉＴＦＴ１６の半導体層
のイオン高濃度のソース領域２１ｄ及びドレイン領域２
１ｅとチャネル領域２１ａとの間には、イオン低濃度の
ＬＤＤ領域２１ｂ、２１ｃが形成される。このＬＤＤ領
域２１ｂ、２１ｃは、リーク電流を低減し、ｎ型ｐ−Ｓ
ｉＴＦＴ１６の劣化を防止する。
【００１８】続いてアッシング法によりフォトレジスト
４１、４２を除去した後、再度レジストを塗布後ＰＥＰ
法により、ｎ型ｐ−ＳｉＴＦＴ１６全体を被覆するフォ
トレジスト４３をパターン形成し、図３（ｂ）に示すよ
うにボロンイオン（Ｂ＋）を、ドーズ量２Ｅ１０15／cm
2、加圧電圧７０ｋｅＶで高濃度イオンドーピングす
る。その後アッシング法によりフォトレジスト４３を除
去した後、図３（ｃ）に示すようにドーピングしたイオ
ンを活性化させるためにガラス基板１８を５００℃で１
時間アニールする。
４１、４２を除去した後、再度レジストを塗布後ＰＥＰ
法により、ｎ型ｐ−ＳｉＴＦＴ１６全体を被覆するフォ
トレジスト４３をパターン形成し、図３（ｂ）に示すよ
うにボロンイオン（Ｂ＋）を、ドーズ量２Ｅ１０15／cm
2、加圧電圧７０ｋｅＶで高濃度イオンドーピングす
る。その後アッシング法によりフォトレジスト４３を除
去した後、図３（ｃ）に示すようにドーピングしたイオ
ンを活性化させるためにガラス基板１８を５００℃で１
時間アニールする。
【００１９】次に図３（ｄ）に示す様に、プラズマＣＶ
Ｄ法により酸化シリコン（ ＳｉＯ2）からなる層間絶縁
膜４６を４００ｎｍ成膜する。更にＰＥＰ法により形成
されるマスク（図示せず）を用い、層間絶縁膜４６及び
ゲート絶縁膜２７にコンタクトホール２３をエッチング
形成し、図３（ｅ）に示すように、スパッタリング法に
よりモリブデン（Ｍｏ）、アルミニウム（ Ａｌ）、モ
リブデン（Ｍｏ）を順次５０ｎｍ、４００ｎｍ、５０ｎ
ｍ積層し金属膜４７を形成する。この後、ＰＥＰ法によ
り形成されるマスクを用い図３（ｆ）に示すようにソー
ス電極４８、５０、ドレイン電極５１、５２をパターン
形成して所望の ｎ型ｐ−ＳｉＴＦＴ１６及び、ｐ型ｐ
−ＳｉＴＦＴ１７を得る事となる。
Ｄ法により酸化シリコン（ ＳｉＯ2）からなる層間絶縁
膜４６を４００ｎｍ成膜する。更にＰＥＰ法により形成
されるマスク（図示せず）を用い、層間絶縁膜４６及び
ゲート絶縁膜２７にコンタクトホール２３をエッチング
形成し、図３（ｅ）に示すように、スパッタリング法に
よりモリブデン（Ｍｏ）、アルミニウム（ Ａｌ）、モ
リブデン（Ｍｏ）を順次５０ｎｍ、４００ｎｍ、５０ｎ
ｍ積層し金属膜４７を形成する。この後、ＰＥＰ法によ
り形成されるマスクを用い図３（ｆ）に示すようにソー
ス電極４８、５０、ドレイン電極５１、５２をパターン
形成して所望の ｎ型ｐ−ＳｉＴＦＴ１６及び、ｐ型ｐ
−ＳｉＴＦＴ１７を得る事となる。
【００２０】即ちこの様にして得られた ｎ型ｐ−Ｓｉ
ＴＦＴ１６及び、ｐ型ｐ−ＳｉＴＦＴ１７は、図４及び
図５に示すように半導体層２１、２２側面の下地領域２
３、２４及び酸化シリコン（ＳｉＯ2）膜からなるゲー
ト絶縁膜２７の膜厚が、半導体層２１、２２上面の酸化
シリコン（ＳｉＯ2）膜２６からなるゲート絶縁膜２７
の膜厚に比し厚く形成されていて、半導体層２１、２２
側面の絶縁性を良好に保持出来、側面の電流によるＴＦ
Ｔ特性への悪影響が低減される。
ＴＦＴ１６及び、ｐ型ｐ−ＳｉＴＦＴ１７は、図４及び
図５に示すように半導体層２１、２２側面の下地領域２
３、２４及び酸化シリコン（ＳｉＯ2）膜からなるゲー
ト絶縁膜２７の膜厚が、半導体層２１、２２上面の酸化
シリコン（ＳｉＯ2）膜２６からなるゲート絶縁膜２７
の膜厚に比し厚く形成されていて、半導体層２１、２２
側面の絶縁性を良好に保持出来、側面の電流によるＴＦ
Ｔ特性への悪影響が低減される。
【００２１】この様に構成すれば、 ｎ型ｐ−ＳｉＴＦ
Ｔ１６及び、ｐ型ｐ−ＳｉＴＦＴ１７は、半導体層２
１、２２側面に不所望な電流が流れることなく、安定し
た特性を得られ、これらを液晶表示装置に用いた場合、
画素電極の電圧保持特性を向上出来ることから良好な表
示を得られ、更に駆動回路素子のリークが防止され、図
６に実線で示すように半導体層側面のゲート絶縁膜の薄
い従来例に比し、電圧（Ｖｇ）印加時に急峻な電流（Ｉ
ｄ）の立ち上がりを得られることから、斑点を生じるこ
となく全面にわたり均一な表示をえられ、表示不良によ
る歩留まりの低下を防止出来良好な表示品位を有する液
晶表示装置の低価格化の実現も図れる。
Ｔ１６及び、ｐ型ｐ−ＳｉＴＦＴ１７は、半導体層２
１、２２側面に不所望な電流が流れることなく、安定し
た特性を得られ、これらを液晶表示装置に用いた場合、
画素電極の電圧保持特性を向上出来ることから良好な表
示を得られ、更に駆動回路素子のリークが防止され、図
６に実線で示すように半導体層側面のゲート絶縁膜の薄
い従来例に比し、電圧（Ｖｇ）印加時に急峻な電流（Ｉ
ｄ）の立ち上がりを得られることから、斑点を生じるこ
となく全面にわたり均一な表示をえられ、表示不良によ
る歩留まりの低下を防止出来良好な表示品位を有する液
晶表示装置の低価格化の実現も図れる。
【００２２】尚本発明は上記実施の形態に限られるもの
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えば半導体層を被覆するゲート絶縁膜の膜厚は半
導体層の上面より側面の方が厚ければ限定されない。
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えば半導体層を被覆するゲート絶縁膜の膜厚は半
導体層の上面より側面の方が厚ければ限定されない。
【００２３】又半導体層側面の下地領域の形成方法も限
定されず、上記実施の形態のように、半導体層側面をア
モルファス化することなく、例えば図７に示す第１の変
形例のように、半導体層上に１層目の酸化膜を形成後、
半導体層上面が露出するまで１層目の酸化膜を均一にエ
ッチングすれば、エッチング終了後半導体層側面に酸化
膜が残るのでこれを下地領域としても良い。
定されず、上記実施の形態のように、半導体層側面をア
モルファス化することなく、例えば図７に示す第１の変
形例のように、半導体層上に１層目の酸化膜を形成後、
半導体層上面が露出するまで１層目の酸化膜を均一にエ
ッチングすれば、エッチング終了後半導体層側面に酸化
膜が残るのでこれを下地領域としても良い。
【００２４】即ち図７（ａ）に示すように、ガラス基板
５５上にアンダーコート層５６を介してｐ−Ｓｉからな
る半導体層５７、５８をパターン形成後、図７（ｂ）に
示すように、プラズマＣＶＤ法により１層目の酸化シリ
コン（ＳｉＯ2）膜６０を５００ｎｍ程度成長させ、続
いて図７（ｃ）に示すように酸化シリコン（ＳｉＯ2）
膜６０を均一にエッチングし、半導体層５７、５８上面
を露出させる。この時半導体層５７、５８側面には酸化
シリコン（ＳｉＯ2）膜６０ａ〜６０ｄが残る。
５５上にアンダーコート層５６を介してｐ−Ｓｉからな
る半導体層５７、５８をパターン形成後、図７（ｂ）に
示すように、プラズマＣＶＤ法により１層目の酸化シリ
コン（ＳｉＯ2）膜６０を５００ｎｍ程度成長させ、続
いて図７（ｃ）に示すように酸化シリコン（ＳｉＯ2）
膜６０を均一にエッチングし、半導体層５７、５８上面
を露出させる。この時半導体層５７、５８側面には酸化
シリコン（ＳｉＯ2）膜６０ａ〜６０ｄが残る。
【００２５】従ってこの上からＴＥＯＳ（ｔｅｔｒａ
ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ ）を原料
として用いたプラズマＣＶＤ法により２層目の酸化シリ
コン（ＳｉＯ2）膜６１を１００ｎｍ程度成長させ酸化
シリコン（ＳｉＯ2）膜６０ａ〜６０ｄと共にゲート絶
縁膜６２を構成すれば、図７（ｄ）に示すように、半導
体層５７、５８側面には、酸化シリコン（ＳｉＯ2）膜
６０ａ〜６０ｄに更に２層目の酸化シリコン（Ｓｉ
Ｏ2）膜６１からなるゲート絶縁膜６２が被着され、半
導体層５７、５８上面を被覆する２層目の酸化シリコン
（ＳｉＯ2）膜６１のみからなるゲート絶縁膜６２より
その膜厚は厚くされる。
ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ ）を原料
として用いたプラズマＣＶＤ法により２層目の酸化シリ
コン（ＳｉＯ2）膜６１を１００ｎｍ程度成長させ酸化
シリコン（ＳｉＯ2）膜６０ａ〜６０ｄと共にゲート絶
縁膜６２を構成すれば、図７（ｄ）に示すように、半導
体層５７、５８側面には、酸化シリコン（ＳｉＯ2）膜
６０ａ〜６０ｄに更に２層目の酸化シリコン（Ｓｉ
Ｏ2）膜６１からなるゲート絶縁膜６２が被着され、半
導体層５７、５８上面を被覆する２層目の酸化シリコン
（ＳｉＯ2）膜６１のみからなるゲート絶縁膜６２より
その膜厚は厚くされる。
【００２６】更に半導体層側面の下地領域は、図８に示
す第２の変形例のように、半導体層上に１層目の酸化膜
を形成後、半導体層上面が露出するまで、半導体層上面
の酸化膜のみをエッチングするようにして形成しても良
い。このようにすれば、１層目の酸化膜の膜厚により半
導体層側面に残る下地領域としての酸化膜の膜厚を制御
可能となる。
す第２の変形例のように、半導体層上に１層目の酸化膜
を形成後、半導体層上面が露出するまで、半導体層上面
の酸化膜のみをエッチングするようにして形成しても良
い。このようにすれば、１層目の酸化膜の膜厚により半
導体層側面に残る下地領域としての酸化膜の膜厚を制御
可能となる。
【００２７】即ち図８（ａ）に示すように、ガラス基板
６５上にアンダーコート層６６を介してｐ−Ｓｉからな
る半導体層６７、６８をパターン形成後、図８（ｂ）に
示すように、プラズマＣＶＤ法により１層目の酸化シリ
コン（ＳｉＯ2）膜７０を成長させ、続いて図８（ｃ）
に示すように、１層目の酸化シリコン（ＳｉＯ2）膜７
０の半導体層６７、６８上方のみをエッチングし、半導
体層５７、５８上面を露出させる。この時ガラス基板６
５上には酸化シリコン（ＳｉＯ2）膜７０ａ〜７０ｃが
残る。
６５上にアンダーコート層６６を介してｐ−Ｓｉからな
る半導体層６７、６８をパターン形成後、図８（ｂ）に
示すように、プラズマＣＶＤ法により１層目の酸化シリ
コン（ＳｉＯ2）膜７０を成長させ、続いて図８（ｃ）
に示すように、１層目の酸化シリコン（ＳｉＯ2）膜７
０の半導体層６７、６８上方のみをエッチングし、半導
体層５７、５８上面を露出させる。この時ガラス基板６
５上には酸化シリコン（ＳｉＯ2）膜７０ａ〜７０ｃが
残る。
【００２８】従ってこの上からＴＥＯＳ（ｔｅｔｒａ
ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ ）を原料
として用いたプラズマＣＶＤ法により２層目の酸化シリ
コン（ＳｉＯ2）膜７１を成長させ、酸化シリコン（Ｓ
ｉＯ2）膜７０ａ〜７０ｃと共にゲート絶縁膜７２を構
成すれば、図８（ｄ）に示すように、半導体層６７、６
８側面には、酸化シリコン（ＳｉＯ2）膜７０ａ〜７０
ｃに更に２層目の酸化シリコン（ＳｉＯ2）膜７１から
なるゲート絶縁膜７２が被着され、半導体層６７、６８
上面を被覆する２層目の酸化シリコン（ＳｉＯ2）膜７
１のみからなるゲート絶縁膜７２よりその膜厚は厚くさ
れる。
ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ ）を原料
として用いたプラズマＣＶＤ法により２層目の酸化シリ
コン（ＳｉＯ2）膜７１を成長させ、酸化シリコン（Ｓ
ｉＯ2）膜７０ａ〜７０ｃと共にゲート絶縁膜７２を構
成すれば、図８（ｄ）に示すように、半導体層６７、６
８側面には、酸化シリコン（ＳｉＯ2）膜７０ａ〜７０
ｃに更に２層目の酸化シリコン（ＳｉＯ2）膜７１から
なるゲート絶縁膜７２が被着され、半導体層６７、６８
上面を被覆する２層目の酸化シリコン（ＳｉＯ2）膜７
１のみからなるゲート絶縁膜７２よりその膜厚は厚くさ
れる。
【００２９】
【発明の効果】以上説明したように本発明によれば、半
導体層側面のゲート絶縁膜が、半導体層上面のゲート絶
縁膜より厚いので、半導体層側面に不所望に流れる電流
が低減し、ＴＦＴの特性に悪影響を及ぼす事がなく、Ｔ
ＦＴは均一且つ安定した良好な特性を得られる。従って
この様な安定したＴＦＴを液晶表示装置に用いれば、表
示不良が解消され、その歩留まりを向上出来、良好な表
示品位を有する液晶表示装置の価格低減も可能となる。
導体層側面のゲート絶縁膜が、半導体層上面のゲート絶
縁膜より厚いので、半導体層側面に不所望に流れる電流
が低減し、ＴＦＴの特性に悪影響を及ぼす事がなく、Ｔ
ＦＴは均一且つ安定した良好な特性を得られる。従って
この様な安定したＴＦＴを液晶表示装置に用いれば、表
示不良が解消され、その歩留まりを向上出来、良好な表
示品位を有する液晶表示装置の価格低減も可能となる。
【図１】本発明の実施の形態のｎ型ｐ−ＳｉＴＦＴ及び
ｐ型ｐ−ＳｉＴＦＴを示す概略断面図である。
ｐ型ｐ−ＳｉＴＦＴを示す概略断面図である。
【図２】本発明の実施の形態のｎ型ｐ−ＳｉＴＦＴ及び
ｐ型ｐ−ＳｉＴＦＴの製造方法を示し、（ａ）はそのｐ
−Ｓｉ層形成時、（ｂ）はそのｐ−Ｓｉ層形成時、
（ｃ）はその半導体層パターン形成時、（ｄ）はその半
導体層側面のアモルファス化時、（ｅ）はその下地領域
形成時、（ｆ）はそのゲート絶縁膜の形成時、（ｇ）は
その金属膜形成時、（ｈ）はその半導体層への低濃度で
のリンイオン（Ｐ＋）ドーピング時を示す概略説明図で
ある。
ｐ型ｐ−ＳｉＴＦＴの製造方法を示し、（ａ）はそのｐ
−Ｓｉ層形成時、（ｂ）はそのｐ−Ｓｉ層形成時、
（ｃ）はその半導体層パターン形成時、（ｄ）はその半
導体層側面のアモルファス化時、（ｅ）はその下地領域
形成時、（ｆ）はそのゲート絶縁膜の形成時、（ｇ）は
その金属膜形成時、（ｈ）はその半導体層への低濃度で
のリンイオン（Ｐ＋）ドーピング時を示す概略説明図で
ある。
【図３】本発明の実施の形態のｎ型ｐ−ＳｉＴＦＴ及び
ｐ型ｐ−ＳｉＴＦＴの製造方法を示し、（ａ）はそのｎ
型ｐ−ＳｉＴＦＴへの高濃度でのリンイオン（Ｐ＋）ド
ーピング時、（ｂ）はそのｐ型ｐ−ＳｉＴＦＴへの高濃
度でのボロンイオン（Ｂ＋）ドーピング時、 （ｃ）は
その半導体層活性化時、（ｄ）はその層間絶縁膜形成
時、（ｅ）はその金属膜形成時、（ｆ）はそのソース・
ドレイン電極形成時を示す概略説明図である。
ｐ型ｐ−ＳｉＴＦＴの製造方法を示し、（ａ）はそのｎ
型ｐ−ＳｉＴＦＴへの高濃度でのリンイオン（Ｐ＋）ド
ーピング時、（ｂ）はそのｐ型ｐ−ＳｉＴＦＴへの高濃
度でのボロンイオン（Ｂ＋）ドーピング時、 （ｃ）は
その半導体層活性化時、（ｄ）はその層間絶縁膜形成
時、（ｅ）はその金属膜形成時、（ｆ）はそのソース・
ドレイン電極形成時を示す概略説明図である。
【図４】本発明の実施の形態の半導体層上にゲート電極
を形成した状態を示す概略斜視図である。
を形成した状態を示す概略斜視図である。
【図５】本発明の実施の形態の図４のＡ−Ａ´線におけ
る概略断面図である。
る概略断面図である。
【図６】本発明の実施の形態の電流立ち上がり特性比較
を示すグラフである。
を示すグラフである。
【図７】本発明の第１の変形例の半導体側面の下地領域
の形成方法を示し、（ａ）はその半導体層パターン形成
時、（ｂ）はその１層目の酸化シリコン膜形成時、
（ｃ）はその１層目の酸化シリコン膜エッチング時、
（ｄ）はその２層目の酸化シリコン膜形成時を示す概略
説明図である。
の形成方法を示し、（ａ）はその半導体層パターン形成
時、（ｂ）はその１層目の酸化シリコン膜形成時、
（ｃ）はその１層目の酸化シリコン膜エッチング時、
（ｄ）はその２層目の酸化シリコン膜形成時を示す概略
説明図である。
【図８】本発明の第２の変形例の半導体側面の下地領域
の形成方法を示し、（ａ）はその半導体層パターン形成
時、（ｂ）はその１層目の酸化シリコン膜形成時、
（ｃ）はその１層目の酸化シリコン膜エッチング時、
（ｄ）はその２層目の酸化シリコン膜形成時を示す概略
説明図である。
の形成方法を示し、（ａ）はその半導体層パターン形成
時、（ｂ）はその１層目の酸化シリコン膜形成時、
（ｃ）はその１層目の酸化シリコン膜エッチング時、
（ｄ）はその２層目の酸化シリコン膜形成時を示す概略
説明図である。
【図９】従来の装置のｐ−ＳｉＴＦＴを示す概略断面図
である。
である。
【図１０】従来の装置の半導体層上にゲート電極を形成
した状態を示す概略斜視図である。
した状態を示す概略斜視図である。
【図１１】従来の装置の図１０のＢ−Ｂ´線における概
略断面図である。
略断面図である。
１６… ｎ型ｐ−ＳｉＴＦＴ １７… ｐ型ｐ−ＳｉＴＦＴ １８…ガラス基板 ２０…アンダーコート層 ２１…半導体層 ２１ａ…チャネル領域 ２１ｂ、２１ｃ…ＬＤＤ領域 ２１ｄ…ソース領域 ２１ｅ…ドレイン領域 ２２…半導体層 ２２ａ…チャネル領域 ２２ｂ…ソース領域 ２２ｃ…ドレイン領域 ２３、２４…下地領域 ２６…酸化シリコン膜 ２７…ゲート絶縁膜 ２８、３０…ゲート電極 ４６…層間絶縁膜 ４７、４８…ソース電極 ５０、５１…ドレイン電極
フロントページの続き Ｆターム(参考） 2H092 JA24 JA25 JA34 JA37 KA04 KA05 KB25 MA08 MA17 MA23 MA29 NA29 PA01 5F110 AA06 BB02 BB04 CC02 DD02 DD14 DD24 EE06 EE44 FF02 FF30 GG02 GG13 GG22 GG25 GG32 GG34 GG39 GG45 GG51 GG58 HJ01 HJ04 HJ12 HJ23 HL03 HL04 HL12 HM02 HM15 NN02 NN04 NN23 NN35 PP03 PP33 PP35 QQ02 QQ09 QQ11
Claims (5)
- 【請求項１】 絶縁性基板と、この絶縁性基板上に島状
に形成されチャネル領域及びこのチャネル領域を挟みソ
ース領域並びにドレイン領域を有する半導体層と、この
半導体層側面に被着する膜厚が前記半導体層上面に被着
する膜厚より厚くなるよう前記半導体層を被覆するゲー
ト絶縁膜と、このゲート絶縁膜上の前記チャネル領域に
対応する領域に形成されるゲート電極とを具備する事を
特徴とする薄膜トランジスタ装置。 - 【請求項２】 ゲート絶縁膜が、半導体層側面に隣接さ
れる下地領域及びこの下地領域と共に前記半導体層を被
覆してなる表面領域とからなることを特徴とする請求項
１に記載の薄膜トランジスタ装置。 - 【請求項３】 下地領域が、半導体層側面を露出して酸
化する事により形成されることを特徴とする請求項２に
記載の薄膜トランジスタ装置。 - 【請求項４】 下地領域が、半導体層全面を酸化して酸
化膜を形成後、前記半導体層上面が露出するまで前記酸
化膜を均一にエッチング除去する事により形成されるこ
とを特徴とする請求項２に記載の薄膜トランジスタ装
置。 - 【請求項５】 下地領域が、半導体層全面を酸化して酸
化膜を形成後、前記半導体層上面上方の前記酸化膜のみ
をエッチング除去する事により形成されることを特徴と
する請求項２に記載の薄膜トランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14154199A JP2000332254A (ja) | 1999-05-21 | 1999-05-21 | 薄膜トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14154199A JP2000332254A (ja) | 1999-05-21 | 1999-05-21 | 薄膜トランジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332254A true JP2000332254A (ja) | 2000-11-30 |
Family
ID=15294379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14154199A Pending JP2000332254A (ja) | 1999-05-21 | 1999-05-21 | 薄膜トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332254A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327977A (ja) * | 2003-04-11 | 2004-11-18 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法 |
| JP2008153387A (ja) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | 表示装置とその製造方法 |
| JP2008166749A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法、並びに該薄膜トランジスタを有する半導体装置 |
| JP2008211192A (ja) * | 2007-01-30 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US7473972B2 (en) | 2006-07-20 | 2009-01-06 | Mitsubishi Electric Corporation | Thin film transistor substrate and method for manufacturing the same |
| US7709841B2 (en) | 2005-08-10 | 2010-05-04 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor having an island like semiconductor layer on an insulator |
| US7727822B2 (en) | 2005-03-03 | 2010-06-01 | Sharp Kabushiki Kaisha | Active matrix substrate and liquid crystal display device, production methods thereof and electronic device |
| US8120111B2 (en) | 2003-04-11 | 2012-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor including insulating film and island-shaped semiconductor film |
| CN106629573A (zh) * | 2016-12-29 | 2017-05-10 | 上海集成电路研发中心有限公司 | 改善台阶侧壁的薄膜刻蚀不完全的结构及方法 |
-
1999
- 1999-05-21 JP JP14154199A patent/JP2000332254A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327977A (ja) * | 2003-04-11 | 2004-11-18 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法 |
| US8120111B2 (en) | 2003-04-11 | 2012-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor including insulating film and island-shaped semiconductor film |
| US9362307B2 (en) | 2003-04-11 | 2016-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, electronic device having the same, and method for manufacturing the same |
| US7727822B2 (en) | 2005-03-03 | 2010-06-01 | Sharp Kabushiki Kaisha | Active matrix substrate and liquid crystal display device, production methods thereof and electronic device |
| US7709841B2 (en) | 2005-08-10 | 2010-05-04 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor having an island like semiconductor layer on an insulator |
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| JP2008166749A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法、並びに該薄膜トランジスタを有する半導体装置 |
| JP2008153387A (ja) * | 2006-12-15 | 2008-07-03 | Mitsubishi Electric Corp | 表示装置とその製造方法 |
| JP2008211192A (ja) * | 2007-01-30 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| CN106629573A (zh) * | 2016-12-29 | 2017-05-10 | 上海集成电路研发中心有限公司 | 改善台阶侧壁的薄膜刻蚀不完全的结构及方法 |
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