JP2000333081A

JP2000333081A - シリアルデータ伝送機能付ｃｍｏｓセンサユニット、それを用いた撮像ユニット及び画像データ送受信システム

Info

Publication number: JP2000333081A
Application number: JP11141067A
Authority: JP
Inventors: Kazuo Shimizu; 一夫清水
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1999-05-21
Filing date: 1999-05-21
Publication date: 2000-11-30
Also published as: KR20000077366A; US6515271B1; KR100353130B1; TW490977B

Abstract

(57)【要約】【課題】構成の簡素化、低信号劣化、低消費電流、低ノ
イズ、伝送距離の拡張を可能としたシリアルデータ伝送
機能付ＣＭＯＳセンサユニットを提供する。【解決手段】ＣＭＯＳセンサ１０１にＰＬＬ回路１０５
及びパラレル／シリアル変換回路１０６をワンチップ上
に一体化し、またＬＶＤＳのドライバ１０７も一体化し
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシリアルデータ伝送
機能付ＣＭＯＳセンサユニットに関し、特に小型化、コ
ストの低減を図りつつ簡素な構造を有するシリアルデー
タ伝送機能付ＣＭＯＳセンサユニット、それを用いた撮
像ユニット及び画像データ送受信システムに関する。

【０００２】

【従来の技術】撮像素子を各種の機器や建物等の所定位
置に設置して、撮像画像を取り込み電気信号に変換して
表示装置に表示する撮像装置をはじめ、半導体撮像素子
を利用した各種の撮像装置が近年撮像素子の製造歩留ま
りの向上及び価格低下に伴い広く実用化されるようにな
ってきてきている。

【０００３】

【発明が解決しようとする課題】かかる目的で採用され
ている撮像素子としては、これまで歩留まりが高く、比
較的安価で、素子毎のバラツキが少なく、特性が安定な
ＣＣＤが一般的に用いられてきた。しかしながら、ＣＣ
Ｄは３種類の駆動回路が必要であり、消費電力が大きく
なるため、近年はＣＭＯＳを撮像素子として用いる撮像
装置が注目されている。

【０００４】ＣＭＯＳは、ＣＣＤと比較してこれまで素
子毎の特性のバラツキが多く、多数のＣＭＯＳを用いて
得られる画像デ−タには固定パターンノイズが現われて
しまうため撮像素子として使用されてこなかった。一
方、最近の製造技術の改善により素子毎の特性バラツキ
が低減され、画像デ−タの固定パターンノイズの発生が
抑圧されるようになり、ＣＣＤと比較してＣＭＯＳのも
つ低消費電力の特徴が注目されるようになってきてい
る。

【０００５】このような撮像素子により電気信号に変換
された画像信号は、パソコン等の画像処理装置に伝送さ
れる。この画像信号の伝送は、撮像素子で変換された電
気信号をデジタル信号に変換してパラレル信号として複
数のケーブルを介して行われることが多い。しかしなが
ら、かかる従来のセンサユニットは、以下のような問題
がある。

【０００６】（１）システムインタフェース面：通常、
２次元センサで得られるデジタル信号は多ビット高速伝
送が要求される。例えば、３２０×２４０画素のいわゆ
るＣＩＦサイズの画像では、ｌ画素当たり８ビットを割
り当てると画素クロックは６．７５ＭＨｚ、垂直同期信
号、水平同期信号、画素データ８ビット、トータルｌｌ
ビットの信号が必要になる。更に、カラー画像の伝送で
は、Ｒ，Ｇ，Ｂそれぞれ８ビット必要なので、２７本の
信号を伝送する必要がある。これらの信号を高速で伝送
しようとすると、クロックに対する各データ信号スキュ
が問題となる。つまり、合計２７本のそれぞれの信号線
ケーブルに対するインピーダンス、負荷容量等をすべて
均一にすることは難しいため、ばらつきが生じ、クロツ
ク信号に対するデータ信号の位相ずれが生じ、デジタル
信号の伝送不良が生じ、画質が悪化する。したがって、
上記の如き２次元センサの画像信号は複数の信号が必要
となり、パケージサイズの増加、伝送コネクターの多ビ
ット化、ケーブルの多ビット化等小型、低消費電力を目
的としたシステムには不向きである。

【０００７】（２）消費電流面：上記の如きデジタル出
力を備えた２次元センサにおいて、その出力が一度に変
化するとノイズの原因となる。特に、出力バッファの電
流は外部とのインターフェースを考えると通常最低でも
２ｍＡ程度の出力能力を設定するのが普通である。そし
て、２４ビットのデータが同時に変化した場合、出力バ
ッファヘ瞬間的に流れる電流変化は４８ｍＡになり、こ
れは２次元センサ自体の消費電流を超えることになる。
したがって、小型、低消費電力を目的としたシステムで
は出力バッフアへの電流消費が問題となる。

【０００８】（３）ノイズ面：出力バッファヘ大きな電
流を流した場合、チップ内のセンサ部分への影響が生じ
る。つまり、チップ内でセンサ部分はフォトダイオー
ド、アンプを含めアナログ的動作であるため、信号以外
の電流変化は少ない方がよく、出力バッファのような大
電流の変化はセンサ部分へ大きく影響し、この変化がク
ロックに同期しているため、センサ動作とも同期し、画
像ノイズとして影響する。

【０００９】（４）データ伝送距離面：通常用いられて
いる出力バッファは負荷容量５０ｐＦ程度、電流容量４
ｍＡ程度である。このような出力バッファで高速データ
を伝送しようてしてもマッチングインピーダンスを高く
設定するしかないため、伝送距離が短くなる。例えば電
流容量４ｍＡとすると、マッチング抵抗は電源５Ｖで
１．２５ＫΩが最低となってしまう。アナログ信号でビ
デオ信号を送る場合、５０Ωでマッチングを取るのが通
常であり、ＳＣＳＩインターフェース（高速デジタル伝
送）では３３０／２２０Ωでマッチングを取っている。
従って、マツチングインピーダンスだけをとっても１０
倍程度の差があるので、その伝送距離が長くなると信号
減衰も１０倍大きくなる。これは信号変化をｌ０倍大き
くしたのと同等であるから、伝送距離等の影響ファクタ
を１０分の１にしないとうまく伝送することができない
ことになる。また、これらデジタル信号はすべて同じＧ
ＮＤを共有しているため、ＧＮＤの変化はすベてのデジ
タル信号へ影響する。このことは多ビットのデジタル信
号伝送では誤りを起こす大きな要因となるし、センサ部
分のノイズ（センス信号とは関係のない信号）として、
画質に影響する。

【００１０】以上要するに、上述のような従来のセンサ
ユニットは、次のような問題点がある。すなわち、セン
サユニットからの出力はパラレルデータであるため、そ
のパラレル数に相当する数の信号ライン（ケーブル）が
必要となり、構成の複雑化、大型化、コスト増大を招
く。

【００１１】また、ケーブル本数の増加は、トータルな
電流増大を引き起こし、消費電流の増大にもつながる。

【００１２】更に、複数本の各ケーブル毎に線長が若干
異なり、特性バラツキに起因して信号スキューが発生し
て画質劣化の問題も生ずる。

【００１３】そこで、本発明の目的は、かかる従来の問
題を解決し、低消費電力、構成の簡素化、小型化、ノイ
ズの影響も少なく画質劣化が少なく、長距離データ伝送
を可能とするシリアルデータ伝送機能付ＣＭＯＳセンサ
ユニット、それを用いた撮像ユニット及び画像データ送
受信システムを提供することにある。

【００１４】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるシリアルデータ伝送機能付ＣＭＯＳセ
ンサユニット、それを用いた撮像ユニット及び画像デー
タ送受信システムは、次のような特徴的構成を採用して
いる。

【００１５】（１）行方向及び列方向に規則的に配設さ
れた複数のＣＭＯＳ素子から成る２次元センサとしての
ＣＭＯＳセンサ部と、所定の発振周波数のクロック信号
を得るためのクロック部と、前記クロック部からのクロ
ック信号を受けるＰＬＬ回路部と、前記ＰＬＬ回路部か
らのクロック信号に同期して前記ＣＭＯＳセンサ部から
読み出したパラレルデータをシリアルデータに変換する
パラレル／シリアル変換器部と、がワンチップ上に搭載
されて成るシリアルデータ伝送機能付ＣＭＯＳセンサユ
ニット。

【００１６】（２）行方向及び列方向に規則的に配設さ
れた複数のＣＭＯＳ素子から成る２次元センサとしての
ＣＭＯＳセンサ部と、所定の発振周波数のクロック信号
を得るためのクロック部と、前記クロック部からのクロ
ック信号を受けるＰＬＬ回路部と、前記ＰＬＬ回路部か
らのクロック信号に同期して前記ＣＭＯＳセンサ部から
読み出したパラレルデータをシリアルデータに変換する
パラレル／シリアル変換器部と、前記パラレル／シリア
ル変換回路で変換されたシリアル画像データを、ＬＶＤ
Ｓ（Low Voltage Differential Signalling）信号伝送
方式に従った信号に変換してＬＶＤＳデータとして出力
するドライバ回路部と、がワンチップ上に搭載されて成
るシリアルデータ伝送機能付ＣＭＯＳセンサユニット。

【００１７】（３）行方向及び列方向に規則的に配設さ
れた複数のＣＭＯＳ素子から成る２次元センサとしての
ＣＭＯＳセンサ部と、所定の発振周波数のクロック信号
を得るためのクロック部と、前記クロック部からのクロ
ック信号を受けるＰＬＬ回路部と、前記ＣＭＯＳセンサ
部から出力される画像データを記憶するメモリと、前記
ＰＬＬ回路部からのクロック信号に同期して前記メモリ
から読み出したパラレルデータをシリアルデータに変換
するパラレル／シリアル変換器部と、がワンチップ上に
搭載されて成るシリアルデータ伝送機能付ＣＭＯＳセン
サユニット。

【００１８】（４）行方向及び列方向に規則的に配設さ
れた複数のＣＭＯＳ素子から成る２次元センサとしての
ＣＭＯＳセンサ部と、所定の発振周波数のクロック信号
を得るためのクロック部と、前記クロック部からのクロ
ック信号を受けるＰＬＬ回路部と、前記ＣＭＯＳセンサ
部から出力される画像データを記憶するメモリと、前記
ＰＬＬ回路部からのクロック信号に同期して前記メモリ
から読み出したパラレルデータをシリアルデータに変換
するパラレル／シリアル変換器部と、前記パラレル／シ
リアル変換回路で変換されたシリアル画像データを、Ｌ
ＶＤＳ（Low Voltage Differential Signalling）信号
伝送方式に従った信号に変換してＬＶＤＳデータとして
出力するドライバ回路部と、がワンチップ上に搭載され
て成ることを特徴とするシリアルデータ伝送機能付ＣＭ
ＯＳセンサユニット。

【００１９】（５）前記メモリは、ラインメモリまたは
フレームメモリである上記（３）または（４）のシリア
ルデータ伝送機能付ＣＭＯＳセンサユニット。

【００２０】（６）行方向及び列方向に規則的に配設さ
れた複数のＣＭＯＳ素子から成る２次元センサとしての
ＣＭＯＳセンサ部と、所定の発振周波数のクロック信号
を得るためのクロック部と、前記クロック部からのクロ
ック信号を受けるＰＬＬ回路部と、前記ＰＬＬ回路部か
らのクロック信号に同期して前記ＣＭＯＳセンサ部から
読み出したパラレルデータをシリアルデータに変換する
パラレル／シリアル変換器部と、前記パラレル／シリア
ル変換器部で得られたシリアルデータを記憶するメモリ
と、がワンチップ上に搭載されて成ることを特徴とする
シリアルデータ伝送機能付ＣＭＯＳセンサユニット。

【００２１】（７）前記クロック部は、前記クロック信
号を発振する発振部を含んで成る上記（１）乃至（６）
のいずれかのシリアルデータ伝送機能付ＣＭＯＳセンサ
ユニット。

【００２２】（８）前記クロック部は、外部の発振器か
ら発せられるクロック信号を導入する手段を含んで成る
上記（１）乃至（６）のいずれかのシリアルデータ伝送
機能付ＣＭＯＳセンサユニット。

【００２３】（９）前記ＰＬＬ回路部は、プログラム型
のＰＬＬ回路を含んで成る上記（１）乃至（８）のいず
れかのシリアルデータ伝送機能付ＣＭＯＳセンサユニッ
ト。

【００２４】（１０）撮像レンズを更に含んで成る上記
（１）乃至（９）のいずれかのシリアルデータ伝送機能
付ＣＭＯＳセンサユニット。

【００２５】（１１）前記メモリから読み出したシリア
ル画像データを、ＬＶＤＳ（Low Voltage Differential
Signalling）信号伝送方式に従った信号に変換してＬ
ＶＤＳデータとして出力するドライバ回路部も前記ワン
チップ上に搭載されて成る上記（６）のシリアルデータ
伝送機能付ＣＭＯＳセンサユニット。

【００２６】（１２）外部からの転送イネーブル信号に
基づいて前記パラレル／シリアル変換回路から、または
前記ドライバ回路部から画像データを送出する上記
（１）乃至（１１）のいずれかのシリアルデータ伝送機
能付ＣＭＯＳセンサユニット。

【００２７】（１３）前記メモリには予め定めた画像デ
ータが格納されており、撮像で得られた画像データと合
成されて読み出される上記（６）または（１１）のシリ
アルデータ伝送機能付ＣＭＯＳセンサユニット。

【００２８】（１４）カード状の本体の一面に上記
（１）乃至（１３）のいずれかのＣＭＯＳセンサユニッ
トが取り付けられ、その側面には前記ＣＭＯＳセンサユ
ニットから出力される画像データを記憶するカード状メ
モリが抜き差しされるカード挿入孔が設けられて成る撮
像ユニット。

【００２９】（１５）上記（１）乃至（１３）のいずれ
かのＣＭＯＳセンサユニットまたは（１４）の撮像ユニ
ットを送信側とし、前記送信側から送出されたデータを
受信するデータ受信部がｌつである画像データ送受信シ
ステム。

【００３０】（１６）上記（１）乃至（１３）のいずれ
かのＣＭＯＳセンサユニットまたは（１４）の撮像ユニ
ットを複数個を送信側に備え、前記送信側から送出され
たデータを受信するデータ受信部を受信側にｌつ備える
画像データ送受信システム。

【００３１】（１７）上記（１）乃至（１３）のいずれ
かのＣＭＯＳセンサユニットまたはまたは（１４）の撮
像ユニットを１つ送信側に備え、前記送信側から送出さ
れたデータを受信するデータ受信部を受信側に複数個備
え、前記送信側のＣＭＯＳセンサユニットを、受信側の
データ受信部がそれぞれ個別にアクセスして画像データ
を受信することを特徴とする画像データ送受信システ
ム。

【００３２】（１８）互いに接続されている上記（１）
乃至（１３）のいずれかのＣＭＯＳセンサユニットまた
は（１４）の撮像ユニットを複数個備え、その中の一つ
のＣＭＯＳセンサユニットを制御主導権をもつマスター
データ受信部とし、他のＣＭＯＳセンサユニットすべて
をスレーブとし、前記マスターデータ受信部から同期信
号を発生し、この同期信号に同期して前記他のＣＭＯＳ
センサユニットをアクセスして画像データを受信する画
像データ送受信システム。

【００３３】（１９）上記（１）乃至（１３）のいずれ
かのＣＭＯＳセンサユニットまたは（１４）の撮像ユニ
ットを複数個送信側と受信側に備え、前記送信側と受信
側がデータバス線を共有して接続され、空いている前記
データバス線により画像データの授受を行なうことを特
徴とする画像データ送受信システム。

【００３４】

【発明の実施の形態】次に本発明によるシリアルデータ
伝送機能付ＣＭＯＳセンサユニットの一実施形態につい
て図面を参照しながら説明する。図１は、本発明による
シリアルデータ伝送機能付ＣＭＯＳセンサユニット（送
信側）の好適実施形態の構成図である。

【００３５】本実施形態におけるシリアルデータ伝送機
能付ＣＭＯＳセンサユニット１は、行方向及び列方向に
規則的に配設された多数のＣＭＯＳ素子から成る２次元
センサとしてのＣＭＯＳセンサ部１０１を有し、例え
ば、２７ＭＨｚの発振周波数をもつ発振器１０２からの
クロック信号に同期してＣＭＯＳ素子から画像信号が読
み出される。ＣＭＯＳセンサ部１０１には、また、ＣＭ
ＯＳ素子から取り出された画像信号を増幅し、デジタル
画像データに変換する増幅器とＡ／Ｄ変換器が設けら
れ、結局、ＣＭＯＳセンサ部１０１からはデジタル画像
データが出力されることになる。

【００３６】ＰＬＬ回路１０５は、発振器１０２からの
発振周波数信号に基づいて処理された画像データクロッ
クをパラレル／シリアル変換器１０６に供給する。パラ
レル／シリアル変換器１０６は、ＣＭＯＳセンサ部１０
１のＣＭＯＳ素子を垂直方向に駆動するための垂直方向
ドライブ回路１０３からの垂直同期信号と、ＣＭＯＳセ
ンサ部１０１のＣＭＯＳ素子を水平方向に駆動するため
の水平方向ドライブ回路１０４からの水平同期信号を受
け、ＣＭＯＳセンサ部１０１から受けたパラレル画像デ
ータを、ＰＬＬ回路１０５からの画像データクロックに
基づいてシリアルデータに変換する。ここで、ＰＬＬ回
路から発生される画像クロックは、パラレル／シリアル
変換でシリアルデータに変換されているため伝送レート
を確保するため、クロック周波数はその分上げれれてい
る。

【００３７】ドライバ１１１は、入力端子１１０Ａと１
１０Ｂから入力された、例えばパソコン等の電子機器か
ら供給される転送イネーブル信号を駆動用のシリアルイ
ネーブル信号に変換して、垂直ドライブ回路１０３と水
平方向ドライブ回路１０４へシリアルイネーブルを送出
する。垂直ドライブ回路１０３と水平方向ドライブ回路
１０４は、このシリアルイネーブル信号を受けてＣＭＯ
Ｓセンサ部１０１から出力される画像データをパラレル
／シリアル変換回路１０６に送出させる。

【００３８】パラレル／シリアル変換回路１０６で変換
されたシリアル画像データは、ＬＶＤＳドライバ回路１
０７により高速ＬＶＤＳデータとして転送される。

【００３９】以上のような各構成要素は一つのチップ上
に搭載され、一チップ構成のＣＭＯＳセンサユニットと
され、このＣＭＯＳセンサユニットからは、シリアルデ
ジタルデータが伝送されることになる。したがって、Ｃ
ＣＤを用いたＣＣＤセンサユニットのもつ多ビット化に
よるドライブ電流の増加という問題が解決されるととも
に、一チップ上に必要な構成要素がすべて搭載されてい
るため、小型化、低コスト化が促進される。

【００４０】本実施形態では、上述構成を基本構成とし
つつ、更に、パラレル／シリアル変換器１０６から出力
されるシリアル画像データを、いわゆるＬＶＤＳ（Low
Voltage Differential Signalling）信号伝送方式に従
った信号に変換するためのＬＶＤＳドライバ回路（コー
ド回路）１０７が、上記一チップ上に他の構成要素とと
もに搭載され、得られたＬＶＤＳ信号が出力端子１０８
Ａ，１０８Ｂから、例えばツイストケーブル等の比較的
細く取り扱いの簡単な伝送ラインを用いて、パソコン等
の表示、記録、印刷等の処理を実行する画像処理部に伝
送、つまり、高速ＬＶＤＳデータ転送される。上記ＬＶ
ＤＳ信号による信号伝送は、シリアル伝送の規格：ＴＩ
Ａ／ＥＩＡ―６４４規格に従って行なわれる。

【００４１】こうして出力端子１０８Ａ，１０８Ｂから
出力されたシリアル画像データは、画像データクロック
周期で、図３（Ｂ）に示すような各ビット対応で、図３
（Ａ）に示すようなフォーマット構成を有するＬＶＤＳ
信号として構成される。

【００４２】具体的には、シリアル画像データは、例え
ば、図３（Ａ）に示すように、先ず、スタート、続いて
垂直同期信号及び水平同期信号、画像データ７、画像デ
ータ６、画像データ５、画像データ４、画像データ３、
画像データ２、画像データ１、画像データ０、最後にス
トップ情報が配置されている。上記スタートとストップ
情報は、図３（Ｃ）に示す画像データクロックの立ち上
がりタイミングと立下りタイミングで規定される。

【００４３】本発明によれば、上述従来の問題を解消し
た次のような各種の格別な効果が得られる。

【００４４】まず、システムインターフエース面で考え
ると、本実施形態では、ＰＬＬ回路とパラレル／シリア
ル変換回路をチップ上に搭載してシリアル伝送を行なっ
ているため伝送ラインは１本で済む。したがって、従来
のように、複数のそれぞれの信号ラインに関するインピ
ーダンス、負荷容量等のバラツキの問題は生じることが
なく、構成の複雑化の問題も生じない。また、１本の伝
送ラインで済むため、消費電力も従来と比して大幅に低
減される。

【００４５】本発明では、ＬＶＤＳ伝送に基づいて送信
／受信動作を差動信号によって行っているため、電源電
流が平均化され、センサ部分へのノイズが少なくなる。
また、差動信号であるためノイズが乗ってもペア間では
電位差がなくノイズを除去できる。更に、信号振幅を小
さくすることができ、駆動電流も小さくなり、磁界も発
生量が小さくなってＥＭＩ発生も抑制できる。更にま
た、データ伝送の距離も大幅に拡張される。

【００４６】さて、図２に示す如く、シリアルデータ伝
送機能付ＣＭＯＳセンサユニット１の出力端子１０８
Ａ、１０８Ｂから伝送ラインを介して伝送されてきたＬ
ＶＤＳ信号は、受信側であるパソコン等の画像処理装置
の入力端子２０１Ａ、２０１Ｂに入力され、ＬＶＤＳ信
号のレシーバ回路２０２によりシリアルデジタル画像デ
ータに変換されてＰＬＬ回路２０３とシリアル／パラレ
ル変換（Ｓ／Ｐ）回路２０４に送出される。シリアル／
パラレル変換回路２０４は、送信側のシリアル／パラレ
ル変換回路１０６の処理と逆の処理を実行し、シリアル
データをパラレルデータに変換して画像データ、水平同
期信号及び垂直同期信号を出力データとして送出する。

【００４７】図４と図５は、本発明の他の実施形態によ
るシリアルデータ伝送機能付ＣＭＯＳセンサユニットの
構成図を示す。また、図６には、図４と図５に示す回路
の動作を規定する画像データクロック（Ａ）、転送イネ
ーブル信号（Ｂ）、及び画像データ（Ｃ）のタイミング
チャートが示されている。

【００４８】本実施形態によるシリアルデータ伝送機能
付ＣＭＯＳセンサユニットは、図１と図２に示す実施形
態の構成に加えて、ＣＭＯＳセンサユニット側（送信
側）に、ラインメモリ１１２が設けられている。

【００４９】入力端子１１０Ａと１１０Ｂから入力され
ドライブ回路１１１で変換されたシリアルイネーブル信
号に応答して、垂直ドライブ回路１０３と水平方向ドラ
イブ回路１０４は、ＣＭＯＳセンサ部１０１から出力さ
れる画像データが、ラインメモリ１１２に記憶される。

【００５０】ラインメモリ１１２からは、垂直ドライブ
回路１０３と水平方向ドライブ回路１０４からの垂直同
期信号と水平同期信号に基づいて画像データが読み出さ
れてパラレル／シリアル変換回路１０６に送出される。

【００５１】パラレル／シリアル変換回路１０６で変換
されたシリアル画像データは、ドライバ回路（コード回
路）１０７によりＬＶＤＳ信号伝送方式に従った信号に
変換され、出力端子１０８Ａ、１０８Ｂを介して高速Ｌ
ＶＤＳデータとして転送される。

【００５２】本実施形態のパソコン（ＣＰＵ）側の構成
が図５に示され、図２に示す実施形態の構成に加えて、
パラレル／シリアル変換回路２０４からのパラレル画像
データを記憶する画像メモリ２０５、ＤＭＡＣ回路２０
８、ＣＰＵ２０９を備える。シリアル／パラレル変換回
路２０４で得られた画像データクロックは水平アドレス
カウンタ２１０に、水平同期信号と垂直同期信号は垂直
＆フレームアドレスカウンタ２１１に送出される。

【００５３】ＣＰＵ２０９は、シリアル／パラレル変換
回路２０４から画像データを受け、ＤＭＡＣ回路２０８
をＤＭＡＣコントロールする。ＤＭＡＣ回路２０８は、
ＰＬＬ回路２０３からの発振周波数信号を受け、ＤＭＡ
Ｃ制御動作を行なうとともに、基準信号をシリアル／パ
ラレル変換回路２０４、画像メモリ２０５、水平アドレ
スカウンタ２１０及びドライバ２０７に出力する。ドラ
イバ２０７は、この基準信号を転送イネーブル信号に変
換して出力端子２０６Ａと２０６Ｂを介して送出する。

【００５４】上述のように、送信側（ＣＭＯＳセンサ
側）と受信側（パソコン：ＣＰＵ）とのＩ／Ｆが構成さ
れる。

【００５５】本実施形態例ではＣＰＵからの非同期アク
セス若しくはＤＭＡに対応しており、これにより、ＣＰ
Ｕが管理するメモリーへセンサからの画像データを直接
入力することができるようになり、ＦｌＦＯ等によるタ
イミング調整回路が不要になる。

【００５６】上述のように、図６に示すタイミング信号
による動作が行なわれ、イネーブルタイミング毎に画素
データを更新する。本例では、イネーブル信号のデイセ
ーブル期間は同じ信号を出力しているが、この期間をＬ
ＶＤＳドライバーのイネーブルと同様にしてもよい。

【００５７】上述の実施形態における説明では、ＣＭＯ
Ｓセンサユニット側をデータ送信側とし、パソコンをデ
ータ受信側としているが、これらデータ送信側対データ
受信側の各組み合わせとしては、（ｌ）１対１接続、
（２）多対１接続、（３）ｌ対多接続、（４）マルチプ
レクス接続及び（５）多対多接続がある。これらの接続
態様は、例えば、ＣＭＯＳセンサユニットを監視撮像装
置として用い、ＣＭＯＳセンサユニットを被監視場所で
ある一箇所または複数箇所に設置し、上記ＣＭＯＳセン
サユニットで得られた画像データを受信側で受信してデ
ィスプレイ等に表示するような用途がある。以下、各接
続態様を順次説明する。

【００５８】（ｌ）１対１接続：データ送信側、受信側
各１つづつの基本的構成であり、図１と図２にその構成
が示されている。上述のように、ＣＭＯＳセンサユニッ
ト１内にＰＬＬ回路１０５及びパラレル／シリアル変換
器１０６、ＬＶＤＳドライバー１０７を有する。このパ
ラレル／シリアル変換機１０５は、８ビットのデータの
他に垂直同期信号、水平同期信号も同時に変換する。ま
た、クロックのｌ周期内にデータを圧縮するため、クロ
ックの周期のスタート、ストップ信号を同時に変換す
る。図４と図５に示す構成も１対１接続態様の一つであ
る。

【００５９】（２）多対１接続：送信側となるＣＭＯＳ
センサユニットが多数あり、データ受信側となるデータ
受信部がｌつの場合の多対１接続構成例が図７に示され
ている。すなわち、複数のＣＭＯＳセンサユニット（図
では３個）のうち一つをＣＭＯＳセンサマスター２０と
し、他の２つをＣＭＯＳセンサスレーブ２１、２２とす
る構成である。この場合には、ＣＭＯＳセンサマスター
２０からは同期信号と、制御すべきＣＭＯＳセンサスレ
ーブを指定するスレーブ番号とが他のＣＭＯＳセンサス
レーブ２１、２２及びデータ受信部３０に送出され、各
ＣＭＯＳセンサ２０〜２２で得られる画像データのデー
タ受信部３０への転送タイミング、シーケンスが制御さ
れる。

【００６０】すなわち、ＣＭＯＳセンサマスター２０
は、自己の発生同期信号に基づいて、他のＣＭＯＳセン
サ２１、２２の送出タイミングが重複しないタイミング
で自己が得た画像データをデータ受信部３０に送出する
ように制御する。また、他のＣＭＯＳセンサスレーブ２
１、２２に対して、同期信号とＣＭＯＳセンサスレーブ
を指定するスレーブ番号を送出し、スレーブ番号で指定
されたＣＭＯＳセンサスレーブからは、受信同期信号に
基づいて互いに重複しないタイミングで画像データがデ
ータ受信部３０に送出されるように制御される。

【００６１】この場合のＣＭＯＳセンサユニット側の構
成が図８に示されている。ＣＭＯＳセンサユニットのマ
スター２０には予めマスターであること、及びスレーブ
センサが幾つ（本例では２個）あるかをセットしてお
く。ＣＭＯＳセンサスレーブ２１、２２には各スレーブ
毎に予めスレーブ番号で割り当てられ、セットされてい
る。

【００６２】ＣＭＯＳセンサマスター２０は、先ず自己
取得したｌフレーム分の画像データを出力、送出した
後、ＣＭＯＳセンサスレーブ２１と２２が画像データを
送出する期間は画像データを出力しない。

【００６３】ＣＭＯＳセンサスレーブ２１、２２の各々
は、ＣＭＯＳセンサマスター２０から受信した信号に基
づいて、垂直同期信号、水平同期信号、クロックを検出
し、ＣＭＯＳセンサスレーブ内のセンサ（撮像素子）を
動作させる。また、垂直同期信号により最初の垂直同期
信号がマスターであり、次の同期信号がＣＭＯＳセンサ
スレーブ２１、その次がＣＭＯＳセンサスレーブ２２と
いうように垂直同期信号の数をカウントすることによ
り、予めセットされたスレーブ番号と比較して自分の番
が回ってきたかどうかを検出することができる。

【００６４】自分のセンサ番号と一致した数だけ垂直同
期信号を待った後、ＬＶＤＳドライバーをイネーブルに
してセンサデータを出力する。

【００６５】図８を参照すると、ＣＭＯＳセンサスレー
ブにおいては、ＣＭＯＳセンサマスター等の制御主導権
をもつ装置から入力端子１１３Ａと１１３Ｂを介して受
信した転送イネーブル信号をドライバ１１４でシリアル
イネーブル信号に変換してＣＭＯＳセンサ部１０１とシ
リアル／パラレル変換回路１１５に送出する。

【００６６】シリアル／パラレル変換回路１１５は、受
信したシリアルイネーブル信号をパラレル信号に変換
し、垂直同期信号を垂直方向ドライバ回路１０３と垂直
同期カウンタ１１６に、水平同期信号を水平方向ドライ
バ回路１０４に送出する。垂直同期カウンタ１１６は、
垂直同期信号の入力数をカウントし、そのカウント数
と、チップ番号セット部１１７により設定されている自
己のスレーブ番号とを比較し、両番号が一致したときに
出力ドライバ１０７に出力ドライバイネーブル信号を送
出する。出力ドライバ１０７からは、上述のように、高
速ＬＶＤＳデータが転送される。

【００６７】尚、本実施形態においては、複数のＣＭＯ
Ｓセンサユニットのうちの一つを制御主導権をもつマス
ターとし、他をスレーブとしているが、制御主導権をデ
ータ受信部にもたせることも可能であることは明らかで
ある。

【００６８】（３）ｌ対多接続：一つのＣＭＯＳセンサ
を多数の画像取り込み装置としてのデータ受信回路が共
有する場合の例である。ＣＭＯＳセンサユニット側の構
成は図１と同様であり、ＣＭＯＳセンサユニット側に基
本クロックの回路を持ち、基本クロックに同期して一つ
のＣＭＯＳセンサユニットから画像データを得、順次多
数の受信側としての画像取り込み装置に送出する。

【００６９】（４）マルチプレクス接続：図７について
説明した多対１接続の変形として、制御主導権をもつマ
スターをデータ受信部として、接続されているＣＭＯＳ
センサすべてをスレーブとする接続構成において、同期
信号をマスターデータ受信部が発生するように構成され
る。このような構成を採用することにより、すべてのス
レーブであるＣＭＯＳセンサユニットは同期して動作す
ることになり、受信側のデータ受信部がＣＭＯＳセンサ
ユニットを選択することにより、自由に画像を選択もし
くは一つの画像内に複数のセンサ画像を切り替え表示す
ることが可能になる。

【００７０】この方式には２種類あり、センサ毎のデー
タバスを切り替える方式とデータバスは共有化してお
き、イネーブル信号により、センサドライバを活性化さ
せる方式である。さらに、この方式ではセンサの数だけ
イネーブル信号が必要な方式とカスケード接続すること
によりイネーブル信号を一つにする方式とがある。

【００７１】（５）多対多接続：送信側であるＣＭＯＳ
センサユニットと受信側である信号入力システムがそれ
ぞれ複数存在し、ケーブル（データバス線）を共有する
接続形態である。この場合、データバス線が空いている
ことを示すＢｕｓｙ信号線を用意し、フレーム単位、ラ
イン単位、画素単位で伝送することが可能である。送信
側であるＣＭＯＳセンサユニットは、Ｂｕｓｙ信号がｄ
ｉｓａｂｌｅのときバスが空いていることがわかり、こ
のとき自分のセンサ番号とデータを伝送する。受信側は
必要なセンサ番号からデータが送られてきたとき、その
データを受信する。

【００７２】図９にはかかる多対多接続態様におけるＣ
ＭＯＳセンサユニットの構成図が示されている。図中、
図１や図４と同一番号で示されている構成要素は同様な
機能を有する構成要素である。

【００７３】図９においては、図４のラインメモリ１１
２に代えてフレームメモリ１２３が用いられ、ＣＭＯＳ
センサ部１０１からの画像データがフレームメモリ１２
３に記憶される。

【００７４】入力端子１１８Ａと１１８Ｂから受信した
外部同期信号とセンサ番号は、ドライバ１１９で信号変
換され、シリアル／パラレル変換回路１２０でパラレル
信号に変換される。得られた同期信号は垂直方向ドライ
バ回路１０３と水平方向ドライバ回路１０４に供給され
る。また、センサ番号は比較回路１２１に供給される。

【００７５】センサ番号セット部１２２には、取り込む
べきＣＭＯＳセンサ部１０１のセンサ番号がセットされ
ており、セットされたセンサ番号が比較回路に供給され
ている。比較回路１２１は、シリアル／パラレル変換回
路１２０からのセンサ番号と、センサ番号セット部１２
２にセットされたセンサ番号とを比較し、両番号が一致
したときにシリアルイネーブル信号をパラレル／シリア
ル変換回路１０６に出力する。パラレル／シリアル変換
回路１０６は、垂直方向ドライバ回路１０３と水平方向
ドライバ回路１０４からの垂直同期信号と水平同期信号
を受け、このシリアルイネーブル信号に応答してＬＶＤ
Ｓドライバ１０７に出力する。ドライバ１０７で前述Ｌ
ＶＤＳデータに変換された信号（図１０の（Ｃ）に示
す）が高速ＬＶＤＳデータ転送される。

【００７６】図１０の（Ａ）には出力端子１０８Ａと１
０８Ｂから出力されるデータフォーマット構成が示され
ており、シリアルイネーブル信号と図１０（Ｄ）に示す
画像データクロックに応答して、スタート、垂直同期信
号、水平同期信号に続いて画像データ７、画像データ
６、画像データ５、画像データ４、画像データ３、画像
データ２、画像データ１、画像データ０、最後にストッ
プから成るＬＶＤＳデータが転送される。

【００７７】図１０の（Ｂ）には入力端子１１７Ａと１
１７Ｂから入力されるデータフォーマット構成が示され
ており、スタート、外部垂直同期信号、外部水平同期信
号に続いてセンサ番号７、センサ番号６、センサ番号
５、センサ番号４、センサ番号３、センサ番号２、セン
サ番号１、センサ番号０、最後にストップのデータが転
送される。

【００７８】図１１は、本発明によるＣＭＯＳセンサユ
ニットの他の実施形態を示し、メモリ外部へのデータ伝
送系をなくし、フラッシュメモリ等のメモリ１３０を搭
載して携帯性を改善した撮像ユニットとしたものであ
る。この例では、パラレル／シリアル変換器１０６から
出力される画像データをそのままメモリ１３０に格納す
る。このメモリは固定的に搭載しておいても良く、また
着脱可能に構成しておくことができる。

【００７９】このような構成を採用することにより、携
帯性に便利で上記撮像ユニットで撮像した画像をメモリ
に格納しておけば、所望によりメモリから画像データを
読み出したり、メモリを取り出して画像処理を行なうこ
とができる。このとき、メモリには予め所定の画像デー
タ（背景画像データとしても可）を記憶しておき、撮像
した画像と合成することにより、簡単に合成画像を得る
ことができる。

【００８０】上述の実施形態において、前述と同様なＬ
ＶＤＳドライバ１０７を設けることができるのは勿論で
ある。

【００８１】図１２には、かかる撮像ユニットの構成例
が示されている。カード状の本体２００の一面には上記
ＣＭＯＳセンサユニット１が取り付けられており、その
側面にはカード挿入孔２００Ａが設けられ、このカード
挿入孔２００Ａにフラッシュメモリ等のカード状メモリ
３００が抜き差し可能とされている。ＣＭＯＳセンサユ
ニット１の下方には、ＣＭＯＳセンサ部１０１、発振器
１０２、垂直方向ドライブ回路１０３、水平方向ドライ
ブ回路１０４、ＰＬＬ回路１０５、パラレル／シリアル
変換器１０６等の電気回路系が搭載されている基板１０
０Ａを有する。

【００８２】尚、本発明は上述用途に限らず、その他の
各種用途への適用が可能で、撮像装置をパソコンへの埋
設構造としたり、多数の撮像装置を多数個所に配設する
ような要望が監視システム等において強く要望されてお
り、かかる要望に本発明は適用して有益である。

【００８３】以上、本発明のシリアルデータ伝送機能付
ＣＭＯＳセンサユニットの好適実施形態を説明したが、
しかし、本発明はかかる特定実施形態のみに限定される
べきではなく、特定用途に応じて種々の変形変更が可能
であることが当業者には容易に理解されよう。従って、
本発明にはかかる変形変更をも包含する。

【００８４】例えば、上述の説明におけるクロック信号
を発振する発振器は、ＣＭＯＳセンサユニットに内蔵さ
れているが、本発明の基本思想から考えれば、クロック
信号が何らかの形で得られれば良く、外部から供給され
るクロック信号（例えば、外部の発振器から発せられる
クロック信号）を導入する手段を設ければ発振器自体を
内蔵させる必要がなくなり構成が簡略化されることは勿
論である。また、ＰＬＬ回路も回路そのものが重要では
なくＰＬＬ機能を実行する機能を有する手段であれば良
く、例えば、入力周波数に対する出力周波数の逓倍の比
率を選択可能になされたプログラマブル型のＰＬＬ回路
等を用いることができることは勿論である。更には、Ｃ
ＭＯＳセンサユニットには、光学像をＣＭＯＳセンサ部
に焦光させるための光学系（例えば、撮像レンズ）を設
置することもでき、光学系と電気系を一体化した非常に
小型な撮像デバイスが実現できる。

【００８５】

【発明の効果】以上説明したように、本発明のシリアル
データ伝送機能付ＣＭＯＳセンサユニットによれば、Ｃ
ＭＯＳセンサにＰＬＬ回路及びパラレル／シリアル変換
回路を一体化し、またＬＶＤＳのドライバも一体化して
いるので、構成の簡素化、信号の劣化が少なく、低消費
電流、ノイズが少なく、伝送距離が拡張され、更には、
メモリ機能も一体化しているので、種々の用途への拡張
も可能となる。

【図面の簡単な説明】

【図１】本発明によるシリアルデータ伝送機能付ＣＭＯ
Ｓセンサユニット（送信側）の好適実施形態の構成図で
ある。

【図２】本発明の実施形態における受信側であるパソコ
ン等の画像処理装置の構成図である。

【図３】本発明の実施形態におけるシリアル画像データ
の構成を示す図である。

【図４】本発明の他の実施形態によるシリアルデータ伝
送機能付ＣＭＯＳセンサユニットの構成図である。

【図５】本発明の他の実施形態における受信側の画像処
理装置の構成図である。

【図６】図４と図５に示す回路の動作を規定する画像デ
ータクロック（Ａ）、転送イネーブル信号（Ｂ）、及び
画像データ（Ｃ）のタイミングチャートを示す図であ
る。

【図７】本発明の実施形態による画像データ送受信シス
テムの構成図である。

【図８】本発明の更に他の実施形態によるシリアルデー
タ伝送機能付ＣＭＯＳセンサユニットの構成図である。

【図９】本発明の他の実施形態によるシリアルデータ伝
送機能付ＣＭＯＳセンサユニットの構成図である。

【図１０】本発明の他の実施形態におけるＬＶＤＳデー
タに変換された信号を示す図である。

【図１１】本発明による撮像装置の構成図である。

【図１２】本発明による撮像ユニットの簡略化した構成
図である。

【符号の説明】

１０１ＣＭＯＳセンサ部１０２発振器１０３垂直方向ドライブ回路１０４水平方向ドライブ回路１０５、２０３ＰＬＬ回路１０６、２０４パラレル／シリアル変換器１０７ＬＶＤＳドライバ回路１０９、１１９、２０７ドライバ１１１、１１４ドライブ回路１１２ラインメモリ１１６垂直同期カウンタ１１７チップ番号セット部１２１比較回路１２２センサ番号セット部１２３フレームメモリ１３０メモリ２００カード状の本体１００Ａ基板２００Ａカード挿入孔２０２デコード回路２０４、１１５、１２０シリアル／パラレル変換回
路２０５画像メモリ２０８ＤＭＡＣ回路２０９ＣＰＵ２１０水平アドレスカウンタ２１１垂直＆フレームアドレスカウンタ３００カード状メモリ３００２０ＣＭＯＳセンサマスター２１、２２ＣＭＯＳセンサスレーブ３０データ受信部

Claims

【特許請求の範囲】

【請求項１】行方向及び列方向に規則的に配設された複
数のＣＭＯＳ素子から成る２次元センサとしてのＣＭＯ
Ｓセンサ部と、所定の発振周波数のクロック信号を得る
ためのクロック部と、前記クロック部からのクロック信
号を受けるＰＬＬ回路部と、前記ＰＬＬ回路部からのク
ロック信号に同期して前記ＣＭＯＳセンサ部から読み出
したパラレルデータをシリアルデータに変換するパラレ
ル／シリアル変換器部と、がワンチップ上に搭載されて
成ることを特徴とするシリアルデータ伝送機能付ＣＭＯ
Ｓセンサユニット。
【請求項２】行方向及び列方向に規則的に配設された複
数のＣＭＯＳ素子から成る２次元センサとしてのＣＭＯ
Ｓセンサ部と、所定の発振周波数のクロック信号を得る
ためのクロック部と、前記クロック部からのクロック信
号を受けるＰＬＬ回路部と、前記ＰＬＬ回路部からのク
ロック信号に同期して前記ＣＭＯＳセンサ部から読み出
したパラレルデータをシリアルデータに変換するパラレ
ル／シリアル変換器部と、前記パラレル／シリアル変換
回路で変換されたシリアル画像データを、ＬＶＤＳ（Lo
w Voltage Differential Signalling）信号伝送方式に
従った信号に変換してＬＶＤＳデータとして出力するド
ライバ回路部と、がワンチップ上に搭載されて成ること
を特徴とするシリアルデータ伝送機能付ＣＭＯＳセンサ
ユニット。
【請求項３】行方向及び列方向に規則的に配設された複
数のＣＭＯＳ素子から成る２次元センサとしてのＣＭＯ
Ｓセンサ部と、所定の発振周波数のクロック信号を得る
ためのクロック部と、前記クロック部からのクロック信
号を受けるＰＬＬ回路部と、前記ＣＭＯＳセンサ部から
出力される画像データを記憶するメモリと、前記ＰＬＬ
回路部からのクロック信号に同期して前記メモリから読
み出したパラレルデータをシリアルデータに変換するパ
ラレル／シリアル変換器部と、がワンチップ上に搭載さ
れて成ることを特徴とするシリアルデータ伝送機能付Ｃ
ＭＯＳセンサユニット。
【請求項４】行方向及び列方向に規則的に配設された複
数のＣＭＯＳ素子から成る２次元センサとしてのＣＭＯ
Ｓセンサ部と、所定の発振周波数のクロック信号を得る
ためのクロック部と、前記クロック部からのクロック信
号を受けるＰＬＬ回路部と、前記ＣＭＯＳセンサ部から
出力される画像データを記憶するメモリと、前記ＰＬＬ
回路部からのクロック信号に同期して前記メモリから読
み出したパラレルデータをシリアルデータに変換するパ
ラレル／シリアル変換器部と、前記パラレル／シリアル
変換回路で変換されたシリアル画像データを、ＬＶＤＳ
（Low Voltage Differential Signalling）信号伝送方
式に従った信号に変換してＬＶＤＳデータとして出力す
るドライバ回路部と、がワンチップ上に搭載されて成る
ことを特徴とするシリアルデータ伝送機能付ＣＭＯＳセ
ンサユニット。
【請求項５】前記メモリは、ラインメモリまたはフレー
ムメモリであることを特徴とする請求項３または４に記
載のシリアルデータ伝送機能付ＣＭＯＳセンサユニッ
ト。
【請求項６】行方向及び列方向に規則的に配設された複
数のＣＭＯＳ素子から成る２次元センサとしてのＣＭＯ
Ｓセンサ部と、所定の発振周波数のクロック信号を得る
ためのクロック部と、前記クロック部からのクロック信
号を受けるＰＬＬ回路部と、前記ＰＬＬ回路部からのク
ロック信号に同期して前記ＣＭＯＳセンサ部から読み出
したパラレルデータをシリアルデータに変換するパラレ
ル／シリアル変換器部と、前記パラレル／シリアル変換
器部で得られたシリアルデータを記憶するメモリと、が
ワンチップ上に搭載されて成ることを特徴とするシリア
ルデータ伝送機能付ＣＭＯＳセンサユニット。
【請求項７】前記クロック部は、前記クロック信号を発
振する発振部を含んで成ることを特徴とする請求項１乃
至６のいずれかに記載のシリアルデータ伝送機能付ＣＭ
ＯＳセンサユニット。
【請求項８】前記クロック部は、外部の発振器から発せ
られるクロック信号を導入する手段を含んで成ることを
特徴とする請求項１乃至６のいずれかに記載のシリアル
データ伝送機能付ＣＭＯＳセンサユニット。
【請求項９】前記ＰＬＬ回路部は、プログラム型のＰＬ
Ｌ回路を含んで成ることを特徴とする請求項１乃至８の
いずれかに記載のシリアルデータ伝送機能付ＣＭＯＳセ
ンサユニット。
【請求項１０】撮像レンズを更に含んで成ることを特徴
とする請求項１乃至９のいずれかに記載のシリアルデー
タ伝送機能付ＣＭＯＳセンサユニット。
【請求項１１】前記メモリから読み出したシリアル画像
データを、ＬＶＤＳ（Low Voltage Differential Signa
lling）信号伝送方式に従った信号に変換してＬＶＤＳ
データとして出力するドライバ回路部も前記ワンチップ
上に搭載されて成ることを特徴とする請求項６に記載の
シリアルデータ伝送機能付ＣＭＯＳセンサユニット。
【請求項１２】外部からの転送イネーブル信号に基づい
て前記パラレル／シリアル変換回路から、または前記ド
ライバ回路部から画像データを送出することを特徴とす
る請求項１乃至１１のいずれかに記載のシリアルデータ
伝送機能付ＣＭＯＳセンサユニット。
【請求項１３】前記メモリには予め定めた画像データが
格納されており、撮像で得られた画像データと合成され
て読み出されることを特徴とする請求項６または１１に
記載のシリアルデータ伝送機能付ＣＭＯＳセンサユニッ
ト。
【請求項１４】カード状の本体の一面に請求項１乃至１
３のいずれかに記載のＣＭＯＳセンサユニットが取り付
けられ、その側面には前記ＣＭＯＳセンサユニットから
出力される画像データを記憶するカード状メモリが抜き
差しされるカード挿入孔が設けられて成ることを特徴と
する撮像ユニット。
【請求項１５】請求項１乃至１３のいずれかに記載のＣ
ＭＯＳセンサユニットまたは請求項１４に記載の撮像ユ
ニットを送信側とし、前記送信側から送出されたデータ
を受信するデータ受信部がｌつであることを特徴とする
画像データ送受信システム。
【請求項１６】請求項１乃至１３のいずれかに記載のＣ
ＭＯＳセンサユニットまたは請求項１４に記載の撮像ユ
ニットを複数個を送信側に備え、前記送信側から送出さ
れたデータを受信するデータ受信部を受信側にｌつ備え
ることを特徴とする画像データ送受信システム。
【請求項１７】請求項１乃至１３のいずれかに記載のＣ
ＭＯＳセンサユニットまたは請求項１４に記載の撮像ユ
ニットを１つ送信側に備え、前記送信側から送出された
データを受信するデータ受信部を受信側に複数個備え、
前記送信側のＣＭＯＳセンサユニットを、受信側のデー
タ受信部がそれぞれ個別にアクセスして画像データを受
信することを特徴とする画像データ送受信システム。
【請求項１８】互いに接続されている請求項１乃至１３
のいずれかに記載のＣＭＯＳセンサユニットまたは請求
項１４に記載の撮像ユニットを複数個備え、その中の一
つのＣＭＯＳセンサユニットを制御主導権をもつマスタ
ーデータ受信部とし、他のＣＭＯＳセンサユニットすべ
てをスレーブとし、前記マスターデータ受信部から同期
信号を発生し、この同期信号に同期して前記他のＣＭＯ
Ｓセンサユニットをアクセスして画像データを受信する
ことを特徴とする画像データ送受信システム。
【請求項１９】請求項１乃至１３のいずれかに記載のＣ
ＭＯＳセンサユニットまたは請求項１４に記載の撮像ユ
ニットを複数個送信側と受信側に備え、前記送信側と受
信側がデータバス線を共有して接続され、空いている前
記データバス線により画像データの授受を行なうことを
特徴とする画像データ送受信システム。