JP2000333129A

JP2000333129A - メモリインターフェイスおよび画像データ圧縮装置

Info

Publication number: JP2000333129A
Application number: JP13922499A
Authority: JP
Inventors: Tomoji Miyazawa; 智司宮澤; Satoshi Takagi; 聡高木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-05-19
Filing date: 1999-05-19
Publication date: 2000-11-30

Abstract

(57)【要約】【課題】画像データ圧縮処理に用いるＳＤＲＡＭの、
異なる仕様に対して柔軟に対応できるようにする。【解決手段】ＡＳＩＣ２０１内部の信号処理部２００
に供給された画像データは、ＳＤＲＡＭＩ／Ｆ１６４
を介して、例えばＳＤＲＡＭからなりＡＳＩＣ２０１に
外付けされるメインメモリ１６０に書き込まれる。信号
処理部２００では、メモリ１６０にアクセスし、メモリ
１６０を用いて画像データの圧縮符号化を行う。ＣＰＵ
１２７は、入力された設定情報に基づき、ＣＰＵＩ／
Ｆ１２６を介し、ＳＤＲＡＭＩ／Ｆ１６４にＳＤＲＡ
Ｍ１６０のタイミングに関するパラメータを供給する。
ＳＤＲＡＭＩ／Ｆ１６４では、供給されたパラメータ
に基づくアクセスタイミングでメモリ１６０へのアクセ
スを制御する。ＡＳＩＣ２０１外部からメモリ１６０の
タイミングパラメータが供給されるため、メモリ１６０
の異なる仕様に柔軟に対応できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリを用いて
ディジタルビデオデータを圧縮符号化してデータ量を削
減するのに適用されるメモリインタフェースおよび画像
データ圧縮装置に関する。

【０００２】

【従来の技術】ディジタルＶＴＲ(Video Tape Recorde
r) に代表されるように、ディジタル画像信号を記録媒
体に記録し、また、記録媒体から再生するようなデータ
記録再生装置が知られている。ディジタル画像記録機器
における記録処理部は、入力処理部とメイン処理部と出
力処理部とに大きく分けることができる。入力処理部
は、ビデオおよびオーディオのディジタルデータを所定
長のパケットに格納する。メイン処理部は、パケット単
位にデータの内容を示す情報、エラー訂正符号の符号化
を行う。出力処理部は、パケット化されたデータ、エラ
ー訂正符号のパリティ等に対して、同期パターン、ＩＤ
を付加してシンクブロックを構成し、シンクブロックを
データの種別に応じてグループ化し、その単位でシリア
ルデータに変換する。出力処理部に対して、記録媒体と
してのテープに記録するための回転ヘッドが接続され
る。ディジタルデータをパケットに格納する処理や、エ
ラー訂正符号化の処理等では、メインメモリを介してデ
ータが処理される。

【０００３】一方、近年、ディジタル放送の実施などに
伴い、画枠サイズなどが異なる様々な画像フォーマット
が提案されている。従来から存在する、フレーム周波数
が２９．９７Ｈｚのインターレス走査で４８０ライン×
３２０画素（それぞれ有効ライン数および有効水平画素
数）のものや、フレーム周波数が２５Ｈｚのインターレ
ス走査で５７６ライン×３８４画素のフォーマットに加
えて、ビデオ信号のデータレート（２５Ｍｂｐｓ）、走
査モード（インターレスあるいはプログレッシブ）およ
びフレーム周波数（２３．９７６Ｈｚ、２５Ｈｚ、２
９．９７Ｈｚ、５０Ｈｚおよび５９．９４Ｈｚ）などの
各種モードの組み合わせによる十数種類以上のフォーマ
ットが提案されている。

【０００４】このように、多様な画像フォーマットが提
案されるのに伴い、これらの画像フォーマットを共通し
て統一的に扱えるような、所謂マルチレートに対応した
ビデオテープレコーダが提案されている。

【０００５】現在の主流をなしている画像フォーマット
は、４８０ｉと称される、上述した４８０ライン／イン
ターレス方式の信号である。一方、現在実施が提案され
ているディジタル放送では、よりパーソナルコンピュー
タなどに親和性を持った、４８０ｐと称される、４８０
ライン／プログレッシブ方式のフォーマットが採用され
る。また、より高精細画像を表現するＨＤＴＶ(High De
finision TV)なども提案されている。当然のことなが
ら、上述のプログレッシブ方式やＨＤＴＶなどでは、単
位時間当たりのデータの処理量が従来よりも増え、ビデ
オ信号処理を行うＡＳＩＣ(Application Specific Intg
rated Circuit)内での処理も複雑になる。また、ＡＳＩ
Ｃと上述したメインメモリとの間でのデータ転送にも、
より高速な転送レートが要求される。

【０００６】メインメモリとしては、大量のオーディオ
データ、ビデオデータを格納する必要があるために大容
量メモリが使用される。現在の技術では、記録処理部を
集積回路の構成としても、メインメモリは、大容量のた
め、同一半導体基板に集積することは難しく、また、コ
ストが上昇する。そこで、メインメモリとしては、記録
処理部から独立した単独のデバイス（素子）を用いるこ
ととなる。なるべく低いコストでメインメモリを構成し
ようとすると、ＤＲＡＭ(Dynamic Random Access Memor
y)、ＥＤＯ(Extended data out) −ＲＡＭ、ＳＤＲＡＭ
(Synchronous Dynamic Random Access Memory)といった
ＤＲＡＭ系のデバイスを用いることが現実的である。さ
らに、速度を考慮すると、ＳＤＲＡＭを選択することが
妥当である。

【０００７】ＳＤＲＡＭなどのＤＲＡＭ系デバイスを使
用する場合、いくつかの技術的に難しい点がある。すな
わち、アドレス空間がバンク、カラム、ロウと分かれて
おり、ＳＲＡＭ(Static Random Access Memory) のよう
な線形な空間ではない。カラムとロウは、Ｘ軸とＹ軸の
ような関係にあって、両者を指定することによってデー
タをアクセスできる。すなわち、ＤＲＡＭやＳＤＲＡＭ
は、カラムとローとからなる格子状のセルとして扱わ
れ、先ず、ロー方向にアドレスを与えて１行分を呼び出
し、次にカラム方向にアドレスを与えて特定のセルにア
クセスする。

【０００８】なお、ロー方向にアドレスを与える信号を
ＲＡＳ(Row Address Strobe)と称し、カラム方向にアド
レスを与える信号をＣＡＳ(Column Address Strobe) と
称する。また、以下では、ロー方向のアドレスをローア
ドレスとし、カラム方向のアドレスをカラムアドレスと
する。

【０００９】カラムアドレスの変化に対して出力は瞬時
に追随することができる。しかも、ロウアドレスを決定
しておけば、複数ワード例えば８ワードをまとめて出力
として得ることが可能である（バースト出力）。バース
ト出力において、１つの命令で連続的に転送可能なデー
タ長を、バースト長と称する。一方、ロウアドレスの変
化に対しては一定の遅延（コマンド遅れ時間）の後に出
力が変化することになる。これは、ロウアドレスを頻繁
に切り換える状況では、効率が悪くデータ出力が遅くな
ることを意味する。

【００１０】また、ＳＤＲＡＭの場合には、カラムとロ
ウで構成されるＲＡＭが複数存在し、そのようなＲＡＭ
がバンクと呼ばれる。長いワードにわたって連続的にデ
ータを得ようとする場合、アドレス制御としては、カラ
ムアドレスのみではデータを格納しきれないために、一
つのロウを次々と切り替える必要がある。しかしなが
ら、この方法では、上述したようにコマンドの遅れ時間
が生じ、アドレス効率が悪い。そのような場合には、別
のバンクに切り替え、そのバンクでロウアドレスを指定
することによってコマンドの遅れ時間をなくすことがで
きる。

【００１１】図１８は、ＳＤＲＡＭをアクセスする処
理、例えば８ワードを書込む時の処理を概略的に示す。
図１８Ａは、クロックｃｋｍを示し、図１８Ｂは、バン
ク切り替えを伴う場合の処理を示す。まず、バンクＡに
対してコマンドＡＣＴによってロウアドレスを与える
と、バンクＡでは、ＡＣＴより遅れたコマンドＷＴによ
ってバースト単位例えば８ワードの書込みを開始する。
遅れ時間を考慮して、バンクＡに対する書込みが終了す
る前に、コマンドＡＣＴをバンクＢに対して与える。そ
れによって、バンクＡのバースト単位の書込みが終了し
たら連続してバンクＢに対して、バースト単位の８ワー
ドを書込むことができる。この方法によると、ロウアド
レスを変更するためのプリチャージ等による待ち時間の
影響を受けないようにできる。

【００１２】一方、バンク切り替えを採用しない場合に
は、同一のバンク例えばバンクＡのみに対してバースト
単位が書込まれる。図１８Ｃに示すように、この場合で
は、バースト単位の書込みが終了してから所定時間後に
コマンドＡＣＴによってロウアドレスを与えるので、次
のバースト単位が書かれるまでの遅れが発生する。

【００１３】また、メインメモリは、ビデオデータ、オ
ーディオデータのような複数のデータをそれぞれ処理す
る複数のデータ処理回路によって共有される。複数のデ
ータ処理回路からメインメモリに対するアクセス要求が
衝突する場合もあるので、調停用回路を複数のデータ処
理回路とメインメモリとの間に設けられる。調停ブロッ
クは、内部ブロックからライト要求を受け取った場合、
ＳＤＲＡＭに対してバスの空きを生じないように、ライ
トデータを供給する必要がある。また、調停ブロックが
他のブロックからのアクセス要求を処理できない場合に
は、その状態を内部ブロックに対して教える必要があ
る。そのための信号として、ビジー信号が使用される。
ビジー信号が例えばハイレベルであったら、ＳＤＲＡＭ
に対してアクセスできない期間と定義する。

【００１４】さらに、ＳＤＲＡＭなどＤＲＡＭ系デバイ
スでは、アドレスを与えてからデータの入出力が可能に
なるまでに、遅延時間が発生する。すなわち、上述した
ＣＡＳを与えて所定のクロック数を経てから、実際のセ
ルにデータの入出力が可能になる。この、ＣＡＳを与え
てから入出力が可能になるまでのクロック数を、ＣＬ(C
AS Latency) と称する。

【００１５】図１９は、このＣＬを説明するための一例
のタイムチャートである。図１９Ａは、ＳＤＲＡＭの場
合の例であり、図１９Ｂは、ＤＲＡＭの場合の例であ
る。共に、ＣＬ＝２の場合の例である。図１９Ａの例で
は、ＲＡＳが１クロックの期間出力されてローアドレス
が指定され、次のタイミングでＣＡＳが１クロックの期
間出力されてカラムアドレスが指定される。ＣＡＳが出
力されてから２クロック後に、データがバースト的に出
力される。一方、図１９Ｂの例では、出力されたＲＡＳ
が保持され、ＲＡＳの出力の２クロック後にＣＡＳが出
力される。そして、ＣＡＳ出力後、２クロックを経てデ
ータが出力される。ＳＤＲＡＭとＤＲＡＭとでは、ロー
アドレスが与えられてから最初のデータが出力されるタ
イミングには大きな違いはないが、データの転送速度に
大きな違いがある。

【００１６】ＳＤＲＡＭは、パーソナルコンピュータの
分野などでも大量に用いられるようになり、ＳＤＲＡＭ
と従来のＤＲＡＭとの価格差も殆ど無くなってきてい
る。従来では、ＡＳＩＣやＳＤＲＡＭの、例えば０．５
μｍなどの設計ルールに基づく設計プロセスでは、ＳＤ
ＲＡＭとのクロックインターフェイスは、クロック周波
数が８１ＭＨｚ程度が限界であった。また、上述のＣＬ
は、ＣＬ＝３で使用する必要があった。

【００１７】

【発明が解決しようとする課題】ＳＤＲＡＭは、設計な
らびに製造プロセスの進歩に伴い、処理速度や記憶容量
の向上が著しい。ＳＤＲＡＭの性能の向上に伴い、市場
に出回る製品としてのＳＤＲＡＭの世代交代も激しい。
一方で、上述したようなデータ記録再生装置、特に、放
送局などで用いられるディジタルＶＴＲといった業務用
機器は、その製品寿命が長く、その間にＳＤＲＡＭの世
代交代が生じて、部品の互換性が保てなくなる可能性が
ある。そのため、ＳＤＲＡＭを使用する例えばＡＳＩＣ
を設計する際には、ＳＤＲＡＭの世代交代が起こって
も、次世代のＳＤＲＡＭが使用可能であることが求めら
れていた。しかしながら、従来では、例えばＡＳＩＣを
設計する際に、このような点まで考慮されていないとい
う問題点があった。

【００１８】また、上述した、現在の主流である４８０
ｉのシステム向けに設計されたＡＳＩＣを、プログレッ
シブ方式やＨＤＴＶといった、より高速なデータ転送が
要求されるシステムに流用できれば、ＡＳＩＣの開発期
間や工数、費用などを削減することができる。また、将
来的に、より高速動作可能なＳＤＲＡＭが出現したとき
も、迅速に対応可能である。しかしながら、従来では、
例えばＡＳＩＣの設計の際に、異なる仕様のＳＤＲＡＭ
に対応するように考えられていなかったという問題点が
あった。

【００１９】さらに、ＳＤＲＡＭは、その価格競争の激
しさから生産メーカが淘汰されていくおそれがある。将
来的には、現在主流をなしている技術に対して世代的に
前の技術を用いて生産された、より低価格なＳＤＲＡＭ
が市場を席巻することも考えられる。この場合には、当
初の設計によるタイミングでは、ＳＤＲＡＭとのインタ
ーフェイスがとれない可能性があるという問題点があっ
た。

【００２０】したがって、この発明の目的は、異なるＳ
ＤＲＡＭの仕様に対して柔軟に対応できるようなメモリ
インターフェイスおよび画像データ圧縮装置を提供する
ことにある。

【００２１】

【課題を解決するための手段】この発明は、上述した課
題を解決するために、画像データの圧縮を行う画像デー
タ圧縮手段からメモリに対するアクセスのインターフェ
イスをとるメモリインターフェイスにおいて、複数ワー
ドを単位としてアクセスされるバースト可能であり、デ
ィジタル情報データが単位で、クロックに同期して入力
または出力されるメモリに対して、メモリを用いて画像
データの圧縮を行う画像データ圧縮手段からなされるア
クセスのタイミングを、外部から供給されたタイミング
設定情報に基づいて制御することを特徴とするメモリイ
ンターフェイスである。

【００２２】また、この発明は、メモリと、メモリを用
いて画像データの圧縮を行う信号処理部と、メモリと信
号処理部とのインターフェイスをとるメモリインターフ
ェイスとを有する画像データ圧縮装置において、複数ワ
ードを単位としてアクセスされるバースト可能であり、
ディジタル情報データが単位で、クロックに同期して入
力または出力されるメモリと、メモリを用いて画像デー
タの圧縮を行い画像データのデータ量を削減する画像デ
ータ圧縮手段と、画像データ圧縮手段からメモリへのア
クセスを制御するメモリインターフェイス手段と、メモ
リインターフェイス手段に対してタイミング設定情報を
供給するタイミング設定情報供給手段とを備え、メモリ
インターフェイス手段は、タイミング設定情報供給手段
から供給されたタイミング設定情報に基づき、メモリに
対するアクセスタイミングの制御を行うようにしたこと
を特徴とする画像データ圧縮装置である。

【００２３】上述したように、請求項１に記載の発明
は、複数ワードを単位としてアクセスされるバースト可
能であり、ディジタル情報データが複数ワードからなる
単位で、クロックに同期して入力または出力されるメモ
リに対して、メモリを用いて画像データの圧縮を行う画
像データ圧縮手段からなされるアクセスのタイミング
を、外部から供給されたタイミング設定情報に基づいて
制御するようにしているため、タイミング設定情報を所
定に設定することにより、異なるアクセスタイミングの
メモリに対応することができる。

【００２４】また、請求項５に記載の発明は、複数ワー
ドを単位としてアクセスされるバースト可能であり、デ
ィジタル情報データが単位で、クロックに同期して入力
または出力されるメモリに対する、メモリを用いて画像
データの圧縮を行い画像データのデータ量を削減する画
像データ圧縮手段からのアクセスを、メモリインターフ
ェイス手段によって、メモリインターフェイス手段に対
してタイミング設定情報供給手段から供給されたタイミ
ング設定情報に基づくアクセスタイミングで制御するよ
うにしているため、タイミング設定情報を所定に設定す
ることにより、異なるアクセスタイミングのメモリに対
応することができる。

【００２５】

【発明の実施の形態】以下、この発明の実施の一形態
を、図面を参照しながら説明する。図１は、この発明の
構成の一例を概略的に示す。この図１の構成の全体は、
例えば上述したディジタルＶＴＲの記録側に含まれる。
メインメモリ１６０は、バスインターフェイスに対して
共通のクロックを供給して、そのタイミングに合わせて
動作するようにされたＤＲＡＭ、例えばＳＤＲＡＭで構
成される。ＣＰＵ１２７は、マイクロプロセッサからな
り、外部から供給された制御信号に基づき、所定のコマ
ンド、データ、制御信号などを出力する。

【００２６】インターフェイス１６４、ＣＰＵインター
フェイス１２６および信号処理部２００がＡＳＩＣ２０
１として一体的に構成される。信号処理部２００は、外
部から供給されたディジタルビデオデータに対して、メ
インメモリ１６０を利用して所定の方式で圧縮符号化を
施し、圧縮され元のディジタルビデオデータよりもデー
タ量を削減された圧縮ビデオデータをを外部に出力す
る。

【００２７】インターフェイス１６４とメインメモリ１
６０とは、バス接続され、互いにクロック同期して動作
する。インターフェイス１６４は、メインメモリ１６０
の動作を制御し、信号処理部２００とメインメモリ１６
０とのインターフェイスをとる。すなわち、信号処理部
２００からメインメモリ１６０に対するアクセスは、イ
ンターフェイス１６４を介してなされ、信号処理部２０
０から出力されたデータのメインメモリ１６０への書き
込み、ならびに、信号処理部２００によるメインメモリ
１６０からのデータの読み出しは、インターフェイス１
６４の制御の下に行われる。

【００２８】一方、ＣＰＵインターフェイス１２６は、
ＣＰＵ１２７とこのＡＳＩＣ２０１内部の各部とのイン
ターフェイスをとる。例えば、ＣＰＵ１２７から供給さ
れたコマンドがＣＰＵインターフェイス１２６を介して
インターフェイス１６４に供給される。

【００２９】このような構成において、外部からＣＰＵ
１２７に対して、メインメモリ１６０の動作タイミング
を設定するための設定情報が供給される。ＣＰＵ１２７
では、供給された設定情報に基づき所定の例えばコマン
ドを発行する。このコマンドは、ＣＰＵインターフェイ
ス１２６を介してインターフェイス１６４に供給され
る。インターフェイス１６４では、供給されたコマンド
の指示に従いメインメモリ１６０に対するアクセスのタ
イミング制御を行う。

【００３０】このように、この発明では、インターフェ
イス１６４によるメインメモリ１６０のタイミング制御
がＡＳＩＣ２０１の外部からの設定情報に基づきなされ
る。そのため、１種類のＡＳＩＣ２０１で、タイミング
に関する仕様が異なるメインメモリ１６０に対応するこ
とができる。

【００３１】次に、この発明によるメモリインターフェ
イスが適用されたディジタルＶＴＲについて以下に説明
する。このディジタルＶＴＲは、放送局の環境で使用し
て好適なもので、互いに異なる複数のフォーマットのビ
デオ信号の記録・再生を可能とするものである。例え
ば、ＮＴＳＣ方式に基づいたインターレス走査で有効ラ
イン数が４８０本の信号（４８０ｉ信号）およびＰＡＬ
方式に基づいたインターレス走査で有効ライン数が５７
６本の信号（５７６ｉ信号）の両者を殆どハードウエア
を変更せずに記録・再生することが可能とされる。さら
に、インターレス走査でライン数が１０８０本の信号
（１０８０ｉ信号）、プログレッシブ走査（ノンインタ
ーレス）でライン数がそれぞれ４８０本、７２０本、１
０８０本の信号（４８０ｐ信号、７２０ｐ信号、１０８
０ｐ信号）などの記録・再生も行うようにできる。

【００３２】また、ディジタルＶＴＲでは、ビデオ信号
およびオーディオ信号は、ＭＰＥＧ２方式に基づき圧縮
符号化される。周知のように、ＭＰＥＧ２は、動き補償
予測符号化と、ＤＣＴによる圧縮符号化とを組み合わせ
たものである。ＭＰＥＧ２のデータ構造は、階層構造を
なしており、下位から、ブロック層、マクロブロック
層、スライス層、ピクチャ層、ＧＯＰ(Group Of Pictur
e)層およびシーケンス層となっている。

【００３３】ブロック層は、ＤＣＴを行う単位であるＤ
ＣＴブロックからなる。マクロブロック層は、複数のＤ
ＣＴブロックで構成される。スライス層は、ヘッダ部
と、行間をまたがらない任意個のマクロブロックより構
成される。ピクチャ層は、ヘッダ部と、複数のスライス
とから構成される。ピクチャは、１画面に対応する。Ｇ
ＯＰ(Group Of Picture)層は、ヘッダ部と、フレーム内
符号化に基づくピクチャであるＩピクチャと、予測符号
化に基づくピクチャであるＰおよびＢピクチャとから構
成される。

【００３４】Ｉピクチャ(Intra-coded picture：イント
ラ符号化画像) は、符号化されるときその画像１枚の中
だけで閉じた情報を使用するものである。従って、復号
時には、Ｉピクチャ自身の情報のみで復号できる。Ｐピ
クチャ(Predictive-coded picture ：順方向予測符号化
画像）は、予測画像（差分をとる基準となる画像）とし
て、時間的に前の既に復号されたＩピクチャまたはＰピ
クチャを使用するものである。動き補償された予測画像
との差を符号化するか、差分を取らずに符号化するか、
効率の良い方をマクロブロック単位で選択する。Ｂピク
チャ(Bidirectionally predictive-coded picture ：両
方向予測符号化画像）は、予測画像（差分をとる基準と
なる画像）として、時間的に前の既に復号されたＩピク
チャまたはＰピクチャ、時間的に後ろの既に復号された
ＩピクチャまたはＰピクチャ、並びにこの両方から作ら
れた補間画像の３種類を使用する。この３種類のそれぞ
れの動き補償後の差分の符号化と、イントラ符号化の中
で、最も効率の良いものをマクロブロック単位で選択す
る。

【００３５】従って、マクロブロックタイプとしては、
フレーム内符号化(Intra) マクロブロックと、過去から
未来を予測する順方向(Foward)フレーム間予測マクロブ
ロックと、未来から過去を予測する逆方向(Backward)フ
レーム間予測マクロブロックと、前後両方向から予測す
る両方向マクロブロックとがある。Ｉピクチャ内の全て
のマクロブロックは、フレーム内符号化マクロブロック
である。また、Ｐピクチャ内には、フレーム内符号化マ
クロブロックと順方向フレーム間予測マクロブロックと
が含まれる。Ｂピクチャ内には、上述した４種類の全て
のタイプのマクロブロックが含まれる。

【００３６】ＧＯＰには、最低１枚のＩピクチャが含ま
れ、ＰおよびＢピクチャは、存在しなくても許容され
る。最上層のシーケンス層は、ヘッダ部と複数のＧＯＰ
とから構成される。

【００３７】ＭＰＥＧのフォーマットにおいては、スラ
イスが１つの可変長符号系列である。可変長符号系列と
は、可変長符号を復号化しなければデータの境界を検出
できない系列である。

【００３８】また、シーケンス層、ＧＯＰ層、ピクチャ
層、スライス層およびマクロブロック層の先頭には、そ
れぞれ、バイト単位に整列された所定のビットパターン
を有する識別コード（スタートコードと称される）が配
される。なお、上述した各層のヘッダ部は、ヘッダ、拡
張データまたはユーザデータをまとめて記述したもので
ある。シーケンス層のヘッダには、画像（ピクチャ）の
サイズ（縦横の画素数）等が記述される。ＧＯＰ層のヘ
ッダには、タイムコードおよびＧＯＰを構成するピクチ
ャ数等が記述される。

【００３９】スライス層に含まれるマクロブロックは、
複数のＤＣＴブロックの集合であり、ＤＣＴブロックの
符号化系列は、量子化されたＤＣＴ係数の系列を０係数
の連続回数（ラン）とその直後の非０系列（レベル）を
１つの単位として可変長符号化したものである。マクロ
ブロックならびにマクロブロック内のＤＣＴブロックに
は、バイト単位に整列した識別コードが付加されない。

【００４０】マクロブロックは、画面（ピクチャ）を１
６画素×１６ラインの格子状に分割したものである。ス
ライスは、例えばこのマクロブロックを水平方向に連結
してなる。連続するスライスの前のスライスの最後のマ
クロブロックと、次のスライスの先頭のマクロブロック
とは連続しており、スライス間でのマクロブロックのオ
ーバーラップを形成することは、許されていない。ま
た、画面のサイズが決まると、１画面当たりのマクロブ
ロック数は、一意に決まる。

【００４１】一方、復号および符号化による信号の劣化
を避けるためには、符号化データ上で編集することが望
ましい。このとき、ＰピクチャおよびＢピクチャは、そ
の復号に、時間的に前のピクチャあるいは前後のピクチ
ャを必要とする。そのため、編集単位を１フレーム単位
とすることができない。この点を考慮して、１つのＧＯ
Ｐが１枚のＩピクチャからなるようにしている。

【００４２】また、例えば１フレーム分の記録データが
記録される記録領域が所定のものとされる。ＭＰＥＧ２
では、可変長符号化を用いているので、１フレーム期間
に発生するデータを所定の記録領域に記録できるよう
に、１フレーム分の発生データ量が制御される。さら
に、磁気テープへの記録に適するように、１スライスを
１マクロブロックから構成すると共に、１マクロブロッ
クを、所定長の固定枠に当てはめる。

【００４３】図２は、ディジタルＶＴＲの記録側の構成
の一例を示す。記録時には、所定のインタフェース例え
ばＳＤＩ(Serial Data Interface) の受信部を介してデ
ィジタルビデオ信号が端子１０１から入力される。ＳＤ
Ｉは、（４：２：２）コンポーネントビデオ信号とディ
ジタルオーディオ信号と付加的データとを伝送するため
に、ＳＭＰＴＥによって規定されたインターフェイスで
ある。入力ビデオ信号は、ビデオエンコーダ１０２にお
いてＤＣＴ(Discrete Cosine Transform) の処理を受
け、係数データに変換され、係数データが可変長符号化
される。ビデオエンコーダ１０２からの可変長符号化
（ＶＬＣ）データは、ＭＰＥＧ２に準拠したエレメンタ
リストリームである。この出力は、セレクタ１０３の一
方の入力端に供給される。

【００４４】一方、入力端子１０４を通じて、ＡＮＳＩ
／ＳＭＰＴＥ３０５Ｍによって規定されたインターフ
ェイスである、ＳＤＴＩ(Serial Data Transport Inter
face) のフォーマットのデータが入力される。この信号
は、ＳＤＴＩ受信部１０５で同期検出される。そして、
バッファに一旦溜め込まれ、エレメンタリストリームが
抜き出される。抜き出されたエレメンタリストリーム
は、セレクタ１０３の他方の入力端に供給される。

【００４５】セレクタ１０３で選択され出力されたエレ
メンタリストリームは、ストリームコンバータ１０６に
供給される。ストリームコンバータ１０６では、ＭＰＥ
Ｇ２の規定に基づきＤＣＴブロック毎に並べられていた
ＤＣＴ係数を、１マクロブロックを構成する複数のＤＣ
Ｔブロックを通して、周波数成分毎にまとめ、まとめた
周波数成分を並べ替える。並べ替えられた変換エレメン
タリストリームは、パッキングおよびシャフリング部１
０７に供給される。

【００４６】エレメンタリストリームのビデオデータ
は、可変長符号化されているため、各マクロブロックの
データの長さが不揃いである。パッキングおよびシャフ
リング部１０７では、マクロブロックが固定枠に詰め込
まれる。このとき、固定枠からはみ出たオーバーフロー
部分は、固定枠のサイズに対して空いている領域に順に
詰め込まれる。また、タイムコード等のシステムデータ
が入力端子１０８からパッキングおよびシャフリング部
１０７に供給され、ピクチャデータと同様にシステムデ
ータが記録処理を受ける。また、走査順に発生する１フ
レームのマクロブロックを並び替え、テープ上のマクロ
ブロックの記録位置を分散させるシャフリングが行われ
る。シャフリングによって、変速再生時に断片的にデー
タが再生される時でも、画像の更新率を向上させること
ができる。

【００４７】パッキングおよびシャフリング部１０７か
らのビデオデータおよびシステムデータ（以下、特に必
要な場合を除き、システムデータを含む場合も単にビデ
オデータと言う。）が外符号エンコーダ１０９に供給さ
れる。ビデオデータおよびオーディオデータに対するエ
ラー訂正符号としては、積符号が使用される。積符号
は、ビデオデータまたはオーディオデータの２次元配列
の縦方向に外符号の符号化を行い、その横方向に内符号
の符号化を行い、データシンボルを２重に符号化するも
のである。外符号および内符号としては、リードソロモ
ンコード(Reed-Solomon code) を使用できる。

【００４８】外符号エンコーダ１０９の出力がシャフリ
ング部１１０に供給され、複数のＥＣＣブロックにわた
ってシンクブロック単位で順番を入れ替える、シャフリ
ングがなされる。シンクブロック単位のシャフリングに
よって特定のＥＣＣブロックにエラーが集中することが
防止される。シャフリング部１１０でなされるシャフリ
ングをインターリーブと称することもある。シャフリン
グ部１１０の出力が混合部１１１に供給され、オーディ
オデータと混合される。なお、混合部１１１は、後述の
ように、メインメモリにより構成される。

【００４９】１１２で示す入力端子からオーディオデー
タが供給される。本例のディジタルＶＴＲでは、非圧縮
のディジタルオーディオ信号が扱われる。ディジタルオ
ーディオ信号は、入力側のＳＤＩ受信部（図示しない）
またはＳＤＴＩ受信部１０５で分離されたもの、または
オーディオインタフェースを介して入力されたものであ
る。入力ディジタルオーディオ信号が遅延部１１３を介
してＡＵＸ付加部１１４に供給される。遅延部１１３
は、オーディオ信号とビデオ信号と時間合わせ用のもの
である。入力端子１１５から供給されるオーディオＡＵ
Ｘは、補助的データであり、オーディオデータのサンプ
リング周波数等のオーディオデータに関連する情報を有
するデータである。オーディオＡＵＸは、ＡＵＸ付加部
１１４にてオーディオデータに付加され、オーディオデ
ータと同等に扱われる。

【００５０】ＡＵＸ付加部１１４からのオーディオデー
タおよびＡＵＸ（以下、特に必要な場合を除き、ＡＵＸ
を含む場合も単にオーディオデータと言う。）が外符号
エンコーダ１１６に供給される。外符号エンコーダ１１
６は、オーディオデータに対して外符号の符号化を行
う。外符号エンコーダ１１６の出力がシャフリング部１
１７に供給され、シャフリング処理を受ける。オーディ
オシャフリングとして、シンクブロック単位のシャフリ
ングと、チャンネル単位のシャフリングとがなされる。

【００５１】シャフリング部１１７の出力が混合部１１
１に供給され、ビデオデータとオーディオデータが１チ
ャンネルのデータとされる。混合部１１１の出力がＩＤ
付加部１１８が供給され、ＩＤ付加部１１８にて、シン
クブロック番号を示す情報等を有するＩＤが付加され
る。ＩＤ付加部１１８の出力が内符号エンコーダ１１９
に供給され、内符号の符号化がなされる。さらに、内符
号エンコーダ１１９の出力が同期付加部１２０に供給さ
れ、シンクブロック毎の同期信号が付加される。同期信
号が付加されることによってシンクブロックが連続する
記録データが構成される。この記録データが記録アンプ
１２１を介して回転ヘッド１２２に供給され、磁気テー
プ１２３上に記録される。回転ヘッド１２２は、実際に
は、隣接するトラックを形成するヘッドのアジマスが互
いに異なる複数の磁気ヘッドが回転ドラムに取り付けら
れたものである。

【００５２】記録データに対して必要に応じてスクラン
ブル処理を行っても良い。また、記録時にディジタル変
調を行っても良く、さらに、パーシャル・レスポンスク
ラス４とビタビ符号を使用しても良い。

【００５３】図３は、ディジタルＶＴＲの再生側の構成
の一例を示す。磁気テープ１２３から回転ヘッド１２２
で再生された再生信号が再生アンプ１３１を介して同期
検出部１３２に供給される。再生信号に対して、等化や
波形整形などがなされる。また、ディジタル変調の復
調、ビタビ復号等が必要に応じてなされる。同期検出部
１３２は、シンクブロックの先頭に付加されている同期
信号を検出する。同期検出によって、シンクブロックが
切り出される。

【００５４】同期検出ブロック１３２の出力が内符号エ
ンコーダ１３３に供給され、内符号のエラー訂正がなさ
れる。内符号エンコーダ１３３の出力がＩＤ補間部１３
４に供給され、内符号によりエラーとされたシンクブロ
ックのＩＤ例えばシンクブロック番号が補間される。Ｉ
Ｄ補間部１３４の出力が分離部１３５に供給され、ビデ
オデータとオーディオデータとが分離される。上述した
ように、ビデオデータは、ＭＰＥＧのイントラ符号化で
発生したＤＣＴ係数データおよびシステムデータを意味
し、オーディオデータは、ＰＣＭ(Pulse Code Modulati
on) データおよびＡＵＸを意味する。

【００５５】分離部１３５からのビデオデータがデシャ
フリング部１３６において、シャフリングと逆の処理が
なされる。デシャフリング部１３６は、記録側のシャフ
リング部１１０でなされたシンクブロック単位のシャフ
リングを元に戻す処理を行う。デシャフリング部１３６
の出力が外符号デコーダ１３７に供給され、外符号によ
るエラー訂正がなされる。訂正できないエラーが発生し
た場合には、エラーの有無を示すエラーフラグがエラー
有りを示すものとされる。

【００５６】外符号デコーダ１３７の出力がデシャフリ
ングおよびデパッキング部１３８に供給される。デシャ
フリングおよびデパッキング部１３８は、記録側のパッ
キングおよびシャフリング部１０７でなされたマクロブ
ロック単位のシャフリングを元に戻す処理を行う。ま
た、デシャフリングおよびデパッキング部１３８では、
記録時に施されたパッキングを分解する。すなわち、マ
クロブロック単位にデータの長さを戻して、元の可変長
符号（不等長データ）を復元する。さらに、デシャフリ
ングおよびデパッキング部１３８において、システムデ
ータが分離され、出力端子１３９に取り出される。

【００５７】デシャフリングおよびデパッキング部１３
８の出力が補間部１４０に供給され、エラーフラグが立
っている（すなわち、エラーのある）データが修整され
る。すなわち、変換前に、マクロブロックデータの途中
にエラーがあるとされた場合には、エラー箇所以降の周
波数成分のＤＣＴ係数が復元できない。そこで、例えば
エラー箇所のデータをブロック終端符号（ＥＯＢ）に置
き替え、それ以降の周波数成分のＤＣＴ係数をゼロとす
る。同様に、高速再生時にも、シンクブロック長に対応
する長さまでのＤＣＴ係数のみを復元し、それ以降の係
数は、ゼロデータに置き替えられる。さらに、補間部１
４０では、ビデオデータの先頭に付加されているヘッダ
がエラーの場合に、ヘッダ（シーケンスヘッダ、ＧＯＰ
ヘッダ、ピクチャヘッダ、ユーザデータ等）を回復する
処理もなされる。

【００５８】ＤＣＴブロックに跨がって、ＤＣＴ係数が
ＤＣ成分および低域成分から高域成分へと並べられてい
るため、このように、ある箇所以降からＤＣＴ係数を無
視しても、マクロブロックを構成するＤＣＴブロックの
それぞれに対して、満遍なくＤＣならびに低域成分から
のＤＣＴ係数を行き渡らせることができる。

【００５９】補間部１４０の出力がストリームコンバー
タ１４１に供給される。ストリームコンバータ１４１で
は、記録側のストリームコンバータ１０６と逆の処理が
なされる。すなわち、ＤＣＴブロックに跨がって周波数
成分毎に並べられていたＤＣＴ係数を、ＤＣＴブロック
毎に並び替える。これにより、再生信号がＭＰＥＧ２に
準拠したエレメンタリストリームに変換される。

【００６０】また、ストリームコンバータ１４１の入出
力は、記録側と同様に、マクロブロックの最大長に応じ
て、十分な転送レート（バンド幅）を確保しておく。マ
クロブロックの長さを制限しない場合には、画素レート
の３倍のバンド幅を確保するのが好ましい。

【００６１】ストリームコンバータ１４１の出力がビデ
オデコーダ１４２に供給される。ビデオデコーダ１４２
は、エレメンタリストリームを復号し、ビデオデータを
出力する。すなわち、ビデオデコーダ１４２は、逆量子
化処理と、逆ＤＣＴ処理とがなされる。復号ビデオデー
タが出力端子１４３に取り出される。外部とのインタフ
ェースには、例えばＳＤＩが使用される。また、ストリ
ームコンバータ１４１からのエレメンタリストリームが
ＳＤＴＩ送信部１４４に供給される。ＳＤＴＩ送信部１
４４には、経路の図示を省略しているが、システムデー
タ、再生オーディオデータ、ＡＵＸも供給され、ＳＤＴ
Ｉフォーマットのデータ構造を有するストリームへ変換
される。ＳＤＴＩ送信部１４４からのストリームが出力
端子１４５を通じて外部に出力される。

【００６２】分離部１３５で分離されたオーディオデー
タがデシャフリング部１５１に供給される。デシャフリ
ング部１５１は、記録側のシャフリング部１１７でなさ
れたシャフリングと逆の処理を行う。デシャフリング部
１１７の出力が外符号デコーダ１５２に供給され、外符
号によるエラー訂正がなされる。外符号デコーダ１５２
からは、エラー訂正されたオーディオデータが出力され
る。訂正できないエラーがあるデータに関しては、エラ
ーフラグがセットされる。

【００６３】外符号デコーダ１５２の出力がＡＵＸ分離
部１５３に供給され、オーディオＡＵＸが分離される。
分離されたオーディオＡＵＸが出力端子１５４に取り出
される。また、オーディオデータが補間部１５５に供給
される。補間部１５５では、エラーの有るサンプルが補
間される。補間方法としては、時間的に前後の正しいデ
ータの平均値で補間する平均値補間、前の正しいサンプ
ルの値をホールドする前値ホールド等を使用できる。補
間部１５５の出力が出力部１５６に供給される。出力部
１５６は、エラーであり、補間できないオーディオ信号
の出力を禁止するミュート処理、並びにビデオ信号との
時間合わせのための遅延量調整処理がなされる。出力部
１５６から出力端子１５７に再生オーディオ信号が取り
出される。

【００６４】なお、図２および図３では省略されている
が、入力データと同期したタイミング信号を発生するタ
イミング発生部、記録再生装置の全体の動作を制御する
システムコントローラ（マイクロコンピュータ）等が備
えられている。

【００６５】ディジタルＶＴＲでは、磁気テープへの信
号の記録は、回転する回転ヘッド上に設けられた磁気ヘ
ッドにより、斜めのトラックを形成する、ヘリカルスキ
ャン方式によって行われる。磁気ヘッドは、回転ドラム
上の、互いに対向する位置に、それぞれ複数個が設けら
れる。すなわち、磁気テープが回転ヘッドに１８０°程
度の巻き付け角で以て巻き付けられている場合、回転ヘ
ッドの１８０°の回転により、同時に複数本のトラック
を形成することができる。また、磁気ヘッドは、互いに
アジマスの異なる２個で一組とされる。複数個の磁気ヘ
ッドは、隣接するトラックのアジマスが互いに異なるよ
うに配置される。

【００６６】図４は、上述した回転ヘッドにより磁気テ
ープ上に形成されるトラックフォーマットの一例を示
す。これは、１フレーム当たりのビデオおよびオーディ
オデータが８トラックで記録される例である。例えばフ
レーム周波数が２９．９７Ｈｚ、レートが５０Ｍｂｐ
ｓ、有効ライン数が４８０本で有効水平画素数が７２０
画素のインターレス信号（４８０ｉ信号）およびオーデ
ィオ信号が記録される。また、フレーム周波数が２５Ｈ
ｚ、レートが５０Ｍｂｐｓ、有効ライン数が５７６本で
有効水平画素数が７２０画素のインターレス信号（５７
６ｉ信号）およびオーディオ信号も、図４と同一のテー
プフォーマットによって記録できる。

【００６７】互いに異なるアジマスの２トラックによっ
て１セグメントが構成される。すなわち、８トラック
は、４セグメントからなる。セグメントを構成する１組
のトラックに対して、アジマスと対応するトラック番号

〔０〕とトラック番号〔１〕が付される。図４に示され
る例では、前半の８トラックと、後半の８トラックとの
間で、トラック番号が入れ替えられると共に、フレーム
毎に互いに異なるトラックシーケンスが付される。これ
により、アジマスが異なる１組の磁気ヘッドのうち一方
が、例えば目詰まりなどにより読み取り不能状態に陥っ
ても、前フレームのデータを利用してエラーの影響を小
とできる。

【００６８】トラックのそれぞれにおいて、両端側にビ
デオデータが記録されるビデオセクタが配され、ビデオ
セクタに挟まれて、オーディオデータが記録されるオー
ディオセクタが配される。なお、この図４および後述す
る図５は、テープ上のオーディオセクタの配置を示すも
のである。

【００６９】図４のトラックフォーマットでは、８チャ
ンネルのオーディオデータを扱うことができるようにさ
れている。Ａ１〜Ａ８は、それぞれオーディオデータの
１〜８ｃｈのセクタを示す。オーディオデータは、セグ
メント単位で配列を変えられて記録される。オーディオ
データは、１フィールド期間で発生するオーディオサン
プル（例えばフィールド周波数が２９．９７Hzで、サン
プリング周波数が４８ｋHzの場合には、８００サンプル
または８０１サンプル）が偶数番目のサンプルと奇数番
目のサンプルとにわけられ、各サンプル群とＡＵＸによ
って積符号の１ＥＣＣブロックが構成される。

【００７０】図４では、１フィールド分のオーディオデ
ータが４トラックに記録されるので、オーディオデータ
の１チャンネル当たりの２個のＥＣＣブロックが４トラ
ックに記録される。２個のＥＣＣブロックのデータ（外
符号パリティを含む）が４個のセクタに分割され、図４
に示すように、４トラックに分散されて記録される。２
個のＥＣＣブロックに含まれる複数のシンクブロックが
シャフリングされる。例えばＡ１の参照番号が付された
４セクタによって、チャンネル１の２ＥＣＣブロックが
構成される。

【００７１】また、ビデオデータは、この例では、１ト
ラックに対して４ＥＣＣブロック分のデータがシャフリ
ング（インターリーブ）され、ＵｐｐｅｒＳｉｄｅお
よびＬｏｗｅｒＳｉｄｅで各セクタに分割され記録さ
れる。ＬｏｗｅｒＳｉｄｅのビデオセクタには、所定
位置にシステム領域が設けられる。

【００７２】なお、図４において、ＳＡＴ１（Ｔｒ）お
よびＳＡＴ２（Ｔｍ）は、サーボロック用の信号が記録
されるエリアである。また、各記録エリアの間には、所
定の大きさのギャップ（Ｖｇ１，Ｓｇ１，Ａｇ，Ｓｇ
２，Ｓｇ３およびＶｇ２）が設けられる。

【００７３】図４は、１フレーム当たりのデータを８ト
ラックで記録する例であるが、記録再生するデータのフ
ォーマットによっては、１フレーム当たりのデータを４
トラック、６トラックなどでの記録することができる。
図５Ａは、１フレームが６トラックのフォーマットであ
る。この例では、トラックシーケンスが

〔０〕のみとさ
れる。

【００７４】図５Ｂに示すように、テープ上に記録され
るデータは、シンクブロックと称される等間隔に区切ら
れた複数のブロックからなる。図５Ｃは、シンクブロッ
クの構成を概略的に示す。詳細は後述するが、シンクブ
ロックは、同期検出するためのＳＹＮＣパターン、シン
クブロックのそれぞれを識別するためのＩＤ、後続する
データの内容を示すＤＩＤ、データパケットおよびエラ
ー訂正用の内符号パリティから構成される。データは、
シンクブロック単位でパケットとして扱われる。すなわ
ち、記録あるいは再生されるデータ単位の最小のものが
１シンクブロックである。シンクブロックが多数並べら
れて（図５Ｂ）、例えばビデオセクタが形成される（図
５Ａ）。

【００７５】図６は、記録／再生の最小単位である、ビ
デオデータのシンクブロックのデータ構成をより具体的
に示す。ディジタルＶＴＲにおいては、記録するビデオ
データのフォーマットに適応して１シンクブロックに対
して１個乃至は２個のマクロブロックのデータ（ＶＬＣ
データ）が格納されると共に、１シンクブロックのサイ
ズが扱うビデオ信号のフォーマットに応じて長さが変更
される。図６Ａに示されるように、１シンクブロック
は、先頭から、２バイトのＳＹＮＣパターン、２バイト
のＩＤ、１バイトのＤＩＤ、例えば１１２バイト〜２０
６バイトの間で可変に規定されるデータ領域および１２
バイトのパリティ（内符号パリティ）からなる。なお、
データ領域は、ペイロードとも称される。

【００７６】先頭の２バイトのＳＹＮＣパターンは、同
期検出用であり、所定のビットパターンを有する。固有
のパターンに対して一致するＳＹＮＣパターンを検出す
ることで、同期検出が行われる。

【００７７】図７Ａは、ＩＤ０およびＩＤ１のビットア
サインの一例を示す。ＩＤは、シンクブロックが固有に
持っている重要な情報を持っており、各２バイト（ＩＤ
０およびＩＤ１）が割り当てられている。ＩＤ０は、１
トラック中のシンクブロックのそれぞれを識別するため
の識別情報（ＳＹＮＣＩＤ）が格納される。ＳＹＮＣ
ＩＤは、例えば各セクタ内のシンクブロックに対して
付された通し番号である。ＳＹＮＣＩＤは、８ビット
で表現される。ビデオのシンクブロックとオーディオの
シンクブロックとでそれぞれ別個にＳＹＮＣＩＤが付
される。

【００７８】ＩＤ１は、シンクブロックのトラックに関
する情報が格納される。ＭＳＢ側をビット７、ＬＳＢ側
をビット０とした場合、このシンクブロックに関して、
ビット７でトラックの上側（Ｕｐｐｅｒ）か下側（Ｌｏ
ｗｅｒ）かが示され、ビット５〜ビット２で、トラック
のセグメントが示される。また、ビット１は、トラック
のアジマスに対応するトラック番号が示され、ビット０
は、このシンクブロックがビデオデータおよびオーディ
オデータを区別するビットである。

【００７９】図７Ｂは、ビデオの場合のＤＩＤのビット
アサインの一例を示す。ＤＩＤは、ペイロードに関する
情報が格納される。上述したＩＤ１のビット０の値に基
づき、ビデオおよびオーディオで、ＤＩＤの内容が異な
る。ビット７〜ビット４は、未定義（Ｒｅｓｅｒｖｅ
ｄ）とされている。ビット３および２は、ペイロードの
モードであり、例えばペイロードのタイプが示される。
ビット３および２は、補助的なものである。ビット１で
ペイロードに１個あるいは２個のマクロブロックが格納
されることが示される。ビット０でペイロードに格納さ
れるビデオデータが外符号パリティであるかどうかが示
される。

【００８０】図７Ｃは、オーディオの場合のＤＩＤのビ
ットアサインの一例を示す。ビット７〜ビット４は、Ｒ
ｅｓｅｒｖｅｄとされている。ビット３でペイロードに
格納されているデータがオーディオデータであるか、一
般的なデータであるかどうかが示される。ペイロードに
対して、圧縮符号化されたオーディオデータが格納され
ている場合には、ビット３がデータを示す値とされる。
ビット２〜ビット０は、ＮＴＳＣ方式における、５フィ
ールドシーケンスの情報が格納される。すなわち、ＮＴ
ＳＣ方式においては、ビデオ信号の１フィールドに対し
てオーディオ信号は、サンプリング周波数が４８ｋＨｚ
の場合、８００サンプルおよび８０１サンプルの何れか
であり、このシーケンスが５フィールド毎に揃う。ビッ
ト２〜ビット０によって、シーケンスの何処に位置する
かが示される。

【００８１】図６に戻って説明すると、図６Ｂ〜図６Ｅ
は、上述のペイロードの例を示す。図６Ｂおよび図６Ｃ
は、ペイロードに対して、１および２マクロブロックの
ビデオデータ（不等長データ）が格納される場合の例を
それぞれ示す。図６Ｂに示される、１マクロブロックが
格納される例では、先頭の３バイトに、そのマクロブロ
ックに対応する不等長データの長さを示すデータ長標識
ＬＴが配される。なお、データ長標識ＬＴには、自分自
身の長さを含んでも良いし、含まなくても良い。また、
図６Ｃに示される、２マクロブロックが格納される例で
は、先頭に第１のマクロブロックのデータ長標識ＬＴが
配され、続けて第１のマクロブロックが配される。そし
て、第１のマクロブロックに続けて第２のマクロブロッ
クの長さを示すデータ長標識ＬＴが配され、続けて第２
のマクロブロックが配される。データ長標識ＬＴは、デ
パッキングのために必要な情報である。

【００８２】図６Ｄは、ペイロードに対して、ビデオＡ
ＵＸ（補助的）データが格納される場合の例を示す。先
頭のデータ長標識ＬＴには、ビデオＡＵＸデータの長さ
が記される。このデータ長標識ＬＴに続けて、５バイト
のシステム情報、１２バイトのＰＩＣＴ情報、および９
２バイトのユーザ情報が格納される。ペイロードの長さ
に対して余った部分は、Ｒｅｓｅｒｖｅｄとされる。

【００８３】図６Ｅは、ペイロードに対してオーディオ
データが格納される場合の例を示す。オーディオデータ
は、ペイロードの全長にわたって詰め込むことができ
る。オーディオ信号は、圧縮処理などが施されない、例
えばＰＣＭ形式で扱われる。これに限らず、所定の方式
で圧縮符号化されたオーディオデータを扱うようにもで
きる。

【００８４】本例のディジタルＶＴＲにおいては、各シ
ンクブロックのデータの格納領域であるペイロードの長
さは、ビデオシンクブロックとオーディオシンクブロッ
クとでそれぞれ最適に設定されているため、互いに等し
い長さではない。また、ビデオデータを記録するシンク
ブロックの長さと、オーディオデータを記録するシンク
ブロックの長さとを、信号フォーマットに応じてそれぞ
れ最適な長さに設定される。これにより、複数の異なる
信号フォーマットを統一的に扱うことができる。

【００８５】図８Ａは、ＭＰＥＧエンコーダのＤＣＴ回
路から出力されるビデオデータ中のＤＣＴ係数の順序を
示す。ＤＣＴブロックにおいて左上のＤＣ成分から開始
して、水平ならびに垂直空間周波数が高くなる方向に、
ＤＣＴ係数がジグザグスキャンで出力される。その結
果、図８Ｂに一例が示されるように、全部で６４個（８
画素×８ライン）のＤＣＴ係数が周波数成分順に並べら
れて得られる。

【００８６】このＤＣＴ係数がＭＰＥＧエンコーダのＶ
ＬＣ部によって可変長符号化される。すなわち、最初の
係数は、ＤＣ成分として固定的であり、次の成分（ＡＣ
成分）からは、ゼロのランとそれに続くレベルに対応し
てコードが割り当てられる。従って、ＡＣ成分の係数デ
ータに対する可変長符号化出力は、周波数成分の低い
（低次の）係数から高い（高次の）係数へと、ＡＣ₁，
ＡＣ₂，ＡＣ₃，・・・と並べられたものである。可変
長符号化されたＤＣＴ係数をエレメンタリストリームが
含んでいる。

【００８７】ストリームコンバータ１０６では、供給さ
れた信号のＤＣＴ係数の並べ替えが行われる。すなわ
ち、それぞれのマクロブロック内で、ジグザグスキャン
によってＤＣＴブロック毎に周波数成分順に並べられた
ＤＣＴ係数がマクロブロックを構成する各ＤＣＴブロッ
クにわたって周波数成分順に並べ替えられる。

【００８８】図９は、このストリームコンバータ１０６
におけるＤＣＴ係数の並べ替えを概略的に示す。（４：
２：２）コンポーネント信号の場合に、１マクロブロッ
クは、輝度信号Ｙによる４個のＤＣＴブロック（Ｙ₁，
Ｙ₂，Ｙ₃およびＹ₄）と、色度信号Ｃｂ，Ｃｒのそれ
ぞれによる２個ずつのＤＣＴブロック（Ｃｂ₁，Ｃ
ｂ₂，Ｃｒ₁およびＣｒ₂）からなる。

【００８９】上述したように、ビデオエンコーダ１０２
では、ＭＰＥＧ２の規定に従いジグザグスキャンが行わ
れ、図９Ａに示されるように、各ＤＣＴブロック毎に、
ＤＣＴ係数がＤＣ成分および低域成分から高域成分に、
周波数成分の順に並べられる。一つのＤＣＴブロックの
スキャンが終了したら、次のＤＣＴブロックのスキャン
が行われ、同様に、ＤＣＴ係数が並べられる。

【００９０】すなわち、マクロブロック内で、ＤＣＴブ
ロックＹ₁，Ｙ₂，Ｙ₃およびＹ₄、ＤＣＴブロックＣ
ｂ₁，Ｃｂ₂，Ｃｒ₁およびＣｒ₂のそれぞれについ
て、ＤＣＴ係数がＤＣ成分および低域成分から高域成分
へと周波数順に並べられる。そして、連続したランとそ
れに続くレベルとからなる組に、〔ＤＣ，ＡＣ₁，ＡＣ
₂，ＡＣ₃，・・・〕と、それぞれ符号が割り当てられ
るように、可変長符号化されている。

【００９１】ストリームコンバータ１０６では、可変長
符号化され並べられたＤＣＴ係数を、一旦可変長符号を
解読して各係数の区切りを検出し、マクロブロックを構
成する各ＤＣＴブロックに跨がって周波数成分毎にまと
める。この様子を、図９Ｂに示す。最初にマクロブロッ
ク内の８個のＤＣＴブロックのＤＣ成分をまとめ、次に
８個のＤＣＴブロックの最も周波数成分が低いＡＣ係数
成分をまとめ、以下、順に同一次数のＡＣ係数をまとめ
るように、８個のＤＣＴブロックに跨がって係数データ
を並び替える。

【００９２】並び替えられた係数データは、ＤＣ
（Ｙ₁），ＤＣ（Ｙ₂），ＤＣ（Ｙ₃），ＤＣ
（Ｙ₄），ＤＣ（Ｃｂ₁），ＤＣ（Ｃｂ₂），ＤＣ（Ｃ
ｒ₁），ＤＣ（Ｃｒ₂），ＡＣ₁（Ｙ₁），ＡＣ₁（Ｙ
₂），ＡＣ₁（Ｙ₃），ＡＣ₁（Ｙ₄），ＡＣ₁（Ｃｂ
₁），ＡＣ₁（Ｃｂ₂），ＡＣ₁（Ｃｒ₁），ＡＣ
₁（Ｃｒ₂），・・・である。ここで、ＤＣ、ＡＣ₁、
ＡＣ₂、・・・は、図８を参照して説明したように、ラ
ンとそれに続くレベルとからなる組に対して割り当てら
れた可変長符号の各符号である。

【００９３】ストリームコンバータ１０６で係数データ
の順序が並べ替えられた変換エレメンタリストリーム
は、パッキングおよびシャフリング部１０７に供給され
る。マクロブロックのデータの長さは、変換エレメンタ
リストリームと変換前のエレメンタリストリームとで同
一である。また、ビデオエンコーダ１０２において、ビ
ットレート制御によりＧＯＰ（１フレーム）単位に固定
長化されていても、マクロブロック単位では、長さが変
動している。パッキングおよびシャフリング部１０７で
は、マクロブロックのデータを固定枠に当てはめる。

【００９４】図１０は、パッキングおよびシャフリング
部１０７でのマクロブロックのパッキング処理を概略的
に示す。マクロブロックは、所定のデータ長を持つ固定
枠に当てはめられ、パッキングされる。このとき用いら
れる固定枠のデータ長を、記録および再生の際のデータ
の最小単位であるシンクブロックのデータ長と一致させ
ている。これは、シャフリングおよびエラー訂正符号化
の処理を簡単に行うためである。図１０では、簡単のた
め、１フレームに８マクロブロックが含まれるものと仮
定する。

【００９５】可変長符号化によって、図１０Ａに一例が
示されるように、８マクロブロックの長さは、互いに異
なる。この例では、固定枠である１シンクブロックのデ
ータ領域の長さと比較して、マクロブロック＃１のデー
タ，＃３のデータおよび＃６のデータがそれぞれ長く、
マクロブロック＃２のデータ，＃５のデータ，＃７のデ
ータおよび＃８のデータがそれぞれ短い。また、マクロ
ブロック＃４のデータは、１シンクブロックと略等しい
長さである。

【００９６】パッキング処理によって、マクロブロック
が１シンクブロック長の固定長枠に詰め込まれる。過不
足無くデータを詰め込むことができるのは、１フレーム
期間で発生するデータ量が固定量に制御されているから
である。図１０Ｂに一例が示されるように、１シンクブ
ロックと比較して長いマクロブロックは、シンクブロッ
ク長に対応する位置で分割される。分割されたマクロブ
ロックのうち、シンクブロック長からはみ出た部分（オ
ーバーフロー部分）は、先頭から順に空いている領域
に、すなわち、長さがシンクブロック長に満たないマク
ロブロックの後ろに、詰め込まれる。

【００９７】図１０Ｂの例では、マクロブロック＃１
の、シンクブロック長からはみ出た部分が、先ず、マク
ロブロック＃２の後ろに詰め込まれ、そこがシンクブロ
ックの長さに達すると、マクロブロック＃５の後ろに詰
め込まれる。次に、マクロブロック＃３の、シンクブロ
ック長からはみ出た部分がマクロブロック＃７の後ろに
詰め込まれる。さらに、マクロブロック＃６のシンクブ
ロック長からはみ出た部分がマクロブロック＃７の後ろ
に詰め込まれ、さらにはみ出た部分がマクロブロック＃
８の後ろに詰め込まれる。こうして、各マクロブロック
がシンクブロック長の固定枠に対してパッキングされ
る。

【００９８】各マクロブロックに対応する不等長データ
の長さは、ストリームコンバータ１０６において予め調
べておくことができる。これにより、このパッキング部
１０７では、ＶＬＣデータをデコードして内容を検査す
ること無く、マクロブロックのデータの最後尾を知るこ
とができる。

【００９９】図１１は、ディジタルＶＴＲで使用される
エラー訂正符号の一例を示し、図１１Ａは、ビデオデー
タに対するエラー訂正符号の１ＥＣＣブロックを示し、
図１１Ｂは、オーディオデータに対するエラー訂正符号
の１ＥＣＣブロックを示す。図１１Ａにおいて、ＶＬＣ
データがパッキングおよびシャフリング部１０７からの
データである。ＶＬＣデータの各行に対して、ＳＹＮＣ
パターン、ＩＤ、ＤＩＤが付加され、さらに、内符号の
パリティが付加されることによって、１ＳＹＮＣブロッ
クが形成される。

【０１００】すなわち、ＶＬＣデータの配列の垂直方向
に整列する所定数のシンボル（バイト）から１０バイト
の外符号のパリティが生成され、その水平方向に整列す
る、ＩＤ、ＤＩＤおよびＶＬＣデータ（または外符号の
パリティ）の所定数のシンボル（バイト）から内符号の
パリティが生成される。図１１Ａの例では、１０個の外
符号パリティのシンボルと、１２個の内符号のパリティ
のシンボルとが付加される。具体的なエラー訂正符号と
しては、リードソロモン符号が使用される。また、図１
１Ａにおいて、１ＳＹＮＣブロック内のＶＬＣデータの
長さが異なるのは、５９．９４Hz、２５Hz、２３．９７
６Hzのように、ビデオデータのフレーム周波数が異なる
のと対応するためである。

【０１０１】図１１Ｂに示すように、オーディオデータ
に対する積符号もビデオデータに対するものと同様に、
１０シンボルの外符号のパリティおよび１２シンボルの
内符号のパリティを生成するものである。オーディオデ
ータの場合は、サンプリング周波数が例えば４８ｋHzと
され、１サンプルが２４ビットに量子化される。１サン
プルを他のビット数例えば１６ビットに変換しても良
い。上述したフレーム周波数の相違に応じて、１ＳＹＮ
Ｃブロック内のオーディオデータの量が相違している。
前述したように、１フィールド分のオーディオデータ／
１チャンネルによって２ＥＣＣブロックが構成される。
１ＥＣＣブロックには、偶数番目および奇数番目の一方
のオーディオサンプルとオーディオＡＵＸとがデータと
して含まれる。

【０１０２】図１２は、記録側構成のより具体的な構成
を示す。図１２において、１６４がＩＣ（ＡＳＩＣ）に
対して外付けのメインメモリ１６０のインタフェースで
ある。メインメモリ１６０は、ＳＤＲＡＭで構成されて
いる。インタフェース１６４によって、メインメモリ１
６０の書込み／読出し動作が制御される。また、パッキ
ング部１０７ａ、ビデオシャフリング部１０７ｂ、パッ
キング部１０７ｃによって、パッキングおよびシャフリ
ング部１０７が構成される。

【０１０３】図１３は、メインメモリ１６０のアドレス
構成の一例を示す。メインメモリ１６０は、ビデオ領域
２５０、オーバーフロー領域２５１およびオーディオ領
域２５２を有する。ビデオ領域２５０は、４つのバンク
（ｖｂａｎｋ＃０、ｖｂａｎｋ＃１、ｖｂａｎｋ＃２お
よびｖｂａｎｋ＃３）からなる。４バンクのそれぞれ
は、１等長化単位のディジタルビデオ信号が格納でき
る。１等長化単位は、発生するデータ量を略目標値に制
御する単位であり、例えばビデオ信号の１ピクチャ（Ｉ
ピクチャ）である。図１３中の、部分Ａは、ビデオ信号
の１シンクブロックのデータ部分を示す。１シンクブロ
ックには、フォーマットによって異なるバイト数のデー
タが挿入される（図１１Ａ参照）。複数のフォーマット
に対応するために、最大のバイト数以上であって、処理
に都合の良いバイト数例えば２５６バイトが１シンクブ
ロックのデータサイズとされている。

【０１０４】ビデオ領域の各バンクは、さらに、パッキ
ング用領域２５０Ａと内符号化エンコーダへの出力用領
域２５０Ｂとに分けられる。オーバーフロー領域２５１
は、上述のビデオ領域に対応して、４つのバンクからな
る。さらに、オーディオデータ処理用の領域２５２をメ
インメモリ１６０が有する。領域２５２も、上述のビデ
オ領域に対応して、４つのバンクからなる。

【０１０５】各マクロブロックのデータ長標識ＬＴを参
照することによって、パッキング部１０７ａが固定枠長
データと、固定枠を越える部分であるオーバーフローデ
ータとをメインメモリ１６０の別々の領域２５０および
２５１に分けて記憶する。固定枠長データは、シンクブ
ロックのデータ領域の長さ以下のデータであり、以下、
ブロック長データと称する。ブロック長データを記憶す
る領域は、各バンクのパッキング処理用領域２５０Ａで
ある。ブロック長より短いデータ長の場合には、メイン
メモリ１６０の対応する領域に空き領域を生じる。ビデ
オシャフリング部１０７ｂが書込みアドレスを制御する
ことによってシャフリングを行う。ここで、ビデオシャ
フリング部１０７ｂは、ブロック長データのみをシャフ
リングし、オーバーフロー部分は、シャフリングせず
に、オーバーフローデータに割り当てられた領域に書込
まれる。

【０１０６】次に、パッキング部１０７ｃが外符号エン
コーダ１０９へのメモリにオーバーフロー部分をパッキ
ングして読み込む処理を行う。すなわち、メインメモリ
１６０から外符号エンコーダ１０９に用意されている１
ＥＣＣブロック分のメモリに対してブロック長のデータ
を読み込み、若し、ブロック長のデータに空き領域が有
れば、そこにオーバーフロー部分を読み込んでブロック
長にデータが詰まるようにする。そして、１ＥＣＣブロ
ック分のデータを読み込むと、読み込み処理を一時中断
し、外符号エンコーダ１０９によって外符号のパリティ
を生成する。外符号パリティは、外符号エンコーダ１０
９のメモリに格納する。外符号エンコーダ１０９の処理
が１ＥＣＣブロック分終了すると、外符号エンコーダ１
０９からデータおよび外符号パリティを内符号を行う順
序に並び替えて、メインメモリ１６０のパッキング処理
用領域２５０Ａと別の出力用領域２５０Ｂに書き戻す。
ビデオシャフリング部１１０は、この外符号の符号化が
終了したデータをメインメモリ１６０へ書き戻す時のア
ドレスを制御することによって、シンクブロック単位の
シャフリングを行う。

【０１０７】このようにブロック長データとオーバーフ
ローデータとを分けてメインメモリ１６０の第１の領域
２５０Ａへのデータの書込み（第１のパッキング処
理）、外符号エンコーダ１０９へのメモリにオーバーフ
ローデータをパッキングして読み込む処理（第２のパッ
キング処理）、外符号パリティの生成、データおよび外
符号パリティをメインメモリ１６０の第２の領域２５０
Ｂに書き戻す処理が１ＥＣＣブロック単位でなされる。
外符号エンコーダ１０９がＥＣＣブロックのサイズのメ
モリを備えることによって、メインメモリ１６０へのア
クセスの頻度を少なくすることができる。

【０１０８】そして、１ピクチャに含まれる所定数のＥ
ＣＣブロック（例えば３２個のＥＣＣブロック）の処理
が終了すると、１ピクチャのパッキング、外符号の符号
化が終了する。そして、インタフェース１６４を介して
メインメモリ１６０の領域２５０Ｂから読出したデータ
がＩＤ付加部１１８、内符号エンコーダ１１９、同期付
加部１２０で処理され、並列直列変換部１２４によっ
て、同期付加部１２０の出力データがビットシリアルデ
ータに変換される。出力されるシリアルデータがパーシ
ャル・レスポンスクラス４のプリコーダ１２５により処
理される。この出力が必要に応じてディジタル変調さ
れ、記録アンプ１２１を介して回転ヘッドに供給され
る。

【０１０９】なお、ＥＣＣブロック内にヌルシンクと称
する有効なデータが配されないシンクブロックを導入
し、記録ビデオ信号のフォーマットの違いに対してＥＣ
Ｃブロックの構成の柔軟性を持たせるようにしても良
い。ヌルシンクは、パッキングおよびシャフリングブロ
ック１０７のパッキング部１０７ａにおいて生成され、
メインメモリ１６０に書込まれる。従って、ヌルシンク
がデータ記録領域を持つことになるので、これをオーバ
ーフロー部分の記録用シンクとして使用することができ
る。

【０１１０】オーディオデータの場合では、１フィール
ドのオーディオデータの偶数番目のサンプルと奇数番目
のサンプルとがそれぞれ別のＥＣＣブロックを構成す
る。ＥＣＣの外符号の系列は、入力順序のオーディオサ
ンプルで構成されるので、外符号系列のオーディオサン
プルが入力される毎に外符号エンコーダ１１６が外符号
パリティを生成する。外符号エンコーダ１１６の出力を
メインメモリ１６０の領域２５２に書込む時のアドレス
制御によって、シャフリング部１１７がシャフリング
（チャンネル単位およびシンクブロック単位）を行う。

【０１１１】さらに、１２６で示すＣＰＵインタフェー
スが設けられ、システムコントローラとして機能するＣ
ＰＵ１２７からのデータを受け取ることが可能とされて
いる。このデータとしては、シャフリングテーブルデー
タ、記録ビデオ信号のフォーマットに関連するパラメー
タ等である。シャフリングテーブルデータがビデオ用シ
ャフリングテーブル（ＲＡＭ）１２８ｖおよびオーディ
オ用シャフリングテーブル（ＲＡＭ）１２８ａに格納さ
れる。シャフリングテーブル１２８ｖは、ビデオシャフ
リング部１０７ｂおよび１１０のシャフリングのための
アドレス変換を行う。シャフリングテーブル１２８ａ
は、オーディオシャフリング１１７のためのアドレス変
換を行う。

【０１１２】この実施の一形態では、さらに、ＣＰＵ１
２７によって、メインメモリ１６０の動作に関する各種
のパラメータが設定される。ＣＰＵ１２７によって設定
されるパラメータは、例えば、２あるいは３の値とされ
るメインメモリ１６０のＣＡＳレーテンシや、プリチャ
ージ時間（ｔＲＰ）である。ＣＰＵ１２７によって設定
されたこれらの設定パラメータは、ＣＰＵインターフェ
イス１２６を介してインターフェイス１６４に供給され
る。インターフェイス１６４では、供給された設定パラ
メータに基づき、メインメモリ１６０のアクセス制御な
どの動作制御を行う。

【０１１３】なお、ＣＰＵ１２６での各種パラメータの
設定は、例えば、このディジタルＶＴＲの図示されない
パネル面に設けられた各種スイッチなどを用いてＣＰＵ
１２６に対して指示を出すことでなされる。また、ディ
ジタルＶＴＲのＣＰＵ１２６が実装された基板上の設定
を変更することで行ってもよい。さらに、ＣＰＵ１２６
を用いずとも、ＡＳＩＣの外部ピンなどを用いて、イン
ターフェイス１６４に対して、直接的に各種パラメータ
の設定を行うようにすることもできる。

【０１１４】図１４および図１５を用いて、設定パラメ
ータでＣＡＳレーテンシが設定された場合の、上述のメ
インメモリ１６０に対応するＳＤＲＡＭのアクセスタイ
ミングについて説明する。図１４および図１５におい
て、ＳＤＲＡＭがバンクＡおよびＢの２バンク構成であ
るものとする。図１４および図１５共に、ＳＤＲＡＭと
の転送クロックのクロック周波数が１００ＭＨｚである
ものとする。

【０１１５】さらに、図１４および図１５に共通する内
容として、図中の「ＡＣＴ」は、ローアドレスの指定を
行い、バンクを有効にするアクティブコマンドであり、
「ＷＴ」は、カラムアドレスを指定して書き込みを指示
するライトコマンド、「ＲＤ」は、カラムアドレスを指
定して読み出しを指示するリードコマンドである。ま
た、「ＷＴｐ」および「ＲＤｐ」は、それぞれ書き込み
および読み出しの後にプリチャージを行うプリチャージ
付きのライトコマンドおよびリードコマンドである。ま
た、「（ＰＲＥ）」は、プリチャージコマンド無しで定
期的に行われるプリチャージを示す。

【０１１６】上述したように、リードコマンドが与えら
れてからデータが読み出されるまでには、ＣＡＳレーテ
ンシ値に相当するクロック分の遅延が生じる。また、こ
の例では、アクティブコマンドが与えられてからそのバ
ンクにアクセスが可能になるまで、３クロックを要す
る。プリチャージされたバンクは、設定パラメータｔＲ
Ｐで指定されるプリチャージ時間が経過するまでアクテ
ィブコマンドを与えることができない。さらに、詳細は
記さないが、この他のタイミング、例えばアクティブコ
マンドの発行にも所定の制限が設けられる。

【０１１７】図１４は、ＣＡＳレーテンシの値が３（以
下、ＣＬ＝３と称する）、プリチャージ時間ｔＲＰ＝３
の場合の例である。図１４Ａでは、バンクＡおよびＢを
切り替えながらアクセスが行われ、図１４Ｂでは、同一
バンクに連続的にアクセスが行われている。図１４Ａの
例では、バンクＡにデータを書き込み、バンクＡからバ
ンクＢに切り替えてバンクＢからデータを読み出す際
に、ＣＬ＝３に対応して３クロックの遅延が生じてい
る。一方、図１４Ｂの例では、ライトコマンドによる書
き込みが終了した後、ｔＲＰで設定されるプリチャージ
時間、すなわち３クロックだけ遅延されてアクティブコ
マンドが発行され読み出しがアクティブにされると共
に、アクティブコマンドから所定のクロック後にリード
コマンドが発行され、さらにＣＬ＝３に対応して読み出
しに３クロックの遅延が生じている。

【０１１８】図１５は、ＣＡＳレーテンシの値が２（以
下、ＣＬ＝２と称する）、プリチャージ時間ｔＲＰ＝２
の場合の例である。この例でも、上述と同様に、図１５
Ａでは、バンクＡおよびＢを切り替えながらアクセスが
行われ、図１４Ｂでは、同一バンクに連続的にアクセス
が行われている。図１５Ａの例では、バンクＡにデータ
を書き込み、バンクＡからバンクＢに切り替えてバンク
Ｂからデータを読み出す際に、ＣＬ＝２に対応して２ク
ロックの遅延が生じている。一方、図１５Ｂの例では、
ライトコマンドによる書き込みが終了した後、ｔＲＰで
設定されるプリチャージ時間、すなわち２クロックだけ
遅延されてアクティブコマンドが発行され読み出しがア
クティブにされると共に、アクティブコマンドから所定
のクロック後にリードコマンドが発行され、さらにＣＬ
＝２に対応して読み出しに２クロックの遅延が生じてい
る。

【０１１９】上述の説明からも分かるように、リードお
よびライトコマンドによるアクセスが頻繁に起こると、
ＣＡレーテンシやプリチャージ時間によりデータが転送
されない期間が大きくなり、バスの使用効率に違いが出
ることになる。上述の図１４および図１５では、ＣＬ＝
３のときにｔＲＰ＝３、ＣＬ＝２のときにｔＲＰ＝２と
している。その結果、ＳＤＲＡＭとの転送クロックを一
定とした場合には、リードとライトとが頻繁に繰り返さ
れるときに、ＣＡＳレーテンシの値が小さい方、また、
プリチャージ時間ｔＲＰの値が小さい方がアクセスが高
速になり、バスの使用効率を向上させることができる。

【０１２０】なお、図１４の例で、ＳＤＲＡＭとの転送
クロックのクロック周波数を、上述した１００ＭＨｚか
ら１５０ＭＨｚへ上げて転送速度を速くし、バスの使用
効率を向上させることも考えられる。しかしながら、Ｓ
ＤＲＡＭが接続されるＡＳＩＣの動作クロックのクロッ
ク周波数を１００ＭＨｚから１５０ＭＨｚへと変更する
ことは、極めて困難であると共に、ＡＳＩＣ側の発熱量
や消費電力が増大してしまうため、本意に反する。

【０１２１】ＡＳＩＣは、設計された時点でのプロセス
で動作速度の上限が決定されてしまう。また、この実施
の一形態のディジタルＶＴＲなどのような業務用機器
は、製品寿命が長く、長期にわたってそのＡＳＩＣが使
用される。ＡＳＩＣの設計プロセスの世代交代が進んだ
ところで再度、ＡＳＩＣを作り直し、その機器に実装し
直すことも考えられるが、これには膨大な費用が発生し
てしまう。

【０１２２】一方、ＳＤＲＡＭは、設計ならびに製造プ
ロセスの世代交代が盛んに行われている。例えば、当初
ＳＤＲＡＭの転送クロックのクロック周波数が１００Ｍ
Ｈｚの世代に、その転送クロックに適合するようにＡＳ
ＩＣを設計した場合を考える。すなわち、上述もしたよ
うに、ＡＳＩＣの動作クロックの上限は、クロック周波
数が１００ＭＨｚに決定されている。この場合、その後
ＳＤＲＡＭの設計および製造プロセスの世代交代が起こ
り、ＳＤＲＡＭの転送クロックのクロック周波数が１５
０ＭＨｚに向上しても、ＡＳＩＣをクロック周波数が１
５０ＭＨｚのクロックで動作させることは、不可能であ
る。

【０１２３】このような場合に、ＳＤＲＡＭとの転送ク
ロックのクロック周波数を１００ＭＨｚのままで、外部
からの設定によってＣＡＳレーテンシをＣＬ＝３からＣ
Ｌ＝２へと変更する。こうしてＳＤＲＡＭをＣＬ＝２で
動作させることによって、バスの転送効率を向上させる
ことできる。この点について、図１６を用いて説明す
る。

【０１２４】図１６は、２種類のＳＤＲＡＭ−Ａ、ＳＤ
ＲＡＭ−Ｂにおける、推奨動作条件での基本交流特性の
例を示す。ＳＤＲＡＭ−Ａは、ＳＤＲＡＭ−Ｂと比較し
てより高速の仕様となっている。図１６Ａに示されるよ
うに、ＳＤＲＡＭ−Ｂは、クロック周期が１０ｎｓ（ク
ロック周波数では１００ＭＨｚ）で動作させるときに、
ＣＬ＝３であり、ＣＬ＝２で動作させようとした場合に
は、クロック周期が１５ｎｓ（クロック周波数では略６
６．７ＭＨｚ）となってしまう。これに対して、ＳＤＲ
ＡＭ−Ａは、クロック周期が１０ｎｓでもＣＬ＝２で動
作させることができる。

【０１２５】例えば、当初、ＳＤＲＡＭ−Ｂに適合した
仕様、すなわち、接続されるＳＤＲＡＭとの転送クロッ
クの周波数が１００ＭＨｚ、ＣＬ＝３としてＡＳＩＣを
設計する。このときこの発明が適用され、ＣＬの値が外
部から設定可能とされる。後に、ＳＤＲＡＭのプロセス
の世代交代などが起きて、クロック周波数が１００ＭＨ
ｚでＣＬ＝２であるＳＤＲＡＭが出現した場合、外部か
ら、ＡＳＩＣのＣＬの値をＣＬ＝３からＣＬ＝２に変更
する。これにより、ＡＳＩＣを新たに設計、実装するこ
と無しに、高速化を実現することができる。

【０１２６】なお、プリチャージ時間ｔＲＰは、図１６
Ｂに示されるように、ＳＤＲＡＭ−Ａ、Ｂ共に、２０ｎ
ｓを要する。これは、クロック周波数が１００ＭＨｚの
場合の２クロック分である。図１７は、米国Ｉｎｔｅｌ
社によりＰＣ／１００として提唱されているＳＤＲＡＭ
の規格を抜粋して示す。ここでは、プリチャージ時間ｔ
ＲＰ（図１７ではＴｒｐと記述）が３クロックまたは２
クロックとされ、２クロックは、オプションとされてい
る。図１６に示されるＳＤＲＡＭ−Ａ、Ｂの方が、アク
セス効率が良いことが分かる。

【０１２７】また、ＳＤＲＡＭのタイミングに関するパ
ラメータ、例えばプリチャージ時間ｔＲＰの値を、上述
のＣＡＳレーテンシの場合と同様に、用いるＳＤＲＡＭ
の仕様に合わせて外部から設定するようにすることも可
能である。さらに他のパラメータを外部から設定するよ
うにもできる。

【０１２８】なお、上述では、ＡＳＩＣの外部に接続さ
れたＣＰＵ１２６によって、ＡＳＩＣにおけるＣＡＳレ
ーテンシの値やＳＤＲＡＭのタイミングに関するパラメ
ータを設定していたが、これはこの例に限定されない。
例えば、ＡＳＩＣに設けられた外部ピンの状態でこれら
の値の変更や設定を行うようにしてもよい。

【０１２９】また、上述した各タイミングチャートで
は、ＳＤＲＡＭのバースト長を４として説明している
が、これはこの例に限定されない。この発明は、４以外
のバースト長、例えばバースト長が１、２および８、さ
らにフルバーストであっても適用可能なものである。

【０１３０】さらに、上述では、この発明がディジタル
ＶＴＲの記録側に適用されるように説明したが、これは
この例に限定されず、この発明をディジタルＶＴＲの再
生側に適用することも可能である。

【０１３１】

【発明の効果】以上説明したように、この発明によれ
ば、ＳＤＲＡＭを接続して使用するＡＳＩＣにおいて、
ＳＤＲＡＭのＣＡＳレーテンシの値をＡＳＩＣ外部から
設定できるようにしている。そのため、最高動作速度が
同一のＡＳＩＣを用いる場合でも、後になってより高速
のアクセス速度に対応したＳＤＲＡＭが出現した際に、
ＣＡＳレーテンシをＣＬ＝３からＣＬ＝２へと変更し、
ＳＤＲＡＭをＣＬ＝２で動作させることができ、ＳＤＲ
ＡＭとの転送効率を向上させることができる効果があ
る。

【０１３２】また、この発明によれば、ＳＤＲＡＭを接
続して使用するＡＳＩＣにおいて、ＳＤＲＡＭのタイミ
ングに関するパラメータをＡＳＩＣ外部から設定できる
ようにしている。そのため、同一のＡＳＩＣで、高速な
アクセスが可能なＳＤＲＡＭと、低速にアクセス可能な
ＳＤＲＡＭの双方に適応することができる効果がある。

【０１３３】さらに、この実施の一形態においては、Ｓ
ＤＲＡＭに対する高速アクセスならびにデータの高速転
送を行わないような画像フォーマットを扱う場合には、
より転送クロックの低い、低価格のＳＤＲＡＭにも対応
することができ、システムのコストを抑えることができ
る効果がある。

【図面の簡単な説明】

【図１】この発明の構成の一例を概略的に示すブロック
図である。

【図２】この発明の実施の一形態に適用できる記録再生
装置の記録側の構成の一例を示すブロック図である。

【図３】この発明の実施の一形態に適用できる記録再生
装置の再生側の構成の一例を示すブロック図である。

【図４】トラックフォーマットの一例を示す略線図であ
る。

【図５】トラックフォーマットの他の例を示す略線図で
ある。

【図６】シンクブロックの構成の複数の例を示す略線図
である。

【図７】シンクブロックに付加されるＩＤおよびＤＩＤ
の内容を示す略線図である。

【図８】ビデオエンコーダの出力の方法と可変長符号化
を説明するための略線図である。

【図９】ビデオエンコーダの出力の順序の並び替えを説
明するための略線図である。

【図１０】順序の並び替えられたデータをシンクブロッ
クにパッキングする処理を説明するための略線図であ
る。

【図１１】ビデオデータおよびオーディオデータに対す
るエラー訂正符号を説明するための略線図である。

【図１２】記録側構成のより具体的な構成を示すブロッ
ク図である。

【図１３】メインメモリのアドレス構成の一例を示す略
線図である。

【図１４】ＣＬ＝３の場合のＳＤＲＡＭのアクセスタイ
ミングについて説明するタイムチャートである。

【図１５】ＣＬ＝２の場合のＳＤＲＡＭのアクセスタイ
ミングについて説明するタイムチャートである。

【図１６】２種類のＳＤＲＡＭ−Ａ、Ｂにおける、推奨
動作条件での基本交流特性の例を示す略線図である。

【図１７】米国Ｉｎｔｅｌ社によりＰＣ／１００として
提唱されているＳＤＲＡＭの規格を抜粋して示す略線図
である。

【図１８】ＳＤＲＡＭをアクセスする処理、例えば８ワ
ードを書込む時の処理を概略的に示す略線図である。

【図１９】ＣＬを説明するための一例のタイムチャート
である。

【符号の説明】

１２６・・・ＣＰＵインターフェイス、１２７・・・Ｃ
ＰＵ、１６０・・・メインメモリ、１６４・・・インタ
ーフェイス、２００・・・信号処理部、２０１・・・Ａ
ＳＩＣ

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Claims

【特許請求の範囲】

【請求項１】画像データの圧縮を行う画像データ圧縮
手段からメモリに対するアクセスのインターフェイスを
とるメモリインターフェイスにおいて、複数ワードを単位としてアクセスされるバースト可能で
あり、ディジタル情報データが上記単位で、クロックに
同期して入力または出力されるメモリに対して、該メモ
リを用いて画像データの圧縮を行う画像データ圧縮手段
からなされるアクセスのタイミングを、外部から供給さ
れたタイミング設定情報に基づいて制御することを特徴
とするメモリインターフェイス。
【請求項２】請求項１に記載のメモリインターフェイ
スにおいて、上記メモリは、ローアドレス、カラムアドレスの順にア
ドレスが指定され、上記タイミング設定情報は、上記カ
ラムアドレスが指定されてからデータの入出力が可能に
なるまでの遅延時間であることを特徴とするメモリイン
ターフェイス。
【請求項３】請求項１に記載のメモリインターフェイ
スにおいて、上記タイミング設定情報は、上記メモリに対するコマン
ド間のクロック数であることを特徴とするメモリインタ
ーフェイス。
【請求項４】請求項１に記載のメモリインターフェイ
スにおいて、上記画像データ圧縮手段がＩＣの構成とされ、上記メモ
リが上記ＩＣの外に接続されることを特徴とするメモリ
インターフェイス。
【請求項５】メモリと、メモリを用いて画像データの
圧縮を行う信号処理部と、メモリと信号処理部とのイン
ターフェイスをとるメモリインターフェイスとを有する
画像データ圧縮装置において、複数ワードを単位としてアクセスされるバースト可能で
あり、ディジタル情報データが上記単位で、クロックに
同期して入力または出力されるメモリと、上記メモリを用いて画像データの圧縮を行い該画像デー
タのデータ量を削減する画像データ圧縮手段と、上記画像データ圧縮手段から上記メモリへのアクセスを
制御するメモリインターフェイス手段と、上記メモリインターフェイス手段に対してタイミング設
定情報を供給するタイミング設定情報供給手段とを備
え、上記メモリインターフェイス手段は、上記タイミング設
定情報供給手段から供給された上記タイミング設定情報
に基づき、上記メモリに対するアクセスタイミングの制
御を行うようにしたことを特徴とする画像データ圧縮装
置。
【請求項６】請求項５に記載の画像データ圧縮装置に
おいて、上記メモリは、ローアドレス、カラムアドレスの順にア
ドレスが指定され、上記タイミング設定情報は、上記カ
ラムアドレスが指定されてからデータの入出力が可能に
なるまでの遅延時間であることを特徴とする画像データ
圧縮装置。
【請求項７】請求項５に記載の画像データ圧縮装置に
おいて、上記タイミング設定情報は、上記メモリに対するコマン
ド間のクロック数であることを特徴とする画像データ圧
縮装置。
【請求項８】請求項５に記載の画像データ圧縮装置に
おいて、上記画像データ圧縮手段がＩＣの構成とされ、上記メモ
リが上記ＩＣの外に接続されることを特徴とする画像デ
ータ圧縮装置。