JP2000338186A - 分周テスト機能付集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 新たなテスト用端子を付加することなく第１
の分周回路と第２の分周回路のそれぞれをテストできる
集積回路を提供する。 【解決手段】 リセット端子６をオープンにし、クロッ
ク入力端子１にクロックパルスを入力すると、これが第
１の分周回路２で分周され信号制御回路４を介してリセ
ット端子６に伝わり、このリセット端子６出力により第
１の分周回路２の動作確認ができる。第２の分周回路３
をテストする際には、一旦リセット端子６に“Ｈ”の信
号を与えた後、クロック入力端子１へのクロックパルス
入力を停止し、その後リセット端子６に外部クロックパ
ルスを入力すると、セレクタ９は信号制御回路５を介し
て入力する信号を選択し、第２の分周回路３にリセット
端子６からの外部クロック信号が供給され、第２の分周
回路３が分周動作して分周出力端子４に出力する。この
出力により第２の分周回路３の動作確認が行える。

Description

【発明の詳細な説明】

【発明の技術分野】本発明は、分周テスト機能付集積回
路に関する。

【従来の技術】従来、複数の分周回路を用いて基本周波
数信号を分周していく集積回路においては、高い精度と
信頼性の要求に応えるために分周回路が正常に動作して
いるかテストする必要があり、このテストを容易に行え
るものとして例えば特公平７−５２２１４号公報に開示
されている分周テスト機能付集積回路がある。この開示
技術を図４を参照して説明すると、リセット入力端子Ｒ
を一方の電源電位に固定することで第１、第２、第３の
分周回路１０１、１０２、１０３を有する集積回路にリ
セットをかけるとともに、その後、このリセット端子Ｒ
に加速クロックを入力することで、第１の分周回路１０
１にリセットを掛け続けながら第３の分周回路１０３の
リセットを解除し、第２、第３の分周回路が正常に動作
しているかテストするものであり、リセット端子を使っ
てテストが行えるので、構成を簡略化できるという特徴
を有している。

【発明が解決しようとする課題】しかしながら、上記の
ものは、第２、第３の分周回路１０２、１０３を動作さ
せて、そのときの第３の分周回路１０３の出力をテスト
するだけなので、残りの第１の分周回路１０１の動作を
テストできないという問題点を有していた。つまり、全
体の分周回路を前段と後段に分けた場合、後段の部分し
かテストできないという不都合を有していた。また、例
えばアラームなどの別の機能を同じ集積回路に持たせよ
うとすると、その別の機能のための制御端子が必要とな
り、チップサイズが大きくなり、コストアップにつなが
るものであった。

【課題を解決するための手段】本発明は、外部から第１
のクロックパルス信号を入力可能なクロック入力端子
と、上記第１のクロックパルス信号を分周する第１の分
周回路と、外部から所望の信号と第２のクロックパルス
信号を入力可能なリセット端子と、上記第１の分周回路
の出力端子と上記リセット端子との間に設けてあり、外
部から上記リセット端子に入力する信号が上記第１の分
周回路の出力端子側に伝わるのを禁止するとともに上記
第１の分周回路の出力に応じた信号を上記リセット端子
側に出力する信号制御回路と、上記第１の分周回路の出
力と上記リセット端子に入力する信号のいずれか一方を
出力する選択手段と、上記選択手段の出力を分周する第
２の分周回路と、上記リセット端子に上記所望の信号が
入力した場合に所定の信号を出力する判定回路と、上記
クロック入力端子に入力する上記第１のクロックパルス
信号の所望レベル時に上記判定回路の出力状態を保持す
るラッチ回路とを含み、上記第２の分周回路は、上記リ
セット端子に上記所望の信号が入力している間リセット
され、上記選択手段は、上記ラッチ回路が上記所定の信
号を保持している際には上記クロック入力端子に入力す
る信号を選択して出力し、上記ラッチ回路が上記所定の
信号と異なる信号を保持している際には上記第１の分周
回路の出力を選択して出力し、上記選択手段が上記クロ
ック入力端子に入力する信号を選択している際に、上記
リセット端子に外部から上記第２のクロックパルス信号
が入力される。よって、新たにテスト用の端子を付加す
ることなく第１の分周回路と第２の分周回路のそれぞれ
をテストでき、集積回路のチップ面積を小さくでき、コ
ストダウンを図ることができる。したがって、分周回路
全体を前段と後段に分けた場合、従来、後段の部分しか
テストできなかったという不都合を解消できる。外部か
ら第１のクロックパルス信号を入力可能なクロック入力
端子と、上記第１のクロックパルス信号を分周する第１
の分周回路と、外部から第１の信号と第２の信号と第２
のクロックパルス信号を入力可能なリセット端子と、上
記第１の分周回路の出力端子と上記リセット端子との間
に設けてあり、外部から上記リセット端子に入力する信
号が上記第１の分周回路の出力端子側に伝わるのを禁止
するとともに上記第１の分周回路の出力に応じた信号を
上記リセット端子側に出力する信号制御回路と、上記第
１の分周回路の出力と上記リセット端子に入力する信号
のいずれか一方を出力する選択手段と、上記選択手段の
出力を分周する第２の分周回路と、第１と第２の出力端
子を有し、上記リセット端子に上記第１の信号が入力し
た場合に上記第１の出力端子から第３の信号を出力し、
上記リセット端子に上記第２の信号が入力した場合に上
記第２の出力端子から第４の信号を出力する判定回路
と、上記クロック入力端子に入力する上記第１のクロッ
クパルス信号の所望レベル時に上記第１の出力端子の出
力状態を保持するラッチ回路と、上記第４の信号の出力
により所望の動作を実行する動作回路とを含み、上記第
２の分周回路は、上記第１の信号が入力している間リセ
ットされ、上記選択手段は、上記ラッチ回路が上記第３
の信号を保持している際には上記クロック入力端子に入
力する信号を選択して出力し、上記ラッチ回路が上記第
３の信号と異なる信号を保持している際には上記第１の
分周回路の出力を選択して出力し、上記選択手段が上記
クロック入力端子に入力する信号を選択している際に、
上記リセット端子に外部から上記第２のクロックパルス
信号が入力される。よって、上記と同様の課題を解決す
るとともに、所望の動作を行う動作回路を集積回路に付
加してもその動作回路用の制御端子を追加する必要がな
くなり、集積回路のチップ面積を小さくでき、コストダ
ウンを図ることができる。上記信号制御回路を、バッフ
ァ回路と抵抗の直列回路とし、上記バッファの入力側が
上記第１の分周回路の出力端子と接続し、上記抵抗の一
端が上記バッファの出力側と接続し、上記抵抗の他端が
上記リセット端子と接続したので、上記と同様の課題を
解決するとともに、簡単な構成で、リセット端子への信
号入力状態により第１の分周回路の出力に悪影響が及ぼ
されることを防止できる。

【発明の実施の形態】本願の請求項１に係る発明は、外
部から第１のクロックパルス信号を入力可能なクロック
入力端子と、上記第１のクロックパルス信号を分周する
第１の分周回路と、外部から所望の信号と第２のクロッ
クパルス信号を入力可能なリセット端子と、上記第１の
分周回路の出力端子と上記リセット端子との間に設けて
あり、外部から上記リセット端子に入力する信号が上記
第１の分周回路の出力端子側に伝わるのを禁止するとと
もに上記第１の分周回路の出力に応じた信号を上記リセ
ット端子側に出力する信号制御回路と、上記第１の分周
回路の出力と上記リセット端子に入力する信号のいずれ
か一方を出力する選択手段と、上記選択手段の出力を分
周する第２の分周回路と、上記リセット端子に上記所望
の信号が入力した場合に所定の信号を出力する判定回路
と、上記クロック入力端子に入力する上記第１のクロッ
クパルス信号の所望レベル時に上記判定回路の出力状態
を保持するラッチ回路とを含み、上記第２の分周回路
は、上記リセット端子に上記所望の信号が入力している
間リセットされ、上記選択手段は、上記ラッチ回路が上
記所定の信号を保持している際には上記クロック入力端
子に入力する信号を選択して出力し、上記ラッチ回路が
上記所定の信号と異なる信号を保持している際には上記
第１の分周回路の出力を選択して出力し、上記選択手段
が上記クロック入力端子に入力する信号を選択している
際に、上記リセット端子に外部から上記第２のクロック
パルス信号が入力される。本願の請求項２に係る発明
は、外部から第１のクロックパルス信号を入力可能なク
ロック入力端子と、上記第１のクロックパルス信号を分
周する第１の分周回路と、外部から第１の信号と第２の
信号と第２のクロックパルス信号を入力可能なリセット
端子と、上記第１の分周回路の出力端子と上記リセット
端子との間に設けてあり、外部から上記リセット端子に
入力する信号が上記第１の分周回路の出力端子側に伝わ
るのを禁止するとともに上記第１の分周回路の出力に応
じた信号を上記リセット端子側に出力する信号制御回路
と、上記第１の分周回路の出力と上記リセット端子に入
力する信号のいずれか一方を出力する選択手段と、上記
選択手段の出力を分周する第２の分周回路と、第１と第
２の出力端子を有し、上記リセット端子に上記第１の信
号が入力した場合に上記第１の出力端子から第３の信号
を出力し、上記リセット端子に上記第２の信号が入力し
た場合に上記第２の出力端子から第４の信号を出力する
判定回路と、上記クロック入力端子に入力する上記第１
のクロックパルス信号の所望レベル時に上記第１の出力
端子の出力状態を保持するラッチ回路と、上記第４の信
号の出力により所望の動作を実行する動作回路とを含
み、上記第２の分周回路は、上記第１の信号が入力して
いる間リセットされ、上記選択手段は、上記ラッチ回路
が上記第３の信号を保持している際には上記クロック入
力端子に入力する信号を選択して出力し、上記ラッチ回
路が上記第３の信号と異なる信号を保持している際には
上記第１の分周回路の出力を選択して出力し、上記選択
手段が上記クロック入力端子に入力する信号を選択して
いる際に、上記リセット端子に外部から上記第２のクロ
ックパルス信号が入力される。本願の請求項３に係る発
明は、請求項１または２において、上記信号制御回路
は、バッファ回路と抵抗の直列回路からなり、上記バッ
ファ回路の入力側が上記第１の分周回路の出力端子と接
続し、上記抵抗の一端が上記バッファ回路の出力側と接
続し、上記抵抗の他端が上記リセット端子と接続してあ
る。

【実施例】以下、本発明を図面に示す一実施例に基づき
説明する。図１において、クロック入力端子１は外部か
ら第１のクロックパルス信号としてのクロックパルスを
入力可能なものであり、このクロックパルスは例えば水
晶発振回路等から供給される。第１の分周回路２と第２
の分周回路３は、それぞれ入力するパルスの立ち下がり
で動作し、第２の分周回路３は分周出力端子４に出力を
発生する。なお、第１の分周回路２および第２の分周回
路３の分周比は適宜変更可能であり、また、それぞれ入
力するパルスの立ち上がりで動作するものでもよい。信
号制御回路５はバッファ回路５１と十分大きい抵抗値を
有する抵抗５２の直列回路で構成され、バッファ回路５
１の入力側が第１の分周回路２の出力端子Ｆ１と接続
し、抵抗５２の一端がバッファ回路５１の出力側と接続
し、抵抗５２の他端がリセット端子６と接続してある。
よって、第１の分周回路２の出力はバッファ回路５１の
出力としてリセット端子６に供給されるが、すなわち、
第１の分周回路２の出力に応じた信号が信号制御回路５
からリセット端子６に供給されるが、バッファ回路５１
の存在によりリセット端子６への入力が第１の分周回路
２の出力端子側に伝わることが禁止される。したがっ
て、簡単な構成で、リセット端子６への入力信号が第１
の分周回路２の出力に悪影響を及ぼすことを防止でき
る。また、抵抗５２の抵抗値を十分大きくすることで、
後述するように、リセット端子６に十分小さい抵抗値の
接続線を介して供給される“Ｈ”や“Ｌ”の入力を第１
の分周回路２の出力より優先して判定回路７へ供給可能
になる。よって、抵抗５２の抵抗値を十分大きくするこ
とにより、リセット端子６への入力信号を確実に判定回
路７に伝えることができ、判定回路７の判定精度を向上
が図れる。判定回路７は、信号制御回路５から入力する
信号の状態に基づいてリセット端子６の状態を検出す
る。本例では、リセット端子６に第１の信号および所望
の信号としての“Ｈ”が所望時間（本例では、第１の分
周回路２が出力するパルスのパルス幅よりも長い時間）
継続する信号（以下「第１の信号」という。）が入力さ
れているか、第２の信号としての“Ｌ”が上記所望時間
継続する信号（以下「第２の信号」という。）が入力さ
れているかの判別を行い、リセット端子６に第１の信号
が入力されていると判定している間、第１の出力端子７
１に第３の信号としての“Ｈ”を出力し、リセット端子
６に第２の信号が入力されていると判定している間、第
２の出力端子７２に第４の信号としての“Ｈ”を出力す
る。よって、リセット端子６に第１、第２の信号のいず
れも入力されていない場合は、第１および第２の出力端
子のいずれにも“Ｈ”を出力をせず“Ｌ”を出力する。
したがって、判定回路７として第１の信号が入力してい
るか、第２の信号が入力しているか、第１、第２のいず
れの信号も入力していないかの３値入力を判定する回路
を用いてもよい。ラッチ回路８は、判定回路７の第１の
出力端子７１の出力状態をクロック入力端子１からの入
力信号の所望レベル時（本例では、“Ｌ”の時）の間保
持する。なお、出力端子７１の出力状態を保持する期間
は、クロック入力端子１からの入力信号が“Ｈ”の時と
してもよい。選択手段としてのセレクタ９は、ラッチ回
路８の出力に基づき、第１の分周回路２からの入力とリ
セット端子６からの入力のいずれかを選択して出力す
る。動作回路としてのアラーム回路１０は、判定回路７
の第２の出力端子７２からの出力に応じて動作を開始
し、第１、第２の分周回路２、３の出力を利用してアラ
ーム出力端子１１にアラーム出力を発生する。なお、ア
ラーム回路１０は第１、第２の分周回路２、３の出力を
利用しないものでもよい。なお、クロック入力端子１、
第１の分周回路２、第２の分周回路３、分周出力端子
４、信号制御回路５、リセット端子６、判定回路７、ラ
ッチ回路８、セレクタ９、アラーム回路１０，アラーム
出力端子１１は、１つの集積回路として構成してある。
次に、図２、３を参照して動作を説明する。まず、通常
時の動作を図２に基づいて説明する。なお、同図におい
て、ＣＫ、Ｆ１、Ｒ、ＲＨ、ＳＥＬ、Ｆ２、Ｏは、図１
の端子ＣＫ、Ｆ１、Ｒ、ＲＨ、ＳＥＬ、Ｆ２、Ｏの電圧
波形を示している。通常時は、図２ＣＫに示したように
クロック入力端子１にクロックパルスが入力し、これが
第１の分周回路２で分周され、端子Ｆ１に図２Ｆ１に示
したような出力が発生する。このとき、リセット端子６
をオープンにすることにより、第１の分周回路２の出力
が信号制御回路５を介してリセット端子６に伝わり、リ
セット端子６から図２Ｒに示したように第１の分周回路
２の出力と同様な出力が発生する。よって、このリセッ
ト端子６の出力を調べることで、通常時において第１の
分周回路２の動作確認ができる。このとき、リセット端
子６がオープンのため、判定回路７への入力はバッファ
回路５１の出力となり、これは第１の分周回路２の出力
と同様なものなので、その出力端子７１、７２はそれぞ
れ“Ｌ”に維持される（図２ＲＨ、ＲＬ参照）。よっ
て、ラッチ回路８の出力は“Ｌ”のまま維持され（図２
ＳＥＬ参照）、この“Ｌ”によりセレクタ９は第１の分
周回路２の出力を選択して出力し（図２Ｆ２参照）、第
２の分周回路３は第１の分周回路２の出力を分周し、分
周出力端子４から分周出力を発生する。このように、ク
ロック入力端子１にクロックパルスが入力し、リセット
端子６がオープンとなっている通常時においては、リセ
ット端子６からの出力で第１の分周回路２の動作確認が
できる。また、クロック入力端子１に入力するクロック
パルスの第１の分周回路２と第２の分周回路３とによる
分周出力が分周出力端子４から得られる。よって、通常
時、分周出力端子４から分周出力が得られる。次に、図
３を参照してリセット動作を説明する。この場合には、
外部からリセット端子６に第１の信号（“Ｈ”）を与
え、リセット端子６を図３Ｒのように“Ｈ”に固定す
る。この固定時間は、クロック入力端子１に入力される
クロックパルスのパルス幅よりも長くする。なお、外部
からリセット端子６に“Ｈ”の信号を与える際、十分小
さい抵抗値の接続線を介して供給されるものとする。ま
た、先に説明したように、信号制御回路５内の抵抗５２
の抵抗値を十分大きくしている。信号制御回路５に入力
する２つの信号、すなわちリセット端子６からの信号と
第１の分周回路２からの信号とのいずれかが優先して判
定回路７に入力するかは、それぞれの信号が通過する抵
抗の抵抗値の大小関係に応じて決まるので、本例の場合
は、抵抗値の十分小さい接続線を介してリセット端子６
から入力する“Ｈ”が優先され、これが判定回路７に供
給される。この入力により判定回路７は出力端子７１に
“Ｈ”を発生する。ラッチ回路８は、出力端子７１の
“Ｈ”をクロック入力端子１から入力するクロックパル
スが“Ｌ”の間保持する（図３ＳＥＬ参照）。セレクタ
９はラッチ回路８の出力が“Ｈ”となることにより、信
号制御回路５を介して入力する“Ｈ”を選択して第２の
分周回路３に供給する。さらに、出力端子７１の“Ｈ”
により第２の分周回路３はリセットされる。このよう
に、外部からリセット端子６に第１の信号（“Ｈ”）が
与えられている間、第２の分周回路３がリセットされる
ので、分周出力端子４からの出力は“Ｌ”に保持され
る。リセットを解除するには、外部からリセット端子６
に与えられる“Ｈ”の信号を停止する。これによって、
判定回路７の出力端子７１における“Ｈ”が“Ｌ”に変
わり、第２の分周回路３のリセットが解除され、以下、
通常時と同様の動作を行う。次に、さらに図３を参照し
て第２の分周回路３のテスト動作を説明する。この場合
には、一旦上記のようにリセット端子６に外部から
“Ｈ”を与えて上記のごとくにリセット状態にした後、
クロック入力端子１への信号の供給を“Ｌ”に固定す
る。その後、リセット端子６に第２のクロックパルスと
しての外部クロックパルスを入力すると、判定回路７は
出力端子７１への“Ｈ”を停止して、出力端子７１の状
態を“Ｌ”にする。これにより第２の分周回路３にリセ
ットは解除される。このとき、ラッチ回路８はクロック
入力端子１へのクロックパルス入力が停止しているの
で、“Ｈ”を保持しており、セレクタ９は信号制御回路
５を介して入力する信号を選択し続ける。よって、第２
の分周回路３にはリセット端子６に入力している外部ク
ロック信号が供給され、この外部クロックパルスにより
第２の分周回路３が動作して分周出力を分周出力端子４
に出力する。よって、このときの第２の分周回路３の出
力をテストすれば第２の分周回路３の動作確認が行え
る。また、リセット端子６に、クロック入力端子１に入
力されるクロックパルスのパルス幅よりも長い間“Ｌ”
を与えると、これが判定回路７に供給され、この入力に
より判定回路７は出力端子７２に“Ｈ”を発生し、この
出力に応じてアラーム回路１０が動作し、アラーム出力
端子１１にアラーム出力を発生する。このように、第１
の分周回路２と第２の分周回路３とで構成される分周回
路を前後半に完全に分けてテストできるので、検査時間
の短縮が図れ、検査に費やすコストを低減できる。ま
た、制御端子を増やすことなくアラーム機能を制御でき
るので、構成の小型化が図れる。なお、上記では、リセ
ット端子６が“Ｈ”に固定されている状態でリセット、
“Ｌ”に固定されている状態でアラーム出力を発生する
ようにしたが、逆になるように変更してもよいし、適宜
変更可能である。また、上記では動作回路としてアラー
ム回路を用いたが、これに限らず適宜変更可能である。
例えば、通常時に分周出力端子４から出力される分周出
力の周波数やデューティなどを変更するような回路など
を用いてもよい。

【発明の効果】本発明は、外部から第１のクロックパル
ス信号を入力可能なクロック入力端子と、上記第１のク
ロックパルス信号を分周する第１の分周回路と、外部か
ら所望の信号と第２のクロックパルス信号を入力可能な
リセット端子と、上記第１の分周回路の出力端子と上記
リセット端子との間に設けてあり、外部から上記リセッ
ト端子に入力する信号が上記第１の分周回路の出力端子
側に伝わるのを禁止するとともに上記第１の分周回路の
出力に応じた信号を上記リセット端子側に出力する信号
制御回路と、上記第１の分周回路の出力と上記リセット
端子に入力する信号のいずれか一方を出力する選択手段
と、上記選択手段の出力を分周する第２の分周回路と、
上記リセット端子に上記所望の信号が入力した場合に所
定の信号を出力する判定回路と、上記クロック入力端子
に入力する上記第１のクロックパルス信号の所望レベル
時に上記判定回路の出力状態を保持するラッチ回路とを
含み、上記第２の分周回路は、上記リセット端子に上記
所望の信号が入力している間リセットされ、上記選択手
段は、上記ラッチ回路が上記所定の信号を保持している
際には上記クロック入力端子に入力する信号を選択して
出力し、上記ラッチ回路が上記所定の信号と異なる信号
を保持している際には上記第１の分周回路の出力を選択
して出力し、上記選択手段が上記クロック入力端子に入
力する信号を選択している際に、上記リセット端子に外
部から上記第２のクロックパルス信号が入力される。よ
って、新たにテスト用の端子を付加することなく第１の
分周回路と第２の分周回路のそれぞれをテストでき、集
積回路のチップ面積を小さくでき、コストダウンを図る
ことができる。したがって、分周回路全体を前段と後段
に分けた場合、従来、後段の部分しかテストできなかっ
たという不都合を解消できる。外部から第１のクロック
パルス信号を入力可能なクロック入力端子と、上記第１
のクロックパルス信号を分周する第１の分周回路と、外
部から第１の信号と第２の信号と第２のクロックパルス
信号を入力可能なリセット端子と、上記第１の分周回路
の出力端子と上記リセット端子との間に設けてあり、外
部から上記リセット端子に入力する信号が上記第１の分
周回路の出力端子側に伝わるのを禁止するとともに上記
第１の分周回路の出力に応じた信号を上記リセット端子
側に出力する信号制御回路と、上記第１の分周回路の出
力と上記リセット端子に入力する信号のいずれか一方を
出力する選択手段と、上記選択手段の出力を分周する第
２の分周回路と、第１と第２の出力端子を有し、上記リ
セット端子に上記第１の信号が入力した場合に上記第１
の出力端子から第３の信号を出力し、上記リセット端子
に上記第２の信号が入力した場合に上記第２の出力端子
から第４の信号を出力する判定回路と、上記クロック入
力端子に入力する上記第１のクロックパルス信号の所望
レベル時に上記第１の出力端子の出力状態を保持するラ
ッチ回路と、上記第４の信号の出力により所望の動作を
実行する動作回路とを含み、上記第２の分周回路は、上
記第１の信号が入力している間リセットされ、上記選択
手段は、上記ラッチ回路が上記第３の信号を保持してい
る際には上記クロック入力端子に入力する信号を選択し
て出力し、上記ラッチ回路が上記第３の信号と異なる信
号を保持している際には上記第１の分周回路の出力を選
択して出力し、上記選択手段が上記クロック入力端子に
入力する信号を選択している際に、上記リセット端子に
外部から上記第２のクロックパルス信号が入力される。
よって、上記と同様の課題を解決するとともに、所望の
動作を行う動作回路を集積回路に付加してもその動作回
路用の制御端子を追加する必要がなくなり、集積回路の
チップ面積を小さくでき、コストダウンを図ることがで
きる。上記信号制御回路を、バッファ回路と抵抗の直列
回路とし、上記バッファの入力側が上記第１の分周回路
の出力端子と接続し、上記抵抗の一端が上記バッファの
出力側と接続し、上記抵抗の他端が上記リセット端子と
接続したので、上記と同様の課題を解決するとともに、
簡単な構成で、リセット端子への信号入力状態により第
１の分周回路の出力に悪影響が及ぼされることを防止で
きる。

【図面の簡単な説明】

【図１】本発明の一実施例を示したブロック回路図。

【図２】図１の動作説明のためのタイミングチャート。

【図３】図１の動作説明のためのタイミングチャート。

【図４】従来例を示したブロック回路図。

【符号の説明】

１ クロック入力端子 ２ 第１の分周回路 ３ 第２の分周回路 ５ 信号制御回路 ５１ バッファ回路 ５２ 抵抗 ６ リセット端子 ７ 判定回路 ７１ 第１の出力端子 ７２ 第２の出力端子 ８ ラッチ回路 ９ 選択手段 １０ 動作回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部から第１のクロックパルス信号を入
   力可能なクロック入力端子と、 上記第１のクロックパルス信号を分周する第１の分周回
   路と、 外部から所望の信号と第２のクロックパルス信号を入力
   可能なリセット端子と、 上記第１の分周回路の出力端子と上記リセット端子との
   間に設けてあり、外部から上記リセット端子に入力する
   信号が上記第１の分周回路の出力端子側に伝わるのを禁
   止するとともに上記第１の分周回路の出力に応じた信号
   を上記リセット端子側に出力する信号制御回路と、 上記第１の分周回路の出力と上記リセット端子に入力す
   る信号のいずれか一方を出力する選択手段と、 上記選択手段の出力を分周する第２の分周回路と、 上記リセット端子に上記所望の信号が入力した場合に所
   定の信号を出力する判定回路と、 上記クロック入力端子に入力する上記第１のクロックパ
   ルス信号の所望レベル時に上記判定回路の出力状態を保
   持するラッチ回路とを含み、 上記第２の分周回路は、上記リセット端子に上記所望の
   信号が入力している間リセットされ、 上記選択手段は、上記ラッチ回路が上記所定の信号を保
   持している際には上記クロック入力端子に入力する信号
   を選択して出力し、上記ラッチ回路が上記所定の信号と
   異なる信号を保持している際には上記第１の分周回路の
   出力を選択して出力し、 上記選択手段が上記クロック入力端子に入力する信号を
   選択している際に、上記リセット端子に外部から上記第
   ２のクロックパルス信号が入力されることを特徴とする
   分周テスト機能付集積回路。
2. 【請求項２】 外部から第１のクロックパルス信号を入
   力可能なクロック入力端子と、 上記第１のクロックパルス信号を分周する第１の分周回
   路と、 外部から第１の信号と第２の信号と第２のクロックパル
   ス信号を入力可能なリセット端子と、 上記第１の分周回路の出力端子と上記リセット端子との
   間に設けてあり、外部から上記リセット端子に入力する
   信号が上記第１の分周回路の出力端子側に伝わるのを禁
   止するとともに上記第１の分周回路の出力に応じた信号
   を上記リセット端子側に出力する信号制御回路と、 上記第１の分周回路の出力と上記リセット端子に入力す
   る信号のいずれか一方を出力する選択手段と、 上記選択手段の出力を分周する第２の分周回路と、 第１と第２の出力端子を有し、上記リセット端子に上記
   第１の信号が入力した場合に上記第１の出力端子から第
   ３の信号を出力し、上記リセット端子に上記第２の信号
   が入力した場合に上記第２の出力端子から第４の信号を
   出力する判定回路と、 上記クロック入力端子に入力する上記第１のクロックパ
   ルス信号の所望レベル時に上記第１の出力端子の出力状
   態を保持するラッチ回路と、 上記第４の信号の出力により所望の動作を実行する動作
   回路とを含み、 上記第２の分周回路は、上記第１の信号が入力している
   間リセットされ、 上記選択手段は、上記ラッチ回路が上記第３の信号を保
   持している際には上記クロック入力端子に入力する信号
   を選択して出力し、上記ラッチ回路が上記第３の信号と
   異なる信号を保持している際には上記第１の分周回路の
   出力を選択して出力し、 上記選択手段が上記クロック入力端子に入力する信号を
   選択している際に、上記リセット端子に外部から上記第
   ２のクロックパルス信号が入力されることを特徴とする
   分周テスト機能付集積回路。
3. 【請求項３】 請求項１または２において、上記信号制
   御回路は、バッファ回路と抵抗の直列回路からなり、上
   記バッファ回路の入力側が上記第１の分周回路の出力端
   子と接続し、上記抵抗の一端が上記バッファ回路の出力
   側と接続し、上記抵抗の他端が上記リセット端子と接続
   してあることを特徴とする分周テスト機能付集積回路。