JP2000339063A - 通信装置 - Google Patents
通信装置Info
- Publication number
- JP2000339063A JP2000339063A JP11146296A JP14629699A JP2000339063A JP 2000339063 A JP2000339063 A JP 2000339063A JP 11146296 A JP11146296 A JP 11146296A JP 14629699 A JP14629699 A JP 14629699A JP 2000339063 A JP2000339063 A JP 2000339063A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- microcomputer
- input
- integrated circuit
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】
【解決手段】 通信装置の集積回路において、レジスタ
のリセット専用の端子を削減することで、端子数を削減
し、低コストなリセット機能を有する通信装置を提供す
る。 【解決手段】 マイコン１とＩＣ２とレジスタ２１、２
２から構成され、マイコン１はリセット信号が入力され
るリセット端子１０とリード端子１１とライト端子１２
とデータ端子１３とを有し、ＩＣ２はリード端子２１と
ライト端子２２とデータ端子２３とを有し、冬リード端
子、ライト端子、データ端子は通信線によって接続され
ている。またリード端子２１には抵抗２６、ライト端子
２２には抵抗２７が接続され、この接続点がＯＲ回路２
５の入力端に接続され、出力端がレジスタ２１、２２と
接続されている。リセット端子１０にリセット信号が入
力された場合に、リード端子２１とライト端子２２がハ
イ・インピーダンスになり、ＯＲ回路からレジスタ２
１、２２へとリセット信号が出力される構成とした。
のリセット専用の端子を削減することで、端子数を削減
し、低コストなリセット機能を有する通信装置を提供す
る。 【解決手段】 マイコン１とＩＣ２とレジスタ２１、２
２から構成され、マイコン１はリセット信号が入力され
るリセット端子１０とリード端子１１とライト端子１２
とデータ端子１３とを有し、ＩＣ２はリード端子２１と
ライト端子２２とデータ端子２３とを有し、冬リード端
子、ライト端子、データ端子は通信線によって接続され
ている。またリード端子２１には抵抗２６、ライト端子
２２には抵抗２７が接続され、この接続点がＯＲ回路２
５の入力端に接続され、出力端がレジスタ２１、２２と
接続されている。リセット端子１０にリセット信号が入
力された場合に、リード端子２１とライト端子２２がハ
イ・インピーダンスになり、ＯＲ回路からレジスタ２
１、２２へとリセット信号が出力される構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は、リセット機能を有
する通信装置に関し、特にマイクロ・コンピュータ（マ
イコン）と集積回路（ＩＣ）をリセットする通信装置に
関する。
する通信装置に関し、特にマイクロ・コンピュータ（マ
イコン）と集積回路（ＩＣ）をリセットする通信装置に
関する。
【０００２】
【従来の技術】従来、マイコンと通信用の集積回路（Ｉ
Ｃ）を有する通信装置において、電源投入時に、レジス
タの記憶内容を初期化（リセット）している。このリセ
ットにおいて、外部から発生するリセット信号を入力す
るため、マイコン及びＩＣに専用の端子（ポート）を設
け、このそれぞれのリセット端子に、電源投入に基づい
て発生する初期化信号を直接入力させ、リセットを行う
ようにしていた。
Ｃ）を有する通信装置において、電源投入時に、レジス
タの記憶内容を初期化（リセット）している。このリセ
ットにおいて、外部から発生するリセット信号を入力す
るため、マイコン及びＩＣに専用の端子（ポート）を設
け、このそれぞれのリセット端子に、電源投入に基づい
て発生する初期化信号を直接入力させ、リセットを行う
ようにしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の通信装置においては、ＩＣの端子にリセ
ット専用の通信端子を設けるようにしていたために、Ｉ
Ｃの端子数が多くなってしまい、コストアップの要因と
なってしまっていた。 本発明の上記課題を鑑みて、
通信装置の集積回路において、リセット専用の端子を削
減することで、端子数を削減し、低コストなリセット機
能を有する通信装置を提供することを目的とする。
たような従来の通信装置においては、ＩＣの端子にリセ
ット専用の通信端子を設けるようにしていたために、Ｉ
Ｃの端子数が多くなってしまい、コストアップの要因と
なってしまっていた。 本発明の上記課題を鑑みて、
通信装置の集積回路において、リセット専用の端子を削
減することで、端子数を削減し、低コストなリセット機
能を有する通信装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記の目的を解決するた
めに、請求項１記載の発明においては、１つのマイコン
と、少なくとも１つの集積回路と、少なくとも１つのレ
ジスタから構成され、マイコンは、リセツト信号が入力
されるリセット端子と、少なくとも２つ以上のマイコン
側データ入出力端子を有するマイコン側入出力端子とを
有し、集積回路は、少なくとも２つ以上の集積回路側デ
ータ入出力端子を有すると共に、マイコン側データ入出
力端子とそれぞれ通信線によって接続される集積回路側
入出力端子と、この集積回路側入出力端子の一つに一端
が接続される第１抵抗と、前記集積回路側入出力端子の
他の一つに一端が接続される第２抵抗と、集積回路側入
出力端子と第１抵抗との接続点が一方の入力端とされ、
前記集積回路側入出力端子と前記第２抵抗との接続点が
他方の入力端とされると共に、出力端が前記レジスタと
接続される論理回路とを有し、リセット端子にリセット
信号が入力された場合に、前記マイコン側入出力端子が
所定の状態になり、論理回路からレジスタヘレジスタリ
セット信号が出力されるように構成した。
めに、請求項１記載の発明においては、１つのマイコン
と、少なくとも１つの集積回路と、少なくとも１つのレ
ジスタから構成され、マイコンは、リセツト信号が入力
されるリセット端子と、少なくとも２つ以上のマイコン
側データ入出力端子を有するマイコン側入出力端子とを
有し、集積回路は、少なくとも２つ以上の集積回路側デ
ータ入出力端子を有すると共に、マイコン側データ入出
力端子とそれぞれ通信線によって接続される集積回路側
入出力端子と、この集積回路側入出力端子の一つに一端
が接続される第１抵抗と、前記集積回路側入出力端子の
他の一つに一端が接続される第２抵抗と、集積回路側入
出力端子と第１抵抗との接続点が一方の入力端とされ、
前記集積回路側入出力端子と前記第２抵抗との接続点が
他方の入力端とされると共に、出力端が前記レジスタと
接続される論理回路とを有し、リセット端子にリセット
信号が入力された場合に、前記マイコン側入出力端子が
所定の状態になり、論理回路からレジスタヘレジスタリ
セット信号が出力されるように構成した。
【０００５】上記のように構成したことにより、リセッ
ト信号がマイコン側リセット端子に入力された場合に、
マイコン側入出力端子が同一の状態となる。このマイコ
ン側入出力端子は、集積回路側入出力端子と通信線によ
って接続されているので、この集積回路側入出力端子か
ら論理回路の入力端へと、同一状態の信号が入力され
る。論理回路では、この同一状態の信号が入力され、レ
ジスタヘレジスタリセット信号が出力される。このレジ
スタリセット信号によって、レジスタがリセットされ
る。
ト信号がマイコン側リセット端子に入力された場合に、
マイコン側入出力端子が同一の状態となる。このマイコ
ン側入出力端子は、集積回路側入出力端子と通信線によ
って接続されているので、この集積回路側入出力端子か
ら論理回路の入力端へと、同一状態の信号が入力され
る。論理回路では、この同一状態の信号が入力され、レ
ジスタヘレジスタリセット信号が出力される。このレジ
スタリセット信号によって、レジスタがリセットされ
る。
【０００６】また、請求項２記載の発明においては、請
求項１記載の通信装置において、マイコン側入出力端子
は、マイコン側リード端子及びマイコン側ライト端子と
マイコン側データ入出力端子を有し、集積回路側入出力
端子は、集積回路側リード端子及び集積回路側ライト端
子と集積回路側データ入出力端子を有し、第１抵抗は集
積回路側リード端子と一端が接続され、第２抵抗は、集
積回路側ライト端子と一端が接続され、リセット端子に
リセット信号が入力された場合に、マイコン側リード端
子及びマイコン側ライト端子がハイ・インピーダンスに
なるように構成されるように構成した。
求項１記載の通信装置において、マイコン側入出力端子
は、マイコン側リード端子及びマイコン側ライト端子と
マイコン側データ入出力端子を有し、集積回路側入出力
端子は、集積回路側リード端子及び集積回路側ライト端
子と集積回路側データ入出力端子を有し、第１抵抗は集
積回路側リード端子と一端が接続され、第２抵抗は、集
積回路側ライト端子と一端が接続され、リセット端子に
リセット信号が入力された場合に、マイコン側リード端
子及びマイコン側ライト端子がハイ・インピーダンスに
なるように構成されるように構成した。
【０００７】上記のように構成したことにより、リセッ
ト信号がマイコン側リセット端子に入力された場合に、
集積回路側リード端子及び集積回路側ライト端子がハイ
・インピーダンスになる。この集積回路側リード端子及
び集積回路側ライト端子は、論理回路の入力端であるの
で、論理回路の出力端からレジスタヘと、レジスタリセ
ット信号が出力され、レジスタがリセットされる。
ト信号がマイコン側リセット端子に入力された場合に、
集積回路側リード端子及び集積回路側ライト端子がハイ
・インピーダンスになる。この集積回路側リード端子及
び集積回路側ライト端子は、論理回路の入力端であるの
で、論理回路の出力端からレジスタヘと、レジスタリセ
ット信号が出力され、レジスタがリセットされる。
【０００８】
【発明の効果】本発明においては、集積回路にレジスタ
をリセットする専用の端子が不要となるので、集積回路
の端子数を削減することができ、レジスタのリセット機
能を維持したまま、低コストな通信装置を提供すること
ができるという効果を有する。
をリセットする専用の端子が不要となるので、集積回路
の端子数を削減することができ、レジスタのリセット機
能を維持したまま、低コストな通信装置を提供すること
ができるという効果を有する。
【０００９】
【発明の実施の形態】以下、この発明の実施の形態を図
面に基づいて説明する。 図２は全体構成を示す図で
あり、以下説明を行う。 １はＣＰＵ（中央演算装
置）を有するマイコンであり、このマイコン１によって
本装置は制御される。このマイコン１には集積回路（Ｉ
Ｃ）２〜４が複数個（本実施の形態では３個）、接続さ
れている。これら各ＩＣ２〜４にはレジスタ２１、２
２、レジスタ３１、３２及びレジスタ４１、４２がそれ
ぞれ接続され、このレジスタ２１、２２にはマイコン１
で演算されたデータや、マイコン１のＣＰＵで実行され
るプログラム等が格納されており、所定のタイミングで
書込み、読み出しされるようになっている。
面に基づいて説明する。 図２は全体構成を示す図で
あり、以下説明を行う。 １はＣＰＵ（中央演算装
置）を有するマイコンであり、このマイコン１によって
本装置は制御される。このマイコン１には集積回路（Ｉ
Ｃ）２〜４が複数個（本実施の形態では３個）、接続さ
れている。これら各ＩＣ２〜４にはレジスタ２１、２
２、レジスタ３１、３２及びレジスタ４１、４２がそれ
ぞれ接続され、このレジスタ２１、２２にはマイコン１
で演算されたデータや、マイコン１のＣＰＵで実行され
るプログラム等が格納されており、所定のタイミングで
書込み、読み出しされるようになっている。
【００１０】５は入力装置であるスイッチであり、この
スイッチ５の情報がマイコン１に入力されることによっ
て、マイコン１が所定の演算を行う。この演算された情
報が、レジスタに格納されると共に、所定のタイミング
で読み出されて、出力装置である負荷６を駆動させるよ
うになっている。
スイッチ５の情報がマイコン１に入力されることによっ
て、マイコン１が所定の演算を行う。この演算された情
報が、レジスタに格納されると共に、所定のタイミング
で読み出されて、出力装置である負荷６を駆動させるよ
うになっている。
【００１１】次に図１を用いて、マイコンとＩＣの関係
について、説明を行う。ここでは、マイコン１と一つの
ＩＣ２を用いて説明を行うが、他のｌＣについても同様
の構成となっている。
について、説明を行う。ここでは、マイコン１と一つの
ＩＣ２を用いて説明を行うが、他のｌＣについても同様
の構成となっている。
【００１２】マイコン１には外部からのリセット信号が
入力されるリセット端子１０、リード端子１１、ライト
端子１２、複数のデータ端子１３がいわゆるＩ／Ｏポー
トとして設けられている。 ＩＣ２には、リード端子
２１、ライト端子２２、複数のデータ端子２３がＩ／Ｏ
ポートとして設けられている。またＩＣ２のリード端子
には、抵抗２６の一端が接続され、この抵抗２６の他端
は接地されている。ＩＣ２のライト端子２２には抵抗２
７の一端が接続され、この抵抗２７の他端は接地されて
いる。またリード端子２１及びライト端子２２の出力は
ＯＲ回路２５の入力側に接続され、このＯＲ回路２５は
後述するリセット信号出力として、レジスタ２１、２２
へと出力される。
入力されるリセット端子１０、リード端子１１、ライト
端子１２、複数のデータ端子１３がいわゆるＩ／Ｏポー
トとして設けられている。 ＩＣ２には、リード端子
２１、ライト端子２２、複数のデータ端子２３がＩ／Ｏ
ポートとして設けられている。またＩＣ２のリード端子
には、抵抗２６の一端が接続され、この抵抗２６の他端
は接地されている。ＩＣ２のライト端子２２には抵抗２
７の一端が接続され、この抵抗２７の他端は接地されて
いる。またリード端子２１及びライト端子２２の出力は
ＯＲ回路２５の入力側に接続され、このＯＲ回路２５は
後述するリセット信号出力として、レジスタ２１、２２
へと出力される。
【００１３】マイコン１では、所定のプログラムによっ
てマイコン１のリード端子１１からＩＣ２のリード端子
２１へとリード信号を送信し、レジスタ２１、２２保持
されているデータの読み込みを、データ端子１３、２３
間の通信線を通じて行う同様に、マイコン１のライト端
子１２からＩＣ２のライト端子２２へとライト信号を送
信し、マイコン１によって演算されたデータを、データ
端子１３、２３間の通信線を通じて行い、レジスタ２
１、２２に書込みを行う。なお、データ端子１３、デー
タ端子２３は入力／出力の両方の機能を行うことのでき
る端子であり、電源投入時にその各端子を入力端子とす
るのか、出力端子とするのかを決定する、いわゆるＤＤ
Ｒ（ＤａｔａＤｉｒｅｃｔｉｏｎＲｅｇｉｓｔｅｒ）方
式である。
てマイコン１のリード端子１１からＩＣ２のリード端子
２１へとリード信号を送信し、レジスタ２１、２２保持
されているデータの読み込みを、データ端子１３、２３
間の通信線を通じて行う同様に、マイコン１のライト端
子１２からＩＣ２のライト端子２２へとライト信号を送
信し、マイコン１によって演算されたデータを、データ
端子１３、２３間の通信線を通じて行い、レジスタ２
１、２２に書込みを行う。なお、データ端子１３、デー
タ端子２３は入力／出力の両方の機能を行うことのでき
る端子であり、電源投入時にその各端子を入力端子とす
るのか、出力端子とするのかを決定する、いわゆるＤＤ
Ｒ（ＤａｔａＤｉｒｅｃｔｉｏｎＲｅｇｉｓｔｅｒ）方
式である。
【００１４】このように、本実施の形態では、入力装置
であるスイッチ５のデータやレジスタ２１、２２に格納
されているデータを用いて、マイコン１によって所定の
プログラムが実行されており、レジスタ２１、２２に格
納されているデータを読み出す場合には、マイコン１の
リード端子１１からＩＣ２のリード端子２１へとリード
信号が送信され、この信号に基づいてレジスタ２１、２
２に格納されているデータが、データ端子１３、２３間
のデータ通信線によってマイコン１へと送信される。ま
た、マイコン１によって演算されたデータをレジスタ２
１、２２へと書込む場合には、マイコン１のライト端子
１２からｌＣ２のライト端子２２へとライト信号が送信
され、この信号に基づいて、データ端子１３、２３間の
データ通信線によって、ＩＣ２を介してレジスタ２１、
２２へとデータが送信されるようになっている。
であるスイッチ５のデータやレジスタ２１、２２に格納
されているデータを用いて、マイコン１によって所定の
プログラムが実行されており、レジスタ２１、２２に格
納されているデータを読み出す場合には、マイコン１の
リード端子１１からＩＣ２のリード端子２１へとリード
信号が送信され、この信号に基づいてレジスタ２１、２
２に格納されているデータが、データ端子１３、２３間
のデータ通信線によってマイコン１へと送信される。ま
た、マイコン１によって演算されたデータをレジスタ２
１、２２へと書込む場合には、マイコン１のライト端子
１２からｌＣ２のライト端子２２へとライト信号が送信
され、この信号に基づいて、データ端子１３、２３間の
データ通信線によって、ＩＣ２を介してレジスタ２１、
２２へとデータが送信されるようになっている。
【００１５】次に図３に示すタイミングチャートを用い
て、本実施の形態の動作について、説明を行う。 図
３（ａ）は外部によって発生され、マイコン１のリセッ
ト端子１０へと入力されるリセット信号３０の波形を示
し、図３（ｂ）はマイコン１へ入力されたリセット信号
３０を示し、図３（ｃ）はリード端子１１からリード端
子２１へ送信されるリード信号を示し、図３（ｄ）はラ
イト端子１２からライト端子２２へ送信されるライト信
号を示し、図３（ｅ）はＯＲ回路２５の出力を示し、図
３（ｆ）はＯＲ回路から出力されるリセット信号を示
し、図３（ｇ）はデータ端子１３、２３間の通信線を送
受信されるデータを示す図である。
て、本実施の形態の動作について、説明を行う。 図
３（ａ）は外部によって発生され、マイコン１のリセッ
ト端子１０へと入力されるリセット信号３０の波形を示
し、図３（ｂ）はマイコン１へ入力されたリセット信号
３０を示し、図３（ｃ）はリード端子１１からリード端
子２１へ送信されるリード信号を示し、図３（ｄ）はラ
イト端子１２からライト端子２２へ送信されるライト信
号を示し、図３（ｅ）はＯＲ回路２５の出力を示し、図
３（ｆ）はＯＲ回路から出力されるリセット信号を示
し、図３（ｇ）はデータ端子１３、２３間の通信線を送
受信されるデータを示す図である。
【００１６】図３に示すように、本通信装置に接続され
ている電源（不図示）が投入されると、外部から発生し
たＬレベルのリセット信号が、マイコン１のリセット端
子１０へと時刻ｔ1にて入力される。このマイコン１へ
Ｌレベルのリセット信号が入力されると、マイコン１の
リード端子１１、ライト端子１２が入力状態となり、マ
イコン１のリード端子１１、ライト端子１２はハイ・イ
ンピーダンスとなる。従って、このときにマイコン１の
リード端子１１、ライト端子１２と接続されているＩＣ
２のリード端子２１及びライト端子２２は、抵抗２６、
２７と接続されているので、ＯＲ回路２５の出力はＨレ
ベルとなり、この出力（リセット信号）がＩＣ２と接続
されているレジスタ２１、２２へと送信されて、レジス
タ２１、２２に格納されている内容が消去（リセット）
される。
ている電源（不図示）が投入されると、外部から発生し
たＬレベルのリセット信号が、マイコン１のリセット端
子１０へと時刻ｔ1にて入力される。このマイコン１へ
Ｌレベルのリセット信号が入力されると、マイコン１の
リード端子１１、ライト端子１２が入力状態となり、マ
イコン１のリード端子１１、ライト端子１２はハイ・イ
ンピーダンスとなる。従って、このときにマイコン１の
リード端子１１、ライト端子１２と接続されているＩＣ
２のリード端子２１及びライト端子２２は、抵抗２６、
２７と接続されているので、ＯＲ回路２５の出力はＨレ
ベルとなり、この出力（リセット信号）がＩＣ２と接続
されているレジスタ２１、２２へと送信されて、レジス
タ２１、２２に格納されている内容が消去（リセット）
される。
【００１７】次にレジスタ２１、２２のリセットが終っ
た後の時刻ｔ２において、外部からのリセット信号３０
の入力はＨレベルとなり、マイコン１のリセット端子１
０への入力もＨレベルとなる。これによって、所定のプ
ログラムが実行され、上述のＤＤＲ制御が行われる。す
なわち、時刻ｔ２〜ｔ３にかけてリード端子１１、ライ
ト端子１２がＨレベルの信号に設定されると共に、各デ
ータ端子１３を入出力設定する。これによってＩＣ２の
リード端子２１及びライト端子２２はＨレベルの信号と
なり、これらを入力とするＯＲ回路２５の出力もＬレベ
ルとなり、レジスタへのリセット信号の送信が停止され
る。
た後の時刻ｔ２において、外部からのリセット信号３０
の入力はＨレベルとなり、マイコン１のリセット端子１
０への入力もＨレベルとなる。これによって、所定のプ
ログラムが実行され、上述のＤＤＲ制御が行われる。す
なわち、時刻ｔ２〜ｔ３にかけてリード端子１１、ライ
ト端子１２がＨレベルの信号に設定されると共に、各デ
ータ端子１３を入出力設定する。これによってＩＣ２の
リード端子２１及びライト端子２２はＨレベルの信号と
なり、これらを入力とするＯＲ回路２５の出力もＬレベ
ルとなり、レジスタへのリセット信号の送信が停止され
る。
【００１８】次にマイコン１のプログラムによって、時
刻ｔ４において、リード端子１１がＬレベルとし、デー
タ通信線によってレジスタ２１、２２内のデータを時刻
ｔ４〜ｔ５にマイコン１へと読み出す。
刻ｔ４において、リード端子１１がＬレベルとし、デー
タ通信線によってレジスタ２１、２２内のデータを時刻
ｔ４〜ｔ５にマイコン１へと読み出す。
【００１９】次にマイコンのプログラムによって、時刻
ｔ６において、ライト端子１２をＬレベルとし、マイコ
ン１での演算結果をＩＣ２から、時刻ｔ６〜 ｔ7にレジ
スタ２１、２２へと書込む。 このように演算を繰り
返すことで、スイッチ５に基づいて、負荷が駆動される
ようになっている。
ｔ６において、ライト端子１２をＬレベルとし、マイコ
ン１での演算結果をＩＣ２から、時刻ｔ６〜 ｔ7にレジ
スタ２１、２２へと書込む。 このように演算を繰り
返すことで、スイッチ５に基づいて、負荷が駆動される
ようになっている。
【００２０】本実施の形態においては、ＩＣ２に設けら
れているリード端子２１、ライト端子２２に抵抗を接続
し、この出力をＯＲ回路２５に入力し、この出力によっ
てＫ２と接続されるレジスタ２１、２２のリセットを行
うようにしたため、従来設けていた専用のリセット端子
がＩＣ２に不要となり、従って端子数を削減することが
でき、低コストなリセット機能を有する通信装置を提供
することができる。
れているリード端子２１、ライト端子２２に抵抗を接続
し、この出力をＯＲ回路２５に入力し、この出力によっ
てＫ２と接続されるレジスタ２１、２２のリセットを行
うようにしたため、従来設けていた専用のリセット端子
がＩＣ２に不要となり、従って端子数を削減することが
でき、低コストなリセット機能を有する通信装置を提供
することができる。
【００２１】なお本実施の形態においては、抵抗２６、
２７の他端が接地されるプルダウンの抵抗としたが、他
端が電源に接続されるプルアップの抵抗としても同様の
効果が得られる。
２７の他端が接地されるプルダウンの抵抗としたが、他
端が電源に接続されるプルアップの抵抗としても同様の
効果が得られる。
【００２２】以上、本発明の実施の形態を図面により詳
述してきたが、具体的な構成はこの実施の形態に限られ
るものではなく、本発明の要旨を逸脱しない範囲におけ
る設計の変更などがあっても本発明に含まれる。
述してきたが、具体的な構成はこの実施の形態に限られ
るものではなく、本発明の要旨を逸脱しない範囲におけ
る設計の変更などがあっても本発明に含まれる。
【図１】本発明における実施の形態の主要部を示す図で
ある。
ある。
【図２】本発明における実施の形態の全体構成図であ
る。
る。
【図３】本発明における実施の形態の動作を示すタイミ
ングチャートである。
ングチャートである。
１ マイコン ２ ＩＣ ３ ＩＣ ４ ＩＣ ５ スイッチ ６ 負荷 １０ リセット端子 １１ リード端子 １２ ライト端子 １３ データ端子 ２１ リード端子 ２２ ライト端子 ２３ データ端子 ２５ ＯＲ回路 ２６ 抵抗 ２７ 抵抗 ３０ リセット信号 ３１ レジスタ ３２ レジスタ ４１ レジスタ ４２ レジスタ
Claims (2)
- 【請求項１】 １つのマイコンと、少なくとも１つの集
積回路と、少なくとも１つのレジスタから構成され、前
記マイコンは、リセット信号が入力されるリセット端子
と、少なくとも２つ以上のマイコン側データ入出力端子
を有するマイコン側入出力端子とを有し、前記集積回路
は、少なくとも２つ以上の集積回路側データ入出力端子
を有すると共に、前記マイコン側データ入出力端子とそ
れぞれ通信線によって接続される集積回路側入出力端子
と、この集積回路側入出力端子の一つに一端が接続され
る第１抵抗と、前記集積回路側入出力端子の他の一つに
一端が接続される第２抵抗と、前記集積回路側入出力端
子と前記第１抵抗との接続点が一方の入力端とされ、前
記集積回路側入出力端子と前記第２抵抗との接続点が他
方の入力端とされると共に、出力端が前記レジスタと接
続される論理回路と、を有し、前記リセット端子にリセ
ット信号が入力された場合に、前記マイコン側入出力端
子が同一の所定の状態になり、前記論理回路から前記レ
ジスタヘとレジスタリセット信号が出力されることを特
徴とする通信装置。 - 【請求項２】 請求項１記載の通信装置において、前記
マイコン側入出力端子は、マイコン側リード端子及びマ
イコン側ライト端子とマイコン側データ入出力端子を有
し、前記集積回路側入出力端子は、集積回路側リード端
子及び集積回路側ライト端子と集積回路側データ入出力
端子を有し、前記第１抵抗は、前記集積回路側リード端
子と一端が接続され、前記第２抵抗は、前記集積回路側
ライト端子と一端が接続され、前記リセット端子にリセ
ット信号が入力された場合に、マイコン側リード端子及
びマイコン側ライト端子がハイ・インピーダンスになる
ように構成されていることを特徴とする通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11146296A JP2000339063A (ja) | 1999-05-26 | 1999-05-26 | 通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11146296A JP2000339063A (ja) | 1999-05-26 | 1999-05-26 | 通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000339063A true JP2000339063A (ja) | 2000-12-08 |
Family
ID=15404478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11146296A Pending JP2000339063A (ja) | 1999-05-26 | 1999-05-26 | 通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000339063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110029722A1 (en) * | 2009-08-03 | 2011-02-03 | Denso Corporation | Electronic control apparatus including electrically rewritable non-volatile memory |
-
1999
- 1999-05-26 JP JP11146296A patent/JP2000339063A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110029722A1 (en) * | 2009-08-03 | 2011-02-03 | Denso Corporation | Electronic control apparatus including electrically rewritable non-volatile memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006500679A (ja) | Ｕｓｂ接続のためのインタフェース集積回路デバイス | |
| JPH0689377A (ja) | 半導体記憶装置 | |
| US6076160A (en) | Hardware-based system for enabling data transfers between a CPU and chip set logic of a computer system on both edges of bus clock signal | |
| US5113093A (en) | Semiconductor integrated circuit with multiple operation | |
| EP1145132A2 (en) | Improved inter-device serial bus protocol | |
| US20020084333A1 (en) | Data processing apparatus and memory card using the same | |
| JPH0628528A (ja) | Ｉｃカード用インターフェース回路 | |
| US5812834A (en) | Single chip microcomputer having a plurality of timer counters | |
| JP3673015B2 (ja) | 半導体装置における周辺デバイス識別方法 | |
| US5436856A (en) | Self testing computer system with circuits including test registers | |
| JP2001127827A (ja) | データ転送方式 | |
| US6052746A (en) | Integrated circuit having programmable pull device configured to enable/disable first function in favor of second function according to predetermined scheme before/after reset | |
| JP3949429B2 (ja) | Ｉｉｃバス制御システム | |
| TWI398778B (zh) | 資料通信系統 | |
| US6813192B2 (en) | Apparatus and method for reading the default value of a peripheral component | |
| JP3929559B2 (ja) | シリアルインタフェースバス送受信回路 | |
| US6088271A (en) | Method and apparatus for transferring signal to circuit without waveform distortion | |
| JPH0562784B2 (ja) | ||
| JP2595707B2 (ja) | メモリ装置 | |
| JP3456912B2 (ja) | データインターフェース回路 | |
| KR100346268B1 (ko) | 데이터 버스 제어 시스템 | |
| KR930011348B1 (ko) | 데코더 ic와 scsi ic간의 인터페이스 회로 | |
| JP3926515B2 (ja) | 電子機器 | |
| JPH0766358B2 (ja) | 情報処理装置、情報処理装置に接続される付属装置、及び、情報処理装置と付属装置とを含む情報処理システム | |
| JPH06150671A (ja) | Ｅｐｒｏｍ書込み／読み出し装置 |