JP2000339957A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】クロック信号とＤＱストローブ信号間で生ずる
スキューを最大限に許容できるライトシステムを備えた
半導体記憶装置を提供することを目的とする。 【解決手段】各ピンへの信号の入力タイミングの規定が
クロック信号ＣＬＫ，／ＣＬＫの交点と、ＤＱストロー
ブ信号ＤＱＳの立ち上がりエッジと立ち下がりエッジの
両方で行われるＤＤＲ−ＳＤＲＡＭにおいて、クロック
信号ＣＬＫ，／ＣＬＫとＤＱストローブ信号ＤＱＳとの
論理積に基づいて、ライトドライバＷＤに入力するライ
トデータを制御することを特徴としている。クロック信
号とＤＱストローブ信号との論理積を取っているので、
これらの信号間にスキューが生じるのを防止でき、ライ
ト動作のマージンの減少を抑制できる。また、必要以上
にスキューが大きくなることもないので、誤書き込みを
防止して信頼性を向上できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関するもので、特にＤＤＲ(Double Data Rate)−ＳＤ
ＲＡＭに関する。

【０００２】

【従来の技術】一般に、ＳＤＲＡＭにおいては、クロッ
ク信号ＣＬＫのロウ（“Ｌ”）レベルからハイ
（“Ｈ”）レベルへの立ち上がりエッジで、コマンド
（例えば／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ等）ピ
ン、アドレスピン、ＤＱピン及びＤＱＭピン等への信号
の入力タイミングを設定している。

【０００３】図９は、ＳＤＲＡＭのライトモードにおけ
る各ピンへの入力信号波形とそのタイミングを簡単化し
て示している。図９において、ｔＣＭＳはコマンド・セ
ットアップ・タイム、ｔＣＭＨはコマンド・ホールド・
タイム、ｔＡＳはアドレス・セットアップ・タイム、ｔ
ＡＨはアドレス・ホールド・タイム、ｔＤＳはデータ入
力・セットアップ・タイム、及びｔＤＨはデータ入力・
ホールド・タイムをそれぞれ示しており、斜線を付した
領域はDon't Careである。

【０００４】バンクアクティブコマンドが入力される
（コマンドＣＯＭとして働く各種のコントロール信号の
うち／ＣＳは“Ｌ”レベル、／ＲＡＳは“Ｌ”レベル、
／ＣＡＳは“Ｈ”レベル、／ＷＥは“Ｈ”レベル）と、
アドレス信号Ａｄｄのうちのロウアドレスが取り込まれ
る。この時、アウトプット・ディセーブル／ライトマス
クＤＱＭは“Ｌ”レベル、クロックイネーブル信号ＣＫ
Ｅは“Ｈ”レベルである。

【０００５】続いて、ライトコマンドが入力される（コ
マンドＣＯＭとして働く各種のコントロール信号のうち
／ＣＳは“Ｌ”レベル、／ＲＡＳは“Ｈ”レベル、／Ｃ
ＡＳは“Ｌ”レベル、／ＷＥは“Ｌ”レベル）と、アド
レス信号Ａｄｄのうちのカラムアドレスが取り込まれ
る。この時、アウトプット・ディセーブル／ライトマス
ク信号ＤＱＭは“Ｌ”レベルを維持し、クロックイネー
ブル信号ＣＫＥは“Ｈ”レベルを維持している。これに
よって、ライトデータＤＱとしてＤｉｎ１，Ｄｉｎ２，
…が順次メモリセルに供給されて書き込みが行われる。

【０００６】上記ＳＤＲＡＭでは、クロック信号ＣＬＫ
の“Ｌ”レベルと“Ｈ”レベルの１／２レベルへの立ち
上がりを基準にセットアップとホールドを規定する。ま
た、各入力信号波形も信号の切り替わりのときの１／２
レベルが起点となる。

【０００７】ＤＤＲ−ＳＤＲＡＭは、基本的には上述し
たＳＤＲＡＭと同様な構成を有しており、且つ同様な動
作を行うものであるが、クロック信号ＣＬＫと逆相のク
ロック信号／ＣＬＫを入力するためのピンと、ＤＱスト
ローブ信号ＤＱＳを入力するためのピンが追加されてい
る。ＤＱストローブ信号ＤＱＳは、基本的にはライトデ
ータＤＱと同様な信号であるが、ライト時に外部から入
力され、リード時にはチップから出力される。

【０００８】図１０は、上記ＤＤＲ−ＳＤＲＡＭの動作
について説明するためのもので、ライトモードにおける
各ピンへの入力信号波形とそのタイミングを簡単化して
示している。図１０において、ｔＩＳは入力セットアッ
プ・タイム、ｔＩＨは入力ホールド・タイム、ｔＤＳは
データ入力・セットアップ・タイム、ｔＤＨはデータ入
力・ホールド・タイムである。

【０００９】ＤＤＲ−ＳＤＲＡＭにあっては、アドレス
信号Ａｄｄ、コマンドＣＯＭ、クロックイネーブル信号
ＣＫＥのセットアップとホールドは、クロック信号ＣＬ
Ｋと／ＣＬＫの交点でタイミングが規定される。現時点
では、クロック信号ＣＬＫの“Ｌ”レベルから“Ｈ”レ
ベルへの立ち上がりと、クロック信号／ＣＬＫの“Ｈ”
レベルから“Ｌ”レベルへの立ち下がりの交点でのみコ
マンドＣＯＭとアドレス信号Ａｄｄの入力が許される規
定になっている。要するに、クロック信号ＣＬＫが
“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミング
であるので、実質的にＳＤＲＡＭと同じである。しかし
ながら、ＤＤＲ−ＳＤＲＡＭでは、ＤＱ（ライトデー
タ）ピンとＤＭ（ライトマスクデータ）ピンの入力タイ
ミングの規定は、ＤＱストローブ信号ＤＱＳの立ち上が
りエッジと立ち下がりエッジの両方で行われる。ＤＤＲ
の語源はここにあり、クロック信号ＣＬＫの倍周期でデ
ータの読み出し、書き込みが行われる。

【００１０】このように、ＤＤＲ−ＳＤＲＡＭのライト
動作では、各ピンへの信号の入力タイミングの規定がク
ロック信号ＣＬＫ，／ＣＬＫの交点と、ＤＱストローブ
信号ＤＱＳの立ち上がりエッジと立ち下がりエッジの両
方で行われる。

【００１１】ところで、ＤＤＲ−ＳＤＲＡＭにおいて
は、上記クロック信号ＣＬＫ，／ＣＬＫとＤＱストロー
ブ信号ＤＱＳの２信号間のスキューに関して、図１１に
示すような規定がある。図１１において、ｔＤＳＶは入
力データのストローブ有効ウィンドウ、ｔＤＱＳＳはク
ロックの“Ｌ”レベルから“Ｈ”レベルへの遷移のセッ
トアップを示しており、ｔＤＳＶで信号ＤＱＳのウィン
ドウを規定し、ｔＤＱＳＳでクロック信号ＣＬＫとの関
係を規定している。

【００１２】そもそも、クロック信号ＣＬＫ，／ＣＬＫ
と信号ＤＱＳは一本化されるべき信号であるが、クロッ
クドライバの負担を軽減したいというユーザの要望から
このＤＱストローブ信号が生まれた。

【００１３】前述したように、ＤＤＲ−ＳＤＲＡＭで
は、ライトモードの入力タイミングの規定に２種類の信
号を用いている。この２信号間のスキューの時間は規定
されているが、従来のＳＤＲＡＭには存在しなかったも
のである。このため、仮にＳＤＲＡＭのライトシステム
（ＤＱストローブ信号ＤＱＳとクロック信号ＣＬＫを外
部から入力した場合）でＤＤＲ−ＳＤＲＡＭのライトシ
ステムを構築すると問題を生ずる。

【００１４】まず、ＳＤＲＡＭの基本的なライト動作を
図１２のタイミングチャートを用いて説明する。バンク
アクティブ後に、ライトコマンドＣＯＭが入力される
と、（１）まずアドレス信号Ａｄｄ中のカラムアドレス
をデコードし、クロック信号ＣＬＫに同期してカラム選
択線ＣＳＬ０を選択する。（２）並行してクロック信号
ＣＬＫに同期してライトデータＤＱ０の取り込みを行
い、（３）このデータＤＱ０をライトドライバＷＤに転
送し、メモリセルへの書き込みを行う。これら一連の動
作は、絶対的な基準信号であるクロック信号ＣＬＫで同
期が取られている。そして、クロック信号ＣＬＫの
“Ｌ”レベルから“Ｈ”レベルへの次の立ち上がりに同
期して、データＤＱ１をライトドライバＷＤに転送して
メモリセルへ書き込み、クロック信号ＣＬＫの“Ｌ”レ
ベルから“Ｈ”レベルへのその次の立ち上がりに同期し
て、データＤＱ２をライトドライバＷＤに転送してメモ
リセルへ書き込み、以下、同様な動作を順次繰り返す。

【００１５】これに対し、ＤＤＲ−ＳＤＲＡＭでは、図
１０のタイミングチャートに示した通り、ライトコマン
ドとカラムアドレスの入力タイミングは、クロック信号
ＣＬＫの“Ｌ”レベルから“Ｈ”レベルへの立ち上がり
と、クロック信号／ＣＬＫの“Ｈ”レベルから“Ｌ”レ
ベルへの立ち下がりの交点で規定されるので、カラム選
択信号ＣＳＬとライトドライバはクロック信号ＣＬＫで
制御される。ＤＱストローブ信号ＤＱＳの立ち上がりと
立ち下がりの両方でタイミングが規定されるライトデー
タＤＱ（Ｄｉｎ０，Ｄｉｎ１，Ｄｉｎ２，…）とライト
マスクデータＤＭは、信号ＤＱＳの反転動作に同期して
取り込まれ、それぞれの信号を信号ＤＱＳの反転に同期
してライトドライバにデータ転送し、メモリセルへの書
き込みが行われることになる。

【００１６】しかし、このシステムでは、クロック信号
ＣＬＫ，／ＣＬＫとＤＱストローブ信号ＤＱＳとの間
に、図１３に示すようなスキューＳＫＷが生じた場合、
ライトデータＤＱとライトマスクデータＤＭのライトド
ライバへの転送タイミングが早くなったり（ＤＱＳが早
い場合）遅くなったり（ＤＱＳが遅い場合）するので、
ライト動作のマージンが減少する。また、スキューが大
きくなれば、誤書き込みを生ずる可能性が高くなり、信
頼性が低下する。

【００１７】

【発明が解決しようとする課題】上記のように従来の半
導体記憶装置は、クロック信号とＤＱストローブ信号と
の間にスキューが生じ、ライト動作のマージンが減少す
るという問題があった。

【００１８】また、スキューが大きくなると誤書き込み
を生ずる可能性が高くなり、信頼性が低下するという問
題があった。

【００１９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、外部入力信号で
あるクロック信号とＤＱストローブ信号間で生ずるスキ
ューを最大限に許容できるライトシステムを備えた半導
体記憶装置を提供することにある。

【００２０】また、この発明の別の目的は、誤書き込み
を確実に防止でき、信頼性を向上できる半導体記憶装置
を提供することにある。

【００２１】

【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、第１のクロック信号のロウレ
ベルからハイレベルへの立ち上がりと、この第１のクロ
ック信号とは逆相の第２のクロック信号のハイレベルか
らロウレベルへの立ち下がりの交点でライトコマンドと
カラムアドレスの入力タイミングが規定され、ライト時
に外部から入力され、リード時にはチップから出力され
るＤＱストローブ信号の立ち上がりと立ち下がりの両方
でライトデータとライトマスクデータの入力タイミング
が規定される半導体記憶装置において、上記第１，第２
のクロック信号と上記ＤＱストローブ信号との論理積に
基づいて、ライトドライバに入力されるライトデータを
制御することを特徴としている。

【００２２】また、この発明の請求項２に記載した半導
体記憶装置は、第１のクロック信号のロウレベルからハ
イレベルへの立ち上がりと、この第１のクロック信号と
は逆相の第２のクロック信号のハイレベルからロウレベ
ルへの立ち下がりの交点でライトコマンドとカラムアド
レスの入力タイミングが規定され、ライト時に外部から
入力され、リード時にはチップから出力されるＤＱスト
ローブ信号の立ち上がりと立ち下がりの両方でライトデ
ータとライトマスクデータの入力タイミングが規定され
る半導体記憶装置において、カラム選択信号がハイレベ
ルになる期間と、ライトドライバの活性化期間を上記第
１，第２のクロック信号と上記ＤＱストローブ信号との
論理積に基づいて制御することを特徴としている。

【００２３】更に、この発明の請求項３に記載した半導
体記憶装置は、第１のクロック信号のロウレベルからハ
イレベルへの立ち上がりと、この第１のクロック信号と
は逆相の第２のクロック信号のハイレベルからロウレベ
ルへの立ち下がりの交点でライトコマンドとカラムアド
レスの入力タイミングが規定され、ライト時に外部から
入力され、リード時にはチップから出力されるＤＱスト
ローブ信号の立ち上がりと立ち下がりの両方でライトデ
ータとライトマスクデータの入力タイミングが規定され
る半導体記憶装置において、ライトデータが入力される
第１の入力バッファの出力信号、上記第１，第２のクロ
ック信号が入力される第２の入力バッファの出力信号、
上記第１，第２のクロック信号が入力される第３の入力
バッファの出力信号、及び上記ＤＱストローブ信号が入
力される第４の入力バッファの出力信号がそれぞれ入力
され、上記第１の入力バッファの出力信号を、上記第
２，第３の入力バッファの出力信号と上記第４の入力バ
ッファの出力信号の論理積に基づいてラッチするラッチ
回路を設けたことを特徴としている。

【００２４】この発明の請求項４に記載した半導体記憶
装置は、第１のクロック信号のロウレベルからハイレベ
ルへの立ち上がりと、この第１のクロック信号とは逆相
の第２のクロック信号のハイレベルからロウレベルへの
立ち下がりの交点でライトコマンドとカラムアドレスの
入力タイミングが規定され、ライト時に外部から入力さ
れ、リード時にはチップから出力されるＤＱストローブ
信号の立ち上がりと立ち下がりの両方でライトデータと
ライトマスクデータの入力タイミングが規定される半導
体記憶装置において、入力されたライトデータをＤＱス
トローブ信号のロウレベルからハイレベルへの立ち上が
りに同期してラッチする第１の一次ラッチと、上記入力
されたライトデータを上記ＤＱストローブ信号のハイレ
ベルからロウレベルへの立ち下がりに同期してラッチす
る第２の一次ラッチと、上記第１，第２の一次ラッチに
ラッチしたデータを、上記ＤＱストローブ信号と上記第
１，第２のクロック信号の論理積に基づいて、上記第１
または第２のクロック信号の半周期保持する二次ラッチ
とを備え、この二次ラッチの出力信号をライトドライバ
にライトデータとして供給するライト制御クロック発生
回路を設けたことを特徴としている。

【００２５】更にまた、この発明の請求項５に記載した
半導体記憶装置は、第１のクロック信号のロウレベルか
らハイレベルへの立ち上がりと、この第１のクロック信
号とは逆相の第２のクロック信号のハイレベルからロウ
レベルへの立ち下がりの交点でライトコマンドとカラム
アドレスの入力タイミングが規定され、ライト時に外部
から入力され、リード時にはチップから出力されるＤＱ
ストローブ信号の立ち上がりと立ち下がりの両方でライ
トデータとライトマスクデータの入力タイミングが規定
される半導体記憶装置において、入力されたライトデー
タをＤＱストローブ信号のロウレベルからハイレベルへ
の立ち上がりに同期してラッチする第１の一次ラッチ
と、上記入力されたライトデータを上記ＤＱストローブ
信号のハイレベルからロウレベルへの立ち下がりに同期
してラッチする第２の一次ラッチと、上記第１の一次ラ
ッチにラッチしたデータを、上記ＤＱストローブ信号と
上記第１，第２のクロック信号の論理積に基づいて、上
記第１または第２のクロック信号の一周期保持する第１
の二次ラッチと、上記第２の一次ラッチにラッチしたデ
ータを、上記ＤＱストローブ信号と上記第１，第２のク
ロック信号の論理積に基づいて、上記第１または第２の
クロック信号の一周期保持する第２の二次ラッチとを備
え、これら第１，第２の二次ラッチの出力信号をライト
ドライバにライトデータとして供給するライト制御クロ
ック発生回路を設けたことを特徴としている。

【００２６】請求項１のような構成によれば、第１，第
２のクロック信号とＤＱストローブ信号との論理積に基
づいて、ライトドライバに入力されるライトデータを制
御するので、クロック信号とＤＱストローブ信号との間
にスキューが生じるのを防止でき、ライト動作のマージ
ンの減少を抑制できる。また、必要以上にスキューが大
きくなることはないので、誤書き込みを防止して信頼性
を向上できる。

【００２７】また、請求項２のような構成によれば、カ
ラム選択信号がハイレベルになる期間と、ライトドライ
バの活性化期間を上記第１，第２のクロック信号と上記
ＤＱストローブ信号との論理積に基づいて制御するの
で、クロック信号とＤＱストローブ信号との間にスキュ
ーが生じるのを防止でき、ライト動作のマージンの減少
を抑制できる。また、必要以上にスキューが大きくなる
ことはないので、誤書き込みを防止して信頼性を向上で
きる。

【００２８】更に、請求項３のような構成によれば、ラ
ッチ回路は、第１，第２のクロック信号が入力される第
２，第３の入力バッファの出力信号と上記第４の入力バ
ッファの出力信号の論理積に基づいて、ライトデータが
入力される第１の入力バッファの出力信号をラッチする
ので、クロック信号とＤＱストローブ信号との間にスキ
ューが生じるのを防止でき、ライト動作のマージンの減
少を抑制できる。また、必要以上にスキューが大きくな
ることはないので、誤書き込みを防止して信頼性を向上
できる。

【００２９】請求項４のような構成によれば、入力され
たライトデータをＤＱストローブ信号に同期してラッチ
する一次ラッチとして、ＤＱストローブ信号のロウレベ
ルからハイレベルへの立ち上がりに同期してラッチする
第１の一次ラッチと、ＤＱストローブ信号のハイレベル
からロウレベルへの立ち下がりに同期してラッチする第
２の一次ラッチとの２つのパスに分けているので、チッ
プ内部のライトデータの保持期間を延ばすことができ、
二次ラッチへの転送マージンが生まれる。これによっ
て、スキューが大きくなっても、誤書き込みを防止して
信頼性を向上できる。

【００３０】更にまた、請求項５のような構成によれ
ば、入力されたライトデータをＤＱストローブ信号に同
期してラッチする一次ラッチとして、ＤＱストローブ信
号のロウレベルからハイレベルへの立ち上がりに同期し
てラッチする第１の一次ラッチと、ＤＱストローブ信号
のハイレベルからロウレベルへの立ち下がりに同期して
ラッチする第２の一次ラッチとの２つのパスに分けてい
るので、チップ内部のライトデータの保持期間を延ばす
ことができ、第１，第２の二次ラッチへの転送マージン
が生まれる。これによって、スキューが大きくなって
も、誤書き込みを防止して信頼性を向上できる。しか
も、二次ラッチも上記第１，第２の一次ラッチに対応し
て２つ設けているので、データウィンドウが第１，第２
のクロック信号の１周期分保持でき、回路動作上のマー
ジンをより大きくできる。

【００３１】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の実施
の形態に係る半導体記憶装置について説明するためのも
ので、ＤＤＲ−ＳＤＲＡＭにおけるカラム系の回路を抽
出して概略構成を示している。

【００３２】ここで説明するＤＱラッチシステムは、
（ＲＷＤ線の）ＷＤシリアル転送タイプを主例にあげ、
パラレル転送タイプについては一例として列記する。

【００３３】図１に示すＤＤＲ−ＳＤＲＡＭは、入力バ
ッファ１１〜１６、ラッチ回路１７、カラムアドレスラ
ッチ１８、カウンタ１９、モードセットレジスタ２０、
カラムプリデコーダ２１、ライト制御クロック発生回路
２２、ライトドライバ（ＷＤ）２３、メモリセルアレイ
２４、カラムデコーダ２５、及びロウデコーダ２６等を
含んで構成されている。上記入力バッファ１１にはライ
トデータＤＱｎ、上記入力バッファ１２にはアドレス信
号Ａｄｄｎ、上記入力バッファ１３にはクロック信号Ｃ
ＬＫ，／ＣＬＫ、上記入力バッファ１４にはクロック信
号ＣＬＫ，／ＣＬＫ、上記入力バッファ１５にはＤＱス
トローブ信号ＤＱＳ、及び上記入力バッファ１６にはコ
ントロール信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳが
それぞれ入力される。上記各入力バッファ１１，１３，
１４，１５の出力信号ＩｎｔＤＱ，ＩｎｔＣＬＫ，／Ｉ
ｎｔＣＬＫ，ＩｎｔＤＱＳはそれぞれ、ラッチ回路１７
に供給される。上記入力バッファ１２，１３は、実質的
に同じ差動入力型の構成になっており、それぞれにクロ
ック信号ＣＬＫ，／ＣＬＫが差動入力信号として供給さ
れる。この際、入力バッファ１２の一方の入力端にはク
ロック信号ＣＬＫが入力され、他方の入力端にはクロッ
ク信号／ＣＬＫが供給される。入力バッファ１３の上記
入力バッファ１２の一方の入力端に対応する入力端には
クロック信号／ＣＬＫが供給され、他方の入力端に対応
する入力端にはクロック信号ＣＬＫが供給される。これ
ら入力バッファ１２，１３の出力信号は、上記カラムア
ドレスラッチ１８に供給される。このカラムアドレスラ
ッチ１８には、カウンタ１９が設けられており、ラッチ
動作を行う度にカウントアップされるようになってい
る。上記入力バッファ１３，１５の出力信号ＩｎｔＣＬ
Ｋ（／ＩｎｔＣＬＫ），ＩｎｔＤＱＳ（／ＩｎｔＤＱ
Ｓ）は、ライト制御クロック発生回路２２に供給され
る。また、上記入力バッファ１３，１６の出力信号は、
モードセットレジスタ２０に供給され、このモードセッ
トレジスタ２０から各モードエントリ信号が出力され
る。

【００３４】上記ラッチ回路１７の出力信号ＷＤｎは、
ライトドライバ２３に供給される。また、上記カラムア
ドレスラッチ１８の出力信号は、カラムプリデコーダ２
１に供給されてプリデコードされ、このカラムプリデコ
ーダ２１から出力されるプリデコード信号が上記ライト
ドライバ２３及びカラムデコーダ２５に供給される。更
に、上記ライト制御クロック発生回路２２の出力信号
は、上記ライトドライバ２１及びカラムデコーダ２５に
供給される。そして、上記ライトドライバ２３の出力信
号が上記メモリセルアレイ２４に供給されるようになっ
ている。

【００３５】上記メモリセルアレイ２４には、行方向に
沿って複数のワード線ＷＬが設けられ、列方向に沿って
複数のビット線ＢＬが設けられており、これらワード線
ＷＬとビット線ＢＬとの各交差位置にトランジスタとキ
ャパシタとからなるメモリセルＭＣが配置されている。
上記ワード線ＷＬはロウデコーダ２６によって選択さ
れ、上記ビット線ＢＬはカラムデコーダ２５によって選
択される。

【００３６】なお、図示しないが、上記ロウデコーダ２
６にはロウ系の回路が接続され、ワード線ＷＬの選択が
行われるようになっている。

【００３７】図２（ａ）〜（ｃ）及び図３はそれぞれ、
上記図１に示した回路におけるラッチ回路１７の詳細な
構成例を示している。図２（ａ）に示す回路は、入力バ
ッファ１３から出力された内部クロック信号ＩｎｔＣＬ
Ｋからラッチ動作制御用のクッロク信号ＣＬＫＩＮＣと
ＣＬＫＩＮＴを生成する回路であり、インバータ３１，
３２，３３とトランスファゲート３４とを含んで構成さ
れている。上記トランスファゲート３４は、ゲートが電
源Ｖｃｃに接続されたＮチャネル型ＭＯＳトランジスタ
の電流通路と、ゲートが電源Ｖｓｓに接続されたＰチャ
ネル型ＭＯＳトランジスタの電流通路が並列接続されて
構成されている。

【００３８】内部クロック信号ＩｎｔＣＬＫはインバー
タ３１の入力端に供給され、このインバータ３１の出力
信号がインバータ３２，３３を順次経由し、インバータ
３３の出力端からクッロク信号ＣＬＫＩＮＣが出力され
る。また、内部クロック信号ＩｎｔＣＬＫは、インバー
タ３１，３２及びトランスファゲート３４を順次経由
し、クッロク信号ＣＬＫＩＮＴとして出力される。

【００３９】図２（ｂ）に示す回路は、入力バッファ１
４から出力された内部クロック信号／ＩｎｔＣＬＫから
ラッチ動作制御用のクッロク信号／ＣＬＫＩＮＣと／Ｃ
ＬＫＩＮＴを生成する回路であり、インバータ３５，３
６，３７とトランスファゲート３８とを含んで構成され
ている。上記トランスファゲート３８は、ゲートが電源
Ｖｃｃに接続されたＮチャネル型ＭＯＳトランジスタの
電流通路と、ゲートが電源Ｖｓｓに接続されたＰチャネ
ル型ＭＯＳトランジスタの電流通路が並列接続されて構
成されている。

【００４０】内部クロック信号／ＩｎｔＣＬＫはインバ
ータ３５の入力端に供給され、このインバータ３５の出
力信号がインバータ３６，３７を順次経由し、インバー
タ３７の出力端からクッロク信号／ＣＬＫＩＮＣが出力
される。また、内部クロック信号／ＩｎｔＣＬＫは、イ
ンバータ３５，３６及びトランスファゲート３８を順次
経由し、クッロク信号／ＣＬＫＩＮＴとして出力され
る。

【００４１】図２（ｃ）に示す回路は、入力バッファ１
５から出力された内部ＤＱストローブ信号ＩｎｔＤＱＳ
からラッチ動作制御用のＤＱストローブ信号ＤＱＳＩＮ
ＣとＤＱＳＩＮＴを生成する回路であり、インバータ３
９，４０，４１とトランスファゲート４２とを含んで構
成されている。上記トランスファゲート４２は、ゲート
が電源Ｖｃｃに接続されたＮチャネル型ＭＯＳトランジ
スタの電流通路と、ゲートが電源Ｖｓｓに接続されたＰ
チャネル型ＭＯＳトランジスタの電流通路が並列接続さ
れて構成されている。

【００４２】内部ＤＱストローブ信号ＩｎｔＤＱＳはイ
ンバータ３９の入力端に供給され、このインバータ３９
の出力信号がインバータ４０，４１を順次経由し、イン
バータ４１の出力端からＤＱストローブ信号ＤＱＳＩＮ
Ｃが出力される。また、内部ＤＱストローブ信号Ｉｎｔ
ＤＱＳは、インバータ３９，４０及びトランスファゲー
ト４２を順次経由し、ＤＱストローブ信号ＤＱＳＩＮＴ
が出力される。

【００４３】図３に示す回路は、ラッチ回路１７の要部
をなすもので、上記図２（ａ）〜（ｃ）に示した回路か
ら出力される信号ＣＬＫＩＮＣ，ＣＬＫＩＮＴ，／ＣＬ
ＫＩＮＣ，／ＣＬＫＩＮＴ，ＤＱＳＩＮＣ，ＤＱＳＩＮ
Ｔによる制御に基づいて、入力バッファ１１から出力さ
れる内部ライトデータＩｎｔＤＱをラッチし、ライトド
ライバ２３に出力信号ＷＤｎを供給するものである。

【００４４】この回路は、トランスファゲート４３，４
４、クロックドインバータ４５，４６、インバータ４
７，４８，６１，６２，６３、Ｐチャネル型ＭＯＳトラ
ンジスタ４９，５０，５１，５５，５６，５７、及びＮ
チャネル型ＭＯＳトランジスタ５２，５３，５４，５
８，５９，６０を含んで構成されている。入力バッファ
１１の出力信号ＩｎｔＤＱは、トランスファゲート４
３，４４の一端に供給される。上記トランスファゲート
４３，４４は、図２（ｃ）に示した回路から出力される
信号ＤＱＳＩＮＴとＤＱＳＩＮＣで転送動作が制御され
る。上記トランスファゲート４３の他端には、上記クロ
ックドインバータ４５の出力端とインバータ４７の入力
端が接続され、上記トランスファゲート４４の他端に
は、上記クロックドインバータ４６の出力端とインバー
タ４８の入力端が接続されている。上記クロックドイン
バータ４５，４６は、上記信号ＤＱＳＩＮＴとＤＱＳＩ
ＮＣで動作が制御される。

【００４５】上記クロックドインバータ４５の入力端と
インバータ４７の出力端との接続点（ノードＮａ）に
は、ＭＯＳトランジスタ５１，５２のゲートが接続され
る。上記ＭＯＳトランジスタ４９〜５４の電流通路は、
電源ＶｃｃとＶｓｓ間に直列接続されている。ＭＯＳト
ランジスタ４９のゲートには図２（ａ）に示した回路か
ら出力される信号ＣＬＫＩＮＣが供給され、ＭＯＳトラ
ンジスタ５０のゲートには上記信号ＤＱＳＩＮＣが供給
される。また、ＭＯＳトランジスタ５３のゲートには上
記信号ＤＱＳＩＮＴが供給され、ＭＯＳトランジスタ５
４のゲートには上記信号ＣＬＫＩＮＴが供給される。

【００４６】同様に、上記クロックドインバータ４６の
入力端とインバータ４８の出力端との接続点（ノードＮ
ｂ）には、ＭＯＳトランジスタ５７，５８のゲートが接
続される。上記ＭＯＳトランジスタ５５〜６０の電流通
路は、電源ＶｃｃとＶｓｓ間に直列接続されている。Ｍ
ＯＳトランジスタ５５のゲートには図２（ｂ）に示した
回路から出力される信号／ＣＬＫＩＮＣが供給され、Ｍ
ＯＳトランジスタ５６のゲートには上記信号ＤＱＳＩＮ
Ｔが供給される。また、ＭＯＳトランジスタ５９のゲー
トには上記信号ＤＱＳＩＮＣが供給され、ＭＯＳトラン
ジスタ６０のゲートには上記信号／ＣＬＫＩＮＴが供給
される。

【００４７】上記ＭＯＳトランジスタ５１，５２の電流
通路の接続点及び上記ＭＯＳトランジスタ５７，５８の
電流通路の接続点はそれぞれ、インバータ６１の入力端
及びインバータ６２の出力端に接続される。このインバ
ータ６１の出力端には、インバータ６２，６３の入力端
が接続される。そして、上記インバータ６３の出力端か
らライトドライバ２３に出力信号ＷＤｎが出力される。

【００４８】図４（ａ），（ｂ）はそれぞれ、上記図１
に示した回路におけるライト制御クロック発生回路２２
の構成例について説明するためのもので、（ａ）図は回
路図、（ｂ）図はこの回路に関係するＤＤＲ−ＳＤＲＡ
Ｍのタイミングチャートである。図４（ａ）に示す回路
は、クロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベ
ルに立ち上がり、且つＤＱストローブ信号ＤＱＳが
“Ｌ”レベルから“Ｈ”レベルに立ち上がるときにカラ
ム選択信号ＣＳＬＡ，ＣＳＬＢを“Ｈ”レベルにするも
のである。この回路は、ナンドゲート７１，７７及びイ
ンバータ７２〜７６，７８を含んで構成されている。ナ
ンドゲート７１の入力端には、内部クロック信号Ｉｎｔ
ＣＬＫと内部ＤＱストローブ信号／ＩｎｔＤＱＳが供給
され、このナンドゲート７１の出力はインバータ７２，
７３の入力端にそれぞれ供給される。上記インバータ７
２の出力信号は、ナンドゲート７７の一方の入力端に供
給され、上記インバータ７３の出力信号は、インバータ
７４〜７６を介して上記ナンドゲート７７の他方の入力
端に供給される。そして、このナンドゲート７７の出力
がインバータ７８を介して信号ＣｏｌＣＬＫとして出力
され、ライトドライバ２３とカラムデコーダ２５に供給
される。上記信号ＣｏｌＣＬＫは、インバータ７３〜７
６による信号遅延時間とインバータ７２による信号遅延
時間との差に相当するパルス幅の信号となる。

【００４９】次に、図５のタイミングチャートを参照し
つつ上記図１乃至図４に示したＤＤＲ−ＳＤＲＡＭのラ
イト動作をラッチ回路１７に着目して説明する。

【００５０】ライトデータＤＱとライトマスクデータＤ
Ｍの取り込みは、ＤＱストローブ信号ＤＱＳの立ち上が
りエッジと立ち下がりエッジで行う（ｔＤＳ／ｔＴＨ規
定による）ので、図３に示したラッチ回路１７における
一次ラッチは内部ＤＱストローブ信号ＩｎｔＤＱＳから
生成した信号ＤＱＳＩＮＴ，ＤＱＳＩＮＣで制御してい
る。また、二次ラッチは、クロック信号ＣＬＫの立ち上
がりとクロック信号／ＣＬＫの立ち下がりの交点とＤＱ
ストローブ信号ＤＱＳの反転動作に同期させために、内
部クロック信号ＩｎｔＣＬＫから生成した信号ＣＬＫＩ
ＮＴ，ＣＬＫＩＮＣ、内部クロック信号／ＩｎｔＣＬＫ
から生成した信号／ＣＬＫＩＮＴ，／ＣＬＫＩＮＣ、及
び上記信号ＤＱＳＩＮＴ，ＤＱＳＩＮＣで制御してい
る。

【００５１】これによって、図５のタイミングチャート
に示すように、内部ライトデータＩｎｔＤＱ（ＤＱａ，
ＤＱｂ，ＤＱｃ，ＤＱｄ，…）は、内部ＤＱストローブ
信号ＩｎｔＤＱＳの立ち下がりに応答してクロックドイ
ンバータ４５とインバータ４７とで形成されたラッチ部
（ノードＮａ）にラッチされ、内部ＤＱストローブ信号
ＩｎｔＤＱＳの立ち上がりに応答してクロックドインバ
ータ４６とインバータ４８とで形成されたラッチ部（ノ
ードＮｂ）にラッチされる。そして、上記インバータ６
３の出力端から、出力信号ＷＤｎが出力される。

【００５２】ＤＤＲ−ＳＤＲＡＭでは、ＤＱストローブ
信号ＤＱＳとクロック信号ＣＬＫを同相で動かすが、こ
の時にＤＱストローブ信号ＤＱＳの立ち上がりエッジと
立ち下がりエッジでラッチする回路パスを上下に振り分
けることで内部ラッチデータウィンドウを広げることが
できる。ここを２分割構成にする理由は、ＤＱストロー
ブ信号ＤＱＳとクロック信号ＣＬＫとの間にスキューが
生じた場合に２分割構成でなければ二次ラッチへの転送
マージンが減るからである。

【００５３】このラッチ回路１７で、ＤＱストローブ信
号ＤＱＳとクロック信号ＣＬＫに同期したライトデータ
ＤＱとライトマスクデータＤＭが生成され、この信号が
ＲＷＤ線を介してライトドライバ２３へ転送される。こ
のライトドライバ２３によって、Ｍ／Ｌ ＤＱ線を介し
てメモリセルＭＣへの書き込みが行われる。

【００５４】このライトドライバ２３へのデータ取り込
みのトリガ信号にも、同じくクロック信号ＣＬＫとＤＱ
ストローブ信号ＤＱＳとの論理積信号ＣｏｌＣＬＫが用
いられる。すなわち、ライト制御クロック発生回路２２
の出力信号が上記トリガ信号として用いられる。これ
は、クロック信号ＣＬＫとＤＱストローブ信号ＤＱＳと
の間にスキューが生じた場合に、クロック信号ＣＬＫに
同期して取り込まれたライトコマンド及びにカラムアド
レス信号の制御が、ライトデータＤＱとライトマスクデ
ータＤＭがライトドライバ２３に転送される前、または
次のサイクルのデータが読み込まれるタイミングで動作
しないよう（つまり、取り込まれたライトデータＤＱと
ライトマスクデータＤＭのタイミングを合わせる）ため
である。このような構成にすることで、ライトデータＤ
ＱとライトマスクデータＤＭの取り込み、並びにライト
ドライバ２３を活性化するタイミングをＤＱストローブ
信号ＤＱＳとクロック信号ＣＬＫとの論理積信号Ｃｏｌ
ＣＬＫで制御可能となる。

【００５５】なお、この発明は上述した実施の形態に限
定されるものではなく、要旨を逸脱しない範囲で種々変
形して実施可能である。次に、上記ラッチ回路１７と上
記ライト制御クロック発生回路２２の他の構成例につい
て説明する。

【００５６】図６（ａ），（ｂ）はそれぞれ、上記図３
に示した回路における二次ラッチの他の構成例について
説明するための回路図である。図３に示した二次ラッチ
は、入力されたデータをクロック信号ＣＬＫ，／ＣＬＫ
の半周期だけ保持するのに対し、クロック信号ＣＬＫ，
／ＣＬＫの１周期保持するものである。図６（ａ）に示
す回路部は、上記図３に示した回路における一次ラッチ
のノードＮａに接続され、図６（ｂ）に示す回路部は、
上記図３に示した回路における一次ラッチのノードＮｂ
に接続される。すなわち、上記図３に示した回路では、
一次ラッチの２つのパスを転送されたデータを１つの２
次ラッチに入力するのに対し、図６（ａ），（ｂ）に示
す回路では一次ラッチの２つのパスに転送されたデータ
を２つの２次ラッチに入力している。

【００５７】図３に示したような回路構成では、ライト
データとライトマスクデータをシリアルに時分割して転
送するので、ライトドライバ２３までのバスラインの数
を削減できるが、データウィンドウがクロック信号ＣＬ
Ｋの１／２周期しか保持できない。これに対し、図６
（ａ），（ｂ）に示すような構成によれば、バスライン
の数は多く必要になるものの、データウィンドウがクロ
ック信号ＣＬＫ，／ＣＬＫの一周期分保持できるので、
図３に示した構成に比して回路動作上のマージンを大き
くできる。

【００５８】図７（ａ），（ｂ）はそれぞれ、図１に示
した回路におけるライト制御クロック発生回路２２の他
の構成例について説明するためのもので、（ａ）図は回
路図、（ｂ）図はこの回路に関係するＤＤＲ−ＳＤＲＡ
Ｍのタイミングチャートである。図７（ａ）に示す回路
は、クロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベ
ルに立ち上がり、且つＤＱストローブ信号ＤＱＳが
“Ｌ”レベルから“Ｈ”レベルに立ち上がるときにカラ
ム選択信号ＣＳＬＡを“Ｈ”レベルにし、クロック信号
／ＣＬＫが“Ｈ”レベルから“Ｌ”レベルに立ち下が
り、且つＤＱストローブ信号ＤＱＳが“Ｈ”レベルから
“Ｌ”レベルに立ち下がるときにカラム選択信号ＣＳＬ
Ｂを“Ｈ”レベルにするものである。この回路は、ナン
ドゲート７１，７７，９１，９７及びインバータ７２〜
７６，７８，９２〜９６，９８を含んで構成されてい
る。ナンドゲート７１の入力端には、内部クロック信号
ＩｎｔＣＬＫと内部ＤＱストローブ信号／ＩｎｔＤＱＳ
が供給され、このナンドゲート７１の出力はインバータ
７２，７３の入力端にそれぞれ供給される。上記インバ
ータ７２の出力信号は、ナンドゲート７７の一方の入力
端に供給され、上記インバータ７３の出力信号は、イン
バータ７４〜７６を介して上記ナンドゲート７７の他方
の入力端に供給される。そして、このナンドゲート７７
の出力がインバータ７８を介して信号ＣｏｌＣＬＫとし
て出力される。また、ナンドゲート９１の入力端には、
内部クロック信号／ＩｎｔＣＬＫと内部ＤＱストローブ
信号／ＩｎｔＤＱＳが供給され、このナンドゲート９１
の出力はインバータ９２，９３の入力端にそれぞれ供給
される。上記インバータ９２の出力信号は、ナンドゲー
ト９７の一方の入力端に供給され、上記インバータ９３
の出力信号は、インバータ９４〜９６を介して上記ナン
ドゲート９７の他方の入力端に供給される。そして、こ
のナンドゲート９７の出力がインバータ９８を介して信
号／ＣｏｌＣＬＫとして出力され、ライトドライバ２３
とカラムデコーダ２５に供給される。

【００５９】このような構成であっても、外部入力信号
であるクロック信号とＤＱストローブ信号間で生ずるス
キューを最大限に許容でき、また、誤書き込みを確実に
防止して信頼性を向上できる。

【００６０】図８は、上記図４（ａ）に示した回路の他
の構成例を示す回路図である。この回路は、ナンドゲー
ト８１〜８４、インバータ８８〜９０、Ｐチャネル型Ｍ
ＯＳトランジスタ８５、Ｎチャネル型ＭＯＳトランジス
タ８６及び抵抗８７を含んで構成されている。ナンドゲ
ート８１の入力端には、内部クロック信号ＩｎｔＣＬＫ
と内部ＤＱストローブ信号／ＩｎｔＤＱＳが供給され、
このナンドゲート８１の出力はナンドゲート８２の一方
の入力端に供給される。上記ナンドゲート８２の出力信
号は、ナンドゲート８３，８４の一方の入力端及びＭＯ
Ｓトランジスタ８５，８６のゲートに供給され、上記ナ
ンドゲート８２の他方の入力端には上記ナンドゲート８
３の出力信号が供給される。上記ＭＯＳトランジスタ８
５の電流通路、抵抗８７及びＭＯＳトランジスタ８６の
電流通路は、電源ＶｃｃとＶｓｓ間に直列接続される。
上記ＭＯＳトランジスタ８５と抵抗８７との接続点にイ
ンバータ８８の入力端が接続され、このインバータ８８
の出力信号はインバータ８９の入力端に供給される。上
記インバータ８９の出力信号は、ナンドゲート８３，８
４の他方の入力端に供給される。そして、このナンドゲ
ート８４の出力がインバータ９０を介して信号ＣｏｌＣ
ＬＫとして出力され、ライトドライバ２３とカラムデコ
ーダ２５に供給される。

【００６１】なお、上記図８に示した回路を２つ用意
し、図７（ａ）に示した回路と同様に信号ＩｎｔＣＬ
Ｋ，／ＩｎｔＤＱＳと信号／ＩｎｔＣＬＫ，／ＩｎｔＤ
ＱＳをそれぞれ入力すれば、図７（ａ）に示した回路と
同様な動作を行い、同じ作用効果が得られる。

【００６２】

【発明の効果】以上説明したように、この発明によれ
ば、外部入力信号であるクロック信号とＤＱストローブ
信号間で生ずるスキューを最大限に許容できるライトシ
ステムを備えた半導体記憶装置が得られる。

【００６３】また、誤書き込みを確実に防止でき、信頼
性を向上できる半導体記憶装置が得られる。

【図面の簡単な説明】

【図１】この発明の実施の形態に係る半導体記憶装置に
ついて説明するためのもので、ＤＤＲ−ＳＤＲＡＭにお
けるカラム系の回路を抽出して概略構成を示すブロック
図。

【図２】図１に示した回路におけるラッチ回路の構成例
について説明するためのもので、（ａ）図は内部クロッ
ク信号からライト動作制御用のクッロク信号を生成する
回路を示す図、（ｂ）図は内部クロック信号からライト
動作制御用のクッロク信号を生成する回路を示す図、
（ｃ）図は内部ＤＱストローブ信号からライト動作制御
用のＤＱストローブ信号を生成する回路を示す図。

【図３】図１に示した回路におけるラッチ回路の詳細な
構成例について説明するためのもので、要部を示す回路
図。

【図４】図１に示した回路におけるライト制御クロック
発生回路の構成例について説明するためのもので、
（ａ）図は回路図、（ｂ）図はこの回路に関係するＤＤ
Ｒ−ＳＤＲＡＭのタイミングチャート。

【図５】この発明の実施の形態に係る半導体記憶装置の
動作を説明するためのタイミングチャート。

【図６】図３に示したラッチ回路の他の構成例について
説明するためのもので、（ａ）図は二次ラッチの一部を
示す回路図、（ｂ）図は二次ラッチの他の一部を示す回
路図。

【図７】図１に示した回路におけるライト制御クロック
発生回路の他の構成例について説明するためのもので、
（ａ）図は回路図、（ｂ）図はこの回路に関係するＤＤ
Ｒ−ＳＤＲＡＭのタイミングチャート。

【図８】図５（ａ）に示した回路の他の構成例を示す回
路図。

【図９】ＳＤＲＡＭのライトモードにおける各ピンへの
入力信号波形とそのタイミングを示すタイミングチャー
ト。

【図１０】ＤＤＲ−ＳＤＲＡＭのライトモードにおける
各ピンへの入力信号波形とそのタイミングを示すタイミ
ングチャート。

【図１１】ＤＤＲ−ＳＤＲＡＭにおけるクロック信号と
ＤＱストローブ信号の２信号間のスキューに関する規定
について説明するためのタイミングチャート。

【図１２】ＳＤＲＡＭの基本的なライト動作について説
明するためのタイミングチャート。

【図１３】ＤＤＲ−ＳＤＲＡＭにおけるクロック信号と
ＤＱストローブ信号との間に生ずるスキューが０の場
合、ＤＱストローブ信号が早い場合、ＤＱストローブ信
号が遅い場合、それぞれのタイミングチャート。

【符号の説明】

１１〜１６…入力バッファ、 １７…ラッチ回路、 １８…カラムアドレスラッチ、 １９…カウンタ、 ２０…モードセットレジスタ、 ２１…カラムプリデコーダ、 ２２…ライト制御クロック発生回路、 ２３…ライトドライバ、 ２４…メモリセルアレイ、 ２５…カラムデコーダ、 ２６…ロウデコーダ、 Ａｄｄｎ…アドレス信号、 ＤＱｎ…ライトデータ、 ＣＬＫ…クロック信号（第１のクロック信号）、 ／ＣＬＫ…クロック信号（第２のクロック信号）、 ＤＱＳ…ＤＱストローブ信号、 ／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ…コントロール信
号、 ＣＯＭ…コマンド、 ＤＭ…ライトマスクデータ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１のクロック信号のロウレベルからハ
   イレベルへの立ち上がりと、この第１のクロック信号と
   は逆相の第２のクロック信号のハイレベルからロウレベ
   ルへの立ち下がりの交点でライトコマンドとカラムアド
   レスの入力タイミングが規定され、ライト時に外部から
   入力され、リード時にはチップから出力されるＤＱスト
   ローブ信号の立ち上がりと立ち下がりの両方でライトデ
   ータとライトマスクデータの入力タイミングが規定され
   る半導体記憶装置において、 上記第１，第２のクロック信号と上記ＤＱストローブ信
   号との論理積に基づいて、ライトドライバに入力される
   ライトデータを制御することを特徴とする半導体記憶装
   置。
2. 【請求項２】 第１のクロック信号のロウレベルからハ
   イレベルへの立ち上がりと、この第１のクロック信号と
   は逆相の第２のクロック信号のハイレベルからロウレベ
   ルへの立ち下がりの交点でライトコマンドとカラムアド
   レスの入力タイミングが規定され、ライト時に外部から
   入力され、リード時にはチップから出力されるＤＱスト
   ローブ信号の立ち上がりと立ち下がりの両方でライトデ
   ータとライトマスクデータの入力タイミングが規定され
   る半導体記憶装置において、 カラム選択信号がハイレベルになる期間と、ライトドラ
   イバの活性化期間を上記第１，第２のクロック信号と上
   記ＤＱストローブ信号との論理積に基づいて制御するこ
   とを特徴とする半導体記憶装置。
3. 【請求項３】 第１のクロック信号のロウレベルからハ
   イレベルへの立ち上がりと、この第１のクロック信号と
   は逆相の第２のクロック信号のハイレベルからロウレベ
   ルへの立ち下がりの交点でライトコマンドとカラムアド
   レスの入力タイミングが規定され、ライト時に外部から
   入力され、リード時にはチップから出力されるＤＱスト
   ローブ信号の立ち上がりと立ち下がりの両方でライトデ
   ータとライトマスクデータの入力タイミングが規定され
   る半導体記憶装置において、 ライトデータが入力される第１の入力バッファの出力信
   号、上記第１，第２のクロック信号が入力される第２の
   入力バッファの出力信号、上記第１，第２のクロック信
   号が入力される第３の入力バッファの出力信号、及び上
   記ＤＱストローブ信号が入力される第４の入力バッファ
   の出力信号がそれぞれ入力され、上記第１の入力バッフ
   ァの出力信号を、上記第２，第３の入力バッファの出力
   信号と上記第４の入力バッファの出力信号の論理積に基
   づいてラッチするラッチ回路を設けたことを特徴とする
   半導体記憶装置。
4. 【請求項４】 第１のクロック信号のロウレベルからハ
   イレベルへの立ち上がりと、この第１のクロック信号と
   は逆相の第２のクロック信号のハイレベルからロウレベ
   ルへの立ち下がりの交点でライトコマンドとカラムアド
   レスの入力タイミングが規定され、ライト時に外部から
   入力され、リード時にはチップから出力されるＤＱスト
   ローブ信号の立ち上がりと立ち下がりの両方でライトデ
   ータとライトマスクデータの入力タイミングが規定され
   る半導体記憶装置において、 入力されたライトデータをＤＱストローブ信号のロウレ
   ベルからハイレベルへの立ち上がりに同期してラッチす
   る第１の一次ラッチと、上記入力されたライトデータを
   上記ＤＱストローブ信号のハイレベルからロウレベルへ
   の立ち下がりに同期してラッチする第２の一次ラッチ
   と、上記第１，第２の一次ラッチにラッチしたデータ
   を、上記ＤＱストローブ信号と上記第１，第２のクロッ
   ク信号の論理積に基づいて、上記第１または第２のクロ
   ック信号の半周期保持する二次ラッチとを備え、この二
   次ラッチの出力信号をライトドライバにライトデータと
   して供給するライト制御クロック発生回路を設けたこと
   を特徴とする半導体記憶装置。
5. 【請求項５】 第１のクロック信号のロウレベルからハ
   イレベルへの立ち上がりと、この第１のクロック信号と
   は逆相の第２のクロック信号のハイレベルからロウレベ
   ルへの立ち下がりの交点でライトコマンドとカラムアド
   レスの入力タイミングが規定され、ライト時に外部から
   入力され、リード時にはチップから出力されるＤＱスト
   ローブ信号の立ち上がりと立ち下がりの両方でライトデ
   ータとライトマスクデータの入力タイミングが規定され
   る半導体記憶装置において、 入力されたライトデータをＤＱストローブ信号のロウレ
   ベルからハイレベルへの立ち上がりに同期してラッチす
   る第１の一次ラッチと、上記入力されたライトデータを
   上記ＤＱストローブ信号のハイレベルからロウレベルへ
   の立ち下がりに同期してラッチする第２の一次ラッチ
   と、上記第１の一次ラッチにラッチしたデータを、上記
   ＤＱストローブ信号と上記第１，第２のクロック信号の
   論理積に基づいて、上記第１または第２のクロック信号
   の一周期保持する第１の二次ラッチと、上記第２の一次
   ラッチにラッチしたデータを、上記ＤＱストローブ信号
   と上記第１，第２のクロック信号の論理積に基づいて、
   上記第１または第２のクロック信号の一周期保持する第
   ２の二次ラッチとを備え、これら第１，第２の二次ラッ
   チの出力信号をライトドライバにライトデータとして供
   給するライト制御クロック発生回路を設けたことを特徴
   とする半導体記憶装置。