JP2000339979A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 チップサイズの増加を抑えて、仮想接地型メ
モリセルアレイ領域と仮想接地型ダミーセルアレイ領域
とを電気的に分離すること。 【解決手段】 ダミーセルアレイ領域２０のダミーメイ
ンビット線ＤＭＢＬ０に消去電圧供給トランジスタ２を
介して消去電圧Ｖｅｒｓ（−８Ｖ）を印加して、ダミー
サブビット線ＤＳＢＬを通じてＢＬＯＣＫｎ内のダミー
セルＤＣＥＬＬ０，ＤＣＥＬＬ０・・・のドレイン及び
ダミーセルＤＣＥＬＬ１，ＤＣＥＬＬ１・・・のソース
に負電圧（−８Ｖ）を印加する。ＢＬＯＣＫｎ内のダミ
ーセルＤＣＥＬＬ０とＤＣＥＬＬ１の列のダミーセルＤ
ＣＥＬＬ全ては各々の浮遊ゲートに電子が注入されて、
それらのダミーセルＤＣＥＬＬのしきい値が高くなる。
仮想接地型メモリセルアレイ領域からダミーセルの浮遊
容量への充電電流やリーク電流の発生を防止する。
モリセルアレイ領域と仮想接地型ダミーセルアレイ領域
とを電気的に分離すること。 【解決手段】 ダミーセルアレイ領域２０のダミーメイ
ンビット線ＤＭＢＬ０に消去電圧供給トランジスタ２を
介して消去電圧Ｖｅｒｓ（−８Ｖ）を印加して、ダミー
サブビット線ＤＳＢＬを通じてＢＬＯＣＫｎ内のダミー
セルＤＣＥＬＬ０，ＤＣＥＬＬ０・・・のドレイン及び
ダミーセルＤＣＥＬＬ１，ＤＣＥＬＬ１・・・のソース
に負電圧（−８Ｖ）を印加する。ＢＬＯＣＫｎ内のダミ
ーセルＤＣＥＬＬ０とＤＣＥＬＬ１の列のダミーセルＤ
ＣＥＬＬ全ては各々の浮遊ゲートに電子が注入されて、
それらのダミーセルＤＣＥＬＬのしきい値が高くなる。
仮想接地型メモリセルアレイ領域からダミーセルの浮遊
容量への充電電流やリーク電流の発生を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、特に、メモリセルアレイ領域の周囲に
ダミーセルアレイ領域を配置した形式の不揮発性半導体
記憶装置に関する。
記憶装置に関し、特に、メモリセルアレイ領域の周囲に
ダミーセルアレイ領域を配置した形式の不揮発性半導体
記憶装置に関する。
【０００２】
【従来の技術】一般的に、不揮発性半導体記憶装置にお
いては、メモリセルアレイ領域の外周側にダミーセルア
レイ領域を配置している。図２は一般的な半導体記憶装
置の模式図である。メモリセルアレイ領域１００を囲む
ようにダミーセルアレイ領域２００が配置されている。
いては、メモリセルアレイ領域の外周側にダミーセルア
レイ領域を配置している。図２は一般的な半導体記憶装
置の模式図である。メモリセルアレイ領域１００を囲む
ようにダミーセルアレイ領域２００が配置されている。
【０００３】上記ダミーセルアレイ領域２００にダミー
セル（図示せず。）を配置することは、不揮発性半導体
記憶装置の特性を均一化するためには必須となってい
る。これは次の理由による。すなわち、本来使用するメ
モリセルアレイ領域１００のメモリセル（図示せず。）
の性能に大きな影響を与えるゲート電極の形状は、露光
条件やエッチング条件により決定されるが、これらの条
件は周辺パターンの影響を強く受ける。もし、ダミーセ
ルアレイ領域２００を設けないとすると、メモリセルア
レイ領域１００の内側ではメモリセルのゲート電極は規
則正しい配列をしているが、外周部ではこの規則性がく
ずれてくる。このため、メモリセルアレイ領域１００の
外周部ではゲート電極の形状に違いが生じ、そのため、
メモリセルの特性にばらつきができることになる。
セル（図示せず。）を配置することは、不揮発性半導体
記憶装置の特性を均一化するためには必須となってい
る。これは次の理由による。すなわち、本来使用するメ
モリセルアレイ領域１００のメモリセル（図示せず。）
の性能に大きな影響を与えるゲート電極の形状は、露光
条件やエッチング条件により決定されるが、これらの条
件は周辺パターンの影響を強く受ける。もし、ダミーセ
ルアレイ領域２００を設けないとすると、メモリセルア
レイ領域１００の内側ではメモリセルのゲート電極は規
則正しい配列をしているが、外周部ではこの規則性がく
ずれてくる。このため、メモリセルアレイ領域１００の
外周部ではゲート電極の形状に違いが生じ、そのため、
メモリセルの特性にばらつきができることになる。
【０００４】そこで、これを避けるために、図２に示す
ように、メモリセルアレイ領域１００の外周囲にダミー
セルアレイ領域２００を配置することによって、メモリ
セルアレイ領域１００の外周部でもゲート電極の規則正
しい配列パターンを持たせている。
ように、メモリセルアレイ領域１００の外周囲にダミー
セルアレイ領域２００を配置することによって、メモリ
セルアレイ領域１００の外周部でもゲート電極の規則正
しい配列パターンを持たせている。
【０００５】したがって、上記ダミーセルアレイ領域２
００のダミーセルは、本来のメモリセルと出来るだけ同
じ素子構成、及び、レイアウト構成になるように形成さ
れると共に、メモリセルとしては機能せず、本来のメモ
リセルの動作に対して影響を与えないように、メモリセ
ルから電気的に分離されていることが求められる。
００のダミーセルは、本来のメモリセルと出来るだけ同
じ素子構成、及び、レイアウト構成になるように形成さ
れると共に、メモリセルとしては機能せず、本来のメモ
リセルの動作に対して影響を与えないように、メモリセ
ルから電気的に分離されていることが求められる。
【０００６】図３は公知のＥＴＯＸ（EPROM Thin Oxi
de）型不揮発性半導体記憶装置のメモリセルアレイ領域
１００とダミーセルアレイ領域２００の回路図を示して
いる。メモリセルアレイ領域１００において、各々のメ
モリセル（電界効果トランジスタ）ＭＣＥＬＬは各々ド
レイン及びソースを有している。上記各メモリセルＭＣ
ＥＬＬはドレインが独立して形成され、このドレインは
メインビット線ＭＢＬに接続され、ソースはＶss（ＧＮ
Ｄレベル）に接続されている。所望のワード線ＷＬが選
択されることにより、所望のメモリセルＭＣＥＬＬが選
択され、メインビット線ＭＢＬ0，ＭＢＬ1，…を介して
メモリセルＭＣＥＬＬに流れる電流をセンスし、データ
を読み出している。一方、ダミーセルＤＣＥＬＬは、正
規メモリセルＭＣＥＬＬと同様にメモリセルを形成して
いるものの、ドレインがフローティングになっていて、
電流経路等が存在しないため、メモリセルアレイ領域１
００に影響を与えない。すなわち、ダミーセルアレイ領
域２００は、電気的に、正規メモリセルアレイ領域１０
０から分離されていることになる。
de）型不揮発性半導体記憶装置のメモリセルアレイ領域
１００とダミーセルアレイ領域２００の回路図を示して
いる。メモリセルアレイ領域１００において、各々のメ
モリセル（電界効果トランジスタ）ＭＣＥＬＬは各々ド
レイン及びソースを有している。上記各メモリセルＭＣ
ＥＬＬはドレインが独立して形成され、このドレインは
メインビット線ＭＢＬに接続され、ソースはＶss（ＧＮ
Ｄレベル）に接続されている。所望のワード線ＷＬが選
択されることにより、所望のメモリセルＭＣＥＬＬが選
択され、メインビット線ＭＢＬ0，ＭＢＬ1，…を介して
メモリセルＭＣＥＬＬに流れる電流をセンスし、データ
を読み出している。一方、ダミーセルＤＣＥＬＬは、正
規メモリセルＭＣＥＬＬと同様にメモリセルを形成して
いるものの、ドレインがフローティングになっていて、
電流経路等が存在しないため、メモリセルアレイ領域１
００に影響を与えない。すなわち、ダミーセルアレイ領
域２００は、電気的に、正規メモリセルアレイ領域１０
０から分離されていることになる。
【０００７】しかしながら、近年、フラッシュメモリの
大容量化並びに低消費電力化が求められており、これに
適した高集積化が可能な仮想接地型アレイ構成のフラツ
シユメモリが注目されている。
大容量化並びに低消費電力化が求められており、これに
適した高集積化が可能な仮想接地型アレイ構成のフラツ
シユメモリが注目されている。
【０００８】これには、例えば、電気情報通信学会信学
技報、ＩＣＤ９７‐２１，ｐ３７，１９９７“ＡＣＴ型
フラッシュメモリのセンス方式の検討”で発表されてい
るＡＣＴ（Asymmetrical Contactless Transistor）型
フラッシュメモリが挙げられる。
技報、ＩＣＤ９７‐２１，ｐ３７，１９９７“ＡＣＴ型
フラッシュメモリのセンス方式の検討”で発表されてい
るＡＣＴ（Asymmetrical Contactless Transistor）型
フラッシュメモリが挙げられる。
【０００９】このＡＣＴ型フラッシュメモリは、書き込
み（プログラム）、消去（イレース）の動作にＦＮ（Fo
wler-Nordheim）トンネル現象を用いることにより、低
消費電力化を可能としている。
み（プログラム）、消去（イレース）の動作にＦＮ（Fo
wler-Nordheim）トンネル現象を用いることにより、低
消費電力化を可能としている。
【００１０】上記ＡＣＴ型フラッシュメモリを図４と図
５（a）、（b）を基に説明する。
５（a）、（b）を基に説明する。
【００１１】上記ＡＣＴ型フラッシュメモリは、上述の
ように書き込み及び消去にＦＮトンネル現象を用い、ア
レイ構成は同一メインビット線ＭＢＬを２列のメモリセ
ルＭＣＥＬＬが共有する仮想接地型アレイ構成をとって
いる。
ように書き込み及び消去にＦＮトンネル現象を用い、ア
レイ構成は同一メインビット線ＭＢＬを２列のメモリセ
ルＭＣＥＬＬが共有する仮想接地型アレイ構成をとって
いる。
【００１２】図４に模式的に示すように、１つのメイン
ビット線ＭＢＬを両側のメモリセルＭＣＬＬが共有し、
かつ、サブビツト線ＳＢＬに拡散層を用いることによっ
てコンタクト9の数を減少して、アレイ面積を箸しく減
少して高集積化を可能としている。
ビット線ＭＢＬを両側のメモリセルＭＣＬＬが共有し、
かつ、サブビツト線ＳＢＬに拡散層を用いることによっ
てコンタクト9の数を減少して、アレイ面積を箸しく減
少して高集積化を可能としている。
【００１３】図4において、ＭＢＬ0〜ＭＢＬｎ＋1はメ
インビット線、ＳＢＬ0〜ＳＢＬｎ＋1は拡散層で形成さ
れたサブビット線、ＷＬ０〜ＷＬ６３はワード線、ＳＧ
０はこのブロックを選択するセレクトトランジスタ４の
ゲート線、９はメインビット線ＭＢＬとサブビット線Ｓ
ＢＬ（メインビット線ＭＢＬと階層が違う）とのコンタ
クトを表わしている。
インビット線、ＳＢＬ0〜ＳＢＬｎ＋1は拡散層で形成さ
れたサブビット線、ＷＬ０〜ＷＬ６３はワード線、ＳＧ
０はこのブロックを選択するセレクトトランジスタ４の
ゲート線、９はメインビット線ＭＢＬとサブビット線Ｓ
ＢＬ（メインビット線ＭＢＬと階層が違う）とのコンタ
クトを表わしている。
【００１４】次に、ＡＣＴ型フラッシュメモリ素子の断
面を図５（ａ）と（ｂ）に示す。
面を図５（ａ）と（ｂ）に示す。
【００１５】このＡＣＴ型フラッシュメモリ素子は、基
板１１上に、サブビット線（拡散層）ＳＢＬ、トンネル
酸化膜１２、浮遊ゲートＦＧ、層間絶縁層１３及び制御
ゲートＷＬ（ワード線ＷＬに連なり、ワード線ＷＬと同
じ記号で示す。）を層状に配置している。そして、隣合
う浮遊ゲートＦＧの端部下方に設けた共通のサブビット
線ＳＢＬは、ドレイン側とソース側でドナー濃度を異に
している。
板１１上に、サブビット線（拡散層）ＳＢＬ、トンネル
酸化膜１２、浮遊ゲートＦＧ、層間絶縁層１３及び制御
ゲートＷＬ（ワード線ＷＬに連なり、ワード線ＷＬと同
じ記号で示す。）を層状に配置している。そして、隣合
う浮遊ゲートＦＧの端部下方に設けた共通のサブビット
線ＳＢＬは、ドレイン側とソース側でドナー濃度を異に
している。
【００１６】続いて、ＦＮトンネル現象を用いたＡＣＴ
型フラッシュメモリヘの書き込み（プログラム）と消去
（イレース）について説明する。
型フラッシュメモリヘの書き込み（プログラム）と消去
（イレース）について説明する。
【００１７】まず、書き込みは、図5（ａ）に示すよう
に、所望のメモリセルＭＣＥＬＬｍの制御ゲートＷＬに
負電圧（−８Ｖ）を印加し、サブビット線ＳＢＬを介し
てドレイン側には正電庄（十５Ｖ）を印加し、ソース側
をフローティング状態にすることにより行う。
に、所望のメモリセルＭＣＥＬＬｍの制御ゲートＷＬに
負電圧（−８Ｖ）を印加し、サブビット線ＳＢＬを介し
てドレイン側には正電庄（十５Ｖ）を印加し、ソース側
をフローティング状態にすることにより行う。
【００１８】これにより、上記メモリセルＭＣＥＬＬｍ
のドレイン側ではＦＮトンネル現象が発生し、浮遊ゲー
トＦＧからドレイン側に電子が引き抜かれて、上記メモ
リセルＭＣＥＬＬｍのしきい値が約＋１．５Ｖ程度に下
がって、書き込み状態となる。
のドレイン側ではＦＮトンネル現象が発生し、浮遊ゲー
トＦＧからドレイン側に電子が引き抜かれて、上記メモ
リセルＭＣＥＬＬｍのしきい値が約＋１．５Ｖ程度に下
がって、書き込み状態となる。
【００１９】一方、消去は、図5（ｂ）に示すように、
所望のメモリセルＭＣＥＬＬｍの制御ゲートＷＬに正電
圧（＋１０Ｖ）を、基板（Ｐ形ウェル）１１に負電圧
（−８Ｖ）を印加し、また、ソース側及びドレイン側に
はサブビット線ＳＢＬを介して負電圧（−８Ｖ）を印加
する。これにより、チャネル層１４と浮遊ゲートＦＧと
の間にＦＮトンネル現象が発生し、浮遊ゲートＦＧへ電
子が注入されて、メモリセルＭＣＥＬＬｍのしきい値が
約＋４Ｖ以上と高くなって、消去状態となる。
所望のメモリセルＭＣＥＬＬｍの制御ゲートＷＬに正電
圧（＋１０Ｖ）を、基板（Ｐ形ウェル）１１に負電圧
（−８Ｖ）を印加し、また、ソース側及びドレイン側に
はサブビット線ＳＢＬを介して負電圧（−８Ｖ）を印加
する。これにより、チャネル層１４と浮遊ゲートＦＧと
の間にＦＮトンネル現象が発生し、浮遊ゲートＦＧへ電
子が注入されて、メモリセルＭＣＥＬＬｍのしきい値が
約＋４Ｖ以上と高くなって、消去状態となる。
【００２０】このように、書き込み（プログラム）動作
及び消去（イレース）動作の両方にＦＮトンネル現象を
用いるフラッシュメモリをＦＮ―ＦＮ動作のフラッシュ
メモリという。
及び消去（イレース）動作の両方にＦＮトンネル現象を
用いるフラッシュメモリをＦＮ―ＦＮ動作のフラッシュ
メモリという。
【００２１】また、読み出し（リード）時には、所望の
メモリセルＭＣＥＬＬの制御ゲートＷＬに＋３Ｖを印加
し、また、サブビット線ＳＢＬを介して、ドレインに＋
１Ｖを、ソースに０Ｖを印加し、メモリセルＭＣＥＬＬ
に流れる電流を図示しないセンス回路にてセンスして、
データを読み出す。
メモリセルＭＣＥＬＬの制御ゲートＷＬに＋３Ｖを印加
し、また、サブビット線ＳＢＬを介して、ドレインに＋
１Ｖを、ソースに０Ｖを印加し、メモリセルＭＣＥＬＬ
に流れる電流を図示しないセンス回路にてセンスして、
データを読み出す。
【００２２】以上の動作に伴うメモリセルＭＣＥＬＬヘ
の印加電圧を下の表１にまとめて示す。
の印加電圧を下の表１にまとめて示す。
【００２３】
【表１】ＡＣＴ型フラッシュメモリの印加電圧
【００２４】
【発明が解決しようとする課題】ＡＣＴ型フラッシュメ
モリのダミーセルを含む仮想接地型アレイの構成を、図
６に示す。
モリのダミーセルを含む仮想接地型アレイの構成を、図
６に示す。
【００２５】図６において、１点鎖線で囲まれている部
分がダミーセルアレイ領域４００で、このダミーセルア
レイ領域４００内のダミーセルアレイは、メモリセルア
レイ領域３００内の本来のメモリセルアレイと同じ構成
にすることは、先に説明した通りである。但し、このダ
ミーセルアレイは、正規なメモリセルアレイと異なっ
て、ダミーセルＤＣＥＬＬの浮遊ゲートに電子を注入し
て、しきい値を高く設定する機能を有していない。
分がダミーセルアレイ領域４００で、このダミーセルア
レイ領域４００内のダミーセルアレイは、メモリセルア
レイ領域３００内の本来のメモリセルアレイと同じ構成
にすることは、先に説明した通りである。但し、このダ
ミーセルアレイは、正規なメモリセルアレイと異なっ
て、ダミーセルＤＣＥＬＬの浮遊ゲートに電子を注入し
て、しきい値を高く設定する機能を有していない。
【００２６】この構成で問題が生じる読み出し（リー
ド）の動作を図６に基づいて説明する。
ド）の動作を図６に基づいて説明する。
【００２７】例えば、メモリセルＭＣＥＬＬ2を読み出
す場合を考える。まず、ブロックｎ（以下、ＢＬＯＣＫ
ｎと言う。）を選択するためにセレクトトランジスタ４
のゲートＳＧｎをオンにし（ゲートＳＧｎに＋３Ｖを印
加し）、次に、ワード線ＷＬ０ｎ〜ＷＬ３１ｎの内、所
望のワード線（ここではＷＬ０ｎ）に＋３Ｖを印加す
る。一方、非選択のメモリセルのゲートが接続されてい
るワード線（ここではＷＬｌｎ〜ＷＬ３１ｎ）には０Ｖ
を、基板（ｐ形ウェル）にも０Ｖを印加する。
す場合を考える。まず、ブロックｎ（以下、ＢＬＯＣＫ
ｎと言う。）を選択するためにセレクトトランジスタ４
のゲートＳＧｎをオンにし（ゲートＳＧｎに＋３Ｖを印
加し）、次に、ワード線ＷＬ０ｎ〜ＷＬ３１ｎの内、所
望のワード線（ここではＷＬ０ｎ）に＋３Ｖを印加す
る。一方、非選択のメモリセルのゲートが接続されてい
るワード線（ここではＷＬｌｎ〜ＷＬ３１ｎ）には０Ｖ
を、基板（ｐ形ウェル）にも０Ｖを印加する。
【００２８】そして、メモリセルＭＣＥＬＬ２のドレイ
ンに接続されるメインビット線ＭＢＬ２に＋１Ｖを、ソ
ースに接続されるメインビット線ＭＢＬ３には０Ｖを印
加する。
ンに接続されるメインビット線ＭＢＬ２に＋１Ｖを、ソ
ースに接続されるメインビット線ＭＢＬ３には０Ｖを印
加する。
【００２９】これにより、メモリセルＭＣＥＬＬ２が書
き込み（しきい値が低い）状態であればメインビット線
ＭＢＬ２からそのサブビット線ＳＢＬ及びメモリセルＭ
ＣＥＬＬ２を介してメインビット線ＭＢＬ３に電流が流
れ、一方、メモリセルＭＣＥＬＬ２が消去（しきい値が
高い）状態であれば、メインビット線ＭＢＬ２及びその
サブビット線ＳＢＬからメモリセルＭＣＥＬＬ２を介し
てメインビット線ＭＢＬ３に電流は流れない。
き込み（しきい値が低い）状態であればメインビット線
ＭＢＬ２からそのサブビット線ＳＢＬ及びメモリセルＭ
ＣＥＬＬ２を介してメインビット線ＭＢＬ３に電流が流
れ、一方、メモリセルＭＣＥＬＬ２が消去（しきい値が
高い）状態であれば、メインビット線ＭＢＬ２及びその
サブビット線ＳＢＬからメモリセルＭＣＥＬＬ２を介し
てメインビット線ＭＢＬ３に電流は流れない。
【００３０】図示していないが、この電流をメインビッ
ト線ＭＢＬ２に接続しているセンス回路にてセンスし、
メモリセルＭＣＥＬＬ２が書き込み状態か消去状態かを
データ（“１”もしくは“０”）として読み出す。
ト線ＭＢＬ２に接続しているセンス回路にてセンスし、
メモリセルＭＣＥＬＬ２が書き込み状態か消去状態かを
データ（“１”もしくは“０”）として読み出す。
【００３１】しかし、仮想接地型アレイ構成では、先に
説明したように隣接する２つのメモリセルＭＣＥＬＬ，
ＭＣＥＬＬがメインビット線ＭＢＬ（サブビット線ＳＢ
Ｌ）を共有するため、メモリセルＭＣＥＬＬからデータ
を読み出す場合、それに隣接するメモリセルＭＣＥＬＬ
の状態により、その影響を受ける。
説明したように隣接する２つのメモリセルＭＣＥＬＬ，
ＭＣＥＬＬがメインビット線ＭＢＬ（サブビット線ＳＢ
Ｌ）を共有するため、メモリセルＭＣＥＬＬからデータ
を読み出す場合、それに隣接するメモリセルＭＣＥＬＬ
の状態により、その影響を受ける。
【００３２】例えば、消去（しきい値が高い）状態のメ
モリセルＭＣＥＬＬ２を読み出す場合に、隣接するメモ
リセルＭＣＥＬＬ０及びＭＣＥＬＬ１が書き込み（しき
い値が低い）状態であると、メインビツト線ＭＢＬ２
（１Ｖ印加）からそのサブビット線ＳＢＬを通じて、メ
モリセルＭＣＬＬ０とＭＣＥＬＬ１を介して、メインビ
ット線ＭＢＬ０（０Ｖ印加）に電流が流れてしまう。
モリセルＭＣＥＬＬ２を読み出す場合に、隣接するメモ
リセルＭＣＥＬＬ０及びＭＣＥＬＬ１が書き込み（しき
い値が低い）状態であると、メインビツト線ＭＢＬ２
（１Ｖ印加）からそのサブビット線ＳＢＬを通じて、メ
モリセルＭＣＬＬ０とＭＣＥＬＬ１を介して、メインビ
ット線ＭＢＬ０（０Ｖ印加）に電流が流れてしまう。
【００３３】本来、メモリセルＭＣＥＬＬ２の読み出し
では電流は流れないはずであるが、この回り込み電流の
ため、メインビット線ＭＢＬ２に接続されているセンス
回路は電流を検出し、メモリセルＭＣＥＬＬ２は書き込
み状態と誤読み出しを起こしてしまう可能性がある。
では電流は流れないはずであるが、この回り込み電流の
ため、メインビット線ＭＢＬ２に接続されているセンス
回路は電流を検出し、メモリセルＭＣＥＬＬ２は書き込
み状態と誤読み出しを起こしてしまう可能性がある。
【００３４】これを避けるため、隣接するメインビット
線（ここではＭＢＬ１）にも１Ｖを印加して、メモリセ
ルＭＣＥＬＬ１やＭＣＥＬＬ０の状態に関わらず、不要
な回り込み電流が生じないようにして、所望のメインビ
ット線ＭＢＬ２のレベルを確定している。
線（ここではＭＢＬ１）にも１Ｖを印加して、メモリセ
ルＭＣＥＬＬ１やＭＣＥＬＬ０の状態に関わらず、不要
な回り込み電流が生じないようにして、所望のメインビ
ット線ＭＢＬ２のレベルを確定している。
【００３５】仮想接地型アレイ構成のため、これと同じ
ことが、ダミーセルアレイ領域４００でも起こり、本来
はメモリセルアレイ領域３００の外周部にあるメモリセ
ルＭＣＥＬＬの特性のばらつきをなくすためのダミーセ
ルＤＣＥＬＬが、外周部にあるメモリセルＭＣＥＬＬを
選択して読み出しを行った場合、上記のように隣接する
ダミーセルＤＣＥＬＬの影響（この場合はダミーセルＤ
ＣＥＬＬの浮遊容量への充電電流やリーク電流）によっ
て外周部にあるメモリセルＭＣＥＬＬの読み出しマージ
ンの低下さらには誤読み出しを引き起こす危険性があっ
た。なお、ダミーセルアレイ領域４００のダミーセルＤ
ＣＥＬＬのしきい値を高く設定する機能はなかった。
ことが、ダミーセルアレイ領域４００でも起こり、本来
はメモリセルアレイ領域３００の外周部にあるメモリセ
ルＭＣＥＬＬの特性のばらつきをなくすためのダミーセ
ルＤＣＥＬＬが、外周部にあるメモリセルＭＣＥＬＬを
選択して読み出しを行った場合、上記のように隣接する
ダミーセルＤＣＥＬＬの影響（この場合はダミーセルＤ
ＣＥＬＬの浮遊容量への充電電流やリーク電流）によっ
て外周部にあるメモリセルＭＣＥＬＬの読み出しマージ
ンの低下さらには誤読み出しを引き起こす危険性があっ
た。なお、ダミーセルアレイ領域４００のダミーセルＤ
ＣＥＬＬのしきい値を高く設定する機能はなかった。
【００３６】そこで、この発明の目的は、仮想接地型ア
レイ構成を持つ不揮発性半導体記憶装置の上記問題に鑑
み、チップサイズの増加を極力抑えつつ、ダミーセルア
レイ領域をメモリセルアレイ領域と電気的に分離するこ
とを可能にした不揮発性半導体記憶装置を提供すること
にある。
レイ構成を持つ不揮発性半導体記憶装置の上記問題に鑑
み、チップサイズの増加を極力抑えつつ、ダミーセルア
レイ領域をメモリセルアレイ領域と電気的に分離するこ
とを可能にした不揮発性半導体記憶装置を提供すること
にある。
【００３７】
【課題を解決するための手段】上記目的を達成するた
め、この発明の不揮発性半導体記憶装置は、制御ゲー
ト、浮遊ゲート、ドレイン及びソースを有して、電気的
に情報の書き込み及び消去が可能な浮遊ゲート型電界効
果トランジスタからなるメモリセルが行と列に配置され
ると共に、上記各行を構成するメモリセルの制御ゲート
が接続される複数の行線と、上記各列を構成するメモリ
セルのドレインとその各列とは別の各列を構成するメモ
リセルのソースとが接続される複数の列線とを有する仮
想接地型メモリセルアレイ領域と、制御ゲート、浮遊ゲ
ート、ドレイン及びソースを有する浮遊ゲート型電界効
果トランジスタからなるダミーセルが行と列に配置され
ると共に、上記各行を構成するダミーセルの制御ゲート
が接続される上記複数の行線と、上記各列を構成するダ
ミーセルのドレインとその各列とは別の各列を構成する
ダミーセルのソースとが接続される複数の列線とを有す
る仮想接地型ダミーセルアレイ領域とを備え、上記仮想
接地型ダミーセルアレイ領域は、上記仮想接地型メモリ
セルアレイ領域の外周側に配置されている不揮発性半導
体記憶装置において、少なくとも上記仮想接地型メモリ
セルアレイ領域の近傍の上記ダミーセルの浮遊ゲートに
電子を注入することができる機能を有することを特徴と
している。
め、この発明の不揮発性半導体記憶装置は、制御ゲー
ト、浮遊ゲート、ドレイン及びソースを有して、電気的
に情報の書き込み及び消去が可能な浮遊ゲート型電界効
果トランジスタからなるメモリセルが行と列に配置され
ると共に、上記各行を構成するメモリセルの制御ゲート
が接続される複数の行線と、上記各列を構成するメモリ
セルのドレインとその各列とは別の各列を構成するメモ
リセルのソースとが接続される複数の列線とを有する仮
想接地型メモリセルアレイ領域と、制御ゲート、浮遊ゲ
ート、ドレイン及びソースを有する浮遊ゲート型電界効
果トランジスタからなるダミーセルが行と列に配置され
ると共に、上記各行を構成するダミーセルの制御ゲート
が接続される上記複数の行線と、上記各列を構成するダ
ミーセルのドレインとその各列とは別の各列を構成する
ダミーセルのソースとが接続される複数の列線とを有す
る仮想接地型ダミーセルアレイ領域とを備え、上記仮想
接地型ダミーセルアレイ領域は、上記仮想接地型メモリ
セルアレイ領域の外周側に配置されている不揮発性半導
体記憶装置において、少なくとも上記仮想接地型メモリ
セルアレイ領域の近傍の上記ダミーセルの浮遊ゲートに
電子を注入することができる機能を有することを特徴と
している。
【００３８】この発明によれば、上記仮想接地型ダミー
セルアレイ領域は仮想接地型メモリセルアレイ領域と略
同一のパターンであるので、仮想接地型メモリセルアレ
イ領域の外周部での電極パターンの規則性のくずれを防
止して、メモリセルの特性のばらつきを抑えることがで
きる。しかも、上記仮想接地型メモリセルアレイ領域の
近傍のダミーセルの浮遊ゲートに電子を注入して、その
ダミーセルのしきい値を高くすると、仮想接地型メモリ
セルアレイ領域と仮想接地型ダミーセルアレイ領域とが
電気的に分離される。したがって、仮想接地型メモリセ
ルアレイ領域からダミーセルの浮遊容量への充電電流や
リーク電流の発生を防止でき、仮想接地型メモリセルア
レイ領域の外周部にあるメモリセルの誤読出しやマージ
ンの低下を防止できる。
セルアレイ領域は仮想接地型メモリセルアレイ領域と略
同一のパターンであるので、仮想接地型メモリセルアレ
イ領域の外周部での電極パターンの規則性のくずれを防
止して、メモリセルの特性のばらつきを抑えることがで
きる。しかも、上記仮想接地型メモリセルアレイ領域の
近傍のダミーセルの浮遊ゲートに電子を注入して、その
ダミーセルのしきい値を高くすると、仮想接地型メモリ
セルアレイ領域と仮想接地型ダミーセルアレイ領域とが
電気的に分離される。したがって、仮想接地型メモリセ
ルアレイ領域からダミーセルの浮遊容量への充電電流や
リーク電流の発生を防止でき、仮想接地型メモリセルア
レイ領域の外周部にあるメモリセルの誤読出しやマージ
ンの低下を防止できる。
【００３９】特に、この発明のメモリセルの誤読出しや
マージンの低下を防止するという機能、効果は、メモリ
セルを高集積化した場合やメモリセルの縮小化をした場
合に有効である。
マージンの低下を防止するという機能、効果は、メモリ
セルを高集積化した場合やメモリセルの縮小化をした場
合に有効である。
【００４０】また、１実施の形態の不揮発性半導体記憶
装置は、上記仮想接地型ダミーセルアレイ領域のダミー
セルのうち少なくとも上記仮想接地型メモリセルアレイ
領域に隣接しているダミーセルの浮遊ゲートに電子を注
入してそのダミーセルのしきい値を高い値に設定するこ
とができるダミーセルしきい値設定手段を備えたことを
特徴としている。
装置は、上記仮想接地型ダミーセルアレイ領域のダミー
セルのうち少なくとも上記仮想接地型メモリセルアレイ
領域に隣接しているダミーセルの浮遊ゲートに電子を注
入してそのダミーセルのしきい値を高い値に設定するこ
とができるダミーセルしきい値設定手段を備えたことを
特徴としている。
【００４１】この実施の形態によれば、上記ダミーセル
しきい値設定手段が、仮想接地型ダミーセルアレイ領域
のダミーセルのうち少なくとも仮想接地型メモリセルア
レイ領域に隣接しているダミーセルの浮遊ゲートに電子
を注入してそのダミーセルのしきい値を高い値に設定す
る。したがって、仮想接地型メモリセルアレイ領域と仮
想接地型ダミーセルアレイ領域とが電気的に分離され
て、仮想接地型メモリセルアレイ領域からダミーセルの
浮遊容量への充電電流やリーク電流の発生を防止でき、
仮想接地型メモリセルアレイ領域の外周部にあるメモリ
セルの誤読出しやマージンの低下を防止できる。
しきい値設定手段が、仮想接地型ダミーセルアレイ領域
のダミーセルのうち少なくとも仮想接地型メモリセルア
レイ領域に隣接しているダミーセルの浮遊ゲートに電子
を注入してそのダミーセルのしきい値を高い値に設定す
る。したがって、仮想接地型メモリセルアレイ領域と仮
想接地型ダミーセルアレイ領域とが電気的に分離され
て、仮想接地型メモリセルアレイ領域からダミーセルの
浮遊容量への充電電流やリーク電流の発生を防止でき、
仮想接地型メモリセルアレイ領域の外周部にあるメモリ
セルの誤読出しやマージンの低下を防止できる。
【００４２】また、１実施の形態の不揮発性半導体記憶
装置は、上記各メモリセルが、３値以上の記憶状態に対
応する３個以上のしきい値を持つことができ、かつ、上
記ダミーセルしきい値設定手段は、上記ダミーセルのし
きい値を上記３個以上のしきい値のうちの最も高いしき
い値に設定することを特徴としている。
装置は、上記各メモリセルが、３値以上の記憶状態に対
応する３個以上のしきい値を持つことができ、かつ、上
記ダミーセルしきい値設定手段は、上記ダミーセルのし
きい値を上記３個以上のしきい値のうちの最も高いしき
い値に設定することを特徴としている。
【００４３】３値以上の多値を仮想接地型メモリセルア
レイ領域のメモリセルで記憶する場合、マージンが少な
いから、仮想接地型ダミーセルアレイ領域の影響を受け
易い。しかし、請求項３の発明によれば、上記ダミーセ
ルしきい値設定手段は、上記ダミーセルのしきい値を３
個以上のしきい値のうちの最も高いしきい値に設定す
る。したがって、仮想接地型メモリセルアレイ領域と仮
想接地型ダミーセルアレイ領域とが電気的に分離され
て、仮想接地型メモリセルアレイ領域からダミーセルの
浮遊容量への充電電流やリーク電流の発生を防止でき、
多値を記憶する不揮発性半導体記憶装置であっても、仮
想接地型メモリセルアレイ領域の外周部にあるメモリセ
ルの誤読出しやマージンの低下を確実に防止できる。
レイ領域のメモリセルで記憶する場合、マージンが少な
いから、仮想接地型ダミーセルアレイ領域の影響を受け
易い。しかし、請求項３の発明によれば、上記ダミーセ
ルしきい値設定手段は、上記ダミーセルのしきい値を３
個以上のしきい値のうちの最も高いしきい値に設定す
る。したがって、仮想接地型メモリセルアレイ領域と仮
想接地型ダミーセルアレイ領域とが電気的に分離され
て、仮想接地型メモリセルアレイ領域からダミーセルの
浮遊容量への充電電流やリーク電流の発生を防止でき、
多値を記憶する不揮発性半導体記憶装置であっても、仮
想接地型メモリセルアレイ領域の外周部にあるメモリセ
ルの誤読出しやマージンの低下を確実に防止できる。
【００４４】また、１実施の形態の不揮発性半導体記憶
装置は、上記ダミーセルしきい値設定手段が、上記仮想
接地型ダミーセルアレイ領域の上記ダミーセルの列線に
接続されて、負電圧を印加することが可能な負電圧供給
トランジスタであることを特徴としている。
装置は、上記ダミーセルしきい値設定手段が、上記仮想
接地型ダミーセルアレイ領域の上記ダミーセルの列線に
接続されて、負電圧を印加することが可能な負電圧供給
トランジスタであることを特徴としている。
【００４５】この実施の形態によれば、上記ダミーセル
しきい値設定手段は、上記仮想接地型ダミーセルアレイ
領域の上記ダミーセルの列線に接続されて、負電圧を印
加することが可能な負電圧供給トランジスタであるか
ら、簡単な回路で構成でき、チップサイズの増加を極力
抑えることができる。特に、上記負電圧供給トランジス
タを、仮想接地型メモリセルアレイ領域のメモリセルに
負電圧を供給するための不電圧源に接続すると、ダミー
セルのために別の電源等を設置する必要がなくなって、
回路が複雑化することがない。
しきい値設定手段は、上記仮想接地型ダミーセルアレイ
領域の上記ダミーセルの列線に接続されて、負電圧を印
加することが可能な負電圧供給トランジスタであるか
ら、簡単な回路で構成でき、チップサイズの増加を極力
抑えることができる。特に、上記負電圧供給トランジス
タを、仮想接地型メモリセルアレイ領域のメモリセルに
負電圧を供給するための不電圧源に接続すると、ダミー
セルのために別の電源等を設置する必要がなくなって、
回路が複雑化することがない。
【００４６】また、１実施の形態の不揮発性半導体記憶
装置は、上記仮想接地型ダミーセルアレイ領域が、上記
仮想接地型メモリセルアレイ領域と同様な素子構成、配
線層構成及び配線を有することを特徴としている。
装置は、上記仮想接地型ダミーセルアレイ領域が、上記
仮想接地型メモリセルアレイ領域と同様な素子構成、配
線層構成及び配線を有することを特徴としている。
【００４７】この実施の形態によれば、上記仮想接地型
ダミーセルアレイ領域は、上記仮想接地型メモリセルア
レイ領域と同様な素子構成、配線層構成及び配線を有す
るから、簡単に製造でき、かつ、仮想接地型メモリセル
アレイ領域の周囲部におけるゲート電極等の配列パター
ンのくずれを防止して、メモリセルの特性のばらつきを
抑えることができる。
ダミーセルアレイ領域は、上記仮想接地型メモリセルア
レイ領域と同様な素子構成、配線層構成及び配線を有す
るから、簡単に製造でき、かつ、仮想接地型メモリセル
アレイ領域の周囲部におけるゲート電極等の配列パター
ンのくずれを防止して、メモリセルの特性のばらつきを
抑えることができる。
【００４８】また、１実施の形態の不揮発性半導体記憶
装置は、上記仮想接地型メモリセルアレイ領域のメモリ
セルへの最も高いしきい値の設定を、ブロック単位もし
くは一括して行うと同時に、上記ダミーセルヘの最も高
いしきい値の設定を行うことを特徴としている。
装置は、上記仮想接地型メモリセルアレイ領域のメモリ
セルへの最も高いしきい値の設定を、ブロック単位もし
くは一括して行うと同時に、上記ダミーセルヘの最も高
いしきい値の設定を行うことを特徴としている。
【００４９】この実施の形態によれば、上記仮想接地型
メモリセルアレイ領域のメモリセルへの最も高いしきい
値の設定を、ブロック単位もしくは一括して行うと同時
に、上記ダミーセルヘの最も高いしきい値の設定を行う
ので、ダミーセルのしきい値の設定のために特に設定時
間が増加することがない。
メモリセルアレイ領域のメモリセルへの最も高いしきい
値の設定を、ブロック単位もしくは一括して行うと同時
に、上記ダミーセルヘの最も高いしきい値の設定を行う
ので、ダミーセルのしきい値の設定のために特に設定時
間が増加することがない。
【００５０】
【発明の実施の形態】以下、この発明を図示の実施の形
態に基づいて詳細に説明する。
態に基づいて詳細に説明する。
【００５１】図１に示すように、仮想接地型アレイ構成
を持つメモリセルアレイ領域１０の外周にダミーセルア
レイ領域（１点鎖線で囲まれた部分）２０を配置し、こ
のダミーセルアレイ領域２０は正規メモリセルアレイ領
域１０とほぼ同様な素子構成、配線層構成及び配線を有
している。
を持つメモリセルアレイ領域１０の外周にダミーセルア
レイ領域（１点鎖線で囲まれた部分）２０を配置し、こ
のダミーセルアレイ領域２０は正規メモリセルアレイ領
域１０とほぼ同様な素子構成、配線層構成及び配線を有
している。
【００５２】消去電圧Ｖｅｒｓ（ここでは−８Ｖ）は、
これの供給線と接続された消去電圧供給トランジスタ
１，１，１・・・を介して、列線としてのメインビット
線ＭＢＬ０、ＭＢＬ１、ＭＢＬ２・・・に各々印加され
る。
これの供給線と接続された消去電圧供給トランジスタ
１，１，１・・・を介して、列線としてのメインビット
線ＭＢＬ０、ＭＢＬ１、ＭＢＬ２・・・に各々印加され
る。
【００５３】一方、上記ダミーセルアレイ領域２０のう
ちで最も正規メモリセルＭＣＥＬＬに隣接したダミーセ
ルＤＣＥＬＬ０，ＤＣＥＬＬ０・・・のドレインにダミ
ーサブビット線ＤＳＢＬを介して接続された列線として
のダミーメインビット線ＤＭＢＬ０は、負電圧供給トラ
ンジスタとしての消去電圧供給トランジスタ２を介し
て、同じように消去電圧Ｖｅｒｓ（−８Ｖ）の供給線と
接続されている。
ちで最も正規メモリセルＭＣＥＬＬに隣接したダミーセ
ルＤＣＥＬＬ０，ＤＣＥＬＬ０・・・のドレインにダミ
ーサブビット線ＤＳＢＬを介して接続された列線として
のダミーメインビット線ＤＭＢＬ０は、負電圧供給トラ
ンジスタとしての消去電圧供給トランジスタ２を介し
て、同じように消去電圧Ｖｅｒｓ（−８Ｖ）の供給線と
接続されている。
【００５４】また、これ以外のダミーメインビット線Ｄ
ＭＢＬ１，ＤＭＢＬ２，ＤＭＢＬ３・・・には消去電圧
供給トランジスタ２は接続されておらず、オープンとな
っている。
ＭＢＬ１，ＤＭＢＬ２，ＤＭＢＬ３・・・には消去電圧
供給トランジスタ２は接続されておらず、オープンとな
っている。
【００５５】上記各メインビツト線ＭＢＬ０、ＭＢＬ
１、ＭＢＬ２・・・には、書き込み時にメモリセルＭＣ
ＥＬＬのドレインに正電圧（＋５Ｖ）を供給するプログ
ラム電圧供給回路７と、読み出し時にメモリセルＭＣＥ
ＬＬヘ先述の＋１Ｖもしくは０Ｖを印加して、そこに流
れる電流をセンスするリード回路６とが接続されてい
る。
１、ＭＢＬ２・・・には、書き込み時にメモリセルＭＣ
ＥＬＬのドレインに正電圧（＋５Ｖ）を供給するプログ
ラム電圧供給回路７と、読み出し時にメモリセルＭＣＥ
ＬＬヘ先述の＋１Ｖもしくは０Ｖを印加して、そこに流
れる電流をセンスするリード回路６とが接続されてい
る。
【００５６】まず、ダミーセルアレイ領域２０をメモリ
セルアレイ領域１０から電気的に分離するための消去動
作について説明する。
セルアレイ領域１０から電気的に分離するための消去動
作について説明する。
【００５７】ここでは、ＢＬＯＣＫｎを消去する例で説
明する。
明する。
【００５８】セレクトトランジスタ４をオンにして（ゲ
ートＳＧｎに＋１０Ｖを印加して）、これにより選択さ
れたＢＬＯＣＫｎの行線としてのワード線ＷＬ０ｎ〜Ｗ
Ｌ３１ｎにはＶｐｐ（１０Ｖ 表１の制御ゲートを参
照）が印加され、基板（ｐ形ウェル）には負電圧（−８
Ｖ 表１を参照）が印加される。
ートＳＧｎに＋１０Ｖを印加して）、これにより選択さ
れたＢＬＯＣＫｎの行線としてのワード線ＷＬ０ｎ〜Ｗ
Ｌ３１ｎにはＶｐｐ（１０Ｖ 表１の制御ゲートを参
照）が印加され、基板（ｐ形ウェル）には負電圧（−８
Ｖ 表１を参照）が印加される。
【００５９】一方、上記メモリセルアレイ領域１０のメ
インビット線ＭＢＬ１〜ＭＢＬ4095（図示せず。）には
各々消去電圧供給トランジスタ１（φeraseに０Ｖが印
加されオンしている。）を介して負電圧Ｖｅｒｓ（−８
Ｖ 表１のドレインとソースを参照）が印加され、各サ
ブビット線ＳＢＬを通じてＢＬＯＣＫｎ内の全メモリセ
ルＭＣＥＬＬのドレインとソースに負電圧（−８Ｖ）が
印加されている。
インビット線ＭＢＬ１〜ＭＢＬ4095（図示せず。）には
各々消去電圧供給トランジスタ１（φeraseに０Ｖが印
加されオンしている。）を介して負電圧Ｖｅｒｓ（−８
Ｖ 表１のドレインとソースを参照）が印加され、各サ
ブビット線ＳＢＬを通じてＢＬＯＣＫｎ内の全メモリセ
ルＭＣＥＬＬのドレインとソースに負電圧（−８Ｖ）が
印加されている。
【００６０】これにより、ＢＬＯＣＫｎ内のメモリセル
アレイ領域１０の全メモリセルＭＣＥＬＬＬはＦＮトン
ネル現象により各々のフローテイングゲートに電子が注
入されて、全メモリセルＭＣＥＬＬのしきい値が高くな
って、消去状態となる。
アレイ領域１０の全メモリセルＭＣＥＬＬＬはＦＮトン
ネル現象により各々のフローテイングゲートに電子が注
入されて、全メモリセルＭＣＥＬＬのしきい値が高くな
って、消去状態となる。
【００６１】同時に、ダミーセルアレイ領域２０のセレ
クトトランジスタ４のゲートＳＧｎ及び行線としてのワ
ード線ＷＬ０ｎ〜ＷＬ３１ｎも、先のメモリセルアレイ
領域１０のそれと共通であるため、同じ電圧がそれぞれ
に印加される。
クトトランジスタ４のゲートＳＧｎ及び行線としてのワ
ード線ＷＬ０ｎ〜ＷＬ３１ｎも、先のメモリセルアレイ
領域１０のそれと共通であるため、同じ電圧がそれぞれ
に印加される。
【００６２】よって、ダミーセル領域２０ダミーセルＤ
ＣＥＬＬの制御ゲートにもＶｐｐが印加され、基板（ｐ
形ウェル）もメモリセルアレイ領域１０と共通であるた
め、負電圧（−８Ｖ）が印加される。
ＣＥＬＬの制御ゲートにもＶｐｐが印加され、基板（ｐ
形ウェル）もメモリセルアレイ領域１０と共通であるた
め、負電圧（−８Ｖ）が印加される。
【００６３】一方、上記ダミーセルアレイ領域２０のダ
ミーメインビット線ＤＭＢＬ０にも負電圧供給トランジ
スタとしての消去電圧供給トランジスタ２（同じくφer
aseが０Ｖとなりオン状態になっている。）を介して消
去電圧Ｖｅｒｓ（−８Ｖ）が印加され、ダミーサブビッ
ト線ＤＳＢＬを通じてＢＬＯＣＫｎ内のダミーセルＤＣ
ＥＬＬ０，ＤＣＥＬＬ０・・・のドレイン及びダミーセ
ルＤＣＥＬＬ１，ＤＣＥＬＬ１・・・のソースに負電圧
（−８Ｖ）が印加される。
ミーメインビット線ＤＭＢＬ０にも負電圧供給トランジ
スタとしての消去電圧供給トランジスタ２（同じくφer
aseが０Ｖとなりオン状態になっている。）を介して消
去電圧Ｖｅｒｓ（−８Ｖ）が印加され、ダミーサブビッ
ト線ＤＳＢＬを通じてＢＬＯＣＫｎ内のダミーセルＤＣ
ＥＬＬ０，ＤＣＥＬＬ０・・・のドレイン及びダミーセ
ルＤＣＥＬＬ１，ＤＣＥＬＬ１・・・のソースに負電圧
（−８Ｖ）が印加される。
【００６４】これにより、ＢＬＯＣＫｎ内の少なくとも
ダミーセルＤＣＥＬＬ０とＤＣＥＬＬ１の列のダミーセ
ルＤＣＥＬＬ全ては各々の浮遊ゲートに電子が注入され
て、ダミーセルＤＣＥＬＬのしきい値が高くなって、消
去状態となる。
ダミーセルＤＣＥＬＬ０とＤＣＥＬＬ１の列のダミーセ
ルＤＣＥＬＬ全ては各々の浮遊ゲートに電子が注入され
て、ダミーセルＤＣＥＬＬのしきい値が高くなって、消
去状態となる。
【００６５】尚、ここではブロック単位での消去を説明
したが、全ブロックを一括して消去しても良い。
したが、全ブロックを一括して消去しても良い。
【００６６】次に、書き込み動作について述べる。
【００６７】ここではＢＬＯＣＫｎのメモリセルＭＣＥ
ＬＬ０を書き込むとする。このとき、消去電圧供給トラ
ンジスタ１及び２はオフとなっている。ＢＬＯＣＫｎの
セレクトトランジスタ４のゲートＳＧｎに正電圧（＋１
０Ｖ）を印加して、セレクトトランジスタ４をオンさせ
る。
ＬＬ０を書き込むとする。このとき、消去電圧供給トラ
ンジスタ１及び２はオフとなっている。ＢＬＯＣＫｎの
セレクトトランジスタ４のゲートＳＧｎに正電圧（＋１
０Ｖ）を印加して、セレクトトランジスタ４をオンさせ
る。
【００６８】ＢＬＯＣＫｎの内、書き込みをすべきメモ
リセルＭＣＥＬＬ０に接続されたワード線ＷＬ０ｎには
負電圧（−８Ｖ 表１の制御ゲートを参照）を印加し、
一方、非選択ワード線ＷＬｌｎ〜ＷＬ３１ｎには、Ｖｓ
ｓ（０Ｖ）を印加する。また、基板（ｐ形ウェル）には
０Ｖが印加される。メインビット線ＭＢＬ０には正電圧
（＋５Ｖ 表１のドレインを参照）をプログラム電圧供
給回路７から印加する。
リセルＭＣＥＬＬ０に接続されたワード線ＷＬ０ｎには
負電圧（−８Ｖ 表１の制御ゲートを参照）を印加し、
一方、非選択ワード線ＷＬｌｎ〜ＷＬ３１ｎには、Ｖｓ
ｓ（０Ｖ）を印加する。また、基板（ｐ形ウェル）には
０Ｖが印加される。メインビット線ＭＢＬ０には正電圧
（＋５Ｖ 表１のドレインを参照）をプログラム電圧供
給回路７から印加する。
【００６９】このとき、上記メモリセルＭＣＥＬＬ０の
ソースに接続されるメインビット線ＭＢＬ１はプログラ
ム電圧供給回路７によりフローテイングにする。
ソースに接続されるメインビット線ＭＢＬ１はプログラ
ム電圧供給回路７によりフローテイングにする。
【００７０】これにより、上記メモリセルＭＣＥＬＬ０
は、先述のＦＮトンネル現象によりその浮遊ゲートから
電子を放出して、しきい値が低くなって、書き込み状態
となる。
は、先述のＦＮトンネル現象によりその浮遊ゲートから
電子を放出して、しきい値が低くなって、書き込み状態
となる。
【００７１】このとき、上記メモリセルＭＣＥＬＬ０に
隣接するダミーセルＤＣＥＬＬ０の制御ゲートは、その
制御ゲートが接続されるワード線ＷＬ０ｎがメモリセル
アレイ領域１０と共通となっているため、負電圧（−８
Ｖ）がメモリセルアレイ領域１０と同様に印加される
が、ダミーセルＤＣＥＬＬ０のドレインはフローティン
グとなっているため書き込み動作にはならない。
隣接するダミーセルＤＣＥＬＬ０の制御ゲートは、その
制御ゲートが接続されるワード線ＷＬ０ｎがメモリセル
アレイ領域１０と共通となっているため、負電圧（−８
Ｖ）がメモリセルアレイ領域１０と同様に印加される
が、ダミーセルＤＣＥＬＬ０のドレインはフローティン
グとなっているため書き込み動作にはならない。
【００７２】書き込みは、セレクトトランジスタ４、メ
インビット線ＭＢＬ及びワード線ＷＬを上述のように順
次選択することで、全メモリセルＭＣＥＬＬヘの書き込
みが行われる。
インビット線ＭＢＬ及びワード線ＷＬを上述のように順
次選択することで、全メモリセルＭＣＥＬＬヘの書き込
みが行われる。
【００７３】最後に読み出し動作について、メモリセル
ＭＣＥＬＬ０を読み出す場合について説明する。
ＭＣＥＬＬ０を読み出す場合について説明する。
【００７４】まず、セレクトトランジスタ４，４，４・
・・のゲートＳＧｎに正電圧（＋３Ｖ）を印加し、これ
らのセレクトトランジスタ４，４，４・・・をオンさせ
る。ＢＬＯＣＫｎ内の所望のワード線ＷＬ０ｎには正電
圧（＋３Ｖ 表１の制御ゲートを参照）を印加する。一
方、非選択のメモリセルＭＣＥＬＬの制御ゲートが接続
されているワード線ＷＬｌｎ〜ＷＬ３１ｎにはＶｓｓ
（０Ｖ）が印加され、基板（ｐ形ウェル）にも０Ｖが印
加される。
・・のゲートＳＧｎに正電圧（＋３Ｖ）を印加し、これ
らのセレクトトランジスタ４，４，４・・・をオンさせ
る。ＢＬＯＣＫｎ内の所望のワード線ＷＬ０ｎには正電
圧（＋３Ｖ 表１の制御ゲートを参照）を印加する。一
方、非選択のメモリセルＭＣＥＬＬの制御ゲートが接続
されているワード線ＷＬｌｎ〜ＷＬ３１ｎにはＶｓｓ
（０Ｖ）が印加され、基板（ｐ形ウェル）にも０Ｖが印
加される。
【００７５】メモリセルＭＣＥＬＬ０の読み出しには、
リード回路６からメインビット線ＭＢＬ０には＋１Ｖ
を、また、メインビット線ＭＢＬ１には０Ｖを印加し、
これらの電圧はセレクトトランジスタ４とサブビット線
ＳＢＬを介してメモリセルＭＣＥＬＬ０に印加される。
リード回路６からメインビット線ＭＢＬ０には＋１Ｖ
を、また、メインビット線ＭＢＬ１には０Ｖを印加し、
これらの電圧はセレクトトランジスタ４とサブビット線
ＳＢＬを介してメモリセルＭＣＥＬＬ０に印加される。
【００７６】そして、リード回路６において、メインビ
ット線ＭＢＬ０を流れる電流をセンスする。メモリセル
ＭＣＥＬＬ０が書き込み状態（しきい値が低い）であれ
ば電流が流れ、消去状態（しきい値が高い）であれば逆
に電流は流れないことになる。
ット線ＭＢＬ０を流れる電流をセンスする。メモリセル
ＭＣＥＬＬ０が書き込み状態（しきい値が低い）であれ
ば電流が流れ、消去状態（しきい値が高い）であれば逆
に電流は流れないことになる。
【００７７】このメモリセルアレイ領域１０での読み出
し時、隣接のダミーセルＤＣＥＬＬ０は先に説明したよ
うに消去状態（しきい値が高い状態）を維持している。
し時、隣接のダミーセルＤＣＥＬＬ０は先に説明したよ
うに消去状態（しきい値が高い状態）を維持している。
【００７８】ダミーセルＤＣＥＬＬ０のしきい値が高い
ため、メインビット線ＭＢＬ０（＋１Ｖ印加）からワー
ド線ＷＬ０ｎを共通とするダミーセルＤＣＥＬＬ０、Ｄ
ＣＥＬＬ１、ＤＣＥＬＬ２・・・への回り込みリーク電
流（ここでは、ＤＣＥＬＬ０、ＤＣＥＬＬ１、ＤＣＥＬ
Ｌ２・・・の浮遊容量への充電電流）は発生しない。よ
って、メモリセルＭＣＥＬＬ０の読み出しは正しく行わ
れる。
ため、メインビット線ＭＢＬ０（＋１Ｖ印加）からワー
ド線ＷＬ０ｎを共通とするダミーセルＤＣＥＬＬ０、Ｄ
ＣＥＬＬ１、ＤＣＥＬＬ２・・・への回り込みリーク電
流（ここでは、ＤＣＥＬＬ０、ＤＣＥＬＬ１、ＤＣＥＬ
Ｌ２・・・の浮遊容量への充電電流）は発生しない。よ
って、メモリセルＭＣＥＬＬ０の読み出しは正しく行わ
れる。
【００７９】読み出しは、セレクトトランジスタ４、メ
インビット線ＭＢＬ及びワード線ＷＬを上記と同じよう
に順次選択することで、全メモリセルＭＣＥＬＬで読み
出しが行われる。
インビット線ＭＢＬ及びワード線ＷＬを上記と同じよう
に順次選択することで、全メモリセルＭＣＥＬＬで読み
出しが行われる。
【００８０】尚、これまでの説明は、便宜上、メモリセ
ルＭＣＥＬＬのしきい値が高い状態＝消去状態、しきい
値が低い状態＝書き込み状態として説明してきたが、こ
れは定義の問題であり、最初にブロック単位もしくは一
括して浮遊ゲートから電子を引き抜いてしきい値を下げ
た状態を消去状態とし、浮遊ゲートに電子を注入してし
きい値を高くした状態を書き込み状態とする場合もあ
る。
ルＭＣＥＬＬのしきい値が高い状態＝消去状態、しきい
値が低い状態＝書き込み状態として説明してきたが、こ
れは定義の問題であり、最初にブロック単位もしくは一
括して浮遊ゲートから電子を引き抜いてしきい値を下げ
た状態を消去状態とし、浮遊ゲートに電子を注入してし
きい値を高くした状態を書き込み状態とする場合もあ
る。
【００８１】したがって、２値（“１”、“０”）の不
揮発性半導体記憶装置での第１の値（浮遊ゲートに電子
を注入して、しきい値を高くした値）にダミーセルＤＣ
ＥＬＬのしきい値を持っていくことがこの発明の趣旨で
ある。
揮発性半導体記憶装置での第１の値（浮遊ゲートに電子
を注入して、しきい値を高くした値）にダミーセルＤＣ
ＥＬＬのしきい値を持っていくことがこの発明の趣旨で
ある。
【００８２】上記実施の形態では２値のＡＣＴ型フラッ
シュメモリについて説明したが、この発明は上記実施の
形態に限定されるものではない。
シュメモリについて説明したが、この発明は上記実施の
形態に限定されるものではない。
【００８３】近年、さらなるメモリ容量の大容量化を目
指し、仮想接地型アレイ構成による多値化が提案されて
いるが、この発明はこの多値化への対応において、より
その効果を発揮する。
指し、仮想接地型アレイ構成による多値化が提案されて
いるが、この発明はこの多値化への対応において、より
その効果を発揮する。
【００８４】例えば、仮想接地型アレイ構成の４値
（“１１”、“１０”、“０１”、“００”）ＡＣＴ型
フラッシュメモリでは、メモリセルアレイ領域及びダミ
ーセルアレイ領域は先の図１と同様である。以下、図１
を援用する。４値のメモリセルＭＣＥＬＬのしきい値を
第１の値４Ｖ近辺、第２の値２．８Ｖ近辺、第３の値
１．８Ｖ近辺、第４の値０．８Ｖ近辺に設定する。
（“１１”、“１０”、“０１”、“００”）ＡＣＴ型
フラッシュメモリでは、メモリセルアレイ領域及びダミ
ーセルアレイ領域は先の図１と同様である。以下、図１
を援用する。４値のメモリセルＭＣＥＬＬのしきい値を
第１の値４Ｖ近辺、第２の値２．８Ｖ近辺、第３の値
１．８Ｖ近辺、第４の値０．８Ｖ近辺に設定する。
【００８５】消去（最もしきい値の高い第１の値に設
定）は、先の方法と同じである。
定）は、先の方法と同じである。
【００８６】次に、書き込みは、先に説明したものと同
じである。但し、先では説明を省略しているが、メモリ
セルＭＣＥＬＬヘの書き込み時、所定のしきい値電圧に
なっているかをベリファイしながら、パルス状に書き込
み電圧を印加して書き込み時間を変えて、浮遊ゲートへ
の電子の注入量を制御して、メモリセルＭＣＥＬＬを所
定のしきい値に設定する。
じである。但し、先では説明を省略しているが、メモリ
セルＭＣＥＬＬヘの書き込み時、所定のしきい値電圧に
なっているかをベリファイしながら、パルス状に書き込
み電圧を印加して書き込み時間を変えて、浮遊ゲートへ
の電子の注入量を制御して、メモリセルＭＣＥＬＬを所
定のしきい値に設定する。
【００８７】一方、読み出しは、読み出しを行うメモリ
セルＭＣＥＬＬの制御ゲートに接続されたワード線ＷＬ
に、例えば、１．３Ｖ、２．３Ｖ、３．３Ｖを順次印加
していき、先と同様に印加したメインビット線ＭＢＬに
接続されたりード回路６にて電流の有無を検出して、メ
モリセルＭＣＥＬＬのしきい値を特定する。
セルＭＣＥＬＬの制御ゲートに接続されたワード線ＷＬ
に、例えば、１．３Ｖ、２．３Ｖ、３．３Ｖを順次印加
していき、先と同様に印加したメインビット線ＭＢＬに
接続されたりード回路６にて電流の有無を検出して、メ
モリセルＭＣＥＬＬのしきい値を特定する。
【００８８】この読み出しの場合も、先と同様にダミー
セルＤＣＥＬＬ０のしきい値を第１の値（４Ｖ）に設定
しておくことにより、ダミーセルアレイ領域２０への回
り込みリーク電流による影響は避けられる。
セルＤＣＥＬＬ０のしきい値を第１の値（４Ｖ）に設定
しておくことにより、ダミーセルアレイ領域２０への回
り込みリーク電流による影響は避けられる。
【００８９】多値化により読み出しマージンが少なくな
ると、これまではさほど影響の大きくなかった拡散層に
構成したサブビット線ＳＢＬの抵抗が大きいことによる
電圧降下や逆に電圧上昇による検出電圧の誤差も無視で
きなくなる。
ると、これまではさほど影響の大きくなかった拡散層に
構成したサブビット線ＳＢＬの抵抗が大きいことによる
電圧降下や逆に電圧上昇による検出電圧の誤差も無視で
きなくなる。
【００９０】そのため、従来では、ダミーセルアレイ領
域への回り込みリーク電流が流れることによるメモリセ
ルアレイ領域の外周部のサブビット線の電圧降下や電圧
上昇の影響が無視できなくなって、読み出し検出への悪
影響はさらに大きくなる。
域への回り込みリーク電流が流れることによるメモリセ
ルアレイ領域の外周部のサブビット線の電圧降下や電圧
上昇の影響が無視できなくなって、読み出し検出への悪
影響はさらに大きくなる。
【００９１】したがって、多値の仮想接地型フラッシュ
メモリでは、この実施の形態のように、ダミーセルＤＣ
ＥＬＬのしきい値を最高の第１の値に設定して、ダミー
セルアレイ領域２０とメモリセルアレイ領域１０との電
気的分離は必須のものとなる。
メモリでは、この実施の形態のように、ダミーセルＤＣ
ＥＬＬのしきい値を最高の第１の値に設定して、ダミー
セルアレイ領域２０とメモリセルアレイ領域１０との電
気的分離は必須のものとなる。
【００９２】尚、上記実施の形態では、ダミーセルアレ
イ領域２０はＤＣＥＬＬ０〜ＤＣＥＬＬ３の３列として
いるが、これは製造時、メモリセルアレイ領域１０の外
周部のメモリセルＭＣＥＬＬのゲート電極の形状が均一
に製造でき、メモリセルＭＥＣＬＬの特性のばらつきが
抑えられる範囲であれば、何列であってもよい。
イ領域２０はＤＣＥＬＬ０〜ＤＣＥＬＬ３の３列として
いるが、これは製造時、メモリセルアレイ領域１０の外
周部のメモリセルＭＣＥＬＬのゲート電極の形状が均一
に製造でき、メモリセルＭＥＣＬＬの特性のばらつきが
抑えられる範囲であれば、何列であってもよい。
【００９３】また、上記実施の形態では、メモリセルア
レイ領域１０の外周部近傍にあるダミーセルＤＣＥＬＬ
０のドレインに接続されるダミーメインビット線ＤＭＢ
Ｌ０にのみ消去電圧供給トランジスタ２が接続されてい
るが、ダミーセルＤＣＥＬＬ１のドレインに接続される
ダミーメインビット線ＤＭＢＬ１にも新たに消去電圧供
給トランジスタを同様に接続してもよく、さらに、ダミ
ーメインビット線ＤＭＢＬ２，ＤＭＢＬ３・・・にも消
去電圧供給トランジスタを接続して、ダミーセルアレイ
領域をメモリセルアレイ領域とまったく同一パターンに
近づけてもよい。
レイ領域１０の外周部近傍にあるダミーセルＤＣＥＬＬ
０のドレインに接続されるダミーメインビット線ＤＭＢ
Ｌ０にのみ消去電圧供給トランジスタ２が接続されてい
るが、ダミーセルＤＣＥＬＬ１のドレインに接続される
ダミーメインビット線ＤＭＢＬ１にも新たに消去電圧供
給トランジスタを同様に接続してもよく、さらに、ダミ
ーメインビット線ＤＭＢＬ２，ＤＭＢＬ３・・・にも消
去電圧供給トランジスタを接続して、ダミーセルアレイ
領域をメモリセルアレイ領域とまったく同一パターンに
近づけてもよい。
【００９４】以上、詳細に説明したが、この発明はＡＣ
Ｔ型フラッシュメモリに限定されるものではなく、仮想
接地型アレイ構成を持つ不揮発性半導体記憶装置全てに
有効なものである。
Ｔ型フラッシュメモリに限定されるものではなく、仮想
接地型アレイ構成を持つ不揮発性半導体記憶装置全てに
有効なものである。
【００９５】
【発明の効果】以上より明らかなように、この発明によ
れば、仮想接地型ダミーセルアレイ領域は仮想接地型メ
モリセルアレイ領域と略同一のパターンであるので、仮
想接地型メモリセルアレイ領域の外周部での電極パター
ンの規則性のくずれを防止して、メモリセルの特性のば
らつきを抑えることができる上に、仮想接地型ダミーセ
ルアレイ領域のダミーセルのうち、少なくとも仮想接地
型メモリセルアレイ領域の近傍のダミーセルの浮遊ゲー
トに電子を注入する機能を有するので、そのダミーセル
の浮遊ゲートに電子を注入して、そのしきい値を高くし
て、仮想接地型メモリセルアレイ領域と仮想接地型ダミ
ーセルアレイ領域とを電気的に分離でき、したがって、
仮想接地型メモリセルアレイ領域からダミーセルの浮遊
容量への充電電流やリーク電流の発生を防止でき、仮想
接地型メモリセルアレイ領域の外周部にあるメモリセル
の誤読出しやマージンの低下を防止できる。
れば、仮想接地型ダミーセルアレイ領域は仮想接地型メ
モリセルアレイ領域と略同一のパターンであるので、仮
想接地型メモリセルアレイ領域の外周部での電極パター
ンの規則性のくずれを防止して、メモリセルの特性のば
らつきを抑えることができる上に、仮想接地型ダミーセ
ルアレイ領域のダミーセルのうち、少なくとも仮想接地
型メモリセルアレイ領域の近傍のダミーセルの浮遊ゲー
トに電子を注入する機能を有するので、そのダミーセル
の浮遊ゲートに電子を注入して、そのしきい値を高くし
て、仮想接地型メモリセルアレイ領域と仮想接地型ダミ
ーセルアレイ領域とを電気的に分離でき、したがって、
仮想接地型メモリセルアレイ領域からダミーセルの浮遊
容量への充電電流やリーク電流の発生を防止でき、仮想
接地型メモリセルアレイ領域の外周部にあるメモリセル
の誤読出しやマージンの低下を防止できる。
【００９６】また、１実施の形態によれば、ダミーセル
しきい値設定手段により、仮想接地型ダミーセルアレイ
領域のダミーセルのうち少なくとも仮想接地型メモリセ
ルアレイ領域に隣接しているダミーセルの浮遊ゲートに
電子を注入してそのダミーセルのしきい値を高い値に設
定することができるので、仮想接地型メモリセルアレイ
領域と仮想接地型ダミーセルアレイ領域とを電気的に分
離して、仮想接地型メモリセルアレイ領域からダミーセ
ルの浮遊容量への充電電流やリーク電流の発生を防止で
き、仮想接地型メモリセルアレイ領域の外周部にあるメ
モリセルの誤読出しやマージンの低下を防止できる。
しきい値設定手段により、仮想接地型ダミーセルアレイ
領域のダミーセルのうち少なくとも仮想接地型メモリセ
ルアレイ領域に隣接しているダミーセルの浮遊ゲートに
電子を注入してそのダミーセルのしきい値を高い値に設
定することができるので、仮想接地型メモリセルアレイ
領域と仮想接地型ダミーセルアレイ領域とを電気的に分
離して、仮想接地型メモリセルアレイ領域からダミーセ
ルの浮遊容量への充電電流やリーク電流の発生を防止で
き、仮想接地型メモリセルアレイ領域の外周部にあるメ
モリセルの誤読出しやマージンの低下を防止できる。
【００９７】また、１実施の形態によれば、ダミーセル
しきい値設定手段が、ダミーセルのしきい値を３個以上
のしきい値のうちの最も高いしきい値に設定するので、
仮想接地型メモリセルアレイ領域と仮想接地型ダミーセ
ルアレイ領域とを電気的に分離して、仮想接地型メモリ
セルアレイ領域からダミーセルの浮遊容量への充電電流
やリーク電流の発生を防止でき、マージンの少ない多値
を記憶する不揮発性半導体記憶装置であっても、仮想接
地型メモリセルアレイ領域の外周部にあるメモリセルの
誤読出しやマージンの低下を防止できる。
しきい値設定手段が、ダミーセルのしきい値を３個以上
のしきい値のうちの最も高いしきい値に設定するので、
仮想接地型メモリセルアレイ領域と仮想接地型ダミーセ
ルアレイ領域とを電気的に分離して、仮想接地型メモリ
セルアレイ領域からダミーセルの浮遊容量への充電電流
やリーク電流の発生を防止でき、マージンの少ない多値
を記憶する不揮発性半導体記憶装置であっても、仮想接
地型メモリセルアレイ領域の外周部にあるメモリセルの
誤読出しやマージンの低下を防止できる。
【００９８】また、１実施の形態によれば、ダミーセル
しきい値設定手段が、仮想接地型ダミーセルアレイ領域
のダミーセルの列線に負電圧を印加することが可能な負
電圧供給トランジスタであるので、ダミーセルしきい値
設定手段を簡単な回路で構成でき、チップサイズの増加
を極力抑えることができる。特に、上記負電圧供給トラ
ンジスタを、仮想接地型メモリセルアレイ領域のメモリ
セルに負電圧を供給するための負電圧源に接続すると、
ダミーセルのために別の電源等を設置する必要がなくな
って、回路が複雑化することがない。
しきい値設定手段が、仮想接地型ダミーセルアレイ領域
のダミーセルの列線に負電圧を印加することが可能な負
電圧供給トランジスタであるので、ダミーセルしきい値
設定手段を簡単な回路で構成でき、チップサイズの増加
を極力抑えることができる。特に、上記負電圧供給トラ
ンジスタを、仮想接地型メモリセルアレイ領域のメモリ
セルに負電圧を供給するための負電圧源に接続すると、
ダミーセルのために別の電源等を設置する必要がなくな
って、回路が複雑化することがない。
【００９９】また、１実施の形態の不揮発性半導体記憶
装置は、仮想接地型ダミーセルアレイ領域が、仮想接地
型メモリセルアレイ領域と同様な素子構成、配線層構成
及び配線を有するので、簡単に製造でき、かつ、仮想接
地型メモリセルアレイ領域の周囲部におけるゲート電極
等の配列パターンのくずれを防止して、メモリセルの特
性のばらつきを抑えることができる。
装置は、仮想接地型ダミーセルアレイ領域が、仮想接地
型メモリセルアレイ領域と同様な素子構成、配線層構成
及び配線を有するので、簡単に製造でき、かつ、仮想接
地型メモリセルアレイ領域の周囲部におけるゲート電極
等の配列パターンのくずれを防止して、メモリセルの特
性のばらつきを抑えることができる。
【０１００】また、１実施の形態の不揮発性半導体記憶
装置は、仮想接地型メモリセルアレイ領域のメモリセル
への最も高いしきい値の設定を、ブロック単位もしくは
一括して行うと同時に、上記ダミーセルヘの最も高いし
きい値の設定を行うので、ダミーセルのしきい値の設定
のために特に設定時間が増加することがない。
装置は、仮想接地型メモリセルアレイ領域のメモリセル
への最も高いしきい値の設定を、ブロック単位もしくは
一括して行うと同時に、上記ダミーセルヘの最も高いし
きい値の設定を行うので、ダミーセルのしきい値の設定
のために特に設定時間が増加することがない。
【図１】 この発明の実施の形態のＡＣＴ型フラッシュ
メモリのアレイ構成を示す図である。
メモリのアレイ構成を示す図である。
【図２】 半導体記憶装置におけるチップの模式図であ
る。
る。
【図３】 一般的なＥＴＯＸ型不揮発性半導体記憶装置
におけるメモリセルアレイ領域とダミーセルアレイ領域
の部分の回路図である。
におけるメモリセルアレイ領域とダミーセルアレイ領域
の部分の回路図である。
【図４】 従来のＡＣＴ型フラッシュメモリのアレイ構
成を示す図である。
成を示す図である。
【図５】 上記ＡＣＴ型フラッシュメモリのメモリセル
の断面図である。
の断面図である。
【図６】 従来のダミーセルアレイ領域を含む仮想接地
型ＡＣＴ型フラッシュメモリのアレイ構成を示す図であ
る。
型ＡＣＴ型フラッシュメモリのアレイ構成を示す図であ
る。
１，２ 消去電圧供給トランジスタ ４ セレクトト
ランジスタ ６ リード回路 ７ プログラム
電圧供給回路 １０，１００，３００ メモリセルアレイ領域 ２０，２００，４００ ダミーセルアレイ領域 ＭＢＬ メインビット線 ＳＢＬ サブビッ
ト線 ＭＣＥＬＬ メモリセル ＤＣＥＬＬ ダミ
ーセル ＤＭＢＬ ダミーメインビット線 ＤＳＢＬ ダミー
サブビット線
ランジスタ ６ リード回路 ７ プログラム
電圧供給回路 １０，１００，３００ メモリセルアレイ領域 ２０，２００，４００ ダミーセルアレイ領域 ＭＢＬ メインビット線 ＳＢＬ サブビッ
ト線 ＭＣＥＬＬ メモリセル ＤＣＥＬＬ ダミ
ーセル ＤＭＢＬ ダミーメインビット線 ＤＳＢＬ ダミー
サブビット線
Claims (6)
- 【請求項１】 制御ゲート、浮遊ゲート、ドレイン及び
ソースを有して、電気的に情報の書き込み及び消去が可
能な浮遊ゲート型電界効果トランジスタからなるメモリ
セルが行と列に配置されると共に、上記各行を構成する
メモリセルの制御ゲートが接続される複数の行線と、上
記各列を構成するメモリセルのドレインとその各列とは
別の各列を構成するメモリセルのソースとが接続される
複数の列線とを有する仮想接地型メモリセルアレイ領域
と、 制御ゲート、浮遊ゲート、ドレイン及びソースを有する
浮遊ゲート型電界効果トランジスタからなるダミーセル
が行と列に配置されると共に、上記各行を構成するダミ
ーセルの制御ゲートが接続される上記複数の行線と、上
記各列を構成するダミーセルのドレインとその各列とは
別の各列を構成するダミーセルのソースとが接続される
複数の列線とを有する仮想接地型ダミーセルアレイ領域
とを備え、 上記仮想接地型ダミーセルアレイ領域は、上記仮想接地
型メモリセルアレイ領域の外周側に配置されている不揮
発性半導体記憶装置において、 少なくとも上記仮想接地型メモリセルアレイ領域の近傍
の上記ダミーセルの浮遊ゲートに電子を注入することが
できる機能を有することを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 請求項１の不揮発性半導体記憶装置にお
いて、上記仮想接地型ダミーセルアレイ領域のダミーセ
ルのうち少なくとも上記仮想接地型メモリセルアレイ領
域に隣接しているダミーセルの浮遊ゲートに電子を注入
してそのダミーセルのしきい値を高い値に設定すること
ができるダミーセルしきい値設定手段を備えたことを特
徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項２の不揮発性半導体記憶装置にお
いて、上記各メモリセルは、３値以上の記憶状態に対応
する３個以上のしきい値を持つことができ、かつ、上記
ダミーセルしきい値設定手段は、上記ダミーセルのしき
い値を上記３個以上のしきい値のうちの最も高いしきい
値に設定することを特徴とする不揮発性半導体記憶装
置。 - 【請求項４】 請求項２または３の不揮発性半導体記憶
装置において、上記ダミーセルしきい値設定手段は、上
記仮想接地型ダミーセルアレイ領域の上記ダミーセルの
列線に接続されて、負電圧を印加することが可能な負電
圧供給トランジスタであることを特徴とする不揮発性半
導体記憶装置。 - 【請求項５】 請求項１乃至４のいずれか１つの不揮発
性半導体記憶装置において、上記仮想接地型ダミーセル
アレイ領域は、上記仮想接地型メモリセルアレイ領域と
同様な素子構成、配線層構成及び配線を有することを特
徴とする不揮発性半導体記憶装置。 - 【請求項６】 請求項１乃至5のいずれか１つ不揮発性
半導体記憶装置において、上記仮想接地型メモリセルア
レイ領域のメモリセルへの最も高いしきい値の設定を、
ブロック単位もしくは一括して行うと同時に、上記ダミ
ーセルヘの最も高いしきい値の設定を行うことを特徴と
する不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14816199A JP3584181B2 (ja) | 1999-05-27 | 1999-05-27 | 不揮発性半導体記憶装置 |
| US09/578,852 US6185131B1 (en) | 1999-05-27 | 2000-05-26 | Nonvolatile semiconductor storage device capable of electrically isolating dummy cell array region from memory cell array region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14816199A JP3584181B2 (ja) | 1999-05-27 | 1999-05-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000339979A true JP2000339979A (ja) | 2000-12-08 |
| JP3584181B2 JP3584181B2 (ja) | 2004-11-04 |
Family
ID=15446627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14816199A Expired - Fee Related JP3584181B2 (ja) | 1999-05-27 | 1999-05-27 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6185131B1 (ja) |
| JP (1) | JP3584181B2 (ja) |
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| US8379456B2 (en) | 2009-10-14 | 2013-02-19 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices having dummy cell and bias methods thereof |
| CN107797003A (zh) * | 2016-09-05 | 2018-03-13 | 中国计量科学研究院 | 一种用于充电桩计量性能检测的虚拟负荷试验装置及方法 |
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| TW565889B (en) * | 2002-07-02 | 2003-12-11 | Winbond Electronics Corp | Method for batchwise etching semiconductor |
| KR100476928B1 (ko) * | 2002-08-14 | 2005-03-16 | 삼성전자주식회사 | 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이 |
| KR100506941B1 (ko) * | 2003-08-19 | 2005-08-05 | 삼성전자주식회사 | 더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들 |
| KR102083492B1 (ko) * | 2013-09-26 | 2020-03-02 | 삼성전자 주식회사 | ＦｉｎＦＥＴ 소자를 위한 더미 셀 어레이 및 이를 포함한 반도체 집적 회로 |
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| CN112634966B (zh) * | 2019-10-23 | 2022-08-12 | 长江存储科技有限责任公司 | 对存储器件进行编程的方法及相关存储器件 |
| US11355184B2 (en) * | 2020-03-05 | 2022-06-07 | Silicon Storage Technology, Inc. | Analog neural memory array in artificial neural network with substantially constant array source impedance with adaptive weight mapping and distributed power |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3397427B2 (ja) * | 1994-02-02 | 2003-04-14 | 株式会社東芝 | 半導体記憶装置 |
| JP3336813B2 (ja) * | 1995-02-01 | 2002-10-21 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
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