JP2000340567A - 基板平坦化方法、電気光学装置の製造方法及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板平坦化方法において、基板面内において
均一な研磨レートを得ることにより、研磨工程の時間短
縮及びスラリー（砥液）の使用量削減を可能にする。 【解決手段】 液晶装置の絶縁膜１３の研磨工程に先立
って、研磨レートの低い画素領域やシール領域に対応す
る絶縁膜表面に凹部５０２を刻設する。これにより、凹
部５０２にスラリーが入り込み、見かけ上の研磨レート
をあげることができ、研磨工程において基板面内で均一
な研磨レートを得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば反射型液晶
パネル用基板やＴＦＴアレイ基板等の電気光学装置用基
板或いは半導体基板を平坦化処理する際の基板平坦化方
法、かかる技術を適用した電気光学装置の製造方法及び
半導体装置の製造方法並びにウェハ平坦化方法の技術分
野に関し、特に、研磨面の所定位置に予め凹部を刻設し
て研磨を行う基板平坦化方法、かかる技術を適用した電
気光学装置の製造方法及び半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】電気光学装置や半導体装置の配線パター
ン等の微細化や多層配線化に伴い、電気光学装置用基板
や半導体基板を平坦化処理する技術が重要になってきて
いる。

【０００３】例えば電気光学装置の一つであり、液晶プ
ロジェクタのライトバルブとして用いられる反射型液晶
パネルおける反射型液晶パネル基板では、画素電極の形
成に先立ち画素電極等の直下に形成される絶縁膜をＣＭ
Ｐ（Chemical MechanicalPolishing：化学的機械研
磨）法で平坦化処理している。87ここで、図１５は反射
型液晶パネル基板３１の平面レイアウト、図１４は図１
５を縦方向に切断した場合の概略断面図である。

【０００４】図１５に示すように、反射型液晶パネル基
板３１は、多数の画素電極１４（図１４参照）がマトリ
クス状に配置された矩形の画素領域（表示領域）２０
と、画素領域２０の左右辺の外側に位置し、ゲート線
（走査電極、行電極）を走査するゲート線駆動回路（Ｙ
ドライバ）２２Ｒ、２２Ｌと、画素電極１４の上辺に位
置し、データ線（信号電極、列電極）についてのプリチ
ャージ／テスト回路２３と、画素電極１４の下辺の外側
に位置し、データ線に画素データに応じた画素信号を供
給する画素信号サンプリング回路２４、及び画素信号サ
ンプリング回路２４の外側にはシール３６が位置決めさ
れる枠形状のシール領域２７と、下側端に沿って配列さ
れており、異方性導電膜（ＡＣＦ）３８を介してフレキ
シブルテープ配線３９に固着接続される複数の端子パッ
ド２６と、この端子パッド２６の列とシール領域２７と
の間に位置し、データ線に対し画素データに応じた画素
信号を供給するデータ線駆動回路（Ｘドライバ）２１
と、そのデータ線駆動回路２１の両脇に位置し、ガラス
基板３５の対向電極３３に給電するための中継端子パッ
ド（いわゆる銀点）２９Ｒ、２９Ｌとから構成されてい
る。

【０００５】なお、シール領域２７の内側に位置する周
辺回路（ゲート線駆動回路２２Ｒ、２２Ｌ、プリチャー
ジ／テスト回路２３、及び画素信号サンプリング回路２
４）にも、光が入射するのを防止するため、最上層の画
素電極１４と同層の遮光膜２５（図１４参照）が設けら
れている。

【０００６】図１４に示すように、反射型液晶パネル３
０は、ガラス又はセラミック等からなる支持基板３２上
に接着剤で固着された反射型液晶パネル用基板３１と、
この反射型液晶パネル用基板３１上をシール材３６で枠
形状に囲み、間隔をおいて対向配置した透明材料（ＩＴ
Ｏ）からなる対向電極（共通電極）３３を持つ光入射側
のガラス基板３５と、反射型液晶パネル用基板３１とガ
ラス基板３５との間のシール材３６で封止された隙間内
において充填された周知のＴＮ（Twisted Nematic）型
液晶又は電圧無印加状態で液晶分子が略垂直配向するＳ
Ｈ（Super Homeotropic）型液晶３７とを有している。

【０００７】図１６は反射型液晶パネル用基板３１の画
素領域２０の一部を拡大して示す平面図で、図１７は図
１６中のＡ−Ａ′に沿って切断した状態を示す切断図で
ある。１は単結晶シリコンのP^--型半導体基板（N^--型半
導体基板でも良い）で、２０mm角の大形サイズである。
２はこの半導体基板１のうち素子（ＭＯＳＦＥＴなど）
形成領域の表面（主面）側に形成されたP型ウェル領
域、３は半導体基板１の素子非形成領域における素子分
離用に形成されたフィールド酸化膜（いわゆるＬＯＣＯ
Ｓ）である。P型ウェル領域２は、例えば画素数７６８ラ
１０２４というような画素がマトリクス状に配置された
画素領域２０の共通ウェル領域として形成されており、
周辺回路（ゲート線駆動回路２２Ｒ、２２Ｌ、プリチャ
ージ／テスト回路２３、画像信号サンプリング回路２
４、及びデータ駆動回路２１）を構成する素子を作り込
む部分のＰ型ウェル領域２′（図１８参照）とは分離さ
れている。

【０００８】フィールド酸化膜３には１画素毎の区画領
域に2つの開口部が形成されている。一方の開口部の内
側中央にゲート絶縁膜３４を介して形成されたポリシリ
コン又はメタルシリサイド等からなるゲート電極４ａ
と、このゲート電極４ａの両側のＰ型ウェル領域２の表
面に形成されたN⁺型ソース領域５ａ、N⁺型ドレイン領域
５ｂとは画素選択用のNチャネル型ＭＯＳＦＥＴ（絶縁
ゲート型電界効果トランジスタ）を構成している。行方
向に隣接する複数の画素の各ゲート電極４ａは走査線方
向（画素行方向）に延在して走査線４を構成している。

【０００９】また、他方の開口部の内側のＰ型ウェル領
域２の表面に形成された行方向共通のＰ型容量電極領域
８と、このＰ型容量電極領域８の上に絶縁膜（誘電膜）
９ｂを介して形成されたポリシリコン又はメタルシリサ
イド等からなる容量電極９ａとは画素選択用ＭＯＳＦＥ
Ｔで選択された信号を保持するための保持容量Ｃを構成
している。

【００１０】ゲート電極４ａ及び容量電極９ａの上には
第１の層間絶縁膜６が形成され、この絶縁膜６上にはア
ルミニウムを主体とする第１のメタル層が形成されてい
る。

【００１１】第１のメタル層には、列方向に延在するデ
ータ線７（図１６参照）、データ線７から櫛歯状に突出
してコンタクトホール６ａを介してソース領域５ａに導
電接触するソース電極権配線７ａ、コンタクトホール６
ｂを介してドレイン領域５ｂに導電接触すると共にコン
タクトホール６ｃを介して容量電極９ａに導電接触する
中継配線１０とが含まれる。

【００１２】データ線７、ソース電極配線７ａ及び中継
配線１０を構成する第１のメタル層の上には第２の層間
絶縁膜１１が形成され、この第２の層間絶縁膜１１上に
はアルミニウムを主体とする第２のメタル層が形成され
ている。この第２のメタル層は画素領域２０の一面を覆
う遮光膜１２が含まれる。なお、この遮光膜１２を構成
する第２のメタル層は、画素領域２０の周囲に形成され
る周辺回路（ゲート線駆動回路２２Ｒ、２２Ｌ、プリチ
ャージ／テスト回路２３，画像信号サンプリング回路２
４、及びデータ駆動回路２１）において素子間の接続用
配線１２ｂ（図１８参照）を構成する。

【００１３】遮光膜１２の中継配線１０に対応する位置
にはプラグ貫通用開口部１２ａが開けられている。遮光
膜１２の上には第３の層間絶縁膜１３が形成され、この
第３の層間絶縁膜１３の上に略１画素分に対応した矩形
状の反射電極としての画素電極１４が形成されている。
遮光膜１２の開口部１２ａに対応してその内側に位置す
るように、第３、第２の層間絶縁膜１３、１１を貫通す
るコンタクトホール１６が設けられている。このコンタ
クトホール１６は、ＣＭＰ法で第３の層間絶縁膜１３を
平坦化した後、開口され、その中にタングステン等の高
融点金属が埋め込まれる。次いで、この高融点金属層の
表面側をエッチバック法により除去し、コンタクトホー
ル内にプラグを形成する。さらに、例えば低温スパッタ
法によりアルミニウム層を成膜し、パターニングにより
一辺が１５〜２０μｍ程度の矩形状の画素電極１４を形
成する。中継配線１０と画素電極１４とは柱状の接続プ
ラグ（層間導電部）１５で電気的に接続されている。そ
して、画素電極１４の上にはパッシベーション膜１７が
全面的に形成されている。

【００１４】なお、接続プラグ１５の形成方法として
は、この高融点金属層を埋め込んだ後にＣＭＰ（化学的
機械研磨）法で削り込んでコンタクトホール以外に堆積
した金属層を除去する方法もある。

【００１５】このような第３の層間絶縁膜１３に対する
ＣＭＰ法による平坦化処理は、その上に成膜される反射
電極としての表面鏡面用の画素電極１４を画素毎に成膜
するための必須プロセスである。また、画素電極１４の
上に保護膜を介して誘電体ミラー膜を形成する場合でも
必要となる。このＣＭＰ法は、スクライブ前のウェハを
化学的なエッチングと機械的な研磨とを併せて進行せし
める成分からなるスラリー（砥液）を用いて研磨する手
法である。

【００１６】

【発明が解決しようとする課題】しかしながら、画素領
域２０やシール領域では、第３の層間絶縁膜１３よりも
下層の第２のメタル層がこれらの領域のほぼ全面を覆う
遮光膜１２を構成していることから、図１８の点線で示
すように研磨前の第３の層間絶縁膜１３の表面が比較的
平坦で高原上に高くなっているのに対して、周辺回路領
域（ゲート線駆動回路２２Ｒ、２２Ｌ、プリチャージ／
テスト回路２３、画像信号サンプリング回路２４、及び
データ駆動回路２１）や端子パッド２６の領域では、第
３の層間絶縁膜１３よりも下層の第２のメタル層が素子
相互間の配線１２ｂ、２６ｂを構成していることから、
図１８の点線で示すように研磨前の第３の層間絶縁膜１
３の表面に凹凸が表れる。このためＣＭＰ法によって第
３の層間絶縁膜１３の表面を研磨した場合には、スラリ
ーが凹凸の表れた第３の層間絶縁膜１３の表面の方に集
まり、従って周辺回路領域や端子パッド領域と比べ画素
領域やシール領域に対応する位置の第３の層間絶縁膜１
３の表面は研磨レートが低くなり、第３の層間絶縁膜１
３の表面に段差が生じてしまう、という課題がある。

【００１７】本発明はかかる事情に基づきなされたもの
で、より平坦な研磨面を得ることができる基板平坦化方
法、電気光学装置の製造方法、半導体装置の製造方法及
びウェハ平坦化方法を提供することを課題とする。

【００１８】

【課題を解決するための手段】かかる課題を解決するた
め、本発明の基板平坦化方法は、下層のパターンに応じ
た凹凸が表れた基板表面を平坦化する方法であって、
（ａ）前記基板表面に表れた凹凸に応じて、前記基板表
面に凹部を刻設する工程と、（ｂ）前記凹部を刻設した
後に、前記基板表面を研磨して平坦化する工程とを具備
することを特徴とする。

【００１９】本発明のかかる構成によれば、基板表面を
研磨して平坦化する工程に先立ち、基板表面に表れた凹
凸に応じて、例えば凸部の頂部の面積が大きい位置の基
板表面に凹部を刻設しているので、基板表面を研磨する
際に例えばＣＭＰ（化学的機械研磨）法を用いた場合に
スラリーが刻設した凹部に入り込み、見かけ上の研磨レ
ートを上げることができる。従って、凸部の頂部の面積
が大きい位置と他の位置との研磨レートを等しくするこ
とが可能となり、この結果基板表面の凹凸にばらつきが
ある場合であっても研磨後の基板表面は凹凸がなく平坦
化する。また、本発明によれば、基板表面に凹部を刻設
してから研磨を行っているので、実質的な研磨量が低減
する。従って、研磨時間を短縮し、またスラリーの使用
量を低減することができる。

【００２０】本発明の一の態様として、前記工程（ａ）
において、前記基板表面に表れた凹凸の密度が均一にな
るように前記基板表面に前記凹部を刻設することを特徴
とする。

【００２１】かかる構成によれば、基板表面全体の研磨
レートが等しくなるので、研磨後の基板表面全体は均一
に平坦化する。

【００２２】本発明の一の態様として、前記工程（ａ）
において、前記基板表面を研磨すべき深さに応じた深さ
の前記凹部を前記基板表面に刻設することを特徴とす
る。

【００２３】かかる構成によれば、基板表面に刻設した
凹部の深さに応じて研磨深さが決定されるので、最終残
膜厚を制御することができる。

【００２４】本発明の一の態様として、前記工程（ａ）
は、前記基板表面に前記下層のパターンの形成時とは逆
型のレジストを塗布する工程と、前記下層のパターンの
形成時のマスクを用いて前記基板表面のレジストを露光
する工程と、前記露光されたレジストを現像する工程
と、前記現像されたレジストパターンを用いて前記基板
表面をエッチングする工程とを含むことを特徴とする。

【００２５】かかる構成によれば、研磨前の基板表面に
は下層のパターンに対応した凹凸が表れるので、この下
層のパターンに対応するように基板表面をエッチングす
ることで、基板表面の凹凸の密度はほぼ均一となる。そ
して、このような基板表面に研磨を施すことにより、基
板表面を均一に平坦化することができる。また、かかる
構成によれば、下層のパターンの形成時のマスクを用い
ることができるので、凹部を刻設するための特別なマス
クは不要となる。

【００２６】本発明の電気光学装置の製造方法は、基板
上に、複数の走査線と、複数のデータ線と、前記各走査
線とデータ線に接続された薄膜トランジスタと、前記薄
膜トランジスタに接続された画素電極とを有する画素領
域と、前記基板上に設けられ、前記画素領域を駆動する
ための駆動回路を有する駆動回路領域と、前記基板上に
設けられ、前記複数の走査線及びデータ線に給電するた
めの端子パッドを有する端子パッド領域とを有する電気
光学装置の製造方法であって、前記基板上に前記薄膜ト
ランジスタ、走査線、データ線、駆動回路及び端子パッ
ドを形成する工程と、前記薄膜トランジスタ、走査線、
データ線、駆動回路及び端子パッドが形成された基板上
に第１の絶縁膜を形成する工程と、前記画素領域に対応
する前記第１の絶縁膜をほぼ覆うように遮光膜を形成す
る工程と、前記遮光膜を含む前記第１の絶縁膜上に第２
の絶縁膜を形成する工程と、前記画素領域に対応する前
記第２の絶縁膜に凹部を刻設する工程と、前記凹部を刻
設した後に、前記第２の絶縁膜表面を研磨して平坦化す
る工程と、前記平坦化された第２の絶縁膜上に前記画素
電極を形成する工程とを具備することを特徴とする。

【００２７】本発明のかかる構成によれば、画素電極の
下層である絶縁膜を研磨して平坦化する工程に先立ち、
絶縁膜表面全体において凹凸の少ない、いわゆる研磨レ
ートの低い領域である画素領域の絶縁膜表面に予め凹部
を刻設するので、凹部にスラリーが入り込んで見かけ上
の研磨レートをあげることができる。これにより、絶縁
膜表面全体の研磨レートを均一化することができ、研磨
時間を短縮することができる。

【００２８】本発明の電気光学装置の製造方法は、基板
に、複数の走査線と、複数のデータ線と、前記各走査線
とデータ線に接続されたトランジスタと、前記トランジ
スタに接続された画素電極とを有する電気光学装置の製
造方法において、前記基板上に前記トランジスタとして
の半導体層を形成する工程と、前記半導体層上に絶縁薄
膜を形成する工程と、前記絶縁薄膜上に前記走査線及び
ゲート電極を形成する工程と、前記走査線及びゲート電
極上に第１絶縁膜を形成する工程と、前記第１絶縁膜上
に前記データ線を形成する工程と、前記データ線上に第
２絶縁膜を形成する工程と、前記データ線上に形成され
た第２絶縁膜の表面に表れる凹凸に応じて、該第２絶縁
膜表面に凹部を刻設する工程と、前記凹部を刻設した後
に、前記データ線上に形成された第２絶縁膜表面を研磨
して平坦化する工程と、前記平坦化された第２絶縁膜上
に画素電極を形成する工程とを具備することを特徴とす
る。

【００２９】本発明のかかる構成によれば、第２絶縁膜
を研磨して平坦化する工程に先立って、画素電極の下層
となる第２絶縁膜表面の凹凸に対応するように予め第２
絶縁膜表面をエッチングすることにより、第２絶縁膜表
面の凹凸の密度はほぼ均一となる。そして、このような
第２絶縁膜表面に研磨を施すことにより第２絶縁膜表面
全体を均一に平坦化することができる。

【００３０】本発明の一の態様として、前記第２絶縁膜
表面に凹部を刻設する工程は、前記第２絶縁膜表面に前
記走査線及び前記データ線の形成時とは逆型のレジスト
を塗布する工程と、少なくとも前記走査線及び前記デー
タ線の形成時のマスクをそれぞれ用いて前記第２絶縁膜
表面のレジストをそれぞれ露光する工程と、前記露光さ
れたレジストを現像する工程と、前記現像されたレジス
トパターンを用いて前記絶縁膜表面をエッチングする工
程とを含むことを特徴とする。

【００３１】かかる構成によれば、研磨前の第２絶縁膜
はほぼ下層である走査線及びデータ線に対応した凹凸が
現れるので、この凹凸に対応してエッチングすること
で、絶縁膜表面の凹凸の密度はほぼ均一となる。そし
て、このような基板表面に研磨を施すことにより、基板
表面を均一に平坦化することができる。また、かかる構
成によれば、走査線及びデータ線の形成時のマスクを用
いることができるので、凹部を刻設するための特別なマ
スクは不要となる。

【００３２】本発明の半導体装置の製造方法は、基板上
に、少なくともセルアレーが形成されたセルアレー領域
と周辺回路が形成された周辺回路領域とを有する半導体
装置の製造方法において、前記基板上の同一の層に形成
された前記セルアレー領域及び前記周辺回路領域上に絶
縁膜を形成する工程と、前記セルアレー領域に対応する
前記絶縁膜の表面に凹部を刻設する工程と、前記凹部を
刻設した後に、前記絶縁膜表面を研磨して平坦化する工
程とを具備することを特徴とする。

【００３３】本発明のかかる構成によれば、絶縁膜を研
磨して平坦化する工程に先立ち、周辺回路領域よりも研
磨レートの低いセルアレー領域に予め凹部を刻設してい
るので、絶縁膜表面を研磨する際に例えばＣＭＰ（化学
的機械研磨）法を用いた場合にスラリーが刻設した凹部
に入り込み、見かけ上の研磨レートを上げることができ
る。従って、周辺回路領域とセルアレー領域との研磨レ
ートをほぼ等しくすることが可能となり、研磨後の絶縁
膜表面は凹凸がなく平坦化する。また、本発明によれ
ば、絶縁膜表面に凹部を刻設してから研磨を行っている
ので、実質的な研磨量が低減する。従って、研磨時間を
短縮し、またスラリーの使用量を低減することができ
る。

【００３４】本発明の半導体装置の製造方法は、前記半
導体ウェハ表面に表れた凹凸に応じて、前記半導体ウェ
ハ表面に凹部を刻設する工程と、前記凹部を刻設した後
に、前記半導体ウェハ表面を研磨して平坦化する工程
と、しかる後に前記半導体ウェハをダイシングする工程
とを具備することを特徴とする。

【００３５】本発明のかかる構成によれば、半導体ウェ
ハ表面を研磨して平坦化する工程に先立ち、半導体ウェ
ハ表面内の研磨レートの低い領域に凹部を刻設している
ので、スラリーが刻設した凹部に入り込み、見かけ上の
研磨レートを上げることができる。従って、半導体ウェ
ハ表面内での研磨レートを均一にすることが可能とな
り、この結果半導体ウェハ表面の凹凸にばらつきがある
場合であっても研磨後の基板表面は凹凸がなく平坦化す
る。また、本発明によれば、基板表面に凹部を刻設して
から研磨を行っているので、実質的な研磨量が低減す
る。従って、研磨時間を短縮し、またスラリーの使用量
を低減することができる。

【００３６】本発明の一の態様として、前記半導体ウェ
ハ表面に凹部を刻設する工程では、チップ単位で凹部を
刻設することを特徴とする。

【００３７】かかる構成によれば、チップ単位の絶縁膜
表面の研磨レートを均一にすることができる。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００３９】（実施形態１）図１〜図４は本発明の実施
形態１に係る反射型液晶パネルにおける反射型液晶パネ
ル用基板の製造方法を説明するための図である。

【００４０】本実施形態における反射型液晶パネル用基
板は、従来の技術の図１４〜図１８に示した構成と同様
であるので、以下では同一の要素には同一の符号を付し
てそれらの構成の説明は省略し、その製造方法を説明す
る。

【００４１】ここで、図１は画素電極形成に先立ち第３
の層間絶縁膜１３の表面を平坦化処理する直前の状態を
示している。第３の層間絶縁膜１３の表面では、図１に
示されるように、画素領域やシール領域に対応する位置
は平坦であるのに対して周辺回路領域や端子パッド領域
に対応する位置は凹凸が生じている。この状態でそのま
ま第３の層間絶縁膜１３の表面をＣＭＰ（化学的機械研
磨）法により研磨すると、周辺回路領域や端子パッド領
域と比べ画素領域やシール領域に対応する位置の第３の
層間絶縁膜１３の表面は研磨レートが低くなり、第３の
層間絶縁膜１３の表面に段差が生じてしまう。そこで、
本実施形態では、第３の層間絶縁膜１３の表面の研磨に
先立ち、研磨レートの低い画素領域やシール領域に対応
する位置の第３の層間絶縁膜１３の表面に凹部を刻設
し、研磨レートを均一化している。

【００４２】これは、まず図２に示すように、レジスト
塗布、露光処理及び現像処理を経て第３の層間絶縁膜１
３の表面の凹部を刻設すべき位置が露出するフォトレジ
スト５０１を形成する。

【００４３】次に図３に示すようにフォトレジスト５０
１における露出部を介して第３の層間絶縁膜１３の表面
をエッチング処理し、画素領域やシール領域に対応する
位置の第３の層間絶縁膜１３の表面に凹部５０２を刻設
し、その後フォトレジスト５０１を除去する。

【００４４】なお凹部５０２の刻設後に第３の層間絶縁
膜１３の表面に表れる凹凸の密度が均一になるように、
第３の層間絶縁膜１３表面に凹部５０２を刻設するのが
好ましい。これにより、研磨後の第３の層間絶縁膜１３
表面全体がうねりもなく均一に平坦化するからである。
また第３の層間絶縁膜１３表面を研磨すべき深さに応じ
て、凹部５０２の深さを制御するのが好ましい。これに
より研磨量を制御できるからである。本実施形態では、
特に凹部５０２の深さを周辺回路領域や端子パッド領域
における第３の層間絶縁膜１３の表面の凹部と同程度の
深さとするのが好ましい。これにより、周辺回路領域や
端子パッド領域に対応する位置の第３の層間絶縁膜１３
の表面と画素領域やシール領域に対応する位置の第３の
層間絶縁膜１３の表面とを同程度に深さに研磨すること
ができるからである。

【００４５】次に図４に示すように第３の層間絶縁膜１
３の表面全体をＣＭＰ法により研磨して平坦化する。こ
こで、図４の点線で示す第３の層間絶縁膜１３の表面は
かかる研磨により実線で示す位置まで削られる。

【００４６】このように本実施形態によれば、第３の層
間絶縁膜１３の表面を研磨して平坦化する工程に先立
ち、図３に示したように凹凸の少ない画素領域やシール
領域に対応する位置の第３の層間絶縁膜１３の表面に、
他の部分と同程度の凹凸を持つように凹部５０２を刻設
しているので、第３の層間絶縁膜１３の表面を研磨する
際にスラリーが刻設したこの凹部５０２に入り込み、見
かけ上の研磨レートを上げることができる。従って、第
３の層間絶縁膜１３の表面全体の研磨レートを等しくす
ることが可能となり、この結果第３の層間絶縁膜１３の
表面の凹凸にばらつきがある場合であっても研磨後の第
３の層間絶縁膜１３の表面表面は凹凸がなく平坦化す
る。また、本実施形態によれば、第３の層間絶縁膜１３
の表面に凹部５０２を刻設してから研磨を行っているの
で、実質的な研磨量が低減する。従って、研磨時間を短
縮し、またスラリーの使用量を低減することができる。

【００４７】（実施形態２）図５〜図９は本発明の実施
形態２に係る透過型液晶パネルにおける透過型液晶パネ
ル基板の平面図、透過型液晶パネルの縦断面図及び透過
型液晶パネル基板の製造方法を説明するための図であ
る。図６はそれぞれ図５の線Ｂ−Ｂ’で切断したときの
液晶パネルの縦断面図であり、図７〜図９は図６のＴＦ
Ｔアレイ基板の工程断面図である。

【００４８】本実施形態における透過型液晶パネル５９
では、スイッチング素子とし薄膜トランジスタが設けら
れている点が上述の前記反射型液晶パネルと異なる。そ
の他の駆動回路、端子パッド等の構造は従来の技術の図
１４〜図１８に示した構成と同様であるので、以下では
同一の要素には同一の符号を付して、透過型液晶パネル
の構成及びその製造方法を説明する。

【００４９】本実施形態における液晶パネル５９は、図
５、図６に示すように、例えばＴＦＴアレイ基板６１と
ガラスからなる対向基板３５との間に電気光学物質とし
て液晶３７が充填されているＴＦＴアレイ基板６１上に
は、複数の走査線４及び複数のデータ線７が交差するよ
うに配置され、これら交差部毎にデータ線７及び走査線
４に接続して薄膜トランジスタ６２が配置され、更に薄
膜トランジスタ６２に接続した画素電極１４が配置され
て構成されている。そして、走査線４に沿ってほぼ平行
に直線状に走査線４と同層で形成された容量線４ｂが配
置されている。

【００５０】図６において、ＴＦＴアレイ基板６１上
に、後に形成される半導体膜５１を含む薄膜トランジス
タ６２に対応して配置された遮光膜４０と、この遮光膜
４０上に形成された下地層間絶縁膜４１と、下地層間絶
縁膜４１上に形成されたポリシリコン等の半導体膜５１
が配置されている。半導体膜５１上には絶縁薄膜４２を
介して走査線４、走査線と同層で形成された容量線４ｂ
とが配置され、走査線４の一部は半導体層５１のチャネ
ル領域５１aに対向するように配置され、ゲート電極４
ａとして機能する。容量線４ｂは遮光膜４０と下地層間
絶縁膜４１に形成されたコンタクトホール４６を介して
遮光膜と電気的に接続していても良い。走査線４ａ及び
容量線４ｂ上には、これらを覆うように第１の層間絶縁
膜４７が形成され、更に第１の層間絶縁膜４７上にはデ
ータ線７が配置されている。データ線７は、絶縁薄膜及
び第１の層間絶縁膜に形成されるコンタクトホール４５
を介して半導体膜５１のソース領域５１ｄに電気的に接
続している。データ線７上にはこれを覆うように第２の
層間絶縁膜４３が配置され、更に第２の層間絶縁膜４３
上にはＩＴＯ（Indium Tin Oxide）からなる透明電極
である画素電極１４が配置されている。この画素電極１
４は、絶縁薄膜４２、第１の層間絶縁膜４７、第２の層
間絶縁膜４３に形成されるコンタクトホール４８を介し
て半導体膜５１のドレイン領域５１ｅと電気的に接続し
ている。そして、画素電極を含む基板全面に配向膜４４
が配置されている。また、半導体膜５１は、ＬＤＤ（Li
ghtly Doped Drain）領域１ｂ及び１ｃを有してお
り、半導体膜５１の一部は第１蓄積容量電極５１ｆとし
て機能し、絶縁薄膜４２を介して容量線４ｂと蓄積容量
７０を形成している。

【００５１】一方、ＴＦＴアレイ基板６１に対向する対
向基板には、薄膜トランジスタ６２に入射する光を遮光
するための遮光膜５０が配置され、遮光膜５０を覆って
基板全面にＩＴＯからなる透明な対向電極３３、配向膜
４４が順次形成され構成されている。

【００５２】次に製造方法について説明する。

【００５３】ここで、図７(a)は画素電極形成に先立
ち、第２の層間絶縁膜４３の表面を平坦化処理する直前
の状態を示している。尚、走査線４及び容量線４ｂ、デ
ータ線７の形成方法は、それぞれ電極層を形成した後、
電極層上にネガ型のフォトレジストを塗布し、所定の形
状のマスクパターンを使用してフォトレジストを露光、
現像し、フォトレジストにより覆われていない電極層を
エッチングすることにより走査線４及び容量線４ｂ、ま
たはデータ線７を形成している。

【００５４】図７（ａ）に示すように、第２の層間絶縁
膜４３の表面では、走査線４、容量線４ｂ、データ線７
などのパターンに対応して凹凸が生じている。この状態
でそのまま第１の層間絶縁膜１３の表面をＣＭＰ（化学
的機械研磨）法により研磨すると、第１の層間絶縁膜表
面内での凹凸が均一化されておらず、面内での研磨レー
トが不均一となる。そこで、本実施形態では、第２の層
間絶縁膜４３の表面の研磨に先立ち、走査線４及び容量
線４ｂ、データ線７の形成時に用いたマスクそれぞれを
利用して第２の層間絶縁膜４３表面に凹部を刻設し、面
内での研磨レートを均一化している。

【００５５】これは、まず図７（ａ）に示すように、第
２の層間絶縁膜４３上に、走査線４及び容量線４ｂの形
成時に用いたレジストと逆型であるポジ型のフォトレジ
スト８０を塗布する。そして、走査線４及び容量線４ｂ
を形成する時に用いたマスク９０を用いて、露光処理及
び現像処理を行う。これにより図７（ｂ）に示すように
走査線及び容量線のパターンとは逆のパターン形状のフ
ォトレジストパターン８０ａが形成される。

【００５６】次に、このフォトレジストパターン８０ａ
をマスクとして、フォトレジストに覆われていない第２
の層間絶縁膜４３をエッチングした後、フォトレジスト
パターン８０ａを除去して、図７（ｃ）に示すように、
走査線４及び容量線４ｂに対応した位置に凹部が形成さ
れた第２の層間絶縁膜４３を得る。

【００５７】次に、図８（ａ）に示すように、第２の層
間絶縁膜４３上に、データ線７の形成時に用いたレジス
トと逆型であるポジ型のフォトレジスト８１を塗布す
る。そして、データ線７を形成する時に用いたマスク９
１を用いて、露光処理及び現像処理を行う。これにより
図８（ｂ）に示すようにデータ線７のパターンとは逆の
パターン形状のフォトレジストパターン８１ａが形成さ
れる。

【００５８】次に、このフォトレジストパターン８１ａ
をマスクとして、フォトレジストに覆われていない第２
の層間絶縁膜４３をエッチングし、フォトレジストパタ
ーン８１ａを除去して、図８（ｃ）に示すように、デー
タ線に対応した位置に凹部が形成された第２の層間絶縁
膜４３を得る。

【００５９】次に第２の層間絶縁膜４３の表面全体をＣ
ＭＰ法により研磨して平坦化し、図９（ａ）に示すよう
な平坦化された第２の層間絶縁膜４３を形成し、更に後
工程で形成される画素電極と半導体層とを接続するため
のコンタクトホールをフォトエッチングなどにより形成
する。

【００６０】次に図９（ｂ）に示すように、ＩＴＯから
なる画素電極を形成する。

【００６１】このように本実施形態によれば、第２の層
間絶縁膜４３の表面を研磨して平坦化する工程に先立
ち、第２の層間絶縁膜表面の凹凸の原因となる走査線
４、容量線４ｂ、データ線７に対応した位置に凹部を刻
設しているので、研磨時における絶縁膜表面の凹凸を面
内で均一化することができる。この結果、研磨時間を短
縮し、またスラリーの使用量を低減することができる。

【００６２】更に、本実施形態によれば、走査線及び容
量線、データ線の形成時に用いたレジストは逆型のレジ
ストを用いて、第２の層間絶縁膜４３の表面をエッチン
グするので、走査線４ａ及び容量線４ｂ、データ線7で
用いるマスクを第２絶縁膜表面のエッチングの際にその
まま使用できる。これにより、第２絶縁膜表面のエッチ
ングのためのマスクを別に用意する必要がなくなる。
尚、本実施形態においては、走査線４ａ及び容量線４
ｂ、データ線７の形成時にネガ型レジストを用い、第２
絶縁膜表面のエッチングの際にポジ型レジストを用いた
が、逆でもよい。また、第２絶縁膜表面のエッチングに
用いるマスクを別に用意すれば、同型のレジストを用い
ることも可能である。37さらに本実施形態においては、
絶縁膜表面のエッチングの際に、走査線４ａ、容量線４
ｂのマスクとデータ線７のマスクを２回に分けて別々に
パターニング、エッチングし、凹凸を形成したが、この
他にもレジストを塗布した後に、２枚あるいはそれ以上
のマスクを用いて多重露光を行い、レジストをパターニ
ングし、エッチングを行って良い。これによりレジスト
塗布の回数を削減しつつ奥か的な凹凸を形成することが
できる。

【００６３】（実施形態３）図１０〜図１１は本発明の
実施形態３に係る半導体装置、例えばＤＲＡＭの構造を
示す図及びその製造方法を説明するための図である。

【００６４】本実施形態における半導体装置１００は、
図１０に示すように、ｐ型基板である半導体基板１０１
上に、周辺回路領域とセルアレー領域とを有している。

【００６５】セルアレー領域には、ＭＯＳトランジスタ
１０２が形成され、ＭＯＳトランジスタ１０２を覆うよ
うにＢＰＳＧ（ボロンリンシリケートガラス）酸化膜か
らなる第１の層間絶縁膜１０３が形成され、この第１の
層間絶縁膜１０３上には、ＡｌまたはＷからなる第１の
金属膜１０４が配置されている。更に、第１の金属膜１
０４上には酸化膜からなる第２の層間絶縁膜１０５が配
置され、第２の層間絶縁膜１０５上にはＡｌまたはＣu
からなる第２の金属膜１０６が配置されている。

【００６６】一方、周辺回路領域は、半導体基板１０１
上に形成されたＬＯＣＯＳ（フィールド酸化膜）上に、
ゲート１０８が配置され、このゲート１０８を覆うよう
にセルアレー領域の第１の層間絶縁膜１０２と同層の絶
縁膜が配置されている。そして、第１の層間絶縁膜１０
２上には、セルアレー領域の第１の金属膜と同層の金属
膜１０４が配置され、第１の層間絶縁膜１０２に形成さ
れるコンタクトホール１０９を介して半導体基板１０１
と電気的に接続している。第１の金属膜１０４を含む第
１の層間絶縁膜１０３上には、第２の層間絶縁膜１０５
が配置され、第２の層間絶縁膜１０５上には、セルアレ
ー領域の第２の金属膜１０６と同層の金属膜１０６が配
置されている。

【００６７】ここで、図１１（ａ）は第１の金属膜１０
４の形成に先立ち第１の層間絶縁膜１０３の表面を平坦
化処理する直前の状態を示している。図１１（ａ）に示
される実線１２０は、第１の層間絶縁膜形成後の膜の形
状を示し、点線１２１は平坦化処理後の膜の目標とする
形状を示す。セルアレー領域と周辺回路領域とでは、第
１の層間絶縁膜１０３の下層に形成されるパターンが異
なるため、半導体基板１０１から見たときの相対的な厚
みが異なる。このため、平坦化処理による所望の厚みに
なるまでに、周辺回路領域ではａの厚み分を研磨すれば
良いのに対し、セルアレー領域ではａの厚みよりも厚い
ｂの厚み分を研磨する必要がある。このため、基板面内
全面における所望の厚みとなるまでの研磨時間が異なっ
てしまい、研磨時間をセルアレー領域に合わせる必要が
ある。そこで、本実施形態では、第１の層間絶縁膜１０
３の表面の研磨に先立ち、予めセルアレー領域の第１の
層間絶縁膜１０３の表面に凹部を刻設し、基板面内にお
ける研磨時間を均一化している。

【００６８】これは、まず図１１（ｂ）に示すように、
既知の方法で、セルアレー領域の第１の層間絶縁膜１０
３の表面に凹部１２２を設ける。

【００６９】次に図１１（ｃ）に示すように第１の層間
絶縁膜１０３の表面全体をＣＭＰ法により研磨して平坦
化する。ここで、図１１の点線で示す第１の層間絶縁膜
１０３の表面はかかる研磨により実線で示す位置まで削
られる。

【００７０】このように本実施形態によれば、第１の層
間絶縁膜１０３の表面を研磨して平坦化する工程に先立
ち、セルアレー領域に対応する第１の層間絶縁膜１０３
の表面に、凹部１２２を刻設しているので、第１の層間
絶縁膜１０３の表面を研磨する際にスラリーが刻設した
この凹部１２２に入り込み、見かけ上の研磨レートを上
げることができる。従って、第１の層間絶縁膜１０３の
表面全体の研磨時間を等しくすることが可能とる。従っ
て、研磨時間を従来における周辺回路領域で要する時間
に短縮することがき、またスラリーの使用量を低減する
ことができる。

【００７１】（実施形態４）図１２〜図１３は本発明の
実施形態４に係る半導体ウェハの構造及び本実施形態の
効果を示す図である。

【００７２】図１２は、本実施形態における半導体ウェ
ハ１４０の平面図であり、半導体ウェハ１４０は実施形
態３に記載する半導体装置１００が複数集合した形状と
なっており、半導体ウェハ１４０をダイシングすること
により、個々の半導体装置１００に分離することができ
る。

【００７３】本実施形態は、ダイシング前の半導体ウェ
ハ１４０の表面を平坦化するもので、半導体ウェハ表面
に現れた凹凸に応じて凹部を刻設した後、研磨により平
坦化する。ここでは、凹部の密度を基板面内で異なるよ
うに、凹部を刻設した。具体的には、図１２に示すよう
に、半導体ウェハの中心部にいくほど凹部の密度を高く
していき、中心から離れるに従って、凹部の密度を段階
的に低くした。

【００７４】このような凹部を設けた半導体ウェハは、
研磨工程において、凹部を設けずに研磨工程を行った従
来法（図１３（ａ））と比較して、図１３（ｂ）に示す
ように研磨レートを基板面内で均一化することができ
た。尚、図１３は、半導体ウェハとして直径２００ｍｍ
のものを使用し、半導体ウェハの中心部を０として、ｘ
軸、ｙ軸方向それぞれにおける中心部から距離による研
磨レートを測定したものである。

【００７５】本実施形態においては、平坦化処理に先立
って、研磨レートの低い領域に予め凹部を設けることに
より、基板全面における研磨レートを均一化することが
できる。

【００７６】また、基板面内における凹部のパターン密
度は本実施形態に限られるものではなく、下層のパター
ンに応じて生じる絶縁膜表面の凹凸に応じて、凹部のパ
ターン密度、深さなどを調整すればよい。

【図面の簡単な説明】

【図１】 第１実施形態の液晶装置の製造プロセスを順
を追って示す工程図（その１）である。

【図２】 第１実施形態の液晶装置の製造プロセスを順
を追って示す工程図（その２）である。

【図３】 第１実施形態の液晶装置の製造プロセスを順
を追って示す工程図（その３）である。

【図４】 第１実施形態の液晶装置の製造プロセスを順
を追って示す工程図（その４）である。

【図５】 第２実施形態の液晶装置の画素領域を示す平
面図である。

【図６】 図５の線Ｂ−Ｂ′で切断した場合の液晶装置
の縦断面図である。

【図７】 第２実施形態の液晶装置の製造プロセスを順
を追って示す工程図（その１）である。

【図８】 第２実施形態の液晶装置の製造プロセスを順
を追って示す工程図（その２）である。

【図９】 第２実施形態の液晶装置の製造プロセスを順
を追って示す工程図（その３）である。

【図１０】 第３実施形態の半導体装置を示す縦断面図
である。

【図１１】 第３実施形態の半導体装置の製造プロセス
を順を追って示す工程図である。

【図１２】 第４実施形態の半導体ウェハを示す平面図
である。

【図１３】 従来方法と第４実施形態における研磨レー
トの効果の比較図である。

【図１４】 液晶装置の縦断面図である。

【図１５】 液晶装置の平面図である。

【図１６】 液晶装置の表示領域を示す平面図である。

【図１７】 図１６の線Ａ−Ａ’で切断した場合の縦断
面図であある。

【図１８】 液晶装置の平坦化処理工程を説明する図で
ある。

【符号の説明】

１…半導体基板 ４…走査線97 ６、４７、１０３…第１の層間絶縁膜 ７…データ線97 １１、４３、１０５…第２の層間絶縁膜 １３…第３の層間絶縁膜99 １４…画素電極 ２０…画素領域 ２１…データ線駆動回路 ２２…ゲート線駆動回路 ２６…端子パッド ３１…反射型液晶パネル用基板 ３２、３５、６１…基板 ４１…下地絶縁膜 ４２…絶縁薄膜 ５１…半導体層 ５９…透過型液晶パネル ６１…ＴＦＴアレイ基板 ６２…薄膜トランジスタ ８０、８１…フォトレジスト ８０ａ、８１ａ…フォトレジストパターン ９０、９１…マスク １００…半導体装置 １０１、１４１…半導体基板 １２２、５０２…凹部 １４０…半導体ウェハ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６２７Ａ Ｈ０５Ｋ 3/46 Ｆターム(参考） 2H090 HA03 HC01 HD03 LA04 2H092 GA40 GA59 JA25 JB07 JB58 MA01 MA15 NA19 5E346 CC55 DD44 DD46 GG01 HH11 5F033 HH08 HH11 HH19 HH38 JJ38 KK01 KK04 QQ09 QQ37 QQ48 RR15 VV15 VV16 XX01 5F110 AA18 BB02 CC02 HL07 NN40 NN41 NN72 QQ19

Claims (10)

【特許請求の範囲】
1. 【請求項１】 下層のパターンに応じた凹凸が表れた基
   板表面を平坦化する方法であって、 （ａ）前記基板表面に表れた凹凸に応じて、前記基板表
   面に凹部を刻設する工程と、 （ｂ）前記凹部を刻設した後に、前記基板表面を研磨し
   て平坦化する工程とを具備することを特徴とする基板平
   坦化方法。
2. 【請求項２】 前記工程（ａ）において、前記基板表面
   に表れた凹凸の密度が均一になるように前記基板表面に
   前記凹部を刻設することを特徴とする請求項１に記載の
   基板平坦化方法。
3. 【請求項３】 前記工程（ａ）において、前記基板表面
   を研磨すべき深さに応じた深さの前記凹部を前記基板表
   面に刻設することを特徴とする請求項１または請求項２
   に記載の基板平坦化方法。
4. 【請求項４】 前記工程（ａ）は、 前記基板表面に前記下層のパターンの形成時とは逆型の
   レジストを塗布する工程と、 前記下層のパターンの形成時のマスクを用いて前記基板
   表面のレジストを露光する工程と、 前記露光されたレジストを現像する工程と、 前記現像されたレジストパターンを用いて前記基板表面
   をエッチングする工程とを含むことを特徴とする請求項
   １から請求項３のうちいずれか１項に記載の基板平坦化
   方法。
5. 【請求項５】 基板上に、複数の走査線と、複数のデー
   タ線と、前記各走査線とデータ線に接続された薄膜トラ
   ンジスタと、前記薄膜トランジスタに接続された画素電
   極とを有する画素領域と、前記基板上に設けられ、前記
   画素領域を駆動するための駆動回路を有する駆動回路領
   域と、前記基板上に設けられ、前記複数の走査線及びデ
   ータ線に給電するための端子パッドを有する端子パッド
   領域とを有する電気光学装置の製造方法において、 前記基板上に前記薄膜トランジスタ、走査線、データ
   線、駆動回路及び端子パッドを形成する工程と、 前記薄膜トランジスタ、走査線、データ線、駆動回路及
   び端子パッドが形成された基板上に第１の絶縁膜を形成
   する工程と、 前記画素領域に対応する前記第１の絶縁膜をほぼ覆うよ
   うに遮光膜を形成する工程と、 前記遮光膜を含む前記第１の絶縁膜上に第２の絶縁膜を
   形成する工程と、 前記画素領域に対応する前記第２の絶縁膜に凹部を刻設
   する工程と、 前記凹部を刻設した後に、前記第２の絶縁膜表面を研磨
   して平坦化する工程と、 前記平坦化された第２の絶縁膜上に前記画素電極を形成
   する工程とを具備することを特徴とする電気光学装置の
   製造方法。
6. 【請求項６】 基板に、複数の走査線と、複数のデータ
   線と、前記各走査線とデータ線に接続されたトランジス
   タと、前記トランジスタに接続された画素電極とを有す
   る電気光学装置の製造方法において、 前記基板上に前記トランジスタとしての半導体層を形成
   する工程と、 前記半導体層上に絶縁薄膜を形成する工程と、 前記絶縁薄膜上に前記走査線及びゲート電極を形成する
   工程と、 前記走査線及びゲート電極に第１絶縁膜を形成する工程
   と、 前記第１絶縁膜上に前記データ線を形成する工程と、 前記データ線上に第２絶縁膜を形成する工程と、 前記データ線上に形成された第２絶縁膜の表面に表れる
   凹凸に応じて、該第２絶縁膜表面に凹部を刻設する工程
   と、 前記凹部を刻設した後に、前記データ線上に形成された
   第２絶縁膜表面を研磨して平坦化する工程と、 前記平坦化された第２絶縁膜上に画素電極を形成する工
   程とを具備することを特徴とする電気光学装置の製造方
   法。
7. 【請求項７】 前記第２絶縁膜表面に凹部を刻設する工
   程は、 前記第２絶縁膜表面に前記走査線及び前記データ線の形
   成時とは逆型のレジストを塗布する工程と、 少なくとも前記走査線及び前記データ線の形成時のマス
   クをそれぞれ用いて前記絶縁膜表面のレジストをそれぞ
   れ露光する工程と、 前記露光されたレジストを現像する工程と、 前記現像されたレジストパターンを用いて前記絶縁膜表
   面をエッチングする工程とを含むことを特徴とする請求
   項６に記載の電気光学装置の製造方法。
8. 【請求項８】 基板上に、少なくともセルアレーが形成
   されたセルアレー領域と周辺回路が形成された周辺回路
   領域とを有する半導体装置の製造方法において、 前記基板上の同一の層に形成された前記セルアレー領域
   及び前記周辺回路領域上に絶縁膜を形成する工程と、 前記セルアレー領域に対応する前記絶縁膜の表面に凹部
   を刻設する工程と、 前記凹部を刻設した後に、前記絶縁膜表面を研磨して平
   坦化する工程とを具備することを特徴とする半導体装置
   の製造方法。
9. 【請求項９】 半導体装置の製造方法であって、 前記半導体ウェハ表面に表れた凹凸に応じて、前記半導
   体ウェハ表面に凹部を刻設する工程と、 前記凹部を刻設した後に、前記半導体ウェハ表面を研磨
   して平坦化する工程と、しかる後に、前記半導体ウェハ
   をダイシングする工程とを具備することを特徴とする半
   導体装置の製造方法。
10. 【請求項１０】 前記半導体ウェハ表面に凹部を刻設す
    る工程では、チップ単位で凹部を刻設することを特徴と
    する請求項９に記載の半導体装置に製造方法。