JP2000340669A - アクティブ・クランプ回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 電力用半導体素子をサージ電圧等から保護す
るアクティブ・クランプ回路において、任意のクランプ
電圧を得る回路を提供し、チップ面積を大型化せずに済
む。 【解決手段】 ゲート電極に、制御信号が入力し、直列
に接続の負荷素子１３に電流を流すようにオンするパワ
ーＭＯＳトランジスタ１２と、第１の抵抗１５と、該一
端と直列に接続の第２の抵抗１４と、第１の抵抗の他端
と、アノード端が直列に接続の逆流防止用ダイオード１
７と、ＭＯＳトランジスタ１６と、該ソース電極と、カ
ソード端が接続の定電圧ダイオード１８とを備え、パワ
ーＭＯＳトランジスタのドレイン電極と、ゲート電極間
に、第１の抵抗１５及び第２の抵抗１４及び逆流防止用
ダイオードが直列に接続し、ＭＯＳトランジスタのドレ
イン電極は、パワーＭＯＳトランジスタ２１のドレイン
電極に接続し、定電圧ダイオードのアノード端は、逆流
防止用ダイオードのアノード端に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブ・クラ
ンプ回路に関し、特に電力用半導体素子（パワーデバイ
ス）をサージ電圧等から保護するアクティブ・クランプ
回路に関する。

【０００２】

【従来の技術】従来、電力用半導体素子（パワーデバイ
ス）をサージ電圧等から保護する回路として、アクティ
ブ・クランプ回路が知られている。この種のアクティブ
・クランプ回路として図５に示すようなものがあり、図
６はその主要部分を半導体装置として構成した場合の断
面図である。

【０００３】図５に示すように、制御入力端子８０にバ
ッファ８１が接続され、バッファ８１の出力が抵抗Ｒ₀
を介してＮチャネルパワーＭＯＳトランジスタ（以下、
Ｎ−ＭＯＳＦＥＴと記す）８２のゲートに入力されてい
る。負荷素子８３はＮ−ＭＯＳＦＥＴ８２のドレイン電
極に接続されている。複数の定電圧ダイオード８４〜９
０は直列接続され、その最終のダイオード８４のカソー
ド端をＮ−ＭＯＳＦＥＴ８２のドレイン電極に接続して
いる。直列接続された複数の定電圧ダイオード８４〜９
０の先端のダイオード９０のアノード端は、一般のダイ
オード９１のアノード端に接続され、一般のダイオード
９１のカソード端は抵抗Ｒ₀ の一端とＮ−ＭＯＳＦＥＴ
８２のゲート電極に接続されている。

【０００４】図５に示す回路を同一半導体チップ上に集
積化するには、図６に示すように、Ｎ−ＭＯＳＦＥＴ８
２のドリフト領域となるＮウェル（ＮＷＬ）９４内にＰ
ベース領域（ＰＢＡ）９５の領域を作り込み、その中に
ソース領域９６とベースコンタクト領域９７を作り込ん
でいる。Ｎウェル（ＮＷＬ）９４は、Ｐ基板９２の上部
にＮ埋め込み領域（ＮＢＬ）９３を介して形成されたＰ
エピタキシャル成長層（Ｐエピ層）７０の内部に選択的
に形成されている。ソース領域９６とＰベースコンタク
ト領域９７をコンタクトプラグ７６を介してアルミ配線
７７を用いて接続してソース電極とし、このソース電極
を接地する。Ｎウェル（ＮＷＬ）９４内には、Ｎ埋め込
み領域（ＮＢＬ）に到達するＮ型シンカー領域９８が形
成され、Ｎ型シンカー領域９８の表面にはシンカーコン
タクト領域９９が形成されている。そして、シンカーコ
ンタクト領域９９は、コンタクトプラグ７４を介してア
ルミ配線７５に接続され、このアルミ配線７５はドレイ
ン電極となる。このドレイン電極は図５に示すように負
荷素子８３に接続される。

【０００５】図５に示す定電圧ダイオード８４〜９０と
一般のダイオード９１は酸化膜上に形成したポリシリコ
ンによって形成されている。定電圧ダイオード８４〜９
０やダイオード９１は、このポリシリコン配線部分のＰ
型不純物ドープ部分とＮ型不純物ドープ部分との間の接
合面に形成される。それぞれのポリシリコンの上部には
図６に示すように、Ｐ型ポリシリコンに接続したアノー
ド電極７８とＮ型ポリシリコンに接続したカソード電極
７９を有している（図６では、そのうちの１個のダイオ
ードのみ図示している）。

【０００６】図５において、制御入力端子８０に入った
制御信号は、バッファ８１と抵抗Ｒ ₀ を介してＮ−ＭＯ
ＳＦＥＴ８２のゲートに入力される。まず、Ｎ−ＭＯＳ
ＦＥＴ８２のゲート電圧が“０”の場合、Ｎ−ＭＯＳＦ
ＥＴ８２はＯＦＦ状態であり、ドレイン−ソース間電圧
Ｖｄｓは電源電圧と等しくなる。

【０００７】次に、Ｎ−ＭＯＳＦＥＴ８２のゲート電圧
が“１”になると、Ｎ−ＭＯＳＦＥＴ４２はＯＮ状態と
なり、ドレイン−ソース間電圧Ｖｄｓはグラウンド電圧
とほぼ等しくなる。ここで再び、Ｎ−ＭＯＳＦＥＴ８２
のゲート電圧が“０”になると、Ｎ−ＭＯＳＦＥＴ８２
はＯＦＦ状態となる。

【０００８】負荷素子８３が誘導性素子（例えば、コイ
ル）の場合、それまで流れていた電流を維持しようとす
る働きがあるため、ターンオフ時には、 Ｖ（ｔ）＝−Ｌ・ｄｉ／ｄｔ …（１） の逆起電圧が発生する。ここで、Ｌは誘導負荷の自己イ
ンダクタンスを示し、ｄｉ／ｄｔは電流ｉの時間ｔに関
する微分演算子である。そのためドレイン−ソース間電
圧Ｖｄｓは電源電圧より、およそＬ・ｄｉ／ｄｔだけ高
い電圧になろうとする。ここで、Ｎ−ＭＯＳＦＥＴ８２
のしきい値電圧をＶｔｈ、定電圧ダイオード８４〜９０
の逆方向降伏電圧をそれぞれＶｚ、定電圧ダイオード８
４〜９０の段数をｎ（ここでは、段数ｎ＝７となる）、
一般のダイオード９１の順方向電圧をＶｆｐとすれば、
ドレイン−ソース間電圧Ｖｄｓが Ｖｄｓ＜Ｖｔｈ＋ｎ・Ｖｚ＋Ｖｆｐ …（２） になると、定電圧ダイオード８４〜９０や一般のダイオ
ード９１がＯＮ状態になり、Ｎ−ＭＯＳＦＥＴ８２のゲ
ート電圧をＶｇｓとして、 Ｖｇｓ＝Ｖｄｓ−（ｎ・Ｖｚ＋Ｖｆｐ） …（３） が印加され、Ｎ−ＭＯＳＦＥＴ８２がターンオンする。
その結果、ドレイン−ソース間電圧ＶｄｓはおよそＶｔ
ｈ＋ｎ・Ｖｚ＋Ｖｆｐの電圧でクランプされ、Ｖｄｓ＜
ドレイン−ソース間耐圧ＢＶｄｓｓならばＮ−ＭＯＳＦ
ＥＴ８２の素子破壊を防止することができる。すなわ
ち、サージ電圧が印加された場合、定電圧ダイオード８
４〜９０、一般のダイオード９１と電流が流れ、ゲート
へ電圧が印加され、Ｎ−ＭＯＳＦＥＴ８２がターンオン
することで破壊を防止する。このようなアクティブ・ク
ランプ回路においては、クランプ電圧が、 Ｖｄｓ＝Ｖｔｈ＋ｎ・Ｖｚ＋Ｖｆｐ …（４） で近似できる。すなわち、Ｖｚ＝６Ｖとすると、６Ｖス
テップでクランプ電圧を可変することになる。

【０００９】

【発明が解決しようとする課題】従来のアクティブ・ク
ランプ回路においては、パワーＭＯＳトランジスタ８２
の素子破壊を防止するためには、クランプ電圧Ｖｄｓ＜
ドレイン−ソース間耐圧ＢＶｄｓｓの関係が成り立つこ
とが必要とされる。

【００１０】ここで例えば、前述のアクティブ・クラン
プ回路の電源電圧が４２Ｖであり、定電圧ダイオードの
個数ｎ＝６とした場合に、そのクランプ電圧が４１Ｖだ
とすると、アクティブ・クランプ回路が常に動作する可
能性があり、Ｎ−ＭＯＳＦＥＴ８２が常時オン状態とな
り、回路が正常動作しないことになる。従って、定電圧
ダイオードの個数を１段増やし、ｎ＝７とすると、クラ
ンプ電圧Ｖｄｓは６Ｖ増えて、４７Ｖとなる。従って、
ドレイン−ソース間耐圧ＢＶｄｓｓは４７Ｖよりも大き
い値でなければならない。

【００１１】パワーＭＯＳトランジスタのドレイン−ソ
ース間耐圧ＢＶｄｓｓを増加するには、図６に示すウェ
ル領域９４の不純物濃度を薄くして、空乏層を伸ばすこ
とが考えられる。しかしながらパワーＭＯＳトランジス
タのウェル領域９４の不純物濃度を薄くすると、パワー
ＭＯＳトランジスタのオン抵抗が増加してしまうので、
これを避けるためにパワーＭＯＳトランジスタを多数形
成し、これを並列接続することでオン抵抗を下げる必要
が生じてしまい、チップ面積が大きくなってしまう。

【００１２】すなわち、従来のアクティブ・クランプ回
路においては、クランプ電圧が飛び飛びの値を取らざる
を得ないために、チップ面積が大きくなってしまってい
た。

【００１３】本発明は上記問題点を鑑みて、電力用半導
体素子（パワーデバイス）をサージ電圧等から保護する
アクティブ・クランプ回路において、任意のクランプ電
圧を得られる回路を提供することで、チップ面積を大型
化せずに済むことを目的とする。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明では、ゲート電極に、制御信
号が入力されることによって、直列に接続された負荷素
子に電流を流すようにオンする電力用トランジスタと、
第１の抵抗と、この第１の抵抗の一端と直列に接続され
る第２の抵抗と、第１の抵抗の他端と、アノード端が直
列に接続される逆流防止用ダイオードと、ＭＯＳトラン
ジスタと、このＭＯＳトランジスタのソース電極と、カ
ソード端が接続される定電圧ダイオードとを備え、電力
用トランジスタのドレイン電極と、前記ゲート電極との
間に、前記第１の抵抗及び第２の抵抗及び逆流防止用ダ
イオードが直列に接続され、ＭＯＳトランジスタのドレ
イン電極は、電力用トランジスタのドレイン電極に接続
され、定電圧ダイオードのアノード端は、逆流防止用ダ
イオードのアノード端に接続されるように構成した。

【００１５】また、請求項２に記載の発明では、ゲート
電極に、制御信号が入力されることによって、直列に接
続された負荷素子に電流を流すようにオンする電力用ト
ランジスタと、第１の抵抗と、この第１の抵抗の一端と
直列に接続される第２の抵抗と、第１の抵抗の他端と、
アノード端が直列に接続される逆流防止用ダイオード
と、バイポーラ・トランジスタと、このバイポーラ・ト
ランジスタのエミッタ電極と、カソード端が接続される
定電圧ダイオードとを備え、電力用トランジスタのドレ
イン電極と、ゲート電極との間に、第１の抵抗及び第２
の抵抗及び逆流防止用ダイオードが直列に接続され、バ
イポーラ・トランジスタのコレクタ電極は、電力用トラ
ンジスタのドレイン電極に接続され、定電圧ダイオード
のアノード端は、逆流防止用ダイオードのアノード端に
接続されるように構成した。

【００１６】

【発明の効果】請求項１に記載の発明においては、第１
の抵抗及び第２の抵抗の抵抗値を任意に設定すること
で、任意のクランプ電圧を得ることができ、これに起因
するチップ面積の大型化を防ぐことができる、という効
果を有する。

【００１７】また請求項２に記載の発明においては、第
１の抵抗及び第２の抵抗の抵抗値を任意に設定すること
で、任意のクランプ電圧を得ることができ、これに起因
するチップ面積の大型化を防ぐことができる、という効
果を有する。

【００１８】

【発明の実施の形態】以下、本発明によるアクティブ・
クランプ回路の実施の形態を添付図面を参照して詳細に
説明する。

【００１９】（第１の実施の形態）図１及び図２を用い
て、本発明によるアクティブ・クランプ回路の第１の実
施の形態を説明する。図１は第１の実施の形態のアクテ
ィブ・クランプ回路の回路図を示し、図２は図１に示し
た回路図の主要部分を半導体装置とした場合の断面を示
す図である。

【００２０】まず、図１に示す回路図の構成を説明する
と、制御入力端子１にバッファ２が接続され、バッファ
２の出力が抵抗３を介してＮチャネルパワーＭＯＳトラ
ンジスタ（以下、Ｎ−ＭＯＳＦＥＴと記す）１２のゲー
トに入力されている。負荷素子１３はＮ−ＭＯＳＦＥＴ
１２のドレイン電極に接続されている。１４は抵抗（第
２の抵抗に相当）で、この抵抗１４は抵抗１５（第１の
抵抗に相当）と直列に接続され、抵抗１５の一端が逆流
防止用ダイオード１７のアノード端と直列に接続され
る。抵抗１４の一端はＮ−ＭＯＳＦＥＴ１２のドレイン
電極と接続され、逆流防止用ダイオード１７のカソード
端はＮ−ＭＯＳＦＥＴ１２のゲート電極と接続される。
抵抗１４と抵抗１５の接続点は、ＭＯＳトランジスタ１
６のゲート電極に接続される。ＭＯＳトランジスタ１６
のドレイン電極は、Ｎ−ＭＯＳＦＥＴ１２のドレイン電
極と接続されている。ＭＯＳトランジスタ１６のソース
電極は、定電圧ダイオード１８のカソード端と接続さ
れ、定電圧ダイオード１８のアノード端は抵抗１５と逆
流防止用ダイオード１７のアノード端との接続点に接続
される。なお、負荷素子１３のＮ−ＭＯＳＦＥＴ１２の
ドレイン電極と接続されていない端子側には電源電圧Ｖ
ｄｄが印加される。

【００２１】次に、図２を用いて、図１に示した回路の
主要部分の半導体装置について説明する。まず、図１に
示すＮ−ＭＯＳＦＥＴ１２の部分について説明すると、
Ｎウェル領域（ＮＷＬ）２２は、Ｐ基板２０上に埋め込
み領域（ＮＢＬ）２１を介して形成されたＰエピタキシ
ャル成長層（Ｐエピ層）３３の内部に選択的に形成され
ている。このＮウェル領域２２内にＰベース領域（ＰＢ
Ａ）２３の領域を作り込み、その中にソース領域２４と
ベースコンタクト領域２６を作り込んでいる。ソース領
域２４とＰベースコンタクト領域２６とをコンタクトプ
ラグ３６を介してアルミ配線（図示せず）を用いて接続
してソース電極とし、このソース電極を接地する。Ｎウ
ェル領域２２内には、Ｎ埋め込み領域２１に到達するＮ
型シンカー領域３１が形成され、Ｎ型シンカー領域３１
の表面にはシンカーコンタクト領域３２が形成されてい
る。そして、シンカーコンタクト領域３２は、コンタク
トプラグ３５を介してアルミ配線（図示せず）に接続さ
れ、このアルミ配線はドレイン電極となる。このドレイ
ン電極は、図１に示すように、負荷素子１３に接続され
る。ベース領域２３上には絶縁膜３４を介してゲート電
極２７がポリシリコンによって形成されている。

【００２２】次に、ＭＯＳトランジスタ１６部分につい
て説明すると、Ｎウェル領域２２表面には、ベース領域
（ＰＢＡ）２９が形成され、このベース領域２９表面に
Ｎ型ソース領域３０が拡散によって形成されている。こ
のＮ型ソース領域３０上にはコンタクトプラグ３７を介
してアルミ配線（図示せず）が接続される。ベース領域
２９上には絶縁膜１００を介してゲート電極２８がポリ
シリコンによって形成されている。

【００２３】次に、定電圧ダイオード１８について説明
すると、エピタキシャル層３３上に形成された絶縁膜３
４を介して、ドープド・ポリシリコンが形成されてお
り、アノード端となるＰ型領域４３、カソード端となる
Ｎ型領域４２が形成され、この接合面に定電圧ダイオー
ド１８を構成している。Ｐ型領域４３にはコンタクトプ
ラグ３９、Ｎ型領域４２にはコンタクトプラグ３８が接
続されている。

【００２４】逆流防止用ダイオード１７について説明す
ると、定電圧ダイオード１８と同様に、エピタキシャル
層３３上に絶縁膜３４を介して、ドープド・ポリシリコ
ンが形成されており、アノード端となるＰ型領域４４、
カソード端となるＮ型領域４５が形成され、この接合面
に逆流防止用ダイオード１７を構成している。Ｐ型領域
４４にはコンタクトプラグ４０、Ｎ型領域４５にはコン
タクトプラグ４１が接続されている。なお、抵抗１４，
１５については、外付けとして示しているが、半導体基
板に形成してもよい。

【００２５】次に、第１の実施の形態の動作について説
明すると、図１において、制御入力端子１に入った制御
信号は、バッファ２と抵抗３を介してＮ−ＭＯＳＦＥＴ
１２のゲートに入力される。まず、Ｎ−ＭＯＳＦＥＴ１
２のゲート電圧が“０”の場合、Ｎ−ＭＯＳＦＥＴ１２
はＯＦＦ状態であり、ドレイン−ソース間電圧Ｖｄｓは
電源電圧Ｖｄｄと等しくなる。

【００２６】次に、Ｎ−ＭＯＳＦＥＴ１２のゲート電圧
が“１”になると、Ｎ−ＭＯＳＦＥＴ１２はＯＮ状態と
なり、負荷素子１３を電流が流れ、負荷素子１３が駆動
する。このとき、ドレイン−ソース間電圧Ｖｄｓはグラ
ウンド電圧とほぼ等しくなる。ここで再び、Ｎ−ＭＯＳ
ＦＥＴ１２のゲート電圧が“０”になると、Ｎ−ＭＯＳ
ＦＥＴ１２はＯＦＦ状態となる。

【００２７】ここで、負荷素子１３が誘導性素子（例え
ば、コイル）の場合には、それまで流れていた電流を維
持しようとし、その逆起電力Ｖ（ｔ）＝−Ｌ・ｄｉ／ｄ
ｔ（Ｌは誘導負荷の自己インダクタンス）が発生する。
このときの図１に示す回路におけるクランプ電圧Ｖｄｓ
は、 Ｖｄｓ＝Ｖｒ１＋Ｖｒ２＋Ｖｆ＋Ｖｔｈ ＝Ｖｒ２・（Ｒ１／Ｒ２）＋（Ｖｚ＋Ｖｇｓ）＋Ｖｆ＋Ｖｔｈ ＝（（Ｒ１／Ｒ２）／Ｒ２）・（Ｖｚ＋Ｖｇｓ）＋Ｖｆ＋Ｖｔｈ …（５） となる。ただし、抵抗１４の端子間電圧をＶｒ１、抵抗
１４の抵抗値をＲ１、抵抗１５の端子間電圧をＶｒ２、
抵抗１５の抵抗値をＲ２、定電圧ダイオード１８の逆方
向降伏電圧をＶｚ、逆流防止用ダイオード１７の順方向
立ち上がり電圧をＶｆ、ＭＯＳトランジスタ１６のゲー
ト−ソース間電圧をＶｇｓ、Ｎ−ＭＯＳＦＥＴ１２のし
きい値電圧をＶｔｈとする。

【００２８】このように、式（５）に示すクランプ電圧
Ｖｄｓによって、サージ電圧をクランプすることがで
き、Ｖｄｓ＜ドレイン−ソース間耐圧ＢＶｄｓｓならば
Ｎ−ＭＯＳＦＥＴ１２の素子破壊を防止することができ
る。この場合に、このクランプ電圧Ｖｄｓは、式（５）
からわかるように、抵抗１４、抵抗１５の抵抗値Ｒ１、
Ｒ２を任意に設定することによって、任意の値を設定す
ることができる。

【００２９】ここで、例えば、アクティブ・クランプ回
路の電源電圧がＶｄｄ＝４２Ｖ、定電圧ダイオード１８
の逆方向降伏電圧Ｖｚ＝６Ｖ、逆流防止用ダイオード１
７の順方向立ち上がり電圧Ｖｆ＝０．６Ｖ、ＭＯＳトラ
ンジスタ１６のゲート−ソース間電圧Ｖｇｓ＝１．０
Ｖ、Ｎ−ＭＯＳＦＥＴ１２のしきい値電圧をＶｔｈ＝
１．４Ｖとした場合について考える。この場合にクラン
プ電圧Ｖｄｓ＞４２Ｖであり、一例として、Ｒ１＝３４
ｋΩ、Ｒ２＝７ｋΩを設定する。この場合にはクランプ
電圧Ｖｄｓ＝４３Ｖとなる。Ｎ−ＭＯＳＦＥＴ１２の素
子破壊を防止するためにＶｄｓ＜ドレイン−ソース間耐
圧ＢＶｄｓｓとする必要があるので、ＢＶｄｓｓ＞４３
Ｖとなる。従来技術におけるＢＶｄｓｓが４７Ｖより大
きい値が必要であったことを考えると、第１の実施の形
態においては、ドレイン−ソース間耐圧ＢＶｄｓｓを小
さくすることができる。従って、ウェル領域２２の不純
物濃度を薄くする必要がなく、これに起因するＮ−ＭＯ
ＳＦＥＴ１２のオン抵抗の増加を防ぐことができ、また
これを避けるためのパワーＭＯＳトランジスタの並列接
続が不必要となり、よってチップ面積を大きくせずに済
む。

【００３０】すなわち、第１の実施の形態においては、
任意のクランプ電圧を設定することができるので、これ
に起因するチップ面積の大型化を防ぐことができる、と
いう効果を有する。

【００３１】（第２の実施の形態）次いで、図３及び図
４を用いて、本発明によるアクティブ・クランプ回路の
第２の実施の形態を説明する。図３は第２の実施の形態
のアクティブ・クランプ回路の回路図を示し、図４は図
３に示した回路図の主要部分を半導体装置とした場合の
断面を示す図である。なお、本説明に関して、前述の第
１の実施の形態との相違点を中心に説明を行う。

【００３２】図３に示すように、第２の実施の形態と第
１の実施の形態との相違点は、第１の実施の形態がＭＯ
Ｓトランジスタ１６であったのに対して、第２の実施の
形態がＮＰＮ型バイポーラ・トランジスタ５０である点
がある。このバイポーラ・トランジスタ５０のベース電
極は抵抗１４と抵抗１５との接続点に接続され、エミッ
タ電極は定電圧ダイオード５１のカソード端に接続さ
れ、コレクタ電極はＮ−ＭＯＳＦＥＴ１２のドレイン電
極に接続されている。

【００３３】次に、図４に示すように、第１の実施の形
態においてＭＯＳトランジスタ１６が形成されていた部
分に、バイポーラ・トランジスタ５０が形成され、また
絶縁膜３４上に形成されていた定電圧ダイオード１８
が、エピタキシャル層３３表面に拡散によって形成され
ている点が相違点となる。ここで構成を説明すると、５
２は、ウェル領域２２の表面に形成されたＰ型ベース領
域、５４はＮ型エミッタ領域、５３はＰ型ベースコンタ
クト領域である。５５はエピタキシャル層３３の表面に
形成されたＰ型アノード領域、５６はアノード領域５５
の表面に形成されたＰ型アノード・コンタクト領域、５
７はＮ型カソード領域である。

【００３４】次に、第２の実施の形態の動作について説
明すると、図３において、制御入力端子１に入った制御
信号は、バッファ２と抵抗３を介してＮ−ＭＯＳＦＥＴ
１２のゲートに入力される。まず、Ｎ−ＭＯＳＦＥＴ１
２のゲート電圧が“０”の場合、Ｎ−ＭＯＳＦＥＴ１２
はＯＦＦ状態であり、ドレイン−ソース間電圧Ｖｄｓは
電源電圧Ｖｄｄと等しくなる。

【００３５】次に、Ｎ−ＭＯＳＦＥＴ１２のゲート電圧
が“１”になると、Ｎ−ＭＯＳＦＥＴ１２はＯＮ状態と
なり、負荷素子１３を電流が流れ、負荷素子１３が駆動
する。このとき、ドレイン−ソース間電圧Ｖｄｓはグラ
ウンド電圧とほぼ等しくなる。ここで再び、Ｎ−ＭＯＳ
ＦＥＴ１２のゲート電圧が“０”になると、Ｎ−ＭＯＳ
ＦＥＴ１２はＯＦＦ状態となる。

【００３６】ここで、負荷素子１３が誘導性素子（例え
ば、コイル）の場合には、それまで流れていた電流を維
持しようとし、その逆起電力Ｖ（ｔ）＝−Ｌ・ｄｉ／ｄ
ｔ（Ｌは誘導負荷の自己インダクタンス）が発生する。
このときの図１に示す回路におけるクランプ電圧Ｖｄｓ
は、 Ｖｄｓ＝Ｖｒ１＋Ｖｒ２＋Ｖｆ＋Ｖｔｈ ＝Ｖｒ２・（Ｒ１／Ｒ２）＋Ｖｒ２＋Ｖｆ＋Ｖｔｈ ＝（（Ｒ１／Ｒ２）／Ｒ２）・（Ｖｆ１＋Ｖｚ）＋Ｖｆ＋Ｖｔｈ …（６） となる。ただし、抵抗１４の端子間電圧をＶｒ１、抵抗
１４の抵抗値をＲ１、抵抗１５の端子間電圧をＶｒ２、
抵抗１５の抵抗値をＲ２、定電圧ダイオード５１の逆方
向降伏電圧をＶｚ、逆流防止用ダイオード１７の順方向
立ち上がり電圧をＶｆ、バイポーラ・トランジスタ５０
のエミッタ−ベース間順方向立ち上がり電圧をＶｆ１、
Ｎ−ＭＯＳＦＥＴ１２のしきい値電圧をＶｔｈとする。

【００３７】このように、式（６）に示すクランプ電圧
Ｖｄｓによって、サージ電圧をクランプすることがで
き、Ｖｄｓ＜ドレイン−ソース間耐圧ＢＶｄｓｓならば
Ｎ−ＭＯＳＦＥＴ１２の素子破壊を防止することができ
る。この場合に、このクランプ電圧Ｖｄｓは、式（６）
からわかるように、抵抗１４、抵抗１５の抵抗値Ｒ１、
Ｒ２を任意に設定することによって、任意の値を設定す
ることができる。

【００３８】ここで、例えば、アクティブ・クランプ回
路の電源電圧がＶｄｄ＝４２Ｖ、定電圧ダイオード５１
の逆方向降伏電圧Ｖｚ＝１４．４Ｖ、逆流防止用ダイオ
ード１７の順方向立ち上がり電圧Ｖｆ＝０．６Ｖ、バイ
ポーラ・トランジスタ５０のエミッタ−ベース間順方向
立ち上がり電圧Ｖｆ１＝０．６Ｖ、Ｎ−ＭＯＳＦＥＴ１
２のしきい値電圧をＶｔｈ＝１．４Ｖとした場合につい
て考える。この場合にクランプ電圧Ｖｄｓ＞４２Ｖであ
り、一例として、Ｒ１＝２６ｋΩ、Ｒ２＝１５ｋΩを設
定する。この場合にはクランプ電圧Ｖｄｓ＝４３Ｖとな
る。Ｎ−ＭＯＳＦＥＴ１２の素子破壊を防止するために
Ｖｄｓ＜ドレイン−ソース間耐圧ＢＶｄｓｓとする必要
があるので、ＢＶｄｓｓ＞４３Ｖとなる。従来技術にお
けるＢＶｄｓｓが４７Ｖより大きい値が必要であったこ
とを考えると、第２の実施の形態においては、ドレイン
−ソース間耐圧ＢＶｄｓｓを小さくすることができる。
従って、ウェル領域２２の不純物濃度を薄くする必要が
なく、これに起因するＮ−ＭＯＳＦＥＴ１２のオン抵抗
の増加を防ぐことができ、またこれを避けるためのパワ
ーＭＯＳトランジスタの並列接続が不必要となり、よっ
てチップ面積を大きくせずに済む。

【００３９】すなわち、第２の実施の形態においては、
任意のクランプ電圧を設定することができるので、これ
に起因するチップ面積の大型化を防ぐことができる、と
いう効果を有する。

【図面の簡単な説明】

【図１】本発明によるアクティブ・クランプ回路の第１
の実施の形態の回路図である。

【図２】図１の主要部分の半導体装置の断面図である。

【図３】本発明によるアクティブ・クランプ回路の第２
の実施の形態の回路図である。

【図４】図３の主要部分の半導体装置の断面図である。

【図５】従来技術によるアクティブ・クランプ回路図で
ある。

【図６】図５の主要部分の半導体装置の断面図である。

【符号の説明】

１ 制御入力端子 ２ バッファ ３ 抵抗 １２ Ｎ−ＭＯＳＦＥＴ １３ 負荷素子 １４，１５ 抵抗 １６ ＭＯＳトランジスタ １７ 逆流防止用ダイオード １８ 定電圧ダイオード ２０ Ｐ基板 ２１ Ｎ埋め込み領域（ＮＢＬ） ２２ Ｎウェル領域（ＮＷＬ） ２３ Ｐベース領域（ＰＢＡ） ２４ ソース領域 ２６ Ｐベースコンタクト ２７，２８ ゲート電極 ２９ ベース領域（ＰＢＡ） ３０ Ｎ型ソース領域 ３１ Ｎ型シンカー領域 ３２ シンカーコンタクト領域 ３３ Ｐエピタキシャル成長層（Ｐエピ層） ３４ 絶縁膜 ３５ コンタクトプラグ ３６，３７，３８，３９，４０，４１ コンタクトフ
ラグ ４２，４５ Ｎ型領域 ４３，４４ Ｐ型領域 １００ 絶縁膜

フロントページの続き Ｆターム(参考） 5F038 AR09 BH02 BH04 BH06 BH07 BH12 DF20 EZ01 EZ12 EZ13 EZ20 5F040 DA23 DB01 DC01 EB14 EC07 EF04 EF05 EF18 EH07 5F048 AA01 AA02 AB05 AB10 AC05 AC06 AC10 BA12 BB05 BC03 BC05 BE03 BF16 CC01 CC06 CC08 CC10 CC15 DA07 DA08

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ゲート電極に、制御信号が入力されるこ
   とによって、直列に接続された負荷素子に電流を流すよ
   うにオンする電力用トランジスタと、 第１の抵抗と、 前記第１の抵抗の一端と直列に接続される第２の抵抗
   と、 前記第１の抵抗の他端と、アノード端が直列に接続され
   る逆流防止用ダイオードと、 ＭＯＳトランジスタと、 前記ＭＯＳトランジスタのソース電極と、カソード端が
   接続される定電圧ダイオードと、 を備え、 前記電力用トランジスタのドレイン電極と、前記ゲート
   電極との間に、前記第１の抵抗及び第２の抵抗及び逆流
   防止用ダイオードが直列に接続され、 前記ＭＯＳトランジスタのドレイン電極は、前記電力用
   トランジスタのドレイン電極に接続され、 前記定電圧ダイオードのアノード端は、前記逆流防止用
   ダイオードのアノード端に接続されることを特徴とする
   アクティブ・クランプ回路。
2. 【請求項２】 ゲート電極に、制御信号が入力されるこ
   とによって、直列に接続された負荷素子に電流を流すよ
   うにオンする電力用トランジスタと、 第１の抵抗と、 前記第１の抵抗の一端と直列に接続される第２の抵抗
   と、 前記第１の抵抗の他端と、アノード端が直列に接続され
   る逆流防止用ダイオードと、 バイポーラ・トランジスタと、 前記バイポーラ・トランジスタのエミッタ電極と、カソ
   ード端が接続される定電圧ダイオードと、 を備え、 前記電力用トランジスタのドレイン電極と、前記ゲート
   電極との間に、前記第１の抵抗及び第２の抵抗及び逆流
   防止用ダイオードが直列に接続され、 前記バイポーラ・トランジスタのコレクタ電極は、前記
   電力用トランジスタのドレイン電極に接続され、 前記定電圧ダイオードのアノード端は、前記逆流防止用
   ダイオードのアノード端に接続されることを特徴とする
   アクティブ・クランプ回路。