JP2000348076A - シミュレーション方法、シミュレーション装置および記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 全体検証における、シミュレーション結果を
もとに、検証対象の一部分だけを任意の検証レベルに詳
細化する高速シミュレーション方法、装置および記録媒
体を提供すること。 【解決手段】 本発明のシミュレーション方法は、回路
モジュールを検証するシミュレーション方法であって、
全体の検証対象と全体のシミュレーション時系列の範囲
において、最上位の検証レベルのシミュレーションを実
施するステップと、前記最上位の検証レベルのシミュレ
ーションの結果から、特定のテストパターンの範囲と前
記検証対象の特定部分を特定の下位の検証レベルに詳細
化するステップとを包含する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、システム回路の設
計に関し、特に、大規模な回路シミュレーションを使用
したシステム回路の設計に関する。

【０００２】

【従来の技術】従来、システム回路の設計は、仕様から
アルゴリズム、ビヘイビア、レジスタ・トランスファ
（ＲＴ）、論理回路へと進んで行き、検証もこれらの記
述またはネットリストもしくはデータベース上で行われ
ていた。

【０００３】図１６は、システム回路の設計レベルと各
々の検証のデータ時系列を示す。図１６に示すように、
これらの４つのレベルの設計データは設計が進む度に検
証される。図１６の左欄の最上段のアルゴリズムのレベ
ルにおいては、仕様との動作一致の確認を行う。この段
階ではハードウェアとソフトウェアとの区別はなく主に
データフローの検証がなされる。検証の時系列の単位も
データフローに沿う。

【０００４】次に、図１６の左欄の第２段のビヘイビア
のレベルにおいては、主にハードウェアの動作検証を行
う。ここでは、アルゴリズムと同様データフローの解析
がなされるが、より詳細なタイミングを考慮した検証が
実施される。より詳細なタイミングを考慮した検証と
は、例えばハードウェアの制御状態を単位としたデータ
入出力の検証である。

【０００５】さらに、図１６の左欄の第３段のレジスタ
・トランスファのレベルにおいては、上記アルゴリズ
ム、ビヘイビアから動作合成または人手設計された、レ
ジスタと演算器からなる回路構成における検証が行われ
る。ここで、レジスタとはラッチ、フリップフロップ等
であり、演算器とは、乗算器、セレクタ、カウンタ等で
ある。一般的な同期回路の場合、検証対象のデータ入出
力のタイミングはレジスタに入力されるクロックに依存
する。そのため、検証するタイミングはクロックサイク
ル（クロック周期）を単位として行われる。

【０００６】最後に、図１６の左欄の第４段の論理回路
のレベルにおいては、論理合成または人手設計された、
レジスタと組み合わせ回路からなる回路構成における検
証が行われる。ここでの回路構成とは、論理積、インバ
ータなどのゲート回路からなる回路構成である。検証の
時系列単位は実世界と同じ時間（ナノ秒（ｎｓ）、マイ
クロ秒（μｓ）などを単位とする）が使われる。

【０００７】設計されるデジタルシステムの大規模化に
伴い、回路規模と検証時のテストパターンが増加し、検
証時間がボトルネックとなってきている。システム回路
の検証技術には、シミュレーション、エミュレーショ
ン、静的タイミング解析、および形式的検証が存在す
る。

【０００８】シミュレーション、エミュレーションは、
回路に与えられるテストパターン（回路入力データ）と
その回路出力または回路内部の信号の期待値とを用意
し、テストパターンを現設計レベルの回路を模倣するソ
フトウェアまたは装置に与え、模倣した回路出力または
回路内部の信号が期待値と一致しているか否かを検証す
る手法である。一般的に、回路模倣を計算機のソフトウ
ェアで実施する場合はシミュレーションと呼ばれ、設計
回路を回路実装装置で模倣する場合はエミュレーション
と呼ばれる。静的タイミング解析は、テストパターンを
使わずに同期式の論理回路が所望の性能で動作するか否
かを解析する手法である。形式的検証は、２つの設計さ
れた回路を論理的または機能的に比較し、等価な回路で
あるか検証する手法である。静的タイミング解析と形式
的検証は高速に回路全体を検証できるという特長をもつ
が、検証される回路が論理回路または合成可能なレジス
タ・トランスファ回路に限定されるため、設計工程が諭
理設計まで進行しないと検証できない。以下にシミュレ
ーション（およびエミュレーション）の従来技術につい
て述べる。

【０００９】シミュレーション時間の短縮に関する従来
技術は、イベント数を少なくする方法やシミュレーショ
ン速度そのものをあげる方法、マルチレベル混在シミュ
レーション、特定の検証時間の範囲を詳細化する方法が
あげられる。

【００１０】イベント数を少なくするシミュレーション
の従来技術としては、サイクルベースシミュレーション
があげられる。現在主流の回路シミュレータはイベント
・ドリブン・シミュレータとよばれ、イベントが発生し
た（回路の信号変化があった）変数をもつ処理部分を実
行する方法である。検証対象の規模が増え、シミュレー
タが監視するイベントリストが増えるとシミュレーショ
ン速度が低下する。これに比ベサイクルベースシミュレ
ーションは、全ての時刻でイベントを監視するのではな
く、クロックの変化時のみイベントを監視することでシ
ミュレーション速度をあげることができる。

【００１１】シミュレーション速度をあげる従来技術と
しては、ハードウェアアクセラレータ、並列・分散シミ
ュレーションなどのシミュレータの負荷を軽減させる技
術があげられる。ハードウェアアクセラレータは、シミ
ュレーションの一部または全体をシミュレーション専用
のハードウェアで実施する方法である。並列・分散シミ
ュレーションは検証対象の回路を分割し、複数のプロセ
ッサが相互に通信し個々のプロセッサのシミュレーショ
ンにかかる負荷を軽減する。

【００１２】マルチレベル混在シミュレーションは複数
レベルの検証対象をそれぞれ異なるシミュレーターエン
ジンで検証するシミュレーション方法である。検証対象
間は決められたインターフェースを介してデータ通信が
行われる。例えば、特定の回路のみレジスタ・トランス
ファレベルで検証しその外はビヘイビア、アルゴリズム
などの抽象度の高いレベルでの検証が可能となる。

【００１３】特開平１０−２６１００２には、異なるハ
ードウェアモデルまたはシミュレータの切り替えによ
り、レジスタ・トランスファまたは論理回路のシミュレ
ーションのある時間範囲の時刻の詳細化を行う方法と手
段が記載されている。これにより、特定のテストパター
ンに対して特定の検証時間だけタイミングを詳細化で
き、他のテストパターン及び他の検証時間は高速にシミ
ュレーションできるため、トータルのシミュレーション
の高速化が可能となる。

【００１４】

【発明が解決しようとする課題】しかしながら、上記の
シミュレーションの従来技術では、大量のテストパター
ンと回路規模のシステムを高速にビヘイビア、レジスタ
・トランスファレベル、ゲートレベルと詳細化してシミ
ュレーションすることはできない。

【００１５】サイクルベースシミュレータはイベント・
ドリブン・シミュレータに比べると１０倍〜１００倍程
度速いが、大規模なシステム回路に適用できるほど速く
ない。一般的に、サイクルベースシミュレーションが可
能な検証レベルは、レジスタ・トランスファレベルとゲ
ートレベルのみである。また、ハードウェアアクセラレ
ータ、分散シミュレーション、マルチレベル混在シミュ
レーションは、プロセッサまたはプロセス間の通信のオ
ーバーヘッドがあり、実質シミュレーション速度は最も
負荷の高い検証対象をシミュレーションするモジュール
に依存する。このため、画像処理などの大量のテストパ
ターンを高速に処理するモジュールの検証レベルを下げ
てシミュレーションすると、検証速度が低下する。この
ため、システム全体で詳細化したシミュレーションは行
えない。特開平１０−２６１００２には、ある時間だけ
異なるハードウェアレベルまたはシミュレータを切り替
える方法について記載されている。

【００１６】この方法では、検証される時間単位は実時
間（ｎｓ，μｓなど）が単位であるため、アルゴリズ
ム、またはビヘイビアレベルなどの時間系列とは必ずし
も一致しない場合は利用できない。例えば、ビヘイビア
でのデータ時系列は、状態（スーパーステート）を単位
として決定されるが、動作合成時に状態の併合（分割）
が行われ、状態がクロックの動作とは必ずしも一致しな
い。この方法では、システム全体のシミュレーションを
レジスタ・トランスファレベルから始めなければなら
ず、サイクルベースシミュレータと同じくアルゴリズ
ム、ビヘイビアに適用できない。

【００１７】本発明の目的は、上述の従来技術では行え
なかった、全体検証における、シミュレーション結果を
もとに、検証対象の一部分だけを任意の検証レベルに詳
細化する高速シミュレーション方法、装置および記録媒
体を提供することである。

【００１８】

【課題を解決するための手段】本発明のシミュレーショ
ン方法は、回路モジュールを検証するシミュレーション
方法であって、全体の検証対象と全体のシミュレーショ
ン時系列の範囲において、最上位の検証レベルのシミュ
レーションを実施するステップと、前記最上位の検証レ
ベルのシミュレーションの結果から、特定のテストパタ
ーンの範囲と前記検証対象の特定部分を特定の下位の検
証レベルに詳細化するステップとを包含し、そのことに
より上記目的が達成される。

【００１９】前記詳細化するステップにおいて、特定の
検証レベルにおける前記検証対象の構造を解析し、前記
検証対象の入力タイミングを前記特定の検証レベルの時
系列単位に詳細化することにより、特定部分のみシミュ
レーションの検証レベルを詳細化してもよい。

【００２０】本発明のシミュレーション装置は、回路モ
ジュールを検証するシミュレーション装置であって、複
数レベルの検証対象の構造とシミュレーションパターン
とを入力する第１の入力手段と、詳細化する検証レベル
と検証対象部分と検証時系列の範囲とを入力する第２の
入力手段と、検証対象全体を最上位の検証レベルでシミ
ュレーションする最上位シミュレーション手段と、特定
の検証レベルで前記検証対象のデータ入出力タイミング
を抽出するタイミング抽出手段と、部分的にシミュレー
ションの入出力タイミングを検証レベルの時系列単位ま
で詳細化する時系列詳細化手段とを備えており、そのこ
とにより上記目的が達成される。

【００２１】前記タイミング抽出手段は、特定の検証レ
ベルで検証対象の構造を解析する解析手段と、特定の部
分システムの全入出力、入出力タイミングを計算する計
算手段とを有してもよい。

【００２２】前記時系列詳細化手段は、全体検証でのシ
ミュレーション結果と詳細化部分の入出力タイミングか
らシミュレーション結果の時系列の並び替えを行い、よ
り詳細な入出力時系列に変換する変換手段を有してもよ
い。

【００２３】本発明の記録媒体は、回路モジュールを検
証するシミュレーション方法をコンピュータに実行させ
るためのプログラムを記録した記録媒体であって、前記
シミュレーション方法は、全体の検証対象と全体のシミ
ュレーション時系列の範囲において、最上位の検証レベ
ルのシミュレーションを実施するステップと、前記最上
位の検証レベルのシミュレーションの結果から、特定の
テストパターンの範囲と前記検証対象の特定部分を特定
の下位の検証レベルに詳細化するステップとを包含して
おり、そのことにより上記目的が達成される。

【００２４】以下、作用について説明する。

【００２５】本発明により、検証対象のある部分とテス
トパターンの一部の範囲しか詳細化しないため、検証対
象全体のシミュレーション速度をアルゴリズムレベルと
ほぼ同等に維持しながら、詳細なシミュレーションを再
試行することなくシステムトータルのシミュレーション
を高速に実施できる。

【００２６】検証レベルを低レベル化すると詳細にシミ
ュレーションできるが、極めて低速化してしまう。よっ
て全体のシステムを考えて、一部の特定部分のみを低レ
ベルシミュレーションするのであるが、その特定部分
も、どのレベルでシミュレーションするかで低速になる
か高速になるかが分れる。つまり、その部分に見合った
レベルでシミュレーションを行う。

【００２７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００２８】図１は、本発明のシミュレーション装置１
００の構成を示す。

【００２９】図１に示すシミュレーション装置１００
は、回路設計データ１〜４と、テストパターン５と、詳
細化制御データ６とを入力とし、詳細化シミュレート結
果１２を出力する。シミュレーション装置１００は、ア
ルゴリズムシミュレータ７と、遅延情報抽出手段９と、
シミュレーション結果詳細化手段１１とを備えている。
また、シミュレーション装置１００は、アルゴリズムシ
ミュレータ７が出力するアルゴリズムシミュレート結果
８と、遅延情報抽出手段９が出力する遅延情報１０とを
保持している。

【００３０】テストパターン５は、シミュレーションす
るためのテストパターンであり、ここでは最上位の検証
レベルのテストパターンが、設計者、他の装置又はソフ
トウェアにより与えられる。テストパターンは、例え
ば、画像データ、音声データなどである。回路設計デー
タ１〜４は、各検証対象の設計データを表す。図１には
回路設計データの例として、高級言語プログラムによる
アルゴリズム記述（１）、状態遷移図によるビヘイビア
記述（２）、ハードウェア記述言語によるレジスタ・ト
ランスファ回路記述（３）、論理回路記述（４）が示さ
れている。詳細化制御データ６は、設計者または他装置
またはソフトウェアにより与えられた、詳細化する検証
対象の部位とその時系列の範囲および詳細化するレベル
を示すデータである。

【００３１】アルゴリズムシミュレータ７は、テストパ
ターン５と最上位の検証レベルの設計データ１とを入力
とし、最上位レベルの検証を回路全体に対して行い、シ
ミュレート結果をアルゴリズムシミュレート結果８とし
て出力及び保持する。

【００３２】遅延情報抽出手段９は、検証対象の構造解
析を行い、各検証レベルにおける入力から各信号まで
の、全ての条件判定の組み合わせ（＝全ての制御状態）
における、各検証レベルの時系列単位（ステップ、状
態、クロックサイクル、ナノ秒（ｎｓ）など）で求めら
れた遅延値またはこれを求めるための遅延情報１０を提
供する。シミュレーション結果詳細化手段１１は、詳細
化制御データ６の検証の詳細化パラメータ（検証レベ
ル、検証対象の部位、検証時系列の範囲）を条件とし
て、シミュレーション結果の時系列を詳細化する検証レ
ベルの時系列の単位にして、遅延情報１０に基づいてシ
ミュレーション結果を詳細化する。構成手段１１のシミ
ュレーションの詳細化結果は詳細化シミュレート結果１
２として出力され、保存される。

【００３３】以下、本発明の実施の形態として、一部の
検証対象の一部の時系列だけについての、アルゴリズム
からビヘイビアおよびゲートレベル(論理回路）へのシ
ミュレーションの詳細化を説明する。ここでは、検証対
象例として、連続して同じ値が入力される数を数えるカ
ウンタ回路を例にあげる。

【００３４】図２は、検証対象の回路全体の構成例を示
す。図２に示す回路においては、テストベンチのデータ
Ａ，Ｂが、遅延回路（Ｄｅｌａｙ１）を通して、ｅｎａ
ｂｌｅ，ｉｎｄａｔａとして入力される。詳細化したい
検証対象はＳａｍｐｌｅであり、Ｓａｍｐｌｅの入力は
ｅｎａｂｌｅ，ｉｎｄａｔａ、出力はｃｏｕｎｔであ
る。テストベンチの１データ当たりの入力レートはビヘ
イビアレベルで１データ／状態、レジスタ・トランスフ
ァレベルで１データ／ｃｌｏｃｋに設定されている。Ｄ
ｅｌａｙ１は、１クロックまたは１状態の遅延回路であ
る。またクロック周期は１００ｎｓが与えられたとす
る。

【００３５】図３は、図２のＳａｍｐｌｅ部分をＣ言語
で記述した例を示す。図４は、図２のＳａｍｐｌｅ部分
の状態遷移図を示し、図５はレジスタ・トランスファ回
路を示し、図６はゲート回路図を示す。以下、図２のＳ
ａｍｐｌｅ部分の回路の処理を、図３に沿って説明す
る。

【００３６】図３の１行目には、関数名ｓａｍｐｌｅと
入出力名ｅｎａｂｌｅ，ｉｎｄａｔａ，ｃｏｕｎｔが示
されている。ｅｎａｂｌｅはｉｎｄａｔａ入力開始を表
す入力変数であり、もしｅｎａｂｌｅ＝１ならば、１０
−１１行目に示すように出力ｃｏｕｎｔ＝−１として初
期化する。ｉｎｄａｔａは入力データを表す。ｃｏｕｎ
ｔは出力データで、ｅｎａｂｌｅ＝０の場合、ｉｎｄａ
ｔａの値が連続して同じ値ならばその個数を出力する。
もし非連続ならば０を出力する。２−４行目はｅｎａｂ
ｌｅ，ｉｎｄａｔａ，ｃｏｕｎｔの変数宣言である。
６、７行目はこの回路内部でのみ使用される変数の宣言
である。ここで、ｉｎｄａｔａを保存するｐｒｅｖｉｏ
ｕｓ＿ｄａｔａと、連続判定結果を保存したｍｏｄｅが
宣言される。９−１２行目は、ｅｎａｂｌｅ＝１の時の
処理でｃｏｕｎｔ＝−１とし、ｍｏｄｅ＝ＩＮＩＴとす
る。１３−２４行はｅｎａｂｌｅ≠１の処理を表す。１
３行目はｉｎｄａｔａ＝ｐｒｅｖｉｏｕｓ＿ｄａｔａで
あるか否か、すなわち連続してデータが入力されている
か否かの判定を行う。ｉｎｄａｔａが連続している場合
は１５−２０行を処理し、そうでなければ２２、２３行
を処理する。１５行目においては、ｍｏｄｅ＝ＣＯＮ
Ｔ、すなわち１つ前のデータで既にデータが連続してい
るかどうかの判定を行う。もし判定が真ならば、ｃｏｕ
ｎｔ値を１つ増加させる（１６行目）。偽ならばｃｏｕ
ｎｔ＝１とする（１８行目）。２０行目は連続したデー
タを読んだことを示すため、ｍｏｄｅにＣＯＮＴ（−Ｉ
ＮＵＥＤ）を代入する。

【００３７】２２−２３行は非連続のデータを読んだ場
合の処理で、ｃｏｕｎｔに０をセットし、非連続を表す
ＮＯＮＣ（−ＯＮＴＩＮＵＥＤ）をｍｏｄｅに代入す
る。最後に現在読み込んだｉｎｄａｔａを保存する。

【００３８】以下、本発明のシミュレーションの処理に
ついて上記回路を例題にして説明する。

【００３９】ＳＴＥＰ１：検証回路の入力（図１、入力
２、６） 詳細化される検証対象としてｓａｍｐｌｅ、時系列範囲
としてアルゴリズムレベルの１−１５ステップが入力さ
れる（ここでは、アルゴリズムの時系列単位をステップ
と呼ぶ）。

【００４０】検証レベルは実際にシミュレーションが行
われたときに、ビヘイビアとレジスタ・トランスファお
よび論理のいずれかが与えられるとする。

【００４１】ＳＴＥＰ２：最上位レベルのシミュレーシ
ョン（図１、アルゴリズムシミュレータ７） 図７は、上記のアルゴリズムのシミュレーション例を示
す。アルゴリズムは、本発明のシミュレーション処理に
おける最上位レベルである。図７において、１ステップ
目ではｅｎａｂｌｅ＝１として初期化を行う。２ステッ
プ目以降では連続データの個数を入力データが与えられ
る度に出力する。

【００４２】ＳＴＥＰ３：検証対象の遅延詳細化（図
１、遅延情報抽出手段９、シミュレーション結果詳細化
手段１１） ビヘイビアレベルの場合とレジスタ・トランスファレベ
ルとゲートレベルとの場合とに分けて説明する。

【００４３】（ビヘイビアレベルの場合）図４は、図３
のアルゴリズムをビヘイビアモデルとして状態遷移図で
表したものである。状態０は初期化の状態でｅｎａｂｌ
ｅ＝１のときｃｏｕｎｔ＝−１を出力する。状態１は最
初の連続データ（ｉｎｄａｔａ）を読み込んだ状態でｃ
ｏｕｎｔ＝１を出力する。状態２は２つ以上の連続デー
タ（ｉｎｄａｔａ）を読み込んだ状態でｃｏｕｎｔを１
つ増加させる。状態３は非連続なデータ（ｉｎｄａｔ
ａ）を読み込んだ状態で、ｃｏｕｎｔ＝０を出力する。
これら４つの状態は、アルゴリズム記述の９、１３、１
５行目の条件判定式により確定できる。アルゴリズムシ
ミュレータ７が条件判定を実行する度に、これらの条件
判定値を記録することにより、図８に示す条件判定の履
歴が得られる。また、状態図での入力データｉｎｄａｔ
ａの読み込みから出力ｃｏｕｎｔが得られるまでの状態
遷移の必要な回数はすべて１である。よって、ｃｏｕｎ
ｔを図７に比べ１つ遅延させた、図９のように出力結果
を変更する。

【００４４】（レジスタ・トランスファレベルの場合）
図１０は、前述したアルゴリズムを合成したレジスタ・
トランスファ回路のシミュレーション結果を示す。レジ
スタ・トランスファであるため、時系列の単位はクロッ
クサイクルである。

【００４５】図１１は、図５のレジスタ・トランスファ
回路の入出力パスの構造を解析した例を示す。図１１の
レジスタ・トランスファ回路のデータパス構造から、入
力ｅｎａｂｌｅ，ｉｎｄａｔａから出力ｃｏｕｎｔまで
のパスの最小経路探索問題を解くことにより、フリップ
フロップの段数の最小値を求める。この例では、ｅｎａ
ｂｌｅ→ｃｏｕｎｔ間、ｉｎｄａｔａ→ｃｏｕｎｔ間に
は２つのフリップフロップ（図１１のフリップフロップ
１、２）が存在することが分かる。従って、入力データ
ｉｎｄａｔａ，ｅｎａｂｌｅからの出力データｃｏｕｎ
ｔの遅延は２ｃｌｏｃｋと求まり、レジスタ・トランス
ファのシミュレーション結果が得られる。

【００４６】（ゲートレベルの論理回路の場合）図１２
は、図７の入力に対するゲートレベルのシミュレーショ
ン結果を表した例を示す。図１２に示すゲートレベルの
論理回路のシミュレーション結果を得るには、従来のタ
イミング解析手法と同様に、図１１に示すフリップフロ
ップ２から出力ｃｏｕｎｔへのフリップフロップ回路と
配線の遅延を計算し、出力信号ｃｏｕｎｔに遅延を付加
するとよい。ただし、入力信号ｅｎａｂｌｅ，ｉｎｄａ
ｔａの遅延は、ｓａｍｐｌｅへの入力遅延であるのでＳ
ＴＥＰ４において求める。

【００４７】ＳＴＥＰ４：詳細化対象への入力遅延の計
算（図１、遅延情報抽出手段９、シミュレーション結果
詳細化手段１１） ＳＴＥＰ４においては、ＳＴＥＰ３と同様に、テストパ
ターン入力から詳細化される検証対象への入力までの遅
延（状態数、クロック数）を求める。ここでは、ｅｎａ
ｂｌｅ，ｉｎｄａｔａについて求める。ここでは、図２
に示すｄｅｌａｙ１により、ビヘイビアとレジスタ・ト
ランスファでは１状態および１クロックの遅延が付加さ
れる。ゲートレベルの論理回路では、ｉｎｄａｔａ，ｅ
ｎａｂｌｅの入力信号に対し、図２のｄｅｌａｙ１の出
力遅延と配線遅延が付加される。

【００４８】ＳＴＥＰ５：シミュレーション結果の混合
表示（図１、シミュレーション結果詳細化手段１１） 図１３は、図７のアルゴリズムと図９のビヘイビアのシ
ミュレーションを同時に表示した例を示す図である。

【００４９】図１３に示すように、詳細化する範囲では
検証レベルを下げた時系列で表示し、それ以外の範囲で
は、最上位の検証レベルの時系列で表示する。図１３の
ＴｅｓｔｂｅｎｃｈＡ、Ｂはテストベンチ入力を示し、
アルゴリズムステップはデータ入出力を１つの単位とし
た時系列ナンバを表す。図１３のビヘイビアのステップ
は状態遷移のナンバーを表す。詳細化するステップの範
囲はここでは１〜１５までである。それ以外の状態は表
示しない。ｃｏｕｎｔはｓａｍｐｌｅの出力で１状態の
遅延が生じている。図１３において、状態を表す行の数
字０、１、２、３は、図４の状態０、１、２、３を表
す。

【００５０】図１４は、図７のアルゴリズムと図１０の
レジスタ・トランスファのシミュレーションを同時に表
した例を示す。図１４のレジスタ・トランスファの波形
表示においても、ビヘイビアと同様に１〜１５ステップ
までをクロック波形で表示する。それ以外はアルゴリズ
ムのデータ入出力の時系列表示を行う。

【００５１】図１５は、図７のアルゴリズムと図１１の
ゲートレベルの論理回路のシミュレーションを同時に表
した例を示す。図１５のゲートレベルの論理回路の波形
表示では、１〜１５ステップまでを時間を単位（ｎｓ）
とした波形で表示する。

【００５２】なお、回路モジュールを検証するシミュレ
ーション方法をコンピュータに実行させるためのプログ
ラムを記録した記録媒体を提供することができる。その
シミュレーション方法は、全体の検証対象と全体のシミ
ュレーション時系列の範囲において、最上位の検証レベ
ルのシミュレーションを実施するステップと、その最上
位の検証レベルのシミュレーションの結果から、特定の
テストパターンの範囲とその検証対象の特定部分を特定
の下位の検証レベルに詳細化するステップとを包含す
る。さらに、詳細化するステップにおいて、特定の検証
レベルにおける検証対象の構造を解析し、その検証対象
の入力タイミングを特定の検証レベルの時系列単位に詳
細化することにより、特定部分のみシミュレーションの
検証レベルを詳細化するようにしてもよい。

【００５３】回路モジュールを検証するシミュレーショ
ン方法をコンピュータに実行させるためのプログラム
は、コンピュータが読み取り可能な形式で記録媒体に記
録されている。そのプログラムをコンピュータにインス
トールすることにより、そのコンピュータを回路モジュ
ールを検証するシミュレーション装置として動作させる
ことが可能になる。

【００５４】プログラムを記録する記録媒体は、フロッ
ピー（登録商標）ディスクやＣＤ−ＲＯＭなどの固形の
記録媒体に限定されない。記録媒体は、信号を搬送する
搬送波などの非固形の媒体をも含む。

【００５５】

【発明の効果】本発明によれば、任意の検証対象の回路
モジュールを任意のテストパターンの範囲だけ検証を詳
細化できる。これにより、シミュレーション速度をアル
ゴリズムレベルとほぼ同等に維持しながら、詳細なタイ
ミングでの検証を実施できる。検証レベルの低レベル化
とシミュレーションの高速化はトレードオフの関係にあ
るので、システム全体でのシミュレーション要求レベル
に応じて、全体の検証レベルと特定部の検証レベルとの
組合せをえらんで、検証を行える。

【図面の簡単な説明】

【図１】本発明のシミュレーション装置の構成を示す図
である。

【図２】全体の検証対象の構成例を示す図である。

【図３】図２のＳａｍｐｌｅをアルゴリズムレベルのＣ
で記述した例を示す図である。

【図４】図３をビヘイビアレベルの状態遷移図で表した
例を示す図である。

【図５】図３の記述を動作合成したレジスタ・トランス
ファ回路図の例を示す図である。

【図６】図５の論理回路図を論理合成した例を示す図で
ある。

【図７】アルゴリズムレベルのテストパターン入力と検
証対象の出力系列を表した例を示す図である。

【図８】図７の入力に対するアルゴリズムレベルの条件
判定の系列を表した例を示す図である。

【図９】図７の入力に対するビヘイビアレベルのシミュ
レーション結果を表した例を示す図である。

【図１０】図７の入力に対するレジスタ・トランスファ
レベルのシミュレーション結果を表した例を示す図であ
る。

【図１１】図５のレジスタ・トランスファ回路の入出力
パスの構造を解析した例を示す図である。

【図１２】図７の入力に対するゲートレベルのシミュレ
ーション結果を表した例を示す図である。

【図１３】図７のアルゴリズムと図９のビヘイビアのシ
ミュレーションを同時に表示した例を示す図である。

【図１４】図７のアルゴリズムと図１０のレジスタ・ト
ランスファのシミュレーションを同時に表した例を示す
図である。

【図１５】図７のアルゴリズムと図１２のゲートレベル
の論理回路のシミュレーションを同時に表した例を示す
図である。

【図１６】システム回路の設計レベルと各々の検証のデ
ータ時系列を示す図である。

【符号の説明】

１，２，３，４ 回路設計データ ５ テストパターン ６ 詳細化制御データ ７ アルゴリズムシミュレータ ８ アルゴリズムシミュレート結果 ９ 遅延情報抽出手段 １０ 遅延情報 １１ シミュレーション結果詳細化手段 １２ 詳細化シミュレート結果 １００ シミュレーション装置

Claims (6)

【特許請求の範囲】
1. 【請求項１】 回路モジュールを検証するシミュレーシ
   ョン方法であって、 全体の検証対象と全体のシミュレーション時系列の範囲
   において、最上位の検証レベルのシミュレーションを実
   施するステップと、 前記最上位の検証レベルのシミュレーションの結果か
   ら、特定のテストパターンの範囲と前記検証対象の特定
   部分を特定の下位の検証レベルに詳細化するステップと
   を包含する、シミュレーション方法。
2. 【請求項２】 前記詳細化するステップにおいて、特定
   の検証レベルにおける前記検証対象の構造を解析し、前
   記検証対象の入力タイミングを前記特定の検証レベルの
   時系列単位に詳細化することにより、特定部分のみシミ
   ュレーションの検証レベルを詳細化する、請求項１に記
   載のシミュレーション方法。
3. 【請求項３】 回路モジュールを検証するシミュレーシ
   ョン装置であって、 複数レベルの検証対象の構造とシミュレーションパター
   ンとを入力する第１の入力手段と、 詳細化する検証レベルと検証対象部分と検証時系列の範
   囲とを入力する第２の入力手段と、 検証対象全体を最上位の検証レベルでシミュレーション
   する最上位シミュレーション手段と、 特定の検証レベルで前記検証対象のデータ入出力タイミ
   ングを抽出するタイミング抽出手段と、 部分的にシミュレーションの入出力タイミングを検証レ
   ベルの時系列単位まで詳細化する時系列詳細化手段とを
   備えた、シミュレーション装置。
4. 【請求項４】 前記タイミング抽出手段が、 特定の検証レベルで検証対象の構造を解析する解析手段
   と、 特定の部分システムの全入出力、入出力タイミングを計
   算する計算手段とを有する、請求項３に記載のシミュレ
   ーション装置。
5. 【請求項５】 前記時系列詳細化手段が、全体検証での
   シミュレーション結果と詳細化部分の入出力タイミング
   からシミュレーション結果の時系列の並び替えを行い、
   より詳細な入出力時系列に変換する変換手段を有する、
   請求項３に記載のシミュレーション装置。
6. 【請求項６】 回路モジュールを検証するシミュレーシ
   ョン方法をコンピュータに実行させるためのプログラム
   を記録した記録媒体であって、 前記シミュレーション方法は、 全体の検証対象と全体のシミュレーション時系列の範囲
   において、最上位の検証レベルのシミュレーションを実
   施するステップと、 前記最上位の検証レベルのシミュレーションの結果か
   ら、特定のテストパターンの範囲と前記検証対象の特定
   部分を特定の下位の検証レベルに詳細化するステップと
   を包含する、記録媒体。