JP2000348497A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルアレイの面積増加率を抑えてＥＣ
Ｃ回路を搭載した半導体記憶装置を提供する。 【解決手段】 １バイト単位でデータ読み出し、書き換
えを行うＥＥＰＲＯＭであって、メモリセルアレイ１１
に書き込むべきデータについて誤り訂正のためのパリテ
ィビットを４バイトの情報ビットに対して発生させるパ
リティビット発生回路１９、メインカラムデコーダ１２
により選択される４バイトの情報ビットとこの情報ビッ
トに付与されたパリティビットを読み出して誤り訂正を
行う誤り訂正回路１７、この誤り訂正回路１７から出力
された４バイトの情報ビットのうち入力アドレスに対応
する１バイトのデータを選択して出力するサブカラムデ
コーダ１５を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性メモリセルを用いて構成され、且つ誤り
訂正回路を内蔵した半導体記憶装置に関する。

【０００２】

【従来の技術】従来より、電気的書き換え可能な不揮発
性半導体メモリとして、ＮＯＲ型ＥＥＰＲＯＭ、ＮＡＮ
Ｄ型ＥＥＰＲＯＭ等、種々開発され実用化されている。
強誘電体キャパシタを用いたＦＲＡＭも広義にはＥＥＰ
ＲＯＭに含まれる。これらのＥＥＰＲＯＭでは例えば、
１バイト単位でデータの書き換えが行われるが、その場
合一定の割合で誤ったデータが書き込まれる可能性があ
る。この誤書き込みは、プロセス的な改善で完全になく
すことは難しい。そこで、誤って書き込まれたデータを
回路的に修正するためには、ＥＥＰＲＯＭに誤り訂正符
号（ＥＣＣ；Error Cerrect Code）回路を搭載すること
が行われる。

【０００３】ＥＣＣとは、正規のデータ（情報ビット）
にパリティビットと呼ばれる冗長ビットを付加すること
により、データの誤り訂正を可能とする方法である。Ｅ
ＣＣには、ハミング符号方式、水平垂直パリティ符号検
査方式、ＢＣＨ符号方式等、いくつかの種類がある。こ
こでは、ハミング符号を取り上げる。ハミング符号の場
合、パリティビットは情報ビットのデータパターンに応
じて決まり、ｎビットの情報ビット中の１ビットの誤り
訂正可能とするために必要なパリティビットの数ｍは、
ｎ≦２^m−ｍ−１を満たす必要がある。

【０００４】図７は、ＥＣＣ回路を搭載したＥＥＰＲＯ
Ｍの概略構成を示している。パリティビット発生回路３
は、切り換え回路２を介してＩ／Ｏ端子から送られた書
き込むべきデータ（情報ビット）からパリティビットを
生成する回路であり、発生されたパリティビットは情報
ビットと共にメモリセルアレイ１に記憶される。誤り訂
正回路４は、メモリセルアレイ１から読み出されるデー
タをパリティビットに基づいて誤り訂正する回路で、シ
ンドローム生成回路６とコード変換回路５とから構成さ
れる。シンドローム生成回路６は、読み出された情報ビ
ットとパリティビットに対して、所定の演算（シンドロ
ーム計算）を行い、その結果として誤りのあるアドレス
を出力する。コード変換回路５は、シンドローム生成回
路６からの出力である誤りのあるアドレスを受けて、メ
モリセルアレイ１から読み出された情報ビットのうち誤
りのあるビットの“１”，“０”を反転して、訂正され
た情報ビットを出力する。この情報ビットが切り換え回
路２を介してＩ／Ｏ端子に取り出される。

【０００５】

【発明が解決しようとする課題】ＥＣＣ回路をメモリに
搭載すると、データの誤り訂正ができる反面、パリティ
ビットの分だけメモリセルアレイ面積が大きくなるとい
う問題がある。上述の式から明らかなように、必要なビ
ット数に占めるパリティビットの割合は、情報ビットの
数が小さいほど大きい。ｋバイト（＝８×ｋビット）の
情報ビットに対してｍビットのパリティビットを付けた
とすると、メモリセルアレイの面積増加率（Area Penal
ty＝１００×ｍ／８ｋ（％））のｋ依存性は、図８のよ
うになる。具体的に、１バイト単位でのデータ書き換
え、読出しを行うメモリの場合、情報ビットが１バイト
（＝８ビット）であるから、４ビットのパリティビット
が必要となる。このとき、図８からメモリセルアレイの
面積増加率は５０％となる。従って、メモリチップサイ
ズが大きくなり、それだけ製造コストも高くなる。

【０００６】この発明は、メモリセルアレイの面積増加
率を抑えてＥＣＣ回路を搭載した半導体記憶装置を提供
することを目的としている。

【０００７】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、電気的書き換え可能な不揮発性メモリセルを
配列してなるメモリセルアレイと、このメモリセルアレ
イのメモリセル選択を行うデコード回路と、前記メモリ
セルアレイのｎビットデータを並列読み出しする際に、
そのｎビットデータを含むｎ×ｋ（ｋ：正の整数）ビッ
トの情報ビットとこの情報ビットに付与されたパリティ
ビットを読み出して誤り訂正を行う誤り訂正回路と、こ
の誤り訂正回路から出力されたｎ×ｋビットの情報ビッ
トのうち入力アドレスに対応するｎビットデータを選択
して出力するサブデコード回路とを有することを特徴と
する。

【０００８】この発明によると、読出しの単位となるデ
ータのビット数に対して、誤り訂正を行うために内部的
に読み出されるデータとして、外部に読み出すべきデー
タを含んでその整数倍のビット数の範囲としている。こ
れにより、ＥＣＣ回路のパリティビット数を少なくする
ことができ、ＥＣＣ回路を内蔵することによるＥＥＰＲ
ＯＭのチップ面積増大を抑えることが可能になる。

【０００９】この発明に係る半導体記憶装置は、より具
体的には、ビット線とワード線が交差して配設され、そ
の各交差部に電気的書き換え可能なメモリセルを配列し
てなるメモリセルアレイと、入力アドレスの中のロウア
ドレスをデコードして前記メモリセルアレイのワード線
選択を行うロウデコーダと、前記入力アドレスの中のカ
ラムアドレスのうち上位アドレスをデコードして、ｎ×
ｋ（ｋ：正の整数）ビットのビット線データを選択する
メインカラムデコーダと、前記メモリセルアレイに書き
込むべきデータについて誤り訂正のためのパリティビッ
トをｎ×ｋビットの情報ビットに対して発生させるパリ
ティビット発生回路と、前記メインカラムデコーダによ
り選択されるｎ×ｋビットの情報ビットとこの情報ビッ
トに付与されたパリティビットを読み出して誤り訂正を
行う誤り訂正回路と、前記カラムアドレスのうち下位ア
ドレスをデコードして、前記誤り訂正回路から出力され
たｎ×ｋビットの情報ビットのうち入力アドレスに対応
するｎビットデータを選択して出力するサブカラムデコ
ーダとを有することを特徴とする。

【００１０】この発明において好ましくは、メモリセル
アレイのビット線との間でデータ転送を行うための、１
ページ分のデータを保持できるページバッファと、前記
誤り訂正回路と前記サブカラムデコーダとの間に設けら
れて、前記誤り訂正回路又はメインカラムデコーダから
出力されるｎ×ｋビットのサブページのデータを一時保
持するサブページバッファとを備える。これにより、ｎ
ビット単位のデータ書き換えに際して、ｎ×ｋビットの
サブページ単位での誤り訂正及びパリティビット付加の
動作が可能になる。

【００１１】具体的にこの発明において、メモリセルア
レイの選択されたページのｎビット単位のデータ書き換
えに際しては、前記選択されたページのうち、ｎ×ｋビ
ットのサブページのデータをパリティビットと共に読み
出して前記誤り訂正回路により誤り訂正して前記サブペ
ージバッファに格納し、前記サブページバッファに格納
されたデータを、これに基づいて発生させたパリティビ
ットを付加して前記ページバッファの対応するアドレス
に格納し、前記サブページバッファに格納されたデータ
のうち、カラムアドレスにより指定されたｎビットを外
部から入力されたｎビットの書き換えデータにより置換
し、一部置換されたサブページのデータを、これに基づ
いて発生させたパリティビットと共に前記メモリセルア
レイの選択されたページに書き戻すという一連の動作が
行われる。

【００１２】上述の一連の動作を、より具体的に説明す
れば、次のようになる。（ａ）前記メモリセルアレイの
書き換えたいページを選択するロウアドレスを入力し、
（ｂ）前記ロウアドレスにより選択されたページのう
ち、ｎ×ｋビットの先頭のサブページのデータをパリテ
ィビットと共に読み出して前記誤り訂正回路により誤り
訂正して前記サブページバッファに格納し、（ｃ）前記
サブページバッファに格納されたデータを、これに基づ
いて発生させたパリティビットを付加して前記ページバ
ッファの対応するアドレスに格納し、（ｄ）サブページ
のアドレスを更新して、最後のサブページまで（ｂ），
（ｃ）の動作を繰り返し、（ｅ）書き換えたいカラムア
ドレスとｎビットの書き換えデータを入力し、（ｆ）入
力されたカラムアドレスに該当するサブページのデータ
を前記ページバッファから読み出して前記サブページバ
ッファに格納し、（ｇ）前記サブページバッファに格納
されたデータのうち、前記カラムアドレスに相当するｎ
ビットを外部から入力された前記書き換えデータにより
置換し、（ｈ）一部置換されたサブページのデータを、
これに基づいて発生させたパリティビットを付加して前
記ページバッファの対応するアドレスに格納し、（ｉ）
前記メモリセルアレイの前記選択されたページのデータ
を一括消去し、（ｊ）データ消去されたページに前記ペ
ージバッファに格納されたサブページのデータを書き込
む。

【００１３】またこの発明において、ロウアドレス、カ
ラムアドレス及び書き換えデータを連続的に入れること
を可能とするためには、前記メインカラムデコーダのア
ドレスデコード信号をラッチするメインカラムアドレス
ラッチと、前記サブカラムデコーダのアドレスデコーダ
信号をラッチするサブかラムアドレスラッチとを備え
る。

【００１４】更にこの発明において、メモリセルアレイ
の１ページ単位でのデータ書き換えを行う場合には、よ
り簡単に、１ページ分の書き換えデータのうち、ｎ×ｋ
ビットずつのサブページを順次前記サブページバッファ
データの対応するアドレスに格納し、各サブページのデ
ータにパリティビットを付加して順次前記ページバッフ
ァの対応するアドレスに格納し、前記メモリセルアレイ
の選択されたページのデータを消去して、そのページに
前記ページバッファに格納された１ページ分の書き換え
データを書き込むようにすればよい。

【００１５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、実施の形態１のＥＥＰＲＯＭ
の構成を示す。メモリセルアレイ１１は、この実施の形
態の場合、図２に示すように、複数本ずつのビット線Ｂ
Ｌとワード線ＷＬが交差して配設され、その各交差部に
浮遊ゲートを有する不揮発性のメモリセルトランジスタ
ＭＣを配置して構成される。メモリセルトランジスタＭ
Ｃの一端は、選択ゲートトランジスタＳＧ１を介してビ
ット線ＢＬに接続され、他端は選択ゲートトランジスタ
ＳＧ２を介して共通ソース線に接続される。このよう
に、１個のメモリトランジスタＭＣとこれに直列接続さ
れた２個の選択トランジスタＳＧ１，ＳＧ２により構成
されるメモリセルを、３Ｔｒ−ＮＡＮＤセルと呼ぶ。

【００１６】メモリセルアレイ１１の一方向のメモリセ
ルＭＣの制御ゲートを共通接続するワード線ＷＬの範囲
が１ページであり、ビット線端部にはメモリセルアレイ
１１との間で１ページずつのデータ授受を可能とするペ
ージバッファ１２が設けられている。ページバッファ１
２は、各ビット線ＢＬに接続されたデータラッチ２１に
より構成される。外部から入力されるアドレスの内、ロ
ウアドレスによりメモリセルアレイ１１のワード線選択
を行うのが、ロウデコーダ１３であり、カラムアドレス
によりビット線選択を行うのがメインカラムデコーダ１
４である。

【００１７】図２を参照して、メモリセルアレイ１１の
データ読み出し及び書き換え動作を説明すれば、次のと
おりである。メモリセルＭＣは、浮遊ゲートに電子が注
入されたしきい値が正のエンハンスメント状態を
“０”、浮遊ゲートの電子が放出されたしきい値が負の
デプレション状態を“１”と定義する。データ読出し
は、選択されたワード線ＷＬに０Ｖ、その両側の選択ゲ
ート線ＳＧＤ，ＳＧＳに３．５Ｖを与え、ビット線電位
の低下を検出することにより行われる。ビット線電位が
初期の充電電位から低下すれば、データ“１”、低下し
なければデータ“０”と判定される。

【００１８】データ書き換えは、メモリセルアレイ１１
の１ページ分のデータを一旦ページバッファ１２に転送
し、そのページのデータを一括消去し、ページバッファ
内で必要なデータ書き換えを行った後、同じページに書
き戻すという操作を行う。データ消去では、メモリセル
アレイ１１が形成されたｐ型ウェルに例えば２０Ｖの高
電圧、選択されたページのワード線ＷＬに０Ｖを印加
し、他の全ワード線及び選択ゲート線をフローティング
とする。これにより、選択ページのメモリセルでは、浮
遊ゲートの電子がｐ型ウェルに放出されて、データ
“１”となる。

【００１９】データ書込みは、各ビット線の電位をデー
タ“０”，“１”に応じて、０Ｖ又はＶCCに設定する。
これらの電位は、ページバッファ１２の各ラッチから供
給される。そして、選択されたページのドレイン側選択
ゲート線ＳＧＤにＶCC、ソース側選択ゲート線ＳＧＳに
０Ｖを与えて、ビット線電位を選択されたメモリセルの
ドレインまで転送する。この状態で選択ワード線に１６
Ｖ程度の高電圧を与える。これにより、“０”書込みの
メモリセルトランジスタでは、制御ゲートとチャネル間
に大きな電圧がかかって浮遊ゲートに電子が注入され
る。“１”データ書込みのメモリセルトランジスタでは
制御ゲートとの容量結合でチャネル電位が上昇して電子
注入が生じず、“１”状態を保つ。

【００２０】この実施の形態では、誤書き込みデータを
訂正するためのＥＣＣ回路として、書込みデータに対し
て付加するパリティビットを生成するパリティビット発
生回路１９と、センスアンプ１６により読み出されたデ
ータの誤り訂正を行う誤り訂正回路１７を有する。誤り
訂正回路１７は従来技術で説明したように、パリティビ
ットに基づいて読み出されたデータのなかの誤りアドレ
スを生成するシンドローム生成回路とその出力により誤
りアドレスのビットを反転させるコード変換回路を有す
る。

【００２１】またこの実施の形態においては、上述のよ
うにＥＣＣ回路を搭載しながら、メモリセルアレイ１１
の面積増加率を極力抑える工夫をしている。具体的に
は、Ｉ／Ｏ端子から見たときに、データの書き換え、読
出しは、ｎビット単位で並列に行うのに対し、誤り訂正
のためのデータ処理はその整数（ｋ）倍、即ちｎ×ｋビ
ット単位で行うようにする。図１ではより具体的に、１
バイト単位でのデータ書き換え、読出しを行うのに対し
て、メモリセルアレイ１１では擬似的に４バイト単位で
データ書き換え、読出しを行う場合の例を示している。
この様に、情報ビット数を擬似的に４バイト単位にする
と、必要なパリティビット数は６ビットとなり、ＥＣＣ
回路を搭載しない場合に比べて面積増加率は、１８．８
％に抑えられる。

【００２２】以下では説明の便宜上、４バイトの情報ビ
ットからなるデータの集合をサプページと呼ぶ。データ
読出し動作では、メモリセルアレイ１１からはサプペー
ジ単位で読み出して、そのうち１バイトのみをＩ／Ｏ端
子に取り出す。またデータ書き換え動作では、選択ペー
ジのデータを一旦ページバッファ１２に読出し、その１
バイトのみを書き換えた後、書き戻すという処理を行
う。そのために、図１に示すように、４バイト分の情報
ビットを保持するサブページバッファ１８が設けられて
いる。また、サブページのデータから１バイトのデータ
を選択するために、メインカラムデコーダ１４とは別
に、サブカラムデコーダ１５が設けられている。１ペー
ジは、４バイトのサブページと６ビットのパリティビッ
トの和の整数倍から構成される。１ページの正味のデー
タが１２８バイトであるとすると、１ページ中にサブペ
ージとパリティビットの組が３２組含まれていることに
なる。

【００２３】次に、この実施の形態におけるデータ読み
出し動作を説明する。この実施の形態の場合カラムアド
レスは、３２個のサブページを指定するＡ１，Ａ２，
…，Ａ５のメインカラムアドレスと、各サブページ（４
バイト）中の１バイトを選択するためのＡ６，Ａ７から
なるサブカラムアドレスにより構成される。データ読み
出し時、図１に示すように、メインカラムアドレスＡ１
〜Ａ５は、メインカラムデコーダ１４に供給される。こ
れによりメインカラムデコーダ１４は、１ページ分のデ
ータから、メインカラムアドレスにより指定されたサブ
ページ（入力アドレスに対応する１バイトのデータを含
む）及びそれに対応するパリティビットを選択する。こ
れにより、入力アドレスに対応する１バイト分を含むサ
ブページのデータとパリティビットがセンスアンプ１６
によりセンスされ、誤り訂正回路１７に送られる。

【００２４】誤り訂正回路１７により訂正されたサプペ
ージ（４バイト）のデータは、サブページバッファ１８
に送られる。そして、カラムアドレスのうち、サブカラ
ムアドレスＡ６，Ａ７が供給されるサブカラムデコーダ
１５により、サプページバッファ１８から、入力アドレ
スに対応する１バイトのデータが選択されて、Ｉ／Ｏ端
子に読み出される。

【００２５】次に、１バイト単位でのデータ書き換えの
動作を、図３のタイミング図を参照して説明する。デー
タ書き換え動作では、メモリセルアレイ１１の選択ペー
ジのデータをサブページ単位で読み出して誤り訂正し、
ページバッファ１２に格納する動作を繰り返す。そし
て、外部からの１バイトの書き換えデータにより、ペー
ジバッファ内の対応する１バイト分を置換し、選択ペー
ジのデータを一括消去した後に同じページに書き換えた
データを書き込むという操作を行う。図３に示すよう
に、時刻ｔ１に、書き換えたいデータのロウアドレスを
入力する（時刻ｔ１）。そして、入力されたロウアドレ
スにより選択されたページの先頭のサブページ（４バイ
ト）とそれに対応するパリティビットを読み出し、誤り
訂正回路１７により誤り訂正を行い、得られたサブペー
ジのデータをサブページバッファ１８に格納する。次い
でそのサブページのデータを、これに基づいてパリティ
ビット発生回路１９で発生させたパリティビットと共
に、ページバッファ１２の先頭部に格納する。以下、サ
ブページのアドレスを順次更新して、同様の操作を最後
のサブページのアドレスまで繰り返す。これにより、ペ
ージバッファ１２には、書き換えられるべきデータを含
む１ページ分のデータが誤り訂正されて格納される。

【００２６】次に、時刻ｔ２において、書き換えたいデ
ータのカラムアドレス（以下、これを選択カラムアドレ
スという）を入力し、続いてその書き換えたい１バイト
のデータをＩ／Ｏ端子から入力する。そして、選択カラ
ムアドレスに該当するサブページのデータをページバッ
ファ１２から読出し、これを直接サブページバッファ１
８に格納する。格納したデータのうち、選択カラムアド
レスに相当する１バイト分のデータを、Ｉ／Ｏ端子から
入力されたデータで置換する。こうして一部データが置
換されたサブページのデータを、これに基づいてパリテ
ィビット発生回路１９で発生させたパリティビットと共
に、ページバッファ１２の選択カラムアドレスに相当す
る部分に書き戻す。複数バイトのデータ書き換えを行う
場合には、以下、時刻ｔ３からカラムアドレスを更新し
て、同様のデータ置換の操作を、複数バイト分繰り返
す。

【００２７】以上のページバッファ１８でのデータ置換
を終了した後、時刻ｔ４において、選択されたロウアド
レスに相当する１ページ分のデータを一括消去する。但
し、このデータ消去の動作は、上述した時刻ｔ２以降の
データ置換の動作と並行して行うこともできる。そし
て、時刻ｔ５において、ページバッファ１２に格納され
た、一部書き換えられたデータを消去されたページに書
き込む。

【００２８】以上のようにして、この実施の形態によれ
ば、１バイト単位のデータ読出しについて、内部的には
対象とする１バイトのデータを含むサブページ（４バイ
ト）単位でデータ読み出しを行い、ＥＣＣ回路により誤
り訂正を行う。データ書き換えの場合にも同様に、１バ
イト単位のデータ書き換えに対して、サブページ単位で
誤り訂正を行い、そのうち書き換えたい１バイトのみ、
外部から入力されたデータで置換して再度そのサブペー
ジにパリティビットを付加して書き戻すという操作を行
っている。この様に、実際にＩ／Ｏ端子から入出力され
るデータに比べて、パリティビット付加のデータ長を大
きくすることにより、必要なパリティビット数を少なく
することができ、ＥＣＣ回路を内蔵したことによるチッ
プサイズの増大を抑制することができる。

【００２９】［実施の形態２］図４は、ロウアドレス、
カラムアドレス及び書き換えデータを連続して入力する
ことを可能とする実施の形態のＥＥＰＲＯＭである。先
の実施の形態と対応する部分には同一符号を付して詳細
な説明は省く。データ読み出し動作については先の実施
の形態と同様であり、図４ではデータ書き換えのみに着
目して、データの流れを示している。図１のメインカラ
ムデコーダ１４に相当するのは、この実施の形態では、
メインカラムアドレスデコーダ１４ａとこれにより制御
されるメインカラムゲート１４ｂであり、またサブカラ
ムデコーダ１５に相当するのは、サブカラムアドレスデ
コーダ１５ａとこれにより制御されるサブカラムゲート
１５ｂである。そしてこの実施の形態では、メインカラ
ムアドレスデコーダ１４ａのアドレスデコード信号を保
持する３２ビットのメインカラムアドレスラッチ４５、
サブカラムアドレスデコーダ１５ａのアドレスデコード
信号を保持する４ビットずつのサブカラムアドレスラッ
チ４６を３２セット有する。

【００３０】また、ページバッファ１２は、４バイト＋
バリティビット数毎のデータラッチ４１と、そのラッチ
データを選択的に転送するための、サブカラムアドレス
ラッチ４６により制御される転送スイッチ４２を有す
る。更に、サブページバッファとして、誤り訂正回路１
７の出力を保持するための第１のサブページバッファ１
８ａと、メインカラムデコーダ１４からのデータを直接
保持するための第２のサブページバッファ１８ｂを有す
る。サブページバッファ１８ａ，１８ｂの間には、サブ
カラムアドレスデコーダ４４の出力により制御される転
送スイッチ４７が設けられる。

【００３１】図５を参照してデータ書き換え動作を説明
すると、図示のように時刻ｔ１でロウアドレス及びカラ
ムアドレスを入力し、連続して１バイトの書き換えデー
タを入力する。入力されたアドレスは、次のようにして
各アドレスラッチに記憶される。即ち、メインカラムア
ドレスは、メインカラムデコーダ１４ａでデコードさ
れ、ヒットした（即ち、“Ｈ”になった）デコード信号
の位置がメインカラムアドレスラッチ４５に記憶され
る。サブカラムアドレスは、サブカラムアドレスデコー
ダ１５ａでデコードされ、ヒットしたデコード信号の位
置がサブカラムアドレスラッチ４６に記憶される。

【００３２】Ｉ／Ｏ端子から入力された１バイトの書き
換えデータＤ１は、サブカラムアドレスデコーダ１５ａ
により選択されてサブカラムゲート１５ｂを通り、メイ
ンカラムアドレスデコーダ１４ａにより選択されてメイ
ンカラムゲート１４ｂを通り、サブカラムアドレスラッ
チ４６の出力により選択的にオンする転送スイッチ４２
を介してページバッファ１２内の入力カラムアドレスに
対応するデータラッチ４１に格納される。ラッチ４１
は、４バイト＋パリティビット分の容量を持ち、そのサ
ブカラムアドレスにより指定された位置に１バイトの書
き換えデータＤ１が転送されることになる。複数バイト
のデータ書き換えを行う場合には、時刻ｔ２においてカ
ラムアドレスを更新して、次の１バイトの書き換えデー
タＤ２を入力し、同様にページバッファ１２のアドレス
対応するラッチ４２に格納する。以下、同様の動作を繰
り返す。

【００３３】以上のようにして、書き換えアドレスと書
き換えデータをラッチした後、時刻ｔ３から、ロウアド
レスにより指定されたページのデータをサブページ単位
で読み出し、誤り訂正を行う動作を繰り返す。即ち、先
の実施の形態と同様に、先頭のサブページとパリティビ
ットを読み出し、誤り訂正回路１７により誤り訂正を行
う。訂正されたサブページ（４バイト）のデータは第１
のサブページバッファ１８ａに格納される。

【００３４】上で読み出されたサブページのアドレスが
メインカラムアドレスラッチ４５に記憶されているメイ
ンカラムアドレスの一つと一致した場合には、次の，
の操作を行う。 ページバッファ１２の該当するメインカラムアドレス
に対応するラッチ４１から、１バイトの書き換えデータ
を含むサブページのデータを読み出し、これを第２のサ
ブページバッファ１８ｂに格納する。 転送スイッチ４７には、該当するメインカラムアドレ
スに対応するサブカラムアドレスラッチ４６のアドレス
データを供給する。そして、第２のサブページバッファ
１８ｂの４バイトのデータのうち、サブカラムアドレス
ラッチ４６がヒット信号を立てている１バイト単位のデ
ータ（これが書き換えるべきデータである）を、転送ス
イッチ４７を介して、第１のサブページバッファ１８ａ
のサブページのデータに上書きする。このとき、ヒット
信号は、複数バイトに対して立っている可能性もある。

【００３５】以上の操作により第１のサブページバッフ
ァ１８ａに保持されたデータを、先の実施の形態と同様
にパリティビット発生回路１９から発生したパリティビ
ットと共に、該当するカラムアドレスのページバッファ
１２に書き戻す。複数バイトのデータ書き換えを行う場
合には同様に、次のサブページの誤り訂正とデータ置換
を行う。

【００３６】以上の操作が終了した後、時刻ｔ４におい
て、ロウアドレスで指定されたメモリセルアレイ１１の
ページデータを一括消去する。その後、時刻ｔ５におい
て、ページバッファ１２に格納されたデータをメモリセ
ルアレイ１１の消去されたページに書き込む。

【００３７】以上のようにこの実施の形態においては、
メインカラムアドレスラッチ及びサブカラムアドレスラ
ッチを備えることより、ロウ及びカラムアドレスと書き
換えデータを連続的に入力して、１バイト単位のデータ
書き換えを、サプページ単位での誤り訂正とパリティビ
ット付加を伴って行うことができる。また先の実施の形
態と同様に、誤り訂正とパリティビット付加をサブペー
ジ単位で行っているから、必要なパリティビット数を少
なくして、ＥＣＣ回路を内蔵したことによるチップサイ
ズの増大を抑制することができる。

【００３８】［実施の形態３］上の実施の形態１，２で
は、データ書き換えの単位を１バイトとし、その書き換
えるべきアドレスを含むサブページ（４バイト）単位で
データ読出しと誤り訂正を行って、そのサブページの一
部を書き換えて書き戻す方法を用いた。これに対し、デ
ータ書き換えの単位をサブページより大きい、例えば１
ページ単位とするＥＥＰＲＯＭにも同様のこの発明を適
用することができる。その様な実施の形態での動作タイ
ミングを図６に示す。なお、ＥＥＰＲＯＭ構成は、図１
と同じであるものとする。

【００３９】この実施の形態の場合、１ページ全体を書
き換えるから、先の実施の形態１，２のように、データ
書き換えに際してサブページ単位でのデータ読出しと誤
り訂正という操作は要らない。即ち、図６に示すよう
に、ロウアドレス、カラムアドレス、及び１バイトの書
き換えデータＤ１を入力する。書き換えデータＤ１は、
サブカラムデコーダ１５を介して、サブページバッファ
１８に格納される。

【００４０】カラムアドレスを更新して、次の書き換え
データＤ２を入力して、これを同様にサブページバッフ
ァ１８に格納する。４バイトの書き換えデータがサブペ
ージバッファ１８に格納されたら、その４バイト分のデ
ータを、これに基づいてパリティビット発生回路１９に
より発生したパリティビットを付加してページバッファ
１２の先頭サブページのアドレスに書き込む。以下、同
様に４バイトずつの書き換えデータを、パリティビット
を付加して、全ページ分の書き換えデータをページバッ
ファ１２に格納する。

【００４１】その後、メモリセルアレイ１１のロウアド
レスで選択されているページのデータを一括消去した
後、ページバッファ１２に格納されているデータを消去
したページに書き込む。なお、ページ消去の動作は、書
き換えデータをページバッファ１２に順次格納する動作
と並行して行うことが可能である。

【００４２】この実施の形態によると、１ページ単位で
データ書き換えを行うから、先の実施の形態１，２のよ
うに１ページの一部を書き換える場合と異なり、データ
書き換えに際しては選択ページのデータをサブページ毎
に読み出して誤り訂正処理をする必要がなく、データ書
き換え処理は簡単になる。データ読出しは、実施の形態
１と同様に、１バイト単位の読出しに対してサブページ
単位の誤り訂正を行うようにすることで、パリティビッ
ト数を少なくし、ＥＣＣ回路を内蔵したことによるチッ
プサイズの増大を抑制することができる。

【００４３】なお実施の形態では、１バイト単位でデー
タ読み出し及び書き換えを行う場合を説明したが、２バ
イト単位、３バイト単位等、１ページサイズより小さい
単位でデータ読み出しを行うＥＥＰＲＯＭに対して同様
にこの発明は有効である。また、実施の形態では３Ｔｒ
−ＮＡＮＤ型ＥＥＰＲＯＭを説明したが、通常のＮＡＮ
Ｄ型やＮＯＲ型のＥＥＰＲＯＭにも同様にこの発明を適
用することができる。

【００４４】

【発明の効果】以上述べたようにこの発明によれば、デ
ータ読出し、書き換えの単位となるビット数より大きい
ビット数の範囲で誤り訂正を行うようにすることで、Ｅ
ＣＣ回路を搭載したときのチップサイズの増大を抑制す
ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態によるＥＥＰＲＯＭの構
成を示す図である。

【図２】同実施の形態のメモリセルアレイの構成を示す
図である。

【図３】同実施の形態のＥＥＰＲＯＭのデータ書き換え
動作のタイミング図である。

【図４】他の実施の形態によるＥＥＰＲＯＭの構成を示
す図である。

【図５】同実施の形態のＥＥＰＲＯＭのデータ書き換え
動作のタイミング図である。

【図６】他の実施の形態によるデータ書き換え動作のタ
イミング図である。

【図７】従来のＥＣＣ回路搭載のＥＥＰＲＯＭの概略構
成を示す図である。

【図８】パリティビットを付加する情報ビット数と面積
増加率の関係を示す図である。

【符号の説明】

１１…メモリセルアレイ、１２…ページバッファ、１３
…ロウデコーダ、１４…メインカラムデコーダ、１５…
サブカラムデコーダ、１６…センスアンプ、１７…誤り
訂正回路、１８…サブページバッファ、４５…メインカ
ラムアドレスラッチ、４６…サブカラムアドレスラッ
チ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 野田 潤一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD04 AD05 AD08 AD13 AE00 5F001 AA01 AB02 AD12 AE01 AE50 5F083 EP02 EP22 EP76 EP77 FR05 GA09 LA04 LA05 LA10 5L106 AA10 BB13

Claims (7)

【特許請求の範囲】
1. 【請求項１】 電気的書き換え可能な不揮発性メモリセ
   ルを配列してなるメモリセルアレイと、 このメモリセルアレイのメモリセル選択を行うデコード
   回路と、 前記メモリセルアレイのｎビットデータを並列読み出し
   する際に、そのｎビットデータを含むｎ×ｋ（ｋ：正の
   整数）ビットの情報ビットとこの情報ビットに付与され
   たパリティビットを読み出して誤り訂正を行う誤り訂正
   回路と、 この誤り訂正回路から出力されたｎ×ｋビットの情報ビ
   ットのうち入力アドレスに対応するｎビットデータを選
   択して出力するサブデコード回路とを有することを特徴
   とする半導体記憶装置。
2. 【請求項２】 ビット線とワード線が交差して配設さ
   れ、その各交差部に電気的書き換え可能なメモリセルを
   配列してなるメモリセルアレイと、 入力アドレスの中のロウアドレスをデコードして前記メ
   モリセルアレイのワード線選択を行うロウデコーダと、 前記入力アドレスの中のカラムアドレスのうち上位アド
   レスをデコードして、ｎ×ｋビットのビット線データを
   選択するメインカラムデコーダと、 前記メモリセルアレイに書き込むべきデータについて誤
   り訂正のためのパリティビットをｎ×ｋ（ｋ：正の整
   数）ビットの情報ビットに対して発生させるパリティビ
   ット発生回路と、 前記メインカラムデコーダにより選択されるｎ×ｋビッ
   トの情報ビットとこの情報ビットに付与されたパリティ
   ビットを読み出して誤り訂正を行う誤り訂正回路と、 前記カラムアドレスのうち下位アドレスをデコードし
   て、前記誤り訂正回路から出力されたｎ×ｋビットの情
   報ビットのうち入力アドレスに対応するｎビットデータ
   を選択して出力するサブカラムデコーダとを有すること
   を特徴とする半導体記憶装置。
3. 【請求項３】 前記メモリセルアレイのビット線との間
   でデータ転送を行うための、１ページ分のデータを保持
   できるページバッファと、 前記誤り訂正回路と前記サブカラムデコーダとの間に設
   けられて、前記誤り訂正回路又はメインカラムデコーダ
   から出力されるｎ×ｋビットのサブページのデータを一
   時保持するサブページバッファとを有することを特徴と
   する請求項２記載の半導体記憶装置。
4. 【請求項４】 前記メモリセルアレイの選択されたペー
   ジのｎビット単位のデータ書き換えに際して、 前記選択されたページのうち、ｎ×ｋビットのサブペー
   ジのデータをパリティビットと共に読み出して前記誤り
   訂正回路により誤り訂正して前記サブページバッファに
   格納し、 前記サブページバッファに格納されたデータを、これに
   基づいて発生させたパリティビットを付加して前記ペー
   ジバッファの対応するアドレスに格納し、 前記サブページバッファに格納されたデータのうち、カ
   ラムアドレスにより指定されたｎビットを外部から入力
   されたｎビットの書き換えデータにより置換し、 一部置換されたサブページのデータを、これに基づいて
   発生させたパリティビットと共に前記メモリセルアレイ
   の選択されたページに書き戻すという一連の動作が行わ
   れることを特徴とする請求項３記載の半導体記憶装置。
5. 【請求項５】 ｎビット単位のデータ書き換えに際し
   て、（ａ）前記メモリセルアレイの書き換えたいページ
   を選択するロウアドレスを入力し、（ｂ）前記ロウアド
   レスにより選択されたページのうち、ｎ×ｋビットの先
   頭のサブページのデータをパリティビットと共に読み出
   して前記誤り訂正回路により誤り訂正して前記サブペー
   ジバッファに格納し、（ｃ）前記サブページバッファに
   格納されたデータを、これに基づいて発生させたパリテ
   ィビットを付加して前記ページバッファの対応するアド
   レスに格納し、（ｄ）サブページのアドレスを更新し
   て、最後のサブページまで（ｂ），（ｃ）の動作を繰り
   返し、（ｅ）書き換えたいカラムアドレスとｎビットの
   書き換えデータを入力し、（ｆ）入力されたカラムアド
   レスに該当するサブページのデータを前記ページバッフ
   ァから読み出して前記サブページバッファに格納し、
   （ｇ）前記サブページバッファに格納されたデータのう
   ち、前記カラムアドレスに相当するｎビットを外部から
   入力された前記書き換えデータにより置換し、（ｈ）一
   部置換されたサブページのデータを、これに基づいて発
   生させたパリティビットを付加して前記ページバッファ
   の対応するアドレスに格納し、（ｉ）前記メモリセルア
   レイの前記選択されたページのデータを一括消去し、
   （ｊ）データ消去されたページに前記ページバッファに
   格納されたサブページのデータを書き込むという一連の
   動作が行われることを特徴とする請求項３記載の半導体
   記憶装置。
6. 【請求項６】 前記メインカラムデコーダのアドレスデ
   コード信号をラッチするメインカラムアドレスラッチ
   と、前記サブカラムデコーダのアドレスデコーダ信号を
   ラッチするサブかラムアドレスラッチとを備えて、ロウ
   アドレス、カラムアドレス及びｎビットの書き換えデー
   タを連続的に入力できるようにしたことを特徴とする請
   求項３記載の半導体記憶装置。
7. 【請求項７】 前記メモリセルアレイの１ページ単位の
   データ書き換えに際し、 １ページ分の書き換えデータのうち、ｎ×ｋビットずつ
   のサブページを順次前記サブページバッファデータの対
   応するアドレスに格納し、 各サブページのデータにパリティビットを付加して順次
   前記ページバッファの対応するアドレスに格納し、 前記メモリセルアレイの選択されたページのデータを消
   去して、そのページに前記ページバッファに格納された
   １ページ分の書き換えデータを書き込むようにしたこと
   を特徴とする請求項３記載の半導体記憶装置。