JP2000349683A - 遅延ロックループ装置 - Google Patents
遅延ロックループ装置Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 ＣＤＭＡ方式において、信号復調に多値信号
を用いる一方、受信信号を２値化し、その２値化信号を
用いて同期保持を行うことで、乗算器および積分器を簡
略化し、回路規模を減少させる。 【解決手段】 ２値化回路１０でベースバンド信号を２
値の１ビット信号に変換して、並列の信号に分け、ＰＮ
信号発生器１１からの＋Ｔｃ／２および−Ｔｃ／２信号
と乗算する。１ビットと１ビットの乗算になるので、乗
算器は簡単にＥｘ−ＯＲ回路１２ａ，１２ｂで構成さ
れ、その出力をアップ・ダウンカウンタ１３ａ，１３ｂ
で積分する。乗算器出力が、“１”の場合には、アップ
カウントを行い、“０”の場合にはダウンカウントを行
い、所定の時間だけ積分動作させ、その出力をレジスタ
１４ａ，１４ｂに格納する。レジスタ１４ａ，１４ｂの
出力の差を計算してＬＰＦ１６に入力し、位相調整信号
を生成し、ＶＣＯ１７を制御し、ＰＮ発生器１１を動作
させる。
を用いる一方、受信信号を２値化し、その２値化信号を
用いて同期保持を行うことで、乗算器および積分器を簡
略化し、回路規模を減少させる。 【解決手段】 ２値化回路１０でベースバンド信号を２
値の１ビット信号に変換して、並列の信号に分け、ＰＮ
信号発生器１１からの＋Ｔｃ／２および−Ｔｃ／２信号
と乗算する。１ビットと１ビットの乗算になるので、乗
算器は簡単にＥｘ−ＯＲ回路１２ａ，１２ｂで構成さ
れ、その出力をアップ・ダウンカウンタ１３ａ，１３ｂ
で積分する。乗算器出力が、“１”の場合には、アップ
カウントを行い、“０”の場合にはダウンカウントを行
い、所定の時間だけ積分動作させ、その出力をレジスタ
１４ａ，１４ｂに格納する。レジスタ１４ａ，１４ｂの
出力の差を計算してＬＰＦ１６に入力し、位相調整信号
を生成し、ＶＣＯ１７を制御し、ＰＮ発生器１１を動作
させる。
Description
【０００１】
【発明の属する技術分野】本発明は、遅延ロックループ
装置、より詳細には、ＣＤＭＡ方式通信システムにおけ
る、移動局受信装置の同期保持装置に関するものであ
る。
装置、より詳細には、ＣＤＭＡ方式通信システムにおけ
る、移動局受信装置の同期保持装置に関するものであ
る。
【０００２】
【従来の技術】符号分割多重通信システム（ＣＤＭＡ）
の受信器における同期保持装置として、遅延ロックルー
プ装置が用いられている。この方式は、受信したベース
バンド信号に、１／２チップ位相の進んだ拡散符号と、
１／２チップ位相の遅れた拡散符号を乗算し、その乗算
結果を積分し、両者の差をとることで、進相データと遅
相データの位相差を検出し、拡散符号発生器の位相を調
整する方式である。
の受信器における同期保持装置として、遅延ロックルー
プ装置が用いられている。この方式は、受信したベース
バンド信号に、１／２チップ位相の進んだ拡散符号と、
１／２チップ位相の遅れた拡散符号を乗算し、その乗算
結果を積分し、両者の差をとることで、進相データと遅
相データの位相差を検出し、拡散符号発生器の位相を調
整する方式である。
【０００３】図６は、従来の符号分割多重通信システム
の受信器における同期保持装置の一例を示す図で、図
中、１は拡散符号発生器、２ａ，２ｂは乗算器、３ａ，
３ｂはバンドパスフィルタ（ＢＰＦ）、４ａ，４ｂは電
力演算回路、５は加算器、６はローパスフィル（ＬＰ
Ｆ）、７は可変電圧制御発振器（ＶＣＯ）で、周知のよ
うに、入力信号を並列の信号に分け、それぞれ位相が１
／２チップだけ進んだＰＮ信号（Ｅａｒｌｙ信号＝＋Ｔ
ｃ／２）と１／２チップだけ遅れたＰＮ信号（Ｌａｔｅ
信号＝−Ｔｃ／２）との相関特性を求める。出力された
相関値は、積分回路４ａ，４ｂでそれぞれ積分され、加
算器５により両者の差をとることで位相差信号が得られ
る。その位相差信号でローパスフィルタ（ＬＰＦ）６を
通してＰＮ発生器１のクロックとなる可変電圧制御発信
器（ＶＣＯ）７を制御する。
の受信器における同期保持装置の一例を示す図で、図
中、１は拡散符号発生器、２ａ，２ｂは乗算器、３ａ，
３ｂはバンドパスフィルタ（ＢＰＦ）、４ａ，４ｂは電
力演算回路、５は加算器、６はローパスフィル（ＬＰ
Ｆ）、７は可変電圧制御発振器（ＶＣＯ）で、周知のよ
うに、入力信号を並列の信号に分け、それぞれ位相が１
／２チップだけ進んだＰＮ信号（Ｅａｒｌｙ信号＝＋Ｔ
ｃ／２）と１／２チップだけ遅れたＰＮ信号（Ｌａｔｅ
信号＝−Ｔｃ／２）との相関特性を求める。出力された
相関値は、積分回路４ａ，４ｂでそれぞれ積分され、加
算器５により両者の差をとることで位相差信号が得られ
る。その位相差信号でローパスフィルタ（ＬＰＦ）６を
通してＰＮ発生器１のクロックとなる可変電圧制御発信
器（ＶＣＯ）７を制御する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
従来の方式では、多値のベースバンド信号を扱うため、
乗算器の規模が大きくなり、さらに積分器の規模も大き
くなってしまう。
従来の方式では、多値のベースバンド信号を扱うため、
乗算器の規模が大きくなり、さらに積分器の規模も大き
くなってしまう。
【０００５】そこで、本発明では、ＣＤＭＡ方式におい
て、信号復調には多値信号を用いる一方、受信信号を２
値化し、その信号を用いて同期保持を行うことで、乗算
器および積分器を簡略化し、回路規模を減少させる方式
を提供することを目的とする。
て、信号復調には多値信号を用いる一方、受信信号を２
値化し、その信号を用いて同期保持を行うことで、乗算
器および積分器を簡略化し、回路規模を減少させる方式
を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の発明は、符号
分割多重通信システムの受信器における同期保持装置で
あって、ベースバンド信号を２値のディジタル信号に変
換する手段と、位相の異なる２つの拡散符号を発生する
拡散符号発生手段と、前記２値の受信ディジタル信号と
前記拡散符号発生手段において生成された２つの拡散符
号をそれぞれ乗算する第１および第２の乗算手段と、該
第１および第２の乗算手段の出力を所定時間積分する第
１および第２の積分手段と、該第１および第２の積分手
段の出力から両者の差を検出する差検出手段と、該差検
出手段の検出結果から前記拡散符号発生器の位相を調整
する手段を有することを特徴としたものである。
分割多重通信システムの受信器における同期保持装置で
あって、ベースバンド信号を２値のディジタル信号に変
換する手段と、位相の異なる２つの拡散符号を発生する
拡散符号発生手段と、前記２値の受信ディジタル信号と
前記拡散符号発生手段において生成された２つの拡散符
号をそれぞれ乗算する第１および第２の乗算手段と、該
第１および第２の乗算手段の出力を所定時間積分する第
１および第２の積分手段と、該第１および第２の積分手
段の出力から両者の差を検出する差検出手段と、該差検
出手段の検出結果から前記拡散符号発生器の位相を調整
する手段を有することを特徴としたものである。
【０００７】請求項２の発明は、請求項１の遅延ロック
ループ装置において、前記２値のディジタル信号を、受
信信号をしきい値判定手段により２値化して生成するこ
とを特徴としたものである。
ループ装置において、前記２値のディジタル信号を、受
信信号をしきい値判定手段により２値化して生成するこ
とを特徴としたものである。
【０００８】請求項３の発明は、請求項１の遅延ロック
ループ装置において、前記２値のディジタル信号を、信
号復調用にＡ／Ｄ変換して得られた多値のディジタル信
号から生成することを特徴としたものである。
ループ装置において、前記２値のディジタル信号を、信
号復調用にＡ／Ｄ変換して得られた多値のディジタル信
号から生成することを特徴としたものである。
【０００９】請求項４の発明は、符号分割多重システム
の受信器における同期保持装置であって、ベースバンド
信号を±１，０の３値のディジタル信号に変換する手段
と、位相の異なる２つの拡散符号を発生する拡散符号発
生手段と、前記３値のディジタル信号の符号ビットと前
記拡散符号発生手段において生成された２つの拡散符号
をそれぞれ乗算する第１および第２の乗算手段と、該第
１および第２の乗算手段からの出力を前記３値のディジ
タル信号が±１の時のみ所定時間積分し、０の時には動
作しない第１および第２の積分手段と、前記第１および
第２の積分手段の出力から両者の差を検出する差検出手
段と、この差検出手段の検出結果から前記拡散符号発生
器の位相を調整する手段を有することを特徴としたもの
である。
の受信器における同期保持装置であって、ベースバンド
信号を±１，０の３値のディジタル信号に変換する手段
と、位相の異なる２つの拡散符号を発生する拡散符号発
生手段と、前記３値のディジタル信号の符号ビットと前
記拡散符号発生手段において生成された２つの拡散符号
をそれぞれ乗算する第１および第２の乗算手段と、該第
１および第２の乗算手段からの出力を前記３値のディジ
タル信号が±１の時のみ所定時間積分し、０の時には動
作しない第１および第２の積分手段と、前記第１および
第２の積分手段の出力から両者の差を検出する差検出手
段と、この差検出手段の検出結果から前記拡散符号発生
器の位相を調整する手段を有することを特徴としたもの
である。
【００１０】請求項５の発明は、請求項４の遅延ロック
ループ装置において、前記３値のディジタル信号を、受
信信号をＡ／Ｄ変換器により３値化して生成することを
特徴としたものである。
ループ装置において、前記３値のディジタル信号を、受
信信号をＡ／Ｄ変換器により３値化して生成することを
特徴としたものである。
【００１１】請求項６の発明は、請求項５の遅延ロック
ループ装置において、３値のディジタル信号を、信号復
調用にＡ／Ｄ変換し得られた多値のディジタル信号から
生成することを特徴としたものである。
ループ装置において、３値のディジタル信号を、信号復
調用にＡ／Ｄ変換し得られた多値のディジタル信号から
生成することを特徴としたものである。
【００１２】請求項７の発明は、符号分割多重通信シス
テムの受信器における同期保持装置であって、直交検波
されたベースバンドのＩＱ成分を２値のディジタル信号
に変換する変換手段と、Ｉ成分用に位相の異なる２つの
拡散符号を発生する第１および第２の拡散符号発生手段
と、Ｑ成分用に位相の異なる２つの拡散符号を発生する
第３および第４の拡散符号発生手段と、前記２値のＩ相
ベースバンド信号およびＱ相ベースバンド信号と、位相
の進んだＩ相用拡散符号およびＱ相用拡散符号を複素乗
算する第１の複素乗算手段と、該第１の複素乗算手段の
出力を積分する第１の積分手段と、前記２値のＩ相ベー
スバンド信号およびＱ相ベースバンド信号と、位相の遅
れたＩ相用拡散符号およびＱ相用拡散符号を複素乗算す
る第２の複素乗算手段と、該第２の複素乗算手段の出力
を積分する第２の積分手段と、前記第１および第２の積
分手段の出力から両者の差を検出する差検出手段と、こ
の差検出手段の検出結果から前記拡散符号発生器の位相
を調整する手段を有することを特徴としたものである。
テムの受信器における同期保持装置であって、直交検波
されたベースバンドのＩＱ成分を２値のディジタル信号
に変換する変換手段と、Ｉ成分用に位相の異なる２つの
拡散符号を発生する第１および第２の拡散符号発生手段
と、Ｑ成分用に位相の異なる２つの拡散符号を発生する
第３および第４の拡散符号発生手段と、前記２値のＩ相
ベースバンド信号およびＱ相ベースバンド信号と、位相
の進んだＩ相用拡散符号およびＱ相用拡散符号を複素乗
算する第１の複素乗算手段と、該第１の複素乗算手段の
出力を積分する第１の積分手段と、前記２値のＩ相ベー
スバンド信号およびＱ相ベースバンド信号と、位相の遅
れたＩ相用拡散符号およびＱ相用拡散符号を複素乗算す
る第２の複素乗算手段と、該第２の複素乗算手段の出力
を積分する第２の積分手段と、前記第１および第２の積
分手段の出力から両者の差を検出する差検出手段と、こ
の差検出手段の検出結果から前記拡散符号発生器の位相
を調整する手段を有することを特徴としたものである。
【００１３】請求項８の発明は、請求項７の遅延ロック
ループ装置において、前記２値のディジタル信号を、直
交検波されたＩＱ成分のベースバンド信号をそれぞれし
きい値判定手段により２値化して得ることを特徴とした
ものである。
ループ装置において、前記２値のディジタル信号を、直
交検波されたＩＱ成分のベースバンド信号をそれぞれし
きい値判定手段により２値化して得ることを特徴とした
ものである。
【００１４】請求項９の発明は、請求項７の遅延ロック
ループ装置において、前記２値のディジタル信号を、復
調用にＡ／Ｄ変換し、得られた多値のディジタル信号か
ら取り出すことを特徴としたものである。
ループ装置において、前記２値のディジタル信号を、復
調用にＡ／Ｄ変換し、得られた多値のディジタル信号か
ら取り出すことを特徴としたものである。
【００１５】
【発明の実施の形態】図１は、本発明の請求項１の基本
となる回路構成、すなわち、２値ディジタル信号を用い
た遅延ロックループ装置を示す図で、図中、１０は２値
化回路で、この２値化回路１０でベースバンド信号を２
値の１ビット信号に変換する。この信号を並列の信号に
分け、ＰＮ信号発生器１１からのＥａｒｌｙおよびＬａ
ｔｅ信号と乗算する。本発明の場合には、１ビットと１
ビットの乗算になるので、乗算器は簡単にＥｘ−ＯＲ回
路１２ａ，１２ｂで構成される。乗算器１２ａ，１２ｂ
の出力を積分する手段としてアップ・ダウンカウンタ１
３ａ，１３ｂを使用することができる。すなわち、乗算
器（Ｅｘ−ＯＲ）出力が、“１”の場合には、アップカ
ウントを行い、“０”の場合にはダウンカウントを行
い、所定の時間だけ積分動作させてその出力を次段のレ
ジスタ１４ａ，１４ｂに格納する。カウンタ１３ａ，１
３ｂおよびレジスタ１４ａ，１４ｂは、相関パルスに同
期した相関同期パルス１８で定期的にリセット動作が行
われる。レジスタ１４ａ，１４ｂの出力の差を計算して
ＬＰＦ１６に入力し、位相調整信号を生成し、その位相
調整信号で、ＶＣＯ１７を制御し、ＶＣＯ出力を動作ク
ロックとしてＰＮ発生器１１を動作させる。
となる回路構成、すなわち、２値ディジタル信号を用い
た遅延ロックループ装置を示す図で、図中、１０は２値
化回路で、この２値化回路１０でベースバンド信号を２
値の１ビット信号に変換する。この信号を並列の信号に
分け、ＰＮ信号発生器１１からのＥａｒｌｙおよびＬａ
ｔｅ信号と乗算する。本発明の場合には、１ビットと１
ビットの乗算になるので、乗算器は簡単にＥｘ−ＯＲ回
路１２ａ，１２ｂで構成される。乗算器１２ａ，１２ｂ
の出力を積分する手段としてアップ・ダウンカウンタ１
３ａ，１３ｂを使用することができる。すなわち、乗算
器（Ｅｘ−ＯＲ）出力が、“１”の場合には、アップカ
ウントを行い、“０”の場合にはダウンカウントを行
い、所定の時間だけ積分動作させてその出力を次段のレ
ジスタ１４ａ，１４ｂに格納する。カウンタ１３ａ，１
３ｂおよびレジスタ１４ａ，１４ｂは、相関パルスに同
期した相関同期パルス１８で定期的にリセット動作が行
われる。レジスタ１４ａ，１４ｂの出力の差を計算して
ＬＰＦ１６に入力し、位相調整信号を生成し、その位相
調整信号で、ＶＣＯ１７を制御し、ＶＣＯ出力を動作ク
ロックとしてＰＮ発生器１１を動作させる。
【００１６】請求項２の発明は、図１に示した２値化回
路１０として、コンパレータなどのしきい値判定手段を
用いるものである。受信し、ベースバンドに周波数変換
した信号を、同期用の遅延ロックループに入力させるた
めに、しきい値判定手段を用意する。
路１０として、コンパレータなどのしきい値判定手段を
用いるものである。受信し、ベースバンドに周波数変換
した信号を、同期用の遅延ロックループに入力させるた
めに、しきい値判定手段を用意する。
【００１７】請求項３の発明は、同期用の２値化回路は
特別に用意せずに、信号復調用にＡ／Ｄ変換された多値
のディジタル信号から２値信号を得るものである。例え
ば、多値化された信号の符号ビットを用いて、２値化信
号を取得し、同期保持動作を行う。
特別に用意せずに、信号復調用にＡ／Ｄ変換された多値
のディジタル信号から２値信号を得るものである。例え
ば、多値化された信号の符号ビットを用いて、２値化信
号を取得し、同期保持動作を行う。
【００１８】図２は、請求項４の基本となる回路構成、
すなわち、入力する信号が±１，０の３値の場合の３値
ディジタル信号を用いた遅延ロックループ装置を示す図
で、入力したベースバンド信号のうち符号ビットを符号
ビット検出回路２０で検出し、符号ビットのみをＥａｒ
ｌｙおよびＬａｔｅのＰＮ信号との乗算に用いる。した
がって、乗算回路は、図１の場合（請求項１〜３）と同
様に、Ｅｘ−ＯＲ回路で構成することができる。入力し
た信号が０の場合には、図２に示すように、後段のアッ
プ・ダウン・カウンタの動作を停止させる。乗算器（Ｅ
ｘ−ＯＲ）の出力が、“１”の場合にはカウンタを“ア
ップ”動作させ、“０”の場合には“ダウン”動作を行
う。所定時間のカウントが終了したら後段のレジスタ１
４ａ（１４ｂ）に値を取り込み、加算器１５により２つ
のレジスタの出力から差を求める。その後は、ＬＰＦ１
６を通し、その出力でＶＣＯ１７を制御し、ＰＮ発生器
１１のクロックを制御する。
すなわち、入力する信号が±１，０の３値の場合の３値
ディジタル信号を用いた遅延ロックループ装置を示す図
で、入力したベースバンド信号のうち符号ビットを符号
ビット検出回路２０で検出し、符号ビットのみをＥａｒ
ｌｙおよびＬａｔｅのＰＮ信号との乗算に用いる。した
がって、乗算回路は、図１の場合（請求項１〜３）と同
様に、Ｅｘ−ＯＲ回路で構成することができる。入力し
た信号が０の場合には、図２に示すように、後段のアッ
プ・ダウン・カウンタの動作を停止させる。乗算器（Ｅ
ｘ−ＯＲ）の出力が、“１”の場合にはカウンタを“ア
ップ”動作させ、“０”の場合には“ダウン”動作を行
う。所定時間のカウントが終了したら後段のレジスタ１
４ａ（１４ｂ）に値を取り込み、加算器１５により２つ
のレジスタの出力から差を求める。その後は、ＬＰＦ１
６を通し、その出力でＶＣＯ１７を制御し、ＰＮ発生器
１１のクロックを制御する。
【００１９】請求項５の発明は、図２に示した請求項４
の発明において、３値のディジタル信号を得る手段とし
て、同期用に用いるために２ビットＡ／Ｄ変換器などの
３値化回路を用いるものである。
の発明において、３値のディジタル信号を得る手段とし
て、同期用に用いるために２ビットＡ／Ｄ変換器などの
３値化回路を用いるものである。
【００２０】請求項６の発明は、図２に示した請求項４
の発明において、３値のディジタル信号を得る手段とし
て、信号復調用にＡ／Ｄ変換された多値のディジタル信
号から３値を得るものである。
の発明において、３値のディジタル信号を得る手段とし
て、信号復調用にＡ／Ｄ変換された多値のディジタル信
号から３値を得るものである。
【００２１】図３は、請求項７の発明の基本となる回路
構成、すなわち、２値ディジタル信号を用いた複素形式
の遅延ロックループ装置を示す図で、図１に示した請求
項１の遅延ロックループを、直交変調された場合のＩＱ
成分について拡張したものである。図３において、直交
検波されたベースバンドのＩＱ成分をそれぞれ２値化回
路１０1，１０2で２値のディジタル信号（ＩＮ（Ｉ），
ＩＮ（Ｑ））に変換する。図３では、図３の上部Ｉが位
相の進んだＥａｒｌｙ信号用回路、下部IIがＬａｔｅ信
号用回路に分けている。Ｅａｒｌｙ信号用回路から説
明すると、図示のように、ＩＮ（Ｉ），ＩＮ（Ｑ）と位
相の進んだＩ成分およびＱ成分用のＰＮ信号（ＰＮ
（Ｉ）＿Ｅ，ＰＮ（Ｑ）＿Ｅ）に対して複素乗算を行
う。１ビット乗算であるので、乗算器はＥｘ−ＯＲ回路
３０ａ1〜３０ａ4，３０ｂ1〜３０ｂ4で構成できる。乗
算結果を相関判定回路３１ａ，３２ａ，３１ｂ，３２ｂ
に入力する。相関判定回路の真理値表を図４および図５
に示す。相関判定回路３１ａについて動作を説明する。
構成、すなわち、２値ディジタル信号を用いた複素形式
の遅延ロックループ装置を示す図で、図１に示した請求
項１の遅延ロックループを、直交変調された場合のＩＱ
成分について拡張したものである。図３において、直交
検波されたベースバンドのＩＱ成分をそれぞれ２値化回
路１０1，１０2で２値のディジタル信号（ＩＮ（Ｉ），
ＩＮ（Ｑ））に変換する。図３では、図３の上部Ｉが位
相の進んだＥａｒｌｙ信号用回路、下部IIがＬａｔｅ信
号用回路に分けている。Ｅａｒｌｙ信号用回路から説
明すると、図示のように、ＩＮ（Ｉ），ＩＮ（Ｑ）と位
相の進んだＩ成分およびＱ成分用のＰＮ信号（ＰＮ
（Ｉ）＿Ｅ，ＰＮ（Ｑ）＿Ｅ）に対して複素乗算を行
う。１ビット乗算であるので、乗算器はＥｘ−ＯＲ回路
３０ａ1〜３０ａ4，３０ｂ1〜３０ｂ4で構成できる。乗
算結果を相関判定回路３１ａ，３２ａ，３１ｂ，３２ｂ
に入力する。相関判定回路の真理値表を図４および図５
に示す。相関判定回路３１ａについて動作を説明する。
【００２２】前段のＥｘ−ＯＲの出力は、相関が取れた
とき“０”になり、相関が取れていないときは“１”で
ある。従って、ＩＮ１およびＩＮ２ともに相関が取れて
いる時は、図４に示すように、それぞれ“０”の時であ
り、この時に＋１を出力させる。また、片方が相関が取
れているときには０を出力させ、両方の相関が取れてい
ない時（入力がともに“１”）は−１を出力させる。こ
の相関判定回路３１ａの出力をもとに後段のアップ・ダ
ウン・カウンタ３３ａを動作させる。相関判定回路３１
ａの出力が“＋１”の時は“アップ”カウント、“−
１”の時には“ダウン”カウント動作を行い、“０”の
時には、カウント動作を停止させる。所定時間カウント
を行った後、後段のレジスタ３５ａに値を入力する。
とき“０”になり、相関が取れていないときは“１”で
ある。従って、ＩＮ１およびＩＮ２ともに相関が取れて
いる時は、図４に示すように、それぞれ“０”の時であ
り、この時に＋１を出力させる。また、片方が相関が取
れているときには０を出力させ、両方の相関が取れてい
ない時（入力がともに“１”）は−１を出力させる。こ
の相関判定回路３１ａの出力をもとに後段のアップ・ダ
ウン・カウンタ３３ａを動作させる。相関判定回路３１
ａの出力が“＋１”の時は“アップ”カウント、“−
１”の時には“ダウン”カウント動作を行い、“０”の
時には、カウント動作を停止させる。所定時間カウント
を行った後、後段のレジスタ３５ａに値を入力する。
【００２３】相関判定回路３２ａでは、ＩＮ（Ｉ）とＰ
Ｎ（Ｑ）＿Ｅの乗算結果は、極性が負になっているの
で、図５に示すようになる。その後のカウント動作は、
相関判定回路３１ａと同様である。その後、絶対値測定
回路３７ａにより、絶対値を測定する。図３の下部に示
すＬａｔｅ信号用回路IIについてもＥａｒｌｙ信号用回
路Ｉと同様である。これら両者の出力を加算器１５で減
算することで、ＰＮ信号の位相差が検出される。位相差
信号をＬＰＦ１６を通し、ＶＣＯ１７を制御すること
で、ＰＮ発生器１１のクロックを調整する。
Ｎ（Ｑ）＿Ｅの乗算結果は、極性が負になっているの
で、図５に示すようになる。その後のカウント動作は、
相関判定回路３１ａと同様である。その後、絶対値測定
回路３７ａにより、絶対値を測定する。図３の下部に示
すＬａｔｅ信号用回路IIについてもＥａｒｌｙ信号用回
路Ｉと同様である。これら両者の出力を加算器１５で減
算することで、ＰＮ信号の位相差が検出される。位相差
信号をＬＰＦ１６を通し、ＶＣＯ１７を制御すること
で、ＰＮ発生器１１のクロックを調整する。
【００２４】請求項の８の発明は、図３に示した請求項
７の発明における直交検波されたベースバンド信号を２
値化する手段として、しきい値判定回路を用いるもので
ある。
７の発明における直交検波されたベースバンド信号を２
値化する手段として、しきい値判定回路を用いるもので
ある。
【００２５】また、請求項９の発明は、図３に示した請
求項７の発明における直交検波されたベースバンド信号
を２値化する手段として、信号復調用にＡ／Ｄ変換され
た多値のディジタル信号から、２値信号を得るものであ
る。
求項７の発明における直交検波されたベースバンド信号
を２値化する手段として、信号復調用にＡ／Ｄ変換され
た多値のディジタル信号から、２値信号を得るものであ
る。
【００２６】
【発明の効果】請求項１〜９のＣＤＭＡにおける遅延ロ
ックループ装置においては、ベースバンド信号を２値の
ディジタル信号に変換することで、乗算器および積分器
の構造を極端に簡素化できるため、回路規模を大幅に減
少させることができる。
ックループ装置においては、ベースバンド信号を２値の
ディジタル信号に変換することで、乗算器および積分器
の構造を極端に簡素化できるため、回路規模を大幅に減
少させることができる。
【００２７】請求項２の遅延ロックループ装置では、２
値化ディジタル信号を得るために、しきい値判定回路を
用いているので、２値化を容易に行うことができる。
値化ディジタル信号を得るために、しきい値判定回路を
用いているので、２値化を容易に行うことができる。
【００２８】請求項３の遅延ロックループにおいては、
信号復調用の信号から２値のディジタル信号を得ること
ができるため、回路規模を小さくすることができる。
信号復調用の信号から２値のディジタル信号を得ること
ができるため、回路規模を小さくすることができる。
【００２９】請求項４の遅延ロックループにおいては、
ベースバンド信号を３値のディジタル信号を扱った場合
でも、回路規模を減少させることができる。
ベースバンド信号を３値のディジタル信号を扱った場合
でも、回路規模を減少させることができる。
【００３０】請求項５の遅延ロックループ装置において
は、３値のディジタル信号を得るために、同期用Ａ／Ｄ
変換器を用いているので、３値化を容易に行うことがで
きる。
は、３値のディジタル信号を得るために、同期用Ａ／Ｄ
変換器を用いているので、３値化を容易に行うことがで
きる。
【００３１】請求項６の遅延ロックループ装置において
は、信号復調用の信号から３値のディジタル信号を得る
ことができるため、回路規模を小さくすることができ
る。
は、信号復調用の信号から３値のディジタル信号を得る
ことができるため、回路規模を小さくすることができ
る。
【００３２】請求項７の遅延ロックループ装置において
は、直交検波されたＩＱのベースバンド信号を２値化す
ることで、回路規模を減少させることができる。
は、直交検波されたＩＱのベースバンド信号を２値化す
ることで、回路規模を減少させることができる。
【００３３】請求項８の遅延ロックループ装置において
は、ＩＱのベースバンド信号を２値化するために、しき
い値判定回路を用いているので、２値化を容易に行うこ
とができる。
は、ＩＱのベースバンド信号を２値化するために、しき
い値判定回路を用いているので、２値化を容易に行うこ
とができる。
【００３４】請求項９の遅延ロックループ装置において
は、信号復調用の多値ディジタル信号から、２値のＩ相
およびＱ相の信号を得ることができるので、回路規模を
減少させることができる。
は、信号復調用の多値ディジタル信号から、２値のＩ相
およびＱ相の信号を得ることができるので、回路規模を
減少させることができる。
【図１】 ２値ディジタル信号を用いた遅延ロックルー
プ装置を示す図である。
プ装置を示す図である。
【図２】 ３値のディジタル信号を得て、２値ディジタ
ル信号遅延ロックループ装置を構成した例を示す図であ
る。
ル信号遅延ロックループ装置を構成した例を示す図であ
る。
【図３】 ２値ディジタル信号を用いた複素形式の遅延
ロックループ装置を示す図である。
ロックループ装置を示す図である。
【図４】 相関判定回路の真理値を示す図である。
【図５】 相関判定回路の真理値を示す図である。
【図６】 従来の符号分割多重通信システムの受信器に
おける同期保持装置の一例を示す図である。
おける同期保持装置の一例を示す図である。
１０，１０1，１０2…２値化回路、１１…ＰＮ発生器、
１２ａ，１２ｂ，３０ａ 1〜３０ａ4，３０ｂ1〜３０ｂ4
…Ｅｘ−ＯＲ回路、１３ａ，１３ｂ，３３ａ，３３ｂ，
３４ａ，３４ｂ…アップ・ダウンカウンタ、１４ａ，１
４ｂ，３５ａ，３５ｂ，３６ａ，３６ｂ…レジスタ、１
５…加算器、１６…ＬＰＦ、１７…ＶＣＯ、１８…相関
同期パルス発生器、３７ａ，３７ｂ…絶対値測定回路。
１２ａ，１２ｂ，３０ａ 1〜３０ａ4，３０ｂ1〜３０ｂ4
…Ｅｘ−ＯＲ回路、１３ａ，１３ｂ，３３ａ，３３ｂ，
３４ａ，３４ｂ…アップ・ダウンカウンタ、１４ａ，１
４ｂ，３５ａ，３５ｂ，３６ａ，３６ｂ…レジスタ、１
５…加算器、１６…ＬＰＦ、１７…ＶＣＯ、１８…相関
同期パルス発生器、３７ａ，３７ｂ…絶対値測定回路。
フロントページの続き Ｆターム(参考） 5J106 AA04 BB01 CC01 CC27 CC38 CC57 DD13 DD19 DD36 DD38 KK39 5K022 EE02 EE36 5K047 AA16 BB01 EE02 EE04 GG34 GG37 HH01 HH03 HH15 MM35 MM45 MM62
Claims (9)
- 【請求項１】 符号分割多重通信システムの受信器にお
ける同期保持装置であって、ベースバンド信号を２値の
ディジタル信号に変換する手段と、位相の異なる２つの
拡散符号を発生する拡散符号発生手段と、前記２値の受
信ディジタル信号と前記拡散符号発生手段において生成
された２つの拡散符号をそれぞれ乗算する第１および第
２の乗算手段と、該第１および第２の乗算手段の出力を
所定時間積分する第１および第２の積分手段と、該第１
および第２の積分手段の出力から両者の差を検出する差
検出手段と、該差検出手段の検出結果から前記拡散符号
発生器の位相を調整する手段を有することを特徴とする
遅延ロックループ装置。 - 【請求項２】 請求項１の遅延ロックループ装置におい
て、前記２値のディジタル信号を、受信信号をしきい値
判定手段により２値化して生成することを特徴とする遅
延ロックループ装置。 - 【請求項３】 請求項１の遅延ロックループ装置におい
て、前記２値のディジタル信号を、信号復調用にＡ／Ｄ
変換して得られた多値のディジタル信号から生成するこ
とを特徴とする遅延ロックループ装置。 - 【請求項４】 符号分割多重システムの受信器における
同期保持装置であって、ベースバンド信号を±１，０の
３値のディジタル信号に変換する手段と、位相の異なる
２つの拡散符号を発生する拡散符号発生手段と、前記３
値のディジタル信号の符号ビットと前記拡散符号発生手
段において生成された２つの拡散符号をそれぞれ乗算す
る第１および第２の乗算手段と、該第１および第２の乗
算手段からの出力を前記３値のディジタル信号が±１の
時のみ所定時間積分し、０の時には動作しない第１およ
び第２の積分手段と、前記第１および第２の積分手段の
出力から両者の差を検出する差検出手段と、この差検出
手段の検出結果から前記拡散符号発生器の位相を調整す
る手段を有することを特徴とする遅延ロックループ装
置。 - 【請求項５】 請求項４の遅延ロックループ装置におい
て、前記３値のディジタル信号を、受信信号をＡ／Ｄ変
換器により３値化して生成することを特徴とする遅延ロ
ックループ装置。 - 【請求項６】 請求項５の遅延ロックループ装置におい
て、３値のディジタル信号を、信号復調用にＡ／Ｄ変換
し得られた多値のディジタル信号から生成することを特
徴とする遅延ロックループ装置。 - 【請求項７】 符号分割多重通信システムの受信器にお
ける同期保持装置であって、直交検波されたベースバン
ドのＩＱ成分を２値のディジタル信号に変換する変換手
段と、Ｉ成分用に位相の異なる２つの拡散符号を発生す
る第１および第２の拡散符号発生手段と、Ｑ成分用に位
相の異なる２つの拡散符号を発生する第３および第４の
拡散符号発生手段と、 前記２値のＩ相ベースバンド信号およびＱ相ベースバン
ド信号と、位相の進んだＩ相用拡散符号およびＱ相用拡
散符号を複素乗算する第１の複素乗算手段と、該第１の
複素乗算手段の出力を積分する第１の積分手段と、 前記２値のＩ相ベースバンド信号およびＱ相ベースバン
ド信号と、位相の遅れたＩ相用拡散符号およびＱ相用拡
散符号を複素乗算する第２の複素乗算手段と、該第２の
複素乗算手段の出力を積分する第２の積分手段と、 前記第１および第２の積分手段の出力から両者の差を検
出する差検出手段と、この差検出手段の検出結果から前
記拡散符号発生器の位相を調整する手段を有することを
特徴とする遅延ロックループ装置。 - 【請求項８】 請求項７の遅延ロックループ装置におい
て、前記２値のディジタル信号を、直交検波されたＩＱ
成分のベースバンド信号をそれぞれしきい値判定手段に
より２値化して得ることを特徴とする遅延ロックループ
装置。 - 【請求項９】 請求項７の遅延ロックループ装置におい
て、前記２値のディジタル信号を、復調用にＡ／Ｄ変換
して得られた多値のディジタル信号から取り出すことを
特徴とする遅延ロックループ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15418399A JP2000349683A (ja) | 1999-06-01 | 1999-06-01 | 遅延ロックループ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15418399A JP2000349683A (ja) | 1999-06-01 | 1999-06-01 | 遅延ロックループ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349683A true JP2000349683A (ja) | 2000-12-15 |
Family
ID=15578660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15418399A Pending JP2000349683A (ja) | 1999-06-01 | 1999-06-01 | 遅延ロックループ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349683A (ja) |
-
1999
- 1999-06-01 JP JP15418399A patent/JP2000349683A/ja active Pending
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