JP2000352575A - 組み込み型自己テスト回路およびテスト方法 - Google Patents
組み込み型自己テスト回路およびテスト方法Info
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318566—Comparators; Diagnosing the device under test
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Abstract
(57)【要約】
【課題】 半導体装置に組み込まれた演算要素による所
定の演算に基づき簡潔な回路構成で比較的簡単に自己テ
ストを行えるようにした組み込み型自己テスト回路およ
びテスト方法を得る。 【解決手段】 信号発生器１および演算要素２，３を備
えたものにおいて、信号発生器１のテスト用信号Ａによ
り演算要素２，３に演算を行わせて信号発生器のテスト
用信号値Ａと本来的に等しい比較用信号値Ａを得るよう
にするとともに、テスト用信号値Ａと比較用信号値Ａと
を比較することにより、テスト結果を得るようにした。
定の演算に基づき簡潔な回路構成で比較的簡単に自己テ
ストを行えるようにした組み込み型自己テスト回路およ
びテスト方法を得る。 【解決手段】 信号発生器１および演算要素２，３を備
えたものにおいて、信号発生器１のテスト用信号Ａによ
り演算要素２，３に演算を行わせて信号発生器のテスト
用信号値Ａと本来的に等しい比較用信号値Ａを得るよう
にするとともに、テスト用信号値Ａと比較用信号値Ａと
を比較することにより、テスト結果を得るようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体上に形成
する電子回路に組み込むテスト回路およびその回路を用
いたテスト方法に関するものである。
する電子回路に組み込むテスト回路およびその回路を用
いたテスト方法に関するものである。
【０００２】
【従来の技術】ＬＳＩの製造不良がなければ、製造試験
（以下、単にテストという）は不要であるが、実際には
製造中のごみ・ちり等の要因により、製造工程を終了し
出来上がったＬＳＩの中には不良品が存在する。また、
この不良品を発見するためのコストはＬＳＩレベルでの
コストを１とすると、ボードレベルで１０、システムレ
ベルで１００、フィールドレベルにいたっては１０００
にもなるということがわかっている。
（以下、単にテストという）は不要であるが、実際には
製造中のごみ・ちり等の要因により、製造工程を終了し
出来上がったＬＳＩの中には不良品が存在する。また、
この不良品を発見するためのコストはＬＳＩレベルでの
コストを１とすると、ボードレベルで１０、システムレ
ベルで１００、フィールドレベルにいたっては１０００
にもなるということがわかっている。
【０００３】これらの事実から、設計の初期の段階（Ｌ
ＳＩの段階）よりテストを意識したテスト容易化設計が
重要であるといえる。しかし、順序回路に対しては、外
部からの内部の観測が困難であるのでそのままではテス
トを行うことは困難であった。
ＳＩの段階）よりテストを意識したテスト容易化設計が
重要であるといえる。しかし、順序回路に対しては、外
部からの内部の観測が困難であるのでそのままではテス
トを行うことは困難であった。
【０００４】従来は、そのテストの要求に応える一般的
な手法としては、順序回路内に存在するフリップフロッ
プ（以下、単にＦＦという。）をスキャン化し、スキャ
ン化した回路に対し、パターン発生器および期待値比較
器を結線し、ＢＩＳＴ（Ｂｕｉｌｔ ｉｎ ｓｅｌｆ
ｔｅｓｔ）回路を形成する手法がある。
な手法としては、順序回路内に存在するフリップフロッ
プ（以下、単にＦＦという。）をスキャン化し、スキャ
ン化した回路に対し、パターン発生器および期待値比較
器を結線し、ＢＩＳＴ（Ｂｕｉｌｔ ｉｎ ｓｅｌｆ
ｔｅｓｔ）回路を形成する手法がある。
【０００５】ここで、ＦＦのスキャン化とは、順序回路
のＦＦをスキャンＦＦに変えること、すなわち外部入力
ピン（スキャンモード：ＳＭ）によってスキャンチュー
ンとし、外部入力のクロック（スキャンクロック：Ｔ）
にクロックを加えると、外部入力ピン（スキャンイン：
ＳＩ）から任意のデータを書くＦＦに自由に設定でき、
また外部出力ピン（スキャンアウト：ＳＯ）から各ＦＦ
の出力をモニタできる構造にすると、すなわちＦＦをス
キャンＦＦに置き換えることにより、可観測性・可制御
性をあげてテストを可能とするものである。
のＦＦをスキャンＦＦに変えること、すなわち外部入力
ピン（スキャンモード：ＳＭ）によってスキャンチュー
ンとし、外部入力のクロック（スキャンクロック：Ｔ）
にクロックを加えると、外部入力ピン（スキャンイン：
ＳＩ）から任意のデータを書くＦＦに自由に設定でき、
また外部出力ピン（スキャンアウト：ＳＯ）から各ＦＦ
の出力をモニタできる構造にすると、すなわちＦＦをス
キャンＦＦに置き換えることにより、可観測性・可制御
性をあげてテストを可能とするものである。
【０００６】フルスキャン化の例を具体的に示せば、図
１２のような回路は、フルスキャン化により図１３に示
す構成となる。このスキャン化した回路に、パターン発
生器と出力値圧縮器を用いて図１４の構成の回路を形成
しパターン発生器からの網羅的なパターンに対する出力
値を圧縮してその結果をテスタであらかじめ用意してい
る期待値と比較することにより、内部の状態変化が期待
値通りとなっているかを観測し、テストを行う。
１２のような回路は、フルスキャン化により図１３に示
す構成となる。このスキャン化した回路に、パターン発
生器と出力値圧縮器を用いて図１４の構成の回路を形成
しパターン発生器からの網羅的なパターンに対する出力
値を圧縮してその結果をテスタであらかじめ用意してい
る期待値と比較することにより、内部の状態変化が期待
値通りとなっているかを観測し、テストを行う。
【０００７】しかし、回路をスキャン化することに関し
ては、通常のＦＦとスキャンＦＦを比較すると、スキャ
ンＦＦの方がより複雑な構造（ＦＦ：図１５、スキャン
ＦＦ：図１６）をしており、その分回路の実現に大きな
面積を要し、チップ面積の増大や動作速度の低下などの
デメリットがあった。
ては、通常のＦＦとスキャンＦＦを比較すると、スキャ
ンＦＦの方がより複雑な構造（ＦＦ：図１５、スキャン
ＦＦ：図１６）をしており、その分回路の実現に大きな
面積を要し、チップ面積の増大や動作速度の低下などの
デメリットがあった。
【０００８】また、従来はテストのために多量の期待値
を用意しておかなければならず、期待値比較器をＬＳＩ
の中に作りこむにはＬＳＩ内あるいはＬＳＩ外に多量の
期待値を記憶させるメモリを用意しなければならなかっ
た。
を用意しておかなければならず、期待値比較器をＬＳＩ
の中に作りこむにはＬＳＩ内あるいはＬＳＩ外に多量の
期待値を記憶させるメモリを用意しなければならなかっ
た。
【０００９】また、テスト対象の回路に対し個々にテス
ト手法・回路を開発し、ＦＦをスキャン化せずにＢＩＳ
Ｔを形成する方法も存在するが、そのＢＩＳＴの設計に
おいて明確な手法はなく、次のような問題があった。 （１） テスト対象の回路毎にＢＩＳＴ回路を設計しな
ければならないために、その設計労力を要する。 （２） その設計によってはチップ面積が非常に増大す
ることもある。 （３） また、ランダムロジックの回路に対するＢＩＳ
Ｔは高故障検出率が得られる保証がない。
ト手法・回路を開発し、ＦＦをスキャン化せずにＢＩＳ
Ｔを形成する方法も存在するが、そのＢＩＳＴの設計に
おいて明確な手法はなく、次のような問題があった。 （１） テスト対象の回路毎にＢＩＳＴ回路を設計しな
ければならないために、その設計労力を要する。 （２） その設計によってはチップ面積が非常に増大す
ることもある。 （３） また、ランダムロジックの回路に対するＢＩＳ
Ｔは高故障検出率が得られる保証がない。
【００１０】
【発明が解決しようとする課題】この発明は、半導体装
置に組み込まれた演算要素による所定の演算に基づき簡
潔な回路構成で比較的簡単に自己テストを行えるように
した組み込み型自己テスト回路およびテスト方法を得よ
うとするものである。
置に組み込まれた演算要素による所定の演算に基づき簡
潔な回路構成で比較的簡単に自己テストを行えるように
した組み込み型自己テスト回路およびテスト方法を得よ
うとするものである。
【００１１】
【課題を解決するための手段】第１の発明に係る組み込
み型自己テスト回路では、半導体装置に組み込まれた、
又は、半導体装置外部に用意した信号発生器および半導
体装置内のテスト対象としての演算要素を備えたものに
おいて、前記信号発生器のテスト用信号により前記演算
要素に演算を行わせて前記信号発生器のテスト用信号値
と本来的に等しい比較用信号値を得るようにするととも
に、前記テスト用信号値と前記比較用信号値とを比較す
ることにより、テスト結果を得るものである。
み型自己テスト回路では、半導体装置に組み込まれた、
又は、半導体装置外部に用意した信号発生器および半導
体装置内のテスト対象としての演算要素を備えたものに
おいて、前記信号発生器のテスト用信号により前記演算
要素に演算を行わせて前記信号発生器のテスト用信号値
と本来的に等しい比較用信号値を得るようにするととも
に、前記テスト用信号値と前記比較用信号値とを比較す
ることにより、テスト結果を得るものである。
【００１２】第２の発明に係る組み込み型自己テスト回
路では、半導体装置に組み込まれた、又は、半導体装置
外部に用意した信号発生器ならびに半導体装置内のテス
ト対象としての加算器および減算器からなる複数の演算
要素を備え、前記複数の演算要素に所定のテスト用信号
を印加してテストを行うものにおいて、前記テスト用信
号値と本来的に等しい比較用信号値を得る演算を前記複
数の演算要素によって行わせるとともに、前記テスト用
信号値と前記比較用信号値とを比較することにより、テ
スト結果を得るものである。
路では、半導体装置に組み込まれた、又は、半導体装置
外部に用意した信号発生器ならびに半導体装置内のテス
ト対象としての加算器および減算器からなる複数の演算
要素を備え、前記複数の演算要素に所定のテスト用信号
を印加してテストを行うものにおいて、前記テスト用信
号値と本来的に等しい比較用信号値を得る演算を前記複
数の演算要素によって行わせるとともに、前記テスト用
信号値と前記比較用信号値とを比較することにより、テ
スト結果を得るものである。
【００１３】第３の発明に係る組み込み型自己テスト回
路では、第１および第２の信号値を有する信号を発生す
る信号発生器と、この信号発生器からの第１および第２
の信号値を加算する加算器と、前記加算器の演算結果か
ら前記信号発生器の第２の信号値を減算する減算器と、
前記減算器の演算結果と前記信号発生器の第１の信号値
とを比較しテスト結果を導出する比較器とを備えたもの
である。
路では、第１および第２の信号値を有する信号を発生す
る信号発生器と、この信号発生器からの第１および第２
の信号値を加算する加算器と、前記加算器の演算結果か
ら前記信号発生器の第２の信号値を減算する減算器と、
前記減算器の演算結果と前記信号発生器の第１の信号値
とを比較しテスト結果を導出する比較器とを備えたもの
である。
【００１４】第４の発明に係る組み込み型自己テスト回
路では、第１および第２の信号値を有する信号を発生す
る信号発生器と、この信号発生器からの第１および第２
の信号値についてその一方から他方を減算する減算器
と、前記減算器の演算結果と前記信号発生器の第１およ
び第２の信号値の他方を加算する加算器と、前記加算器
の演算結果と前記信号発生器の第１および第２の信号値
の一方とを比較しテスト結果を導出する比較器とを備え
たものである。
路では、第１および第２の信号値を有する信号を発生す
る信号発生器と、この信号発生器からの第１および第２
の信号値についてその一方から他方を減算する減算器
と、前記減算器の演算結果と前記信号発生器の第１およ
び第２の信号値の他方を加算する加算器と、前記加算器
の演算結果と前記信号発生器の第１および第２の信号値
の一方とを比較しテスト結果を導出する比較器とを備え
たものである。
【００１５】第５の発明に係る組み込み型自己テスト回
路では、半導体装置に組み込まれた、又は、半導体装置
外部に用意した信号発生器ならびに半導体装置内のテス
ト対象としてのインクリメンタおよびデクリメンタから
なる複数の演算要素を備え、前記複数の演算要素に所定
のテスト用信号を印加してテストを行うものにおいて、
前記テスト用信号値と本来的に等しい演算結果を得る演
算を前記複数の演算要素によって行わせるとともに、前
記テスト用信号値と前記演算結果とを比較することによ
り、テスト結果を得るものである。
路では、半導体装置に組み込まれた、又は、半導体装置
外部に用意した信号発生器ならびに半導体装置内のテス
ト対象としてのインクリメンタおよびデクリメンタから
なる複数の演算要素を備え、前記複数の演算要素に所定
のテスト用信号を印加してテストを行うものにおいて、
前記テスト用信号値と本来的に等しい演算結果を得る演
算を前記複数の演算要素によって行わせるとともに、前
記テスト用信号値と前記演算結果とを比較することによ
り、テスト結果を得るものである。
【００１６】第６の発明に係る組み込み型自己テスト回
路では、所定の信号値を有する信号を発生する信号発生
器と、この信号発生器からの信号値に対しインクリメン
トを行うインクリメンタと、前記インクリメンタの出力
値に対しデクリメントを行うデクリメンタと、前記デク
リメンタの出力値と前記信号発生器の信号値とを比較し
テスト結果を導出する比較器とを備えたものである。
路では、所定の信号値を有する信号を発生する信号発生
器と、この信号発生器からの信号値に対しインクリメン
トを行うインクリメンタと、前記インクリメンタの出力
値に対しデクリメントを行うデクリメンタと、前記デク
リメンタの出力値と前記信号発生器の信号値とを比較し
テスト結果を導出する比較器とを備えたものである。
【００１７】第７の発明に係る組み込み型自己テスト回
路では、所定の信号値を有する信号を発生する信号発生
器と、この信号発生器からの信号値に対しデクリメント
を行うデクリメンタと、前記デクリメンタの出力値に対
しインクリメントを行うインクリメンタと、前記インク
リメンタの出力値と前記信号発生器の信号値とを比較し
テスト結果を導出する比較器とを備えたものである。
路では、所定の信号値を有する信号を発生する信号発生
器と、この信号発生器からの信号値に対しデクリメント
を行うデクリメンタと、前記デクリメンタの出力値に対
しインクリメントを行うインクリメンタと、前記インク
リメンタの出力値と前記信号発生器の信号値とを比較し
テスト結果を導出する比較器とを備えたものである。
【００１８】第８の発明に係る組み込み型自己テスト回
路では、半導体装置に組み込まれた、又は、半導体装置
外部に用意した信号発生器ならびに半導体装置内の乗算
器および除算器からなる複数の演算要素を備え、前記複
数の演算要素に所定のテスト用信号を印加してテストを
行うものにおいて、前記テスト用信号値と本来的に等し
い演算結果を得る演算を前記複数の演算要素によって行
わせるとともに、前記テスト用信号値と前記演算結果と
を比較することにより、テスト結果を得るものである。
路では、半導体装置に組み込まれた、又は、半導体装置
外部に用意した信号発生器ならびに半導体装置内の乗算
器および除算器からなる複数の演算要素を備え、前記複
数の演算要素に所定のテスト用信号を印加してテストを
行うものにおいて、前記テスト用信号値と本来的に等し
い演算結果を得る演算を前記複数の演算要素によって行
わせるとともに、前記テスト用信号値と前記演算結果と
を比較することにより、テスト結果を得るものである。
【００１９】第９の発明に係る組み込み型自己テスト回
路では、第１および第２の信号値を有する信号を発生す
る信号発生器と、この信号発生器からの第１および第２
の信号値を乗算する乗算器と、前記乗算器の演算結果に
対し前記信号発生器の第１および第２の信号値の他方で
除算する除算器と、前記除算器の演算結果と前記信号発
生器の第１および第２の信号値の一方とを比較しテスト
結果を導出する比較器とを備えたものである。
路では、第１および第２の信号値を有する信号を発生す
る信号発生器と、この信号発生器からの第１および第２
の信号値を乗算する乗算器と、前記乗算器の演算結果に
対し前記信号発生器の第１および第２の信号値の他方で
除算する除算器と、前記除算器の演算結果と前記信号発
生器の第１および第２の信号値の一方とを比較しテスト
結果を導出する比較器とを備えたものである。
【００２０】第１０の発明に係る組み込み型自己テスト
回路では、第１および第２の信号値を有する信号を発生
する信号発生器と、この信号発生器からの第１および第
２の信号値の一方を他方で除算する除算器と、前記除算
器の演算結果に対し前記信号発生器の第１および第２の
信号値の他方を乗算する乗算器と、前記乗算器の演算結
果と前記信号発生器の第１および第２の信号値の一方と
を比較しテスト結果を導出する比較器とを備えたもので
ある。
回路では、第１および第２の信号値を有する信号を発生
する信号発生器と、この信号発生器からの第１および第
２の信号値の一方を他方で除算する除算器と、前記除算
器の演算結果に対し前記信号発生器の第１および第２の
信号値の他方を乗算する乗算器と、前記乗算器の演算結
果と前記信号発生器の第１および第２の信号値の一方と
を比較しテスト結果を導出する比較器とを備えたもので
ある。
【００２１】第１１の発明に係る組み込み型自己テスト
回路では、所定の信号値に同じ信号値を加算する加算器
と、入力値を１／２にする演算回路とを備え、前記加算
器および前記演算回路によって、本来的に演算結果が前
記信号値と等しくなる演算を行わせ、その演算結果を前
記信号値と比較することにより、テスト結果を得るよう
にしたものである。
回路では、所定の信号値に同じ信号値を加算する加算器
と、入力値を１／２にする演算回路とを備え、前記加算
器および前記演算回路によって、本来的に演算結果が前
記信号値と等しくなる演算を行わせ、その演算結果を前
記信号値と比較することにより、テスト結果を得るよう
にしたものである。
【００２２】第１２の発明に係る組み込み型自己テスト
回路では、信号発生器の信号値に信号発生器の同じ信号
値を加算する加算器と、前記加算器の演算結果を入力し
前記信号発生器の信号値と本来的に等しい演算結果を得
る入力値を１／２にする演算回路と、前記演算回路の演
算結果と前記信号発生器の信号値とを比較することによ
り、テスト結果を得るものである。
回路では、信号発生器の信号値に信号発生器の同じ信号
値を加算する加算器と、前記加算器の演算結果を入力し
前記信号発生器の信号値と本来的に等しい演算結果を得
る入力値を１／２にする演算回路と、前記演算回路の演
算結果と前記信号発生器の信号値とを比較することによ
り、テスト結果を得るものである。
【００２３】第１３の発明に係る組み込み型自己テスト
回路では、信号発生器からの信号を受けその入力値を１
／２にする演算回路と、前記演算回路の出力値とその出
力値と同じ信号値を加算し前記信号発生器の信号値と本
来的に等しい演算結果を得る加算器と、前記加算器の演
算結果と前記信号発生器の信号値とを比較することによ
り、テスト結果を得るようにしたものである。
回路では、信号発生器からの信号を受けその入力値を１
／２にする演算回路と、前記演算回路の出力値とその出
力値と同じ信号値を加算し前記信号発生器の信号値と本
来的に等しい演算結果を得る加算器と、前記加算器の演
算結果と前記信号発生器の信号値とを比較することによ
り、テスト結果を得るようにしたものである。
【００２４】第１４の発明に係る組み込み型自己テスト
回路では、信号発生器の信号値を入力しその入力値の補
数を出力する補数発生器と、前記信号発生器の信号値と
前記補数発生器の出力値との減算を行う減算器と、前記
減算器の演算結果を入力し前記信号発生器の信号値と本
来的に等しい演算結果を得る入力値を１／２にする演算
回路と、前記演算回路の演算結果と前記信号発生器の信
号値とを比較しテスト結果を導出する比較器とを備えた
ものである。
回路では、信号発生器の信号値を入力しその入力値の補
数を出力する補数発生器と、前記信号発生器の信号値と
前記補数発生器の出力値との減算を行う減算器と、前記
減算器の演算結果を入力し前記信号発生器の信号値と本
来的に等しい演算結果を得る入力値を１／２にする演算
回路と、前記演算回路の演算結果と前記信号発生器の信
号値とを比較しテスト結果を導出する比較器とを備えた
ものである。
【００２５】第１５の発明に係る組み込み型自己テスト
回路では、信号発生器の信号値と信号値“２”とを乗算
する乗算器と、前記乗算器の演算結果を入力し前記信号
発生器の信号値と本来的に等しい演算結果を得る入力値
を１／２にする演算回路と、前記演算回路の演算結果と
前記信号発生器の信号値とを比較しテスト結果を導出す
る比較器とを備えたものである。
回路では、信号発生器の信号値と信号値“２”とを乗算
する乗算器と、前記乗算器の演算結果を入力し前記信号
発生器の信号値と本来的に等しい演算結果を得る入力値
を１／２にする演算回路と、前記演算回路の演算結果と
前記信号発生器の信号値とを比較しテスト結果を導出す
る比較器とを備えたものである。
【００２６】第１６の発明に係る組み込み型自己テスト
回路では、信号発生器の信号値を信号値“１／２”で除
算する除算器と、前記除算器の演算結果を入力し前記信
号発生器の信号値と本来的に等しい演算結果を得る入力
値を１／２にする演算回路と、前記演算回路の演算結果
と前記信号発生器の信号値とを比較しテスト結果を導出
する比較器とを備えたものである。
回路では、信号発生器の信号値を信号値“１／２”で除
算する除算器と、前記除算器の演算結果を入力し前記信
号発生器の信号値と本来的に等しい演算結果を得る入力
値を１／２にする演算回路と、前記演算回路の演算結果
と前記信号発生器の信号値とを比較しテスト結果を導出
する比較器とを備えたものである。
【００２７】第１７の発明に係る組み込み型自己テスト
回路では、第１および第２の信号値を有する信号を発生
する信号発生器と、この信号発生器からの第１および第
２の信号値を加算する加算器と、前記信号発生器の第２
の信号値を入力しその入力値の補数を出力する補数発生
器と、前記加算器の演算結果から前記補数発生器の出力
値を減算し前記信号発生器の第１の信号値と本来的に等
しい演算結果を得る減算器と、前記減算器の演算結果と
前記信号発生器の第１の信号値とを比較しテスト結果を
導出する比較器とを備えたものである。
回路では、第１および第２の信号値を有する信号を発生
する信号発生器と、この信号発生器からの第１および第
２の信号値を加算する加算器と、前記信号発生器の第２
の信号値を入力しその入力値の補数を出力する補数発生
器と、前記加算器の演算結果から前記補数発生器の出力
値を減算し前記信号発生器の第１の信号値と本来的に等
しい演算結果を得る減算器と、前記減算器の演算結果と
前記信号発生器の第１の信号値とを比較しテスト結果を
導出する比較器とを備えたものである。
【００２８】第１８の発明に係る組み込み型自己テスト
回路では、半導体装置に組み込まれた、又は、半導体装
置外部に用意した信号発生器および半導体装置内のテス
ト対象としての演算要素を備え、前記演算要素に所定の
テスト用信号を印加してテストを行うものにおいて、本
来的に演算結果が所定値となる演算を前記演算要素によ
って行わせるとともに、前記演算結果が所定値であるか
どうかを判別することによりテスト結果を得るようにし
たものである。
回路では、半導体装置に組み込まれた、又は、半導体装
置外部に用意した信号発生器および半導体装置内のテス
ト対象としての演算要素を備え、前記演算要素に所定の
テスト用信号を印加してテストを行うものにおいて、本
来的に演算結果が所定値となる演算を前記演算要素によ
って行わせるとともに、前記演算結果が所定値であるか
どうかを判別することによりテスト結果を得るようにし
たものである。
【００２９】第１９の発明に係る組み込み型自己テスト
回路では、半導体装置に組み込まれた、又は、半導体装
置外部に用意した信号発生器および半導体装置内のテス
ト対象としての演算要素を備え、前記演算要素に所定の
テスト用信号を印加してテストを行うものにおいて、本
来的に演算結果が０となる演算を前記演算要素によって
行わせるとともに、前記演算結果が０であるかどうかを
判別することにより、テスト結果を得るようにしたもの
である。
回路では、半導体装置に組み込まれた、又は、半導体装
置外部に用意した信号発生器および半導体装置内のテス
ト対象としての演算要素を備え、前記演算要素に所定の
テスト用信号を印加してテストを行うものにおいて、本
来的に演算結果が０となる演算を前記演算要素によって
行わせるとともに、前記演算結果が０であるかどうかを
判別することにより、テスト結果を得るようにしたもの
である。
【００３０】第２０の発明に係る組み込み型自己テスト
回路では、信号発生器の信号値を入力しその入力値の補
数を出力する補数発生器と、前記信号発生器の信号値と
前記補数発生器の出力値とを加算し本来的に演算結果が
０となる演算を行う加算器とを備え、前記演算結果が０
であるかどうかを判別することにより、テスト結果を得
るようにしたものである。
回路では、信号発生器の信号値を入力しその入力値の補
数を出力する補数発生器と、前記信号発生器の信号値と
前記補数発生器の出力値とを加算し本来的に演算結果が
０となる演算を行う加算器とを備え、前記演算結果が０
であるかどうかを判別することにより、テスト結果を得
るようにしたものである。
【００３１】第２１の発明に係る組み込み型自己テスト
回路では、信号発生器の信号値とこの信号値と同じ信号
値との減算を行い本来的に演算結果が０となる演算を行
う減算器を備え、前記演算結果が０であるかどうかを判
別することにより、テスト結果を得るようにしたもので
ある。
回路では、信号発生器の信号値とこの信号値と同じ信号
値との減算を行い本来的に演算結果が０となる演算を行
う減算器を備え、前記演算結果が０であるかどうかを判
別することにより、テスト結果を得るようにしたもので
ある。
【００３２】第２２の発明に係る組み込み型自己テスト
回路では、テスト対象としての演算要素を備え、前記演
算要素に所定のテスト用信号を印加してテストを行うも
のにおいて、本来的に演算結果が１となる演算を前記演
算要素によって行わせるとともに、前記演算結果が１で
あるかどうかを判別することにより、テスト結果を得る
ようにしたものである。
回路では、テスト対象としての演算要素を備え、前記演
算要素に所定のテスト用信号を印加してテストを行うも
のにおいて、本来的に演算結果が１となる演算を前記演
算要素によって行わせるとともに、前記演算結果が１で
あるかどうかを判別することにより、テスト結果を得る
ようにしたものである。
【００３３】第２３の発明に係る組み込み型自己テスト
回路では、複数の演算要素をパイプライン構成としたも
のにおいて、前記パイプラインの段数に応じたシフトレ
ジスタを設けたものである。
回路では、複数の演算要素をパイプライン構成としたも
のにおいて、前記パイプラインの段数に応じたシフトレ
ジスタを設けたものである。
【００３４】第２４の発明に係るテスト方法では、半導
体装置の演算要素に半導体装置に組み込まれた、又は、
半導体装置外部に用意した信号発生器から所定のテスト
用信号を印加してテストを行うものにおいて、前記テス
ト用信号値と本来的に等しい演算結果を得る演算を前記
複数の演算要素によって行わせるとともに、前記テスト
用信号値と前記演算結果とを比較することにより、テス
ト結果を得るようにしたものである。
体装置の演算要素に半導体装置に組み込まれた、又は、
半導体装置外部に用意した信号発生器から所定のテスト
用信号を印加してテストを行うものにおいて、前記テス
ト用信号値と本来的に等しい演算結果を得る演算を前記
複数の演算要素によって行わせるとともに、前記テスト
用信号値と前記演算結果とを比較することにより、テス
ト結果を得るようにしたものである。
【００３５】第２５の発明に係るテスト方法では、半導
体装置の演算要素に半導体装置に組み込まれた、又は、
半導体装置外部に用意した信号発生器から所定のテスト
用信号を印加してテストを行うものにおいて、本来的に
演算結果が０となる演算を前記演算要素によって行わせ
るとともに、前記演算結果が０であるかどうかを判別す
ることにより、テスト結果を得るようにしたものであ
る。
体装置の演算要素に半導体装置に組み込まれた、又は、
半導体装置外部に用意した信号発生器から所定のテスト
用信号を印加してテストを行うものにおいて、本来的に
演算結果が０となる演算を前記演算要素によって行わせ
るとともに、前記演算結果が０であるかどうかを判別す
ることにより、テスト結果を得るようにしたものであ
る。
【００３６】第２６の発明に係るテスト方法では、半導
体装置の演算要素に半導体装置に組み込まれた信号発生
器から所定のテスト用信号を印加してテストを行うもの
において、本来的に演算結果が１となる演算を前記演算
要素によって行わせるとともに、前記演算結果が１であ
るかどうかを判別することにより、テスト結果を得るよ
うにしたものである。
体装置の演算要素に半導体装置に組み込まれた信号発生
器から所定のテスト用信号を印加してテストを行うもの
において、本来的に演算結果が１となる演算を前記演算
要素によって行わせるとともに、前記演算結果が１であ
るかどうかを判別することにより、テスト結果を得るよ
うにしたものである。
【００３７】
【発明の実施の形態】以下に、この発明の実施の形態を
示す。 実施の形態１．図１は、この発明による一実施形態の構
成を示した回路図である。図において、１はテスト回路
への入力信号としてのテスト用信号Ａを発生するパター
ン発生器からなる信号発生器、２，３は、ともにテスト
対象である加算器および減算器、４はテスト回路からの
出力と入力パターンの比較を行う期待値比較器である。
信号発生器１，加算器２，減算器３および期待値比較器
４は、いずれもＬＳＩ等の半導体装置にテスト回路系を
構成するものとして組み込まれている。ただし、信号発
生器１は半導体装置外部に用意したものとすることもで
きる。ここで、加算器２および減算器３は、ＬＳＩ等の
半導体装置における機能素子として構成され、かつ、パ
ターン発生器１に接続されて、テスト対象となるもので
ある。
示す。 実施の形態１．図１は、この発明による一実施形態の構
成を示した回路図である。図において、１はテスト回路
への入力信号としてのテスト用信号Ａを発生するパター
ン発生器からなる信号発生器、２，３は、ともにテスト
対象である加算器および減算器、４はテスト回路からの
出力と入力パターンの比較を行う期待値比較器である。
信号発生器１，加算器２，減算器３および期待値比較器
４は、いずれもＬＳＩ等の半導体装置にテスト回路系を
構成するものとして組み込まれている。ただし、信号発
生器１は半導体装置外部に用意したものとすることもで
きる。ここで、加算器２および減算器３は、ＬＳＩ等の
半導体装置における機能素子として構成され、かつ、パ
ターン発生器１に接続されて、テスト対象となるもので
ある。
【００３８】次に、実施の形態１の動作を図１について
説明する。まず、パターン発生器１から加算器２の入力
端子の一方にパターン入力信号値Ａが入力され、加算器
２の入力端子の他方にパターン入力信号値Ｂが入力され
る。すると、加算器の出力端子から値Ａ＋Ｂの出力がさ
れ、その出力が次段の減算器３の一方の入力端子に入力
される。また、減算器３の他方の入力端子にはパターン
発生器１からパターン入力値Ｂが入力される。その結果
として、減算器３の出力端子からＡの値が出力される。
説明する。まず、パターン発生器１から加算器２の入力
端子の一方にパターン入力信号値Ａが入力され、加算器
２の入力端子の他方にパターン入力信号値Ｂが入力され
る。すると、加算器の出力端子から値Ａ＋Ｂの出力がさ
れ、その出力が次段の減算器３の一方の入力端子に入力
される。また、減算器３の他方の入力端子にはパターン
発生器１からパターン入力値Ｂが入力される。その結果
として、減算器３の出力端子からＡの値が出力される。
【００３９】減算器３の出力信号値は、本来的に、パタ
ーン発生器１のテスト用信号値Ａと等しくなるべきもの
であり、この出力とパターン発生器からの信号値Ａとの
比較を行い、常に比較が一致することを確認することに
より、テスト回路の構成要素である加算器および減算器
が正常に動作するかどうかテストを行う。
ーン発生器１のテスト用信号値Ａと等しくなるべきもの
であり、この出力とパターン発生器からの信号値Ａとの
比較を行い、常に比較が一致することを確認することに
より、テスト回路の構成要素である加算器および減算器
が正常に動作するかどうかテストを行う。
【００４０】図１に示す構成は、第１および第２の信号
値Ａ，Ｂを有する信号を発生する、半導体装置に組み込
まれた、又は、半導体装置外部に用意した信号発生器１
と、この信号発生器１からの第１および第２の信号値
Ａ，Ｂを加算する加算器２と、加算器２の演算結果Ａ＋
Ｂから信号発生器１の第２の信号値Ｂを減算する減算器
３と、減算器３の演算結果である比較用信号値Ａと信号
発生器１の第１の信号値であるテスト用信号値Ａとを比
較しテスト結果を導出する期待値比較器４とを備えたも
のである。
値Ａ，Ｂを有する信号を発生する、半導体装置に組み込
まれた、又は、半導体装置外部に用意した信号発生器１
と、この信号発生器１からの第１および第２の信号値
Ａ，Ｂを加算する加算器２と、加算器２の演算結果Ａ＋
Ｂから信号発生器１の第２の信号値Ｂを減算する減算器
３と、減算器３の演算結果である比較用信号値Ａと信号
発生器１の第１の信号値であるテスト用信号値Ａとを比
較しテスト結果を導出する期待値比較器４とを備えたも
のである。
【００４１】以上の構成によれば、スキャン化をせずテ
ストを行うことが可能である。また、テスト回路として
必要な回路はパターン発生器１および期待値比較器４の
みであるため、スキャン化よりもチップ面積の縮小／動
作速度の向上をはかることができる。さらに、結果が常
に一致しているかどうかを観測するだけでよいため、テ
スト結果の解析について計算機により期待値を準備する
必要が無くなるのでその分の労力削減し、また期待値を
記憶させる装置が不要になるというメリットも付随して
得られる。つまり、パターン発生器１のテスト用信号に
より演算要素２，３に演算を行わせて、その演算結果で
ある比較用信号値Ａをパターン発生器１のテスト用信号
値と期待値比較器４で比較するだけの簡潔な回路構成お
よび単純な動作により、特別な回路構成や特殊な動作を
必要とすることなく、比較的容易に的確なテスト結果を
得ることができるものである。
ストを行うことが可能である。また、テスト回路として
必要な回路はパターン発生器１および期待値比較器４の
みであるため、スキャン化よりもチップ面積の縮小／動
作速度の向上をはかることができる。さらに、結果が常
に一致しているかどうかを観測するだけでよいため、テ
スト結果の解析について計算機により期待値を準備する
必要が無くなるのでその分の労力削減し、また期待値を
記憶させる装置が不要になるというメリットも付随して
得られる。つまり、パターン発生器１のテスト用信号に
より演算要素２，３に演算を行わせて、その演算結果で
ある比較用信号値Ａをパターン発生器１のテスト用信号
値と期待値比較器４で比較するだけの簡潔な回路構成お
よび単純な動作により、特別な回路構成や特殊な動作を
必要とすることなく、比較的容易に的確なテスト結果を
得ることができるものである。
【００４２】この実施の形態の加算器・減算器をそれぞ
れ複数個とし、すなわち、それぞれをｎ個に拡張して
も、同様の効果を得ることができる。
れ複数個とし、すなわち、それぞれをｎ個に拡張して
も、同様の効果を得ることができる。
【００４３】そして、図１に示す加算器２・減算器３の
順序をそれぞれ逆に配置しても、同様の効果が得られ
る。この構成は、第１および第２の信号値Ａ，Ｂを有す
る信号を発生する、半導体装置に組み込まれた、又は、
半導体装置外部に用意した信号発生器１と、この信号発
生器１からの第１および第２の信号値Ａ，Ｂについてそ
の一方Ａから他方Ｂを減算する減算器３と、減算器３の
演算結果Ａ−Ｂと信号発生器１の第１および第２の信号
値の他方Ｂとを加算する加算器２と、加算器２の演算結
果である比較用信号値Ａと信号発生器１の第１および第
２の信号値の一方であるテスト用信号値Ａとを比較しテ
スト結果を導出する期待値比較器４とを備えたものであ
る。
順序をそれぞれ逆に配置しても、同様の効果が得られ
る。この構成は、第１および第２の信号値Ａ，Ｂを有す
る信号を発生する、半導体装置に組み込まれた、又は、
半導体装置外部に用意した信号発生器１と、この信号発
生器１からの第１および第２の信号値Ａ，Ｂについてそ
の一方Ａから他方Ｂを減算する減算器３と、減算器３の
演算結果Ａ−Ｂと信号発生器１の第１および第２の信号
値の他方Ｂとを加算する加算器２と、加算器２の演算結
果である比較用信号値Ａと信号発生器１の第１および第
２の信号値の一方であるテスト用信号値Ａとを比較しテ
スト結果を導出する期待値比較器４とを備えたものであ
る。
【００４４】また、図１に示すテスト回路の加算器２・
減算器３を、図２に示すようにインクリメンタ５・デク
リメンタ６に置き換えても、同様の効果を得ることがで
きる。この構成は、所定の信号値Ａを有する信号を発生
する、半導体装置に組み込まれた、又は、半導体装置外
部に用意した信号発生器１と、この信号発生器１からの
信号値Ａに対しインクリメントを行うインクリメンタ５
と、インクリメンタ５の出力値Ａ＋１に対しデクリメン
トを行うデクリメンタ６と、デクリメンタ６の出力値で
ある比較用信号値とＡと信号発生器の信号値であるテス
ト用信号値Ａとを比較しテスト結果を導出する期待値比
較器４とを備えたものである。
減算器３を、図２に示すようにインクリメンタ５・デク
リメンタ６に置き換えても、同様の効果を得ることがで
きる。この構成は、所定の信号値Ａを有する信号を発生
する、半導体装置に組み込まれた、又は、半導体装置外
部に用意した信号発生器１と、この信号発生器１からの
信号値Ａに対しインクリメントを行うインクリメンタ５
と、インクリメンタ５の出力値Ａ＋１に対しデクリメン
トを行うデクリメンタ６と、デクリメンタ６の出力値で
ある比較用信号値とＡと信号発生器の信号値であるテス
ト用信号値Ａとを比較しテスト結果を導出する期待値比
較器４とを備えたものである。
【００４５】そして、図２に示すインクリメンタ５・デ
クリメンタ６の順序をそれぞれ逆に配置しても、同様の
効果が得られる。この構成は、所定の信号値Ａを有する
信号を発生する、半導体装置に組み込まれた、又は、半
導体装置外部に用意した信号発生器１と、この信号発生
器１からの信号値Ａに対しデクリメントを行うデクリメ
ンタ６と、デクリメンタ６の出力値Ａ−１に対しインク
リメントを行うインクリメンタ５と、インクリメンタ５
の出力値である比較用信号値Ａと信号発生器１の信号値
であるテスト用信号値Ａとを比較しテスト結果を導出す
る期待値比較器４とを備えたものである。
クリメンタ６の順序をそれぞれ逆に配置しても、同様の
効果が得られる。この構成は、所定の信号値Ａを有する
信号を発生する、半導体装置に組み込まれた、又は、半
導体装置外部に用意した信号発生器１と、この信号発生
器１からの信号値Ａに対しデクリメントを行うデクリメ
ンタ６と、デクリメンタ６の出力値Ａ−１に対しインク
リメントを行うインクリメンタ５と、インクリメンタ５
の出力値である比較用信号値Ａと信号発生器１の信号値
であるテスト用信号値Ａとを比較しテスト結果を導出す
る期待値比較器４とを備えたものである。
【００４６】さらに、図１に示すテスト回路の加算器２
・減算器３を、図３に示すように乗算器７・除算器８に
置き換えても、同様の効果を得ることができる。図３に
示す構成は、第１および第２の信号値Ａ，Ｂを有する信
号を発生する、半導体装置に組み込まれた、又は、半導
体装置外部に用意した信号発生器１と、この信号発生器
１からの第１および第２の信号値Ａ，Ｂを乗算する乗算
器７と、乗算器７の演算結果Ａ×Ｂに対し信号発生器１
の第１および第２の信号値の他方Ｂで除算する除算器８
と、除算器８の演算結果である比較用信号値Ａと信号発
生器１の第１および第２の信号値の一方であるテスト用
信号値Ａとを比較しテスト結果を導出する期待値比較器
４とを備えたものである。
・減算器３を、図３に示すように乗算器７・除算器８に
置き換えても、同様の効果を得ることができる。図３に
示す構成は、第１および第２の信号値Ａ，Ｂを有する信
号を発生する、半導体装置に組み込まれた、又は、半導
体装置外部に用意した信号発生器１と、この信号発生器
１からの第１および第２の信号値Ａ，Ｂを乗算する乗算
器７と、乗算器７の演算結果Ａ×Ｂに対し信号発生器１
の第１および第２の信号値の他方Ｂで除算する除算器８
と、除算器８の演算結果である比較用信号値Ａと信号発
生器１の第１および第２の信号値の一方であるテスト用
信号値Ａとを比較しテスト結果を導出する期待値比較器
４とを備えたものである。
【００４７】そして、図３に示す乗算器７・除算器８の
順序をそれぞれ逆に配置しても、同様の効果が得られ
る。この構成は、第１および第２の信号値Ａ，Ｂを有す
る信号を発生する、半導体装置に組み込まれた、又は、
半導体装置外部に用意した信号発生器と、この信号発生
器からの第１および第２の信号値の一方Ａを他方Ｂで除
算する除算器８と、除算器８の演算結果Ａ／Ｂに対し信
号発生器１の第１および第２の信号値の他方Ｂを乗算す
る乗算器７と、乗算器７の演算結果である比較用信号値
Ａと信号発生器１の第１および第２の信号値の一方であ
るテスト用信号値Ａとを比較しテスト結果を導出する期
待値比較器４とを備えたものである。
順序をそれぞれ逆に配置しても、同様の効果が得られ
る。この構成は、第１および第２の信号値Ａ，Ｂを有す
る信号を発生する、半導体装置に組み込まれた、又は、
半導体装置外部に用意した信号発生器と、この信号発生
器からの第１および第２の信号値の一方Ａを他方Ｂで除
算する除算器８と、除算器８の演算結果Ａ／Ｂに対し信
号発生器１の第１および第２の信号値の他方Ｂを乗算す
る乗算器７と、乗算器７の演算結果である比較用信号値
Ａと信号発生器１の第１および第２の信号値の一方であ
るテスト用信号値Ａとを比較しテスト結果を導出する期
待値比較器４とを備えたものである。
【００４８】さらに、加算器と入力値を１／２にする演
算回路とを組み合わせて図４のように接続する構成で
も、同様の効果が得られる。図４に示す構成は、半導体
装置に組み込まれた、又は、半導体装置外部に用意した
信号発生器１の信号値Ａに信号発生器１の同じ信号値Ａ
を加算する加算器２と、加算器２の演算結果Ａ＋Ａを入
力し信号発生器の信号値Ａと本来的に等しい演算結果を
得る入力値を１／２にする演算回路９と、演算回路９の
演算結果である比較用信号値Ａと信号発生器１の信号値
であるテスト用信号値Ａとを比較することにより、テス
ト結果を得るようにしたものである。
算回路とを組み合わせて図４のように接続する構成で
も、同様の効果が得られる。図４に示す構成は、半導体
装置に組み込まれた、又は、半導体装置外部に用意した
信号発生器１の信号値Ａに信号発生器１の同じ信号値Ａ
を加算する加算器２と、加算器２の演算結果Ａ＋Ａを入
力し信号発生器の信号値Ａと本来的に等しい演算結果を
得る入力値を１／２にする演算回路９と、演算回路９の
演算結果である比較用信号値Ａと信号発生器１の信号値
であるテスト用信号値Ａとを比較することにより、テス
ト結果を得るようにしたものである。
【００４９】そして、図４に示す加算器２および入力値
を１／２にする演算回路９の順序をそれぞれ逆に配置し
ても、同様の効果が得られる。この構成は、半導体装置
に組み込まれた、又は、半導体装置外部に用意した信号
発生器１からの信号Ａを受けその入力値を１／２にする
演算回路９と、演算回路９の出力値Ａ／２とその出力値
と同じ信号値Ａ／２を加算し信号発生器１の信号値Ａと
本来的に等しい演算結果を得る加算器２と、加算器２の
演算結果である比較用信号値Ａと信号発生器１の信号値
であるテスト用信号値Ａとを比較することにより、テス
ト結果を得るようにしたものである。
を１／２にする演算回路９の順序をそれぞれ逆に配置し
ても、同様の効果が得られる。この構成は、半導体装置
に組み込まれた、又は、半導体装置外部に用意した信号
発生器１からの信号Ａを受けその入力値を１／２にする
演算回路９と、演算回路９の出力値Ａ／２とその出力値
と同じ信号値Ａ／２を加算し信号発生器１の信号値Ａと
本来的に等しい演算結果を得る加算器２と、加算器２の
演算結果である比較用信号値Ａと信号発生器１の信号値
であるテスト用信号値Ａとを比較することにより、テス
ト結果を得るようにしたものである。
【００５０】さらに、減算器と補数発生器と入力値を１
／２にする演算回路とを組み合わせて図６のように接続
する構成でも、同様の効果が得られる。図６に示す構成
は、半導体装置に組み込まれた、又は、半導体装置外部
に用意した信号発生器１の信号値Ａを入力しその入力値
の補数−Ａを出力する補数発生器１０と、信号発生器１
の信号値Ａから補数発生器１０の出力値−Ａの減算を行
う減算器３と、減算器３の演算結果Ａ＋Ａを入力し信号
発生器１の信号値Ａと本来的に等しい演算結果Ａを得る
入力値を１／２にする演算回路９と、演算回路９の演算
結果である比較用信号値Ａと信号発生器１の信号値であ
るテスト用信号値Ａとを比較しテスト結果を導出する期
待値比較器４とを備えたものである。
／２にする演算回路とを組み合わせて図６のように接続
する構成でも、同様の効果が得られる。図６に示す構成
は、半導体装置に組み込まれた、又は、半導体装置外部
に用意した信号発生器１の信号値Ａを入力しその入力値
の補数−Ａを出力する補数発生器１０と、信号発生器１
の信号値Ａから補数発生器１０の出力値−Ａの減算を行
う減算器３と、減算器３の演算結果Ａ＋Ａを入力し信号
発生器１の信号値Ａと本来的に等しい演算結果Ａを得る
入力値を１／２にする演算回路９と、演算回路９の演算
結果である比較用信号値Ａと信号発生器１の信号値であ
るテスト用信号値Ａとを比較しテスト結果を導出する期
待値比較器４とを備えたものである。
【００５１】さらに、乗算器と入力値を１／２にする演
算回路とを組み合わせて図８のように接続する構成で
も、同様の効果が得られる。図８に示す構成は、半導体
装置に組み込まれた、又は、半導体装置外部に用意した
信号発生器１の信号値と信号値“２”とを乗算する乗算
器７と、乗算器７の演算結果２Ａを入力し信号発生器１
の信号値Ａと本来的に等しい演算結果を得る入力値を１
／２にする演算回路９と、演算回路９の演算結果である
比較用信号値Ａと信号発生器１の信号値であるテスト用
信号値Ａとを比較しテスト結果を導出する期待値比較器
４とを備えたものである。
算回路とを組み合わせて図８のように接続する構成で
も、同様の効果が得られる。図８に示す構成は、半導体
装置に組み込まれた、又は、半導体装置外部に用意した
信号発生器１の信号値と信号値“２”とを乗算する乗算
器７と、乗算器７の演算結果２Ａを入力し信号発生器１
の信号値Ａと本来的に等しい演算結果を得る入力値を１
／２にする演算回路９と、演算回路９の演算結果である
比較用信号値Ａと信号発生器１の信号値であるテスト用
信号値Ａとを比較しテスト結果を導出する期待値比較器
４とを備えたものである。
【００５２】さらに、除算器と入力値を１／２にする演
算回路とを組み合わせて図９のように接続する構成で
も、同様の効果が得られる。図９に示す構成は、半導体
装置に組み込まれた、又は、半導体装置外部に用意した
信号発生器１の信号値Ａを信号値“１／２”で除算する
除算器８と、除算器８の演算結果２Ａを入力し信号発生
器１の信号値Ａと本来的に等しい演算結果Ａを得る入力
値を１／２にする演算回路９と、演算回路９の演算結果
である比較用信号値Ａと信号発生器１の信号値であるテ
スト用信号値Ａとを比較しテスト結果を導出する期待値
比較器４とを備えたものである。
算回路とを組み合わせて図９のように接続する構成で
も、同様の効果が得られる。図９に示す構成は、半導体
装置に組み込まれた、又は、半導体装置外部に用意した
信号発生器１の信号値Ａを信号値“１／２”で除算する
除算器８と、除算器８の演算結果２Ａを入力し信号発生
器１の信号値Ａと本来的に等しい演算結果Ａを得る入力
値を１／２にする演算回路９と、演算回路９の演算結果
である比較用信号値Ａと信号発生器１の信号値であるテ
スト用信号値Ａとを比較しテスト結果を導出する期待値
比較器４とを備えたものである。
【００５３】なお、さらに一般的に言えば、任意の演算
器を組み合わせて出力が入力と同じ値となるようにした
回路と比較器を図１０のように接続する構成でも同様の
効果が得られる。図１０に示す構成は、第１および第２
の信号値Ａ，Ｂを有する信号を発生する、半導体装置に
組み込まれた、又は、半導体装置外部に用意した信号発
生器１と、この信号発生器１からの第１および第２の信
号値Ａ，Ｂを加算する加算器２と、信号発生器１の第２
の信号値Ｂを入力しその入力値の補数−Ｂを出力する補
数発生器１０と、加算器１の演算結果Ａ＋Ｂから前記補
数発生器の出力値Ｂを減算し信号発生器１の第１の信号
値Ａと本来的に等しい演算結果Ａを得る減算器３と、減
算器３の演算結果である比較用信号値Ａと信号発生器１
の第１の信号値であるテスト用信号値Ａとを比較しテス
ト結果を導出する期待値比較器４とを備えたものであ
る。
器を組み合わせて出力が入力と同じ値となるようにした
回路と比較器を図１０のように接続する構成でも同様の
効果が得られる。図１０に示す構成は、第１および第２
の信号値Ａ，Ｂを有する信号を発生する、半導体装置に
組み込まれた、又は、半導体装置外部に用意した信号発
生器１と、この信号発生器１からの第１および第２の信
号値Ａ，Ｂを加算する加算器２と、信号発生器１の第２
の信号値Ｂを入力しその入力値の補数−Ｂを出力する補
数発生器１０と、加算器１の演算結果Ａ＋Ｂから前記補
数発生器の出力値Ｂを減算し信号発生器１の第１の信号
値Ａと本来的に等しい演算結果Ａを得る減算器３と、減
算器３の演算結果である比較用信号値Ａと信号発生器１
の第１の信号値であるテスト用信号値Ａとを比較しテス
ト結果を導出する期待値比較器４とを備えたものであ
る。
【００５４】実施の形態２．図５は、この発明による一
実施形態の構成を示した回路図である。図において、１
はテスト回路への入力信号としてのテスト用信号Ａを発
生するパターン発生器からなる信号発生器、２は、テス
ト回路の構成要素であり、かつ、テスト対象である加算
器、１０は入力値の補数を出力する補数発生器、４はテ
スト回路からの出力と入力パターンの比較を行う期待値
比較器である。信号発生器１，加算器２，補数発生器１
０および期待値比較器４は、いずれも、ＬＳＩ等の半導
体装置にテスト回路系を構成するものとして、組み込ま
れている。ただし、信号発生器１は半導体装置外部に用
意したものとすることができる。ここで、加算器２は、
ＬＳＩ等の半導体装置における機能素子として構成さ
れ、かつ、パターン発生器１に接続されて、テスト対象
となるものである。
実施形態の構成を示した回路図である。図において、１
はテスト回路への入力信号としてのテスト用信号Ａを発
生するパターン発生器からなる信号発生器、２は、テス
ト回路の構成要素であり、かつ、テスト対象である加算
器、１０は入力値の補数を出力する補数発生器、４はテ
スト回路からの出力と入力パターンの比較を行う期待値
比較器である。信号発生器１，加算器２，補数発生器１
０および期待値比較器４は、いずれも、ＬＳＩ等の半導
体装置にテスト回路系を構成するものとして、組み込ま
れている。ただし、信号発生器１は半導体装置外部に用
意したものとすることができる。ここで、加算器２は、
ＬＳＩ等の半導体装置における機能素子として構成さ
れ、かつ、パターン発生器１に接続されて、テスト対象
となるものである。
【００５５】次に、実施の形態２の動作を説明する。ま
ず、パターン発生器１からパターンが発生され、その結
果、加算器２の端子に入力パターンＡとその補数−Ａが
入力される。すると、加算器２から常に値０の出力がさ
れることとなる。よって、常に出力される値が０である
ことを確認することによりテスト回路の構成要素である
加算器が正常に動作するかどうかテストを行う。
ず、パターン発生器１からパターンが発生され、その結
果、加算器２の端子に入力パターンＡとその補数−Ａが
入力される。すると、加算器２から常に値０の出力がさ
れることとなる。よって、常に出力される値が０である
ことを確認することによりテスト回路の構成要素である
加算器が正常に動作するかどうかテストを行う。
【００５６】図５に示す構成は、半導体装置に組み込ま
れた、又は、半導体装置外部に用意した信号発生器１の
信号値Ａを入力しその入力値の補数−Ａを出力する補数
発生器１０と、信号発生器１０の信号値Ａと補数発生器
１０の出力値−Ａとを加算し本来的に演算結果が０とな
る演算を行う加算器２とを備え、前記演算結果が０であ
るかどうかを判別することにより、テスト結果を得るも
のである。
れた、又は、半導体装置外部に用意した信号発生器１の
信号値Ａを入力しその入力値の補数−Ａを出力する補数
発生器１０と、信号発生器１０の信号値Ａと補数発生器
１０の出力値−Ａとを加算し本来的に演算結果が０とな
る演算を行う加算器２とを備え、前記演算結果が０であ
るかどうかを判別することにより、テスト結果を得るも
のである。
【００５７】以上の構成によれば、回路中に加算器のみ
しかない場合でもスキャン化せずにテストを行うことが
可能となる。また、テスト回路として必要な回路はパタ
ーン発生器、補数発生器のみであるため、スキャン化よ
りもチップ面積の縮小／動作速度の向上をはかることが
できる。また、出力される値が常に０であるかどうかを
観測するだけでよいため、テスト結果の解析について計
算機により期待値を準備する必要が無くなるのでその分
の労力削減し、また期待値を記憶させる装置が不要にな
るというメリットも付随して得られる。つまり、パター
ン発生器１のテスト用信号により本来的に演算結果が０
になる演算を演算要素２に演算を行わせて、その演算結
果が０であるかどうかを判別するだけの簡潔な回路構成
および単純な動作により、特別な回路構成や特殊な動作
を必要とすることなく、比較的容易に的確なテスト結果
を得ることができるものである。
しかない場合でもスキャン化せずにテストを行うことが
可能となる。また、テスト回路として必要な回路はパタ
ーン発生器、補数発生器のみであるため、スキャン化よ
りもチップ面積の縮小／動作速度の向上をはかることが
できる。また、出力される値が常に０であるかどうかを
観測するだけでよいため、テスト結果の解析について計
算機により期待値を準備する必要が無くなるのでその分
の労力削減し、また期待値を記憶させる装置が不要にな
るというメリットも付随して得られる。つまり、パター
ン発生器１のテスト用信号により本来的に演算結果が０
になる演算を演算要素２に演算を行わせて、その演算結
果が０であるかどうかを判別するだけの簡潔な回路構成
および単純な動作により、特別な回路構成や特殊な動作
を必要とすることなく、比較的容易に的確なテスト結果
を得ることができるものである。
【００５８】図５に示すテスト回路の加算器を減算器に
置換え、補数発生器を除去した構成の図７のものでも同
様の効果が得られる。図７に示す構成は、半導体装置に
組み込まれた、又は、半導体装置外部に用意した信号発
生器１の信号値Ａとこの信号値と同じ信号値Ａとの減算
を行い本来的に演算結果が０となる演算を行う減算器３
を備え、前記演算結果が０であるかどうかを判別するこ
とにより、テスト結果を得るものである。
置換え、補数発生器を除去した構成の図７のものでも同
様の効果が得られる。図７に示す構成は、半導体装置に
組み込まれた、又は、半導体装置外部に用意した信号発
生器１の信号値Ａとこの信号値と同じ信号値Ａとの減算
を行い本来的に演算結果が０となる演算を行う減算器３
を備え、前記演算結果が０であるかどうかを判別するこ
とにより、テスト結果を得るものである。
【００５９】そして、この発明による実施の形態２にお
いては、上述のように、加算器２，減算器３等の演算要
素による本来的に演算結果が０となる演算を行なわせ、
前記演算結果が０であるかどうかを判別することによ
り、テスト結果を得るものについて、説明したが、演算
結果がテスト結果を得るための判別がし易い１などの所
定値となる演算を行なわせ、前記演算結果が１であるか
どうかを判別することにより、テスト結果を得るように
しても、同様の効果が得られる。この構成は、テスト対
象としての加算器２，減算器３等の演算要素を備え、前
記演算要素に所定のテスト用信号を印加してテストを行
うものにおいて、本来的に演算結果が１などの所定値と
なる演算を前記演算要素によって行わせるとともに、前
記演算結果が１などの所定値であるかどうかを判別する
ことにより、テスト結果を得るようにしたものである。
いては、上述のように、加算器２，減算器３等の演算要
素による本来的に演算結果が０となる演算を行なわせ、
前記演算結果が０であるかどうかを判別することによ
り、テスト結果を得るものについて、説明したが、演算
結果がテスト結果を得るための判別がし易い１などの所
定値となる演算を行なわせ、前記演算結果が１であるか
どうかを判別することにより、テスト結果を得るように
しても、同様の効果が得られる。この構成は、テスト対
象としての加算器２，減算器３等の演算要素を備え、前
記演算要素に所定のテスト用信号を印加してテストを行
うものにおいて、本来的に演算結果が１などの所定値と
なる演算を前記演算要素によって行わせるとともに、前
記演算結果が１などの所定値であるかどうかを判別する
ことにより、テスト結果を得るようにしたものである。
【００６０】実施の形態３．図１１は、この発明による
一実施形態の構成を示した回路図である。図において、
１はテスト回路への入力パターン発生器、２，３はテス
ト回路の構成要素である加算器および減算器（ともにパ
イプライン構成になっている）、４はテスト回路からの
出力と入力パターンの比較器、１１は加算器２のパイプ
ラインの段数分のシフトレジスタ、１２は加算器２と減
算器３のパイプラインの段数の和の分のシフトレジスタ
である。信号発生器１，加算器２，減算器３，期待値比
較器４およびシフトレジスタ１１，１２は、いずれも、
ＬＳＩ等の半導体装置にテスト回路系を構成するものと
して、組み込まれている。ただし、信号発生器１は半導
体装置外部に用意したものとすることもできる。
一実施形態の構成を示した回路図である。図において、
１はテスト回路への入力パターン発生器、２，３はテス
ト回路の構成要素である加算器および減算器（ともにパ
イプライン構成になっている）、４はテスト回路からの
出力と入力パターンの比較器、１１は加算器２のパイプ
ラインの段数分のシフトレジスタ、１２は加算器２と減
算器３のパイプラインの段数の和の分のシフトレジスタ
である。信号発生器１，加算器２，減算器３，期待値比
較器４およびシフトレジスタ１１，１２は、いずれも、
ＬＳＩ等の半導体装置にテスト回路系を構成するものと
して、組み込まれている。ただし、信号発生器１は半導
体装置外部に用意したものとすることもできる。
【００６１】次に、実施の形態３の動作を説明する。ま
ず、パターン発生器１から加算器２の入力端子にパター
ンＡ，Ｂが入力される。すると、加算器２から値Ａ＋Ｂ
の出力がされる。次に、その出力が次段の減算器に入力
される。同時に、シフトレジスタ５で加算器のパイプラ
インの段数分だけ遅延されたＢが減算器３に入力された
結果として減算器３からＡの値が出力される。この出力
とパターン発生器１からのシフトレジスタ６で加算器と
減算器のパイプラインの段数分の和の分だけ遅延された
出力Ａの比較を行い、常に比較が一致することを確認す
ることによりテスト回路の構成要素である加算器２およ
び減算器３が正常に動作するかどうかテストを行う。
ず、パターン発生器１から加算器２の入力端子にパター
ンＡ，Ｂが入力される。すると、加算器２から値Ａ＋Ｂ
の出力がされる。次に、その出力が次段の減算器に入力
される。同時に、シフトレジスタ５で加算器のパイプラ
インの段数分だけ遅延されたＢが減算器３に入力された
結果として減算器３からＡの値が出力される。この出力
とパターン発生器１からのシフトレジスタ６で加算器と
減算器のパイプラインの段数分の和の分だけ遅延された
出力Ａの比較を行い、常に比較が一致することを確認す
ることによりテスト回路の構成要素である加算器２およ
び減算器３が正常に動作するかどうかテストを行う。
【００６２】以上の構成によれば、加算器・減算器がパ
イプライン構成になっている場合でも、実施の形態１と
同様の効果を得ることができる。
イプライン構成になっている場合でも、実施の形態１と
同様の効果を得ることができる。
【００６３】実施の形態１および実施の形態２に記載の
回路についても同様の手法により、演算器がパイプライ
ン構成になっている場合でも実施の形態１および実施の
形態２と同様の効果を得ることができる。
回路についても同様の手法により、演算器がパイプライ
ン構成になっている場合でも実施の形態１および実施の
形態２と同様の効果を得ることができる。
【００６４】以上のように、この発明による実施の形態
によれば、テスト対象とする回路を演算器（加算器，減
算器，乗算器，除算器，インクリメンタ，デクリメンタ
等）に限定しＢＩＳＴ回路を形成することにより、フル
スキャン化することなくテストを行うことができる。
によれば、テスト対象とする回路を演算器（加算器，減
算器，乗算器，除算器，インクリメンタ，デクリメンタ
等）に限定しＢＩＳＴ回路を形成することにより、フル
スキャン化することなくテストを行うことができる。
【００６５】また、この発明により形成するＢＩＳＴ回
路は、期待値比較器，入力を１／２する回路およびパタ
ーン発生回路のみを用意しておけば、これらを結線する
だけで形成でき、また、これらのフルスキャン化により
形成するＢＩＳＴに加える必要があるのは、補数発生
器，入力を１／２する回路，期待値比較器のみで、これ
らは小規模な回路で実現できるので、次のメリットがあ
る。 （１） 設計労力の削減ができる。 （２） チップ面積の増大を抑えることができる。 （３） 動作速度の低下を抑えることができる。 （４） 期待値を回路内で自ら作り出す構成となってい
るため、期待値を蓄えておくメモリなどが不要となる。
路は、期待値比較器，入力を１／２する回路およびパタ
ーン発生回路のみを用意しておけば、これらを結線する
だけで形成でき、また、これらのフルスキャン化により
形成するＢＩＳＴに加える必要があるのは、補数発生
器，入力を１／２する回路，期待値比較器のみで、これ
らは小規模な回路で実現できるので、次のメリットがあ
る。 （１） 設計労力の削減ができる。 （２） チップ面積の増大を抑えることができる。 （３） 動作速度の低下を抑えることができる。 （４） 期待値を回路内で自ら作り出す構成となってい
るため、期待値を蓄えておくメモリなどが不要となる。
【００６６】なお、上述した、この発明による実施の形
態における構成要素は、次の通りの具体的構成で、それ
ぞれ実現できる。 （１） 補数発生器１０は、インバータ（入力を反転さ
せる素子、通常はＭＯＳトランジスタ２個からなる）を
ビットの数だけ用意した回路。 （２） 入力値を１／２にする演算回路９は、入力を１
ビット下位へずらす構成の演算回路。 （３） 期待値比較器４は、ビット数だけ排他的論理和
（ＸＯＲ）ゲートを用意した回路。
態における構成要素は、次の通りの具体的構成で、それ
ぞれ実現できる。 （１） 補数発生器１０は、インバータ（入力を反転さ
せる素子、通常はＭＯＳトランジスタ２個からなる）を
ビットの数だけ用意した回路。 （２） 入力値を１／２にする演算回路９は、入力を１
ビット下位へずらす構成の演算回路。 （３） 期待値比較器４は、ビット数だけ排他的論理和
（ＸＯＲ）ゲートを用意した回路。
【００６７】
【発明の効果】第１の発明によれば、半導体装置に組み
込まれた、又は、半導体装置外部に用意した信号発生器
および半導体装置内のテスト対象としての演算要素を備
えたものにおいて、前記信号発生器のテスト用信号によ
り前記演算要素に演算を行わせて前記信号発生器のテス
ト用信号値と本来的に等しい比較用信号値を得るように
するとともに、前記テスト用信号値と前記比較用信号値
とを比較することにより、テスト結果を得るようにした
ので、半導体装置に組み込まれた演算要素による所定の
演算に基づき簡潔な回路構成で比較的簡単に自己テスト
を行える組み込み型自己テスト回路を得ることができ
る。
込まれた、又は、半導体装置外部に用意した信号発生器
および半導体装置内のテスト対象としての演算要素を備
えたものにおいて、前記信号発生器のテスト用信号によ
り前記演算要素に演算を行わせて前記信号発生器のテス
ト用信号値と本来的に等しい比較用信号値を得るように
するとともに、前記テスト用信号値と前記比較用信号値
とを比較することにより、テスト結果を得るようにした
ので、半導体装置に組み込まれた演算要素による所定の
演算に基づき簡潔な回路構成で比較的簡単に自己テスト
を行える組み込み型自己テスト回路を得ることができ
る。
【００６８】第２の発明によれば、半導体装置に組み込
まれた、又は、半導体装置外部に用意した信号発生器な
らびに半導体装置内のテスト対象としての加算器および
減算器からなる複数の演算要素を備え、前記複数の演算
要素に所定のテスト用信号を印加してテストを行うもの
において、前記テスト用信号値と本来的に等しい比較用
信号値を得る演算を前記複数の演算要素によって行わせ
るとともに、前記テスト用信号値と前記比較用信号値と
を比較することにより、テスト結果を得るようにしたの
で、半導体装置に組み込まれた演算要素による所定の演
算に基づき簡潔な回路構成で比較的簡単に自己テストを
行える組み込み型自己テスト回路を得ることができる。
まれた、又は、半導体装置外部に用意した信号発生器な
らびに半導体装置内のテスト対象としての加算器および
減算器からなる複数の演算要素を備え、前記複数の演算
要素に所定のテスト用信号を印加してテストを行うもの
において、前記テスト用信号値と本来的に等しい比較用
信号値を得る演算を前記複数の演算要素によって行わせ
るとともに、前記テスト用信号値と前記比較用信号値と
を比較することにより、テスト結果を得るようにしたの
で、半導体装置に組み込まれた演算要素による所定の演
算に基づき簡潔な回路構成で比較的簡単に自己テストを
行える組み込み型自己テスト回路を得ることができる。
【００６９】第３の発明によれば、第１および第２の信
号値を有する信号を発生する信号発生器と、この信号発
生器からの第１および第２の信号値を加算する加算器
と、前記加算器の演算結果から前記信号発生器の第２の
信号値を減算する減算器と、前記減算器の演算結果と前
記信号発生器の第１の信号値とを比較しテスト結果を導
出する比較器とを備えたので、半導体装置に組み込まれ
た演算要素による所定の演算に基づき簡潔な回路構成で
比較的簡単に自己テストを行える組み込み型自己テスト
回路を得ることができる。
号値を有する信号を発生する信号発生器と、この信号発
生器からの第１および第２の信号値を加算する加算器
と、前記加算器の演算結果から前記信号発生器の第２の
信号値を減算する減算器と、前記減算器の演算結果と前
記信号発生器の第１の信号値とを比較しテスト結果を導
出する比較器とを備えたので、半導体装置に組み込まれ
た演算要素による所定の演算に基づき簡潔な回路構成で
比較的簡単に自己テストを行える組み込み型自己テスト
回路を得ることができる。
【００７０】第４の発明によれば、第１および第２の信
号値を有する信号を発生する信号発生器と、この信号発
生器からの第１および第２の信号値についてその一方か
ら他方を減算する減算器と、前記減算器の演算結果と前
記信号発生器の第１および第２の信号値の他方を加算す
る加算器と、前記加算器の演算結果と前記信号発生器の
第１および第２の信号値の一方とを比較しテスト結果を
導出する比較器とを備えたので、半導体装置に組み込ま
れた演算要素による所定の演算に基づき簡潔な回路構成
で比較的簡単に自己テストを行える組み込み型自己テス
ト回路を得ることができる。
号値を有する信号を発生する信号発生器と、この信号発
生器からの第１および第２の信号値についてその一方か
ら他方を減算する減算器と、前記減算器の演算結果と前
記信号発生器の第１および第２の信号値の他方を加算す
る加算器と、前記加算器の演算結果と前記信号発生器の
第１および第２の信号値の一方とを比較しテスト結果を
導出する比較器とを備えたので、半導体装置に組み込ま
れた演算要素による所定の演算に基づき簡潔な回路構成
で比較的簡単に自己テストを行える組み込み型自己テス
ト回路を得ることができる。
【００７１】第５の発明によれば、半導体装置に組み込
まれた、又は、半導体装置外部に用意した信号発生器な
らびに半導体装置内のテスト対象としてのインクリメン
タおよびデクリメンタからなる複数の演算要素を備え、
前記複数の演算要素に所定のテスト用信号を印加してテ
ストを行うものにおいて、前記テスト用信号値と本来的
に等しい演算結果を得る演算を前記複数の演算要素によ
って行わせるとともに、前記テスト用信号値と前記演算
結果とを比較することにより、テスト結果を得るように
したので、半導体装置に組み込まれた演算要素による所
定の演算に基づき簡潔な回路構成で比較的簡単に自己テ
ストを行える組み込み型自己テスト回路を得ることがで
きる。
まれた、又は、半導体装置外部に用意した信号発生器な
らびに半導体装置内のテスト対象としてのインクリメン
タおよびデクリメンタからなる複数の演算要素を備え、
前記複数の演算要素に所定のテスト用信号を印加してテ
ストを行うものにおいて、前記テスト用信号値と本来的
に等しい演算結果を得る演算を前記複数の演算要素によ
って行わせるとともに、前記テスト用信号値と前記演算
結果とを比較することにより、テスト結果を得るように
したので、半導体装置に組み込まれた演算要素による所
定の演算に基づき簡潔な回路構成で比較的簡単に自己テ
ストを行える組み込み型自己テスト回路を得ることがで
きる。
【００７２】第６の発明によれば、所定の信号値を有す
る信号を発生する信号発生器と、この信号発生器からの
信号値に対しインクリメントを行うインクリメンタと、
前記インクリメンタの出力値に対しデクリメントを行う
デクリメンタと、前記デクリメンタの出力値と前記信号
発生器の信号値とを比較しテスト結果を導出する比較器
とを備えたので、半導体装置に組み込まれた演算要素に
よる所定の演算に基づき簡潔な回路構成で比較的簡単に
自己テストを行える組み込み型自己テスト回路を得るこ
とができる。
る信号を発生する信号発生器と、この信号発生器からの
信号値に対しインクリメントを行うインクリメンタと、
前記インクリメンタの出力値に対しデクリメントを行う
デクリメンタと、前記デクリメンタの出力値と前記信号
発生器の信号値とを比較しテスト結果を導出する比較器
とを備えたので、半導体装置に組み込まれた演算要素に
よる所定の演算に基づき簡潔な回路構成で比較的簡単に
自己テストを行える組み込み型自己テスト回路を得るこ
とができる。
【００７３】第７の発明によれば、所定の信号値を有す
る信号を発生する信号発生器と、この信号発生器からの
信号値に対しデクリメントを行うデクリメンタと、前記
デクリメンタの出力値に対しインクリメントを行うイン
クリメンタと、前記インクリメンタの出力値と前記信号
発生器の信号値とを比較しテスト結果を導出する比較器
とを備えたので、半導体装置に組み込まれた演算要素に
よる所定の演算に基づき簡潔な回路構成で比較的簡単に
自己テストを行える組み込み型自己テスト回路を得るこ
とができる。
る信号を発生する信号発生器と、この信号発生器からの
信号値に対しデクリメントを行うデクリメンタと、前記
デクリメンタの出力値に対しインクリメントを行うイン
クリメンタと、前記インクリメンタの出力値と前記信号
発生器の信号値とを比較しテスト結果を導出する比較器
とを備えたので、半導体装置に組み込まれた演算要素に
よる所定の演算に基づき簡潔な回路構成で比較的簡単に
自己テストを行える組み込み型自己テスト回路を得るこ
とができる。
【００７４】第８の発明によれば、半導体装置に組み込
まれた、又は、半導体装置外部に用意した信号発生器な
らびに半導体装置内の乗算器および除算器からなる複数
の演算要素を備え、前記複数の演算要素に所定のテスト
用信号を印加してテストを行うものにおいて、前記テス
ト用信号値と本来的に等しい演算結果を得る演算を前記
複数の演算要素によって行わせるとともに、前記テスト
用信号値と前記演算結果とを比較することにより、テス
ト結果を得るようにしたので、半導体装置に組み込まれ
た演算要素による所定の演算に基づき簡潔な回路構成で
比較的簡単に自己テストを行える組み込み型自己テスト
回路を得ることができる。
まれた、又は、半導体装置外部に用意した信号発生器な
らびに半導体装置内の乗算器および除算器からなる複数
の演算要素を備え、前記複数の演算要素に所定のテスト
用信号を印加してテストを行うものにおいて、前記テス
ト用信号値と本来的に等しい演算結果を得る演算を前記
複数の演算要素によって行わせるとともに、前記テスト
用信号値と前記演算結果とを比較することにより、テス
ト結果を得るようにしたので、半導体装置に組み込まれ
た演算要素による所定の演算に基づき簡潔な回路構成で
比較的簡単に自己テストを行える組み込み型自己テスト
回路を得ることができる。
【００７５】第９の発明によれば、第１および第２の信
号値を有する信号を発生する信号発生器と、この信号発
生器からの第１および第２の信号値を乗算する乗算器
と、前記乗算器の演算結果に対し前記信号発生器の第１
および第２の信号値の他方で除算する除算器と、前記除
算器の演算結果と前記信号発生器の第１および第２の信
号値の一方とを比較しテスト結果を導出する比較器とを
備えたので、半導体装置に組み込まれた演算要素による
所定の演算に基づき簡潔な回路構成で比較的簡単に自己
テストを行える組み込み型自己テスト回路を得ることが
できる。
号値を有する信号を発生する信号発生器と、この信号発
生器からの第１および第２の信号値を乗算する乗算器
と、前記乗算器の演算結果に対し前記信号発生器の第１
および第２の信号値の他方で除算する除算器と、前記除
算器の演算結果と前記信号発生器の第１および第２の信
号値の一方とを比較しテスト結果を導出する比較器とを
備えたので、半導体装置に組み込まれた演算要素による
所定の演算に基づき簡潔な回路構成で比較的簡単に自己
テストを行える組み込み型自己テスト回路を得ることが
できる。
【００７６】第１０の発明によれば、第１および第２の
信号値を有する信号を発生する信号発生器と、この信号
発生器からの第１および第２の信号値の一方を他方で除
算する除算器と、前記除算器の演算結果に対し前記信号
発生器の第１および第２の信号値の他方を乗算する乗算
器と、前記乗算器の演算結果と前記信号発生器の第１お
よび第２の信号値の一方とを比較しテスト結果を導出す
る比較器とを備えたので、半導体装置に組み込まれた演
算要素による所定の演算に基づき簡潔な回路構成で比較
的簡単に自己テストを行える組み込み型自己テスト回路
を得ることができる。
信号値を有する信号を発生する信号発生器と、この信号
発生器からの第１および第２の信号値の一方を他方で除
算する除算器と、前記除算器の演算結果に対し前記信号
発生器の第１および第２の信号値の他方を乗算する乗算
器と、前記乗算器の演算結果と前記信号発生器の第１お
よび第２の信号値の一方とを比較しテスト結果を導出す
る比較器とを備えたので、半導体装置に組み込まれた演
算要素による所定の演算に基づき簡潔な回路構成で比較
的簡単に自己テストを行える組み込み型自己テスト回路
を得ることができる。
【００７７】第１１の発明によれば、所定の信号値に同
じ信号値を加算する加算器と、入力値を１／２にする演
算回路とを備え、前記加算器および前記演算回路によっ
て、本来的に演算結果が前記信号値と等しくなる演算を
行わせ、その演算結果を前記信号値と比較することによ
り、テスト結果を得るようにしたので、半導体装置に組
み込まれた演算要素による所定の演算に基づき簡潔な回
路構成で比較的簡単に自己テストを行える組み込み型自
己テスト回路を得ることができる。
じ信号値を加算する加算器と、入力値を１／２にする演
算回路とを備え、前記加算器および前記演算回路によっ
て、本来的に演算結果が前記信号値と等しくなる演算を
行わせ、その演算結果を前記信号値と比較することによ
り、テスト結果を得るようにしたので、半導体装置に組
み込まれた演算要素による所定の演算に基づき簡潔な回
路構成で比較的簡単に自己テストを行える組み込み型自
己テスト回路を得ることができる。
【００７８】第１２の発明によれば、信号発生器の信号
値に信号発生器の同じ信号値を加算する加算器と、前記
加算器の演算結果を入力し前記信号発生器の信号値と本
来的に等しい演算結果を得る入力値を１／２にする演算
回路と、前記演算回路の演算結果と前記信号発生器の信
号値とを比較することにより、テスト結果を得るように
したので、半導体装置に組み込まれた演算要素による所
定の演算に基づき簡潔な回路構成で比較的簡単に自己テ
ストを行える組み込み型自己テスト回路を得ることがで
きる。
値に信号発生器の同じ信号値を加算する加算器と、前記
加算器の演算結果を入力し前記信号発生器の信号値と本
来的に等しい演算結果を得る入力値を１／２にする演算
回路と、前記演算回路の演算結果と前記信号発生器の信
号値とを比較することにより、テスト結果を得るように
したので、半導体装置に組み込まれた演算要素による所
定の演算に基づき簡潔な回路構成で比較的簡単に自己テ
ストを行える組み込み型自己テスト回路を得ることがで
きる。
【００７９】第１３の発明によれば、信号発生器からの
信号を受けその入力値を１／２にする演算回路と、前記
演算回路の出力値とその出力値と同じ信号値を加算し前
記信号発生器の信号値と本来的に等しい演算結果を得る
加算器と、前記加算器の演算結果と前記信号発生器の信
号値とを比較することにより、テスト結果を得るように
したので、半導体装置に組み込まれた演算要素による所
定の演算に基づき簡潔な回路構成で比較的簡単に自己テ
ストを行える組み込み型自己テスト回路を得ることがで
きる。
信号を受けその入力値を１／２にする演算回路と、前記
演算回路の出力値とその出力値と同じ信号値を加算し前
記信号発生器の信号値と本来的に等しい演算結果を得る
加算器と、前記加算器の演算結果と前記信号発生器の信
号値とを比較することにより、テスト結果を得るように
したので、半導体装置に組み込まれた演算要素による所
定の演算に基づき簡潔な回路構成で比較的簡単に自己テ
ストを行える組み込み型自己テスト回路を得ることがで
きる。
【００８０】第１４の発明によれば、信号発生器の信号
値を入力しその入力値の補数を出力する補数発生器と、
前記信号発生器の信号値と前記補数発生器の出力値との
減算を行う減算器と、前記減算器の演算結果を入力し前
記信号発生器の信号値と本来的に等しい演算結果を得る
入力値を１／２にする演算回路と、前記演算回路の演算
結果と前記信号発生器の信号値とを比較しテスト結果を
導出する比較器とを備えたので、半導体装置に組み込ま
れた演算要素による所定の演算に基づき簡潔な回路構成
で比較的簡単に自己テストを行える組み込み型自己テス
ト回路を得ることができる。
値を入力しその入力値の補数を出力する補数発生器と、
前記信号発生器の信号値と前記補数発生器の出力値との
減算を行う減算器と、前記減算器の演算結果を入力し前
記信号発生器の信号値と本来的に等しい演算結果を得る
入力値を１／２にする演算回路と、前記演算回路の演算
結果と前記信号発生器の信号値とを比較しテスト結果を
導出する比較器とを備えたので、半導体装置に組み込ま
れた演算要素による所定の演算に基づき簡潔な回路構成
で比較的簡単に自己テストを行える組み込み型自己テス
ト回路を得ることができる。
【００８１】第１５の発明によれば、信号発生器の信号
値と信号値“２”とを乗算する乗算器と、前記乗算器の
演算結果を入力し前記信号発生器の信号値と本来的に等
しい演算結果を得る入力値を１／２にする演算回路と、
前記演算回路の演算結果と前記信号発生器の信号値とを
比較しテスト結果を導出する比較器とを備えたので、半
導体装置に組み込まれた演算要素による所定の演算に基
づき簡潔な回路構成で比較的簡単に自己テストを行える
組み込み型自己テスト回路を得ることができる。
値と信号値“２”とを乗算する乗算器と、前記乗算器の
演算結果を入力し前記信号発生器の信号値と本来的に等
しい演算結果を得る入力値を１／２にする演算回路と、
前記演算回路の演算結果と前記信号発生器の信号値とを
比較しテスト結果を導出する比較器とを備えたので、半
導体装置に組み込まれた演算要素による所定の演算に基
づき簡潔な回路構成で比較的簡単に自己テストを行える
組み込み型自己テスト回路を得ることができる。
【００８２】第１６の発明によれば、信号発生器の信号
値を信号値“１／２”で除算する除算器と、前記除算器
の演算結果を入力し前記信号発生器の信号値と本来的に
等しい演算結果を得る入力値を１／２にする演算回路
と、前記演算回路の演算結果と前記信号発生器の信号値
とを比較しテスト結果を導出する比較器とを備えたの
で、半導体装置に組み込まれた演算要素による所定の演
算に基づき簡潔な回路構成で比較的簡単に自己テストを
行える組み込み型自己テスト回路を得ることができる。
値を信号値“１／２”で除算する除算器と、前記除算器
の演算結果を入力し前記信号発生器の信号値と本来的に
等しい演算結果を得る入力値を１／２にする演算回路
と、前記演算回路の演算結果と前記信号発生器の信号値
とを比較しテスト結果を導出する比較器とを備えたの
で、半導体装置に組み込まれた演算要素による所定の演
算に基づき簡潔な回路構成で比較的簡単に自己テストを
行える組み込み型自己テスト回路を得ることができる。
【００８３】第１７の発明によれば、第１および第２の
信号値を有する信号を発生する信号発生器と、この信号
発生器からの第１および第２の信号値を加算する加算器
と、前記信号発生器の第２の信号値を入力しその入力値
の補数を出力する補数発生器と、前記加算器の演算結果
から前記補数発生器の出力値を減算し前記信号発生器の
第１の信号値と本来的に等しい演算結果を得る減算器
と、前記減算器の演算結果と前記信号発生器の第１の信
号値とを比較しテスト結果を導出する比較器とを備えた
ので、半導体装置に組み込まれた演算要素による所定の
演算に基づき簡潔な回路構成で比較的簡単に自己テスト
を行える組み込み型自己テスト回路を得ることができ
る。
信号値を有する信号を発生する信号発生器と、この信号
発生器からの第１および第２の信号値を加算する加算器
と、前記信号発生器の第２の信号値を入力しその入力値
の補数を出力する補数発生器と、前記加算器の演算結果
から前記補数発生器の出力値を減算し前記信号発生器の
第１の信号値と本来的に等しい演算結果を得る減算器
と、前記減算器の演算結果と前記信号発生器の第１の信
号値とを比較しテスト結果を導出する比較器とを備えた
ので、半導体装置に組み込まれた演算要素による所定の
演算に基づき簡潔な回路構成で比較的簡単に自己テスト
を行える組み込み型自己テスト回路を得ることができ
る。
【００８４】第１８の発明によれば、半導体装置に組み
込まれた、又は、半導体装置外部に用意した信号発生器
および半導体装置内のテスト対象としての演算要素を備
え、前記演算要素に所定のテスト用信号を印加してテス
トを行うものにおいて、本来的に演算結果が所定値とな
る演算を前記演算要素によって行わせるとともに、前記
演算結果が所定値であるかどうかを判別することによ
り、テスト結果を得るようにしたので、半導体装置に組
み込まれた演算要素による所定の演算に基づき簡潔な回
路構成で比較的簡単に自己テストを行える組み込み型自
己テスト回路を得ることができる。
込まれた、又は、半導体装置外部に用意した信号発生器
および半導体装置内のテスト対象としての演算要素を備
え、前記演算要素に所定のテスト用信号を印加してテス
トを行うものにおいて、本来的に演算結果が所定値とな
る演算を前記演算要素によって行わせるとともに、前記
演算結果が所定値であるかどうかを判別することによ
り、テスト結果を得るようにしたので、半導体装置に組
み込まれた演算要素による所定の演算に基づき簡潔な回
路構成で比較的簡単に自己テストを行える組み込み型自
己テスト回路を得ることができる。
【００８５】第１９の発明によれば、半導体装置に組み
込まれた、又は、半導体装置外部に用意した信号発生器
および半導体装置内のテスト対象としての演算要素を備
え、前記演算要素に所定のテスト用信号を印加してテス
トを行うものにおいて、本来的に演算結果が０となる演
算を前記演算要素によって行わせるとともに、前記演算
結果が０であるかどうかを判別することにより、テスト
結果を得るようにしたので、半導体装置に組み込まれた
演算要素による所定の演算に基づき簡潔な回路構成で比
較的簡単に自己テストを行える組み込み型自己テスト回
路を得ることができる。
込まれた、又は、半導体装置外部に用意した信号発生器
および半導体装置内のテスト対象としての演算要素を備
え、前記演算要素に所定のテスト用信号を印加してテス
トを行うものにおいて、本来的に演算結果が０となる演
算を前記演算要素によって行わせるとともに、前記演算
結果が０であるかどうかを判別することにより、テスト
結果を得るようにしたので、半導体装置に組み込まれた
演算要素による所定の演算に基づき簡潔な回路構成で比
較的簡単に自己テストを行える組み込み型自己テスト回
路を得ることができる。
【００８６】第２０の発明によれば、信号発生器の信号
値を入力しその入力値の補数を出力する補数発生器と、
前記信号発生器の信号値と前記補数発生器の出力値とを
加算し本来的に演算結果が０となる演算を行う加算器と
を備え、前記演算結果が０であるかどうかを判別するこ
とにより、テスト結果を得るようにしたので、半導体装
置に組み込まれた演算要素による所定の演算に基づき簡
潔な回路構成で比較的簡単に自己テストを行える組み込
み型自己テスト回路を得ることができる。
値を入力しその入力値の補数を出力する補数発生器と、
前記信号発生器の信号値と前記補数発生器の出力値とを
加算し本来的に演算結果が０となる演算を行う加算器と
を備え、前記演算結果が０であるかどうかを判別するこ
とにより、テスト結果を得るようにしたので、半導体装
置に組み込まれた演算要素による所定の演算に基づき簡
潔な回路構成で比較的簡単に自己テストを行える組み込
み型自己テスト回路を得ることができる。
【００８７】第２１の発明によれば、信号発生器の信号
値とこの信号値と同じ信号値との減算を行い本来的に演
算結果が０となる演算を行う減算器を備え、前記演算結
果が０であるかどうかを判別することにより、テスト結
果を得るようにしたので、半導体装置に組み込まれた演
算要素による所定の演算に基づき、簡潔な回路構成で比
較的簡単に自己テストを行える組み込み型自己テスト回
路を得ることができる。
値とこの信号値と同じ信号値との減算を行い本来的に演
算結果が０となる演算を行う減算器を備え、前記演算結
果が０であるかどうかを判別することにより、テスト結
果を得るようにしたので、半導体装置に組み込まれた演
算要素による所定の演算に基づき、簡潔な回路構成で比
較的簡単に自己テストを行える組み込み型自己テスト回
路を得ることができる。
【００８８】第２２の発明によれば、テスト対象として
の演算要素を備え、前記演算要素に所定のテスト用信号
を印加してテストを行うものにおいて、本来的に演算結
果が１となる演算を前記演算要素によって行わせるとと
もに、前記演算結果が１であるかどうかを判別すること
により、テスト結果を得るようにしたので、半導体装置
に組み込まれた演算要素による所定の演算に基づき簡潔
な回路構成で比較的簡単に自己テストを行える組み込み
型自己テスト回路を得ることができる。
の演算要素を備え、前記演算要素に所定のテスト用信号
を印加してテストを行うものにおいて、本来的に演算結
果が１となる演算を前記演算要素によって行わせるとと
もに、前記演算結果が１であるかどうかを判別すること
により、テスト結果を得るようにしたので、半導体装置
に組み込まれた演算要素による所定の演算に基づき簡潔
な回路構成で比較的簡単に自己テストを行える組み込み
型自己テスト回路を得ることができる。
【００８９】第２３の発明によれば、複数の演算要素を
パイプライン構成としたものにおいて、前記パイプライ
ンの段数に応じたシフトレジスタを設けたので、パイプ
ライン構成が採用されている場合にも、半導体装置に組
み込まれた演算要素による所定の演算に基づき簡潔な回
路構成で比較的簡単に自己テストを行える組み込み型自
己テスト回路を得ることができる。
パイプライン構成としたものにおいて、前記パイプライ
ンの段数に応じたシフトレジスタを設けたので、パイプ
ライン構成が採用されている場合にも、半導体装置に組
み込まれた演算要素による所定の演算に基づき簡潔な回
路構成で比較的簡単に自己テストを行える組み込み型自
己テスト回路を得ることができる。
【００９０】第２４の発明によれば、半導体装置の演算
要素に半導体装置に組み込まれた、又は、半導体装置外
部に用意した信号発生器から所定のテスト用信号を印加
してテストを行うものにおいて、前記テスト用信号値と
本来的に等しい演算結果を得る演算を前記複数の演算要
素によって行わせるとともに、前記テスト用信号値と前
記演算結果とを比較することにより、テスト結果を得る
ようにしたので、半導体装置に組み込まれた演算要素に
よる所定の演算に基づき簡潔な回路構成で比較的簡単に
自己テストを行える組み込み型自己テスト回路を用いた
テスト方法を得ることができる。
要素に半導体装置に組み込まれた、又は、半導体装置外
部に用意した信号発生器から所定のテスト用信号を印加
してテストを行うものにおいて、前記テスト用信号値と
本来的に等しい演算結果を得る演算を前記複数の演算要
素によって行わせるとともに、前記テスト用信号値と前
記演算結果とを比較することにより、テスト結果を得る
ようにしたので、半導体装置に組み込まれた演算要素に
よる所定の演算に基づき簡潔な回路構成で比較的簡単に
自己テストを行える組み込み型自己テスト回路を用いた
テスト方法を得ることができる。
【００９１】第２５の発明によれば、半導体装置の演算
要素に半導体装置に組み込まれた、又は、半導体装置外
部に用意した信号発生器から所定のテスト用信号を印加
してテストを行うものにおいて、本来的に演算結果が０
となる演算を前記演算要素によって行わせるとともに、
前記演算結果が０であるかどうかを判別することによ
り、テスト結果を得るようにしたので、半導体装置に組
み込まれた演算要素による所定の演算に基づき簡潔な回
路構成で比較的簡単に自己テストを行える組み込み型自
己テスト回路を用いたテスト方法を得ることができる。
要素に半導体装置に組み込まれた、又は、半導体装置外
部に用意した信号発生器から所定のテスト用信号を印加
してテストを行うものにおいて、本来的に演算結果が０
となる演算を前記演算要素によって行わせるとともに、
前記演算結果が０であるかどうかを判別することによ
り、テスト結果を得るようにしたので、半導体装置に組
み込まれた演算要素による所定の演算に基づき簡潔な回
路構成で比較的簡単に自己テストを行える組み込み型自
己テスト回路を用いたテスト方法を得ることができる。
【００９２】第２６の発明によれば、半導体装置の演算
要素に半導体装置に組み込まれた、又は、半導体装置外
部に用意した信号発生器から所定のテスト用信号を印加
してテストを行うものにおいて、本来的に演算結果が１
となる演算を前記演算要素によって行わせるとともに、
前記演算結果が１であるかどうかを判別することによ
り、テスト結果を得るようにしたので、半導体装置に組
み込まれた演算要素による所定の演算に基づき簡潔な回
路構成で比較的簡単に自己テストを行える組み込み型自
己テスト回路を用いたテスト方法を得ることができる。
要素に半導体装置に組み込まれた、又は、半導体装置外
部に用意した信号発生器から所定のテスト用信号を印加
してテストを行うものにおいて、本来的に演算結果が１
となる演算を前記演算要素によって行わせるとともに、
前記演算結果が１であるかどうかを判別することによ
り、テスト結果を得るようにしたので、半導体装置に組
み込まれた演算要素による所定の演算に基づき簡潔な回
路構成で比較的簡単に自己テストを行える組み込み型自
己テスト回路を用いたテスト方法を得ることができる。
【図１】 この発明による実施の形態１におけるテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】 この発明による実施の形態１におけるテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図３】 この発明による実施の形態１におけるテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図４】 この発明による実施の形態１におけるテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図５】 この発明による実施の形態２におけるテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図６】 この発明による実施の形態１におけるテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図７】 この発明による実施の形態２におけるテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図８】 この発明による実施の形態１におけるテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図９】 この発明による実施の形態１におけるテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図１０】 この発明による実施の形態１におけるテス
ト回路の構成を示すブロック図である。
ト回路の構成を示すブロック図である。
【図１１】 この発明による実施の形態３におけるテス
ト回路の構成を示すブロック図である。
ト回路の構成を示すブロック図である。
【図１２】 従来技術における回路構成を示すブロック
図である。
図である。
【図１３】 従来技術におけるフルスキャン化回路構成
を示すブロック図である。
を示すブロック図である。
【図１４】 従来技術におけるフルスキャン化回路構成
を示すブロック図である。
を示すブロック図である。
【図１５】 従来技術におけるＦＦの構成を示すブロッ
ク図である。
ク図である。
【図１６】 従来技術におけるスキャン化ＦＦの構成を
示すブロック図である。
示すブロック図である。
１ パターン発生器、２ 加算器、３ 減算器、４ 期
待値比較器、５ インクリメンタ、６ デクリメンタ、
７ 乗算器、８ 除算器、９ 演算回路、１０補数発生
器、１１，１２ シフトレジスタ。
待値比較器、５ インクリメンタ、６ デクリメンタ、
７ 乗算器、８ 除算器、９ 演算回路、１０補数発生
器、１１，１２ シフトレジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 善雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA04 AE08 AG03 AG10 AK19 5F038 DT06 DT07 DT08 DT15 EZ20
Claims (26)
- 【請求項１】 半導体装置に組み込まれた、又は、半導
体装置外部に用意した信号発生器および半導体装置内の
テスト対象としての演算要素を備えたものにおいて、前
記信号発生器のテスト用信号により前記演算要素に演算
を行わせて前記信号発生器のテスト用信号値と本来的に
等しい比較用信号値を得るようにするとともに、前記テ
スト用信号値と前記比較用信号値とを比較することによ
り、テスト結果を得ることを特徴とする組み込み型自己
テスト回路。 - 【請求項２】 半導体装置に組み込まれた、又は、半導
体装置外部に用意した信号発生器ならびに半導体装置内
のテスト対象としての加算器および減算器からなる複数
の演算要素を備え、前記複数の演算要素に所定のテスト
用信号を印加してテストを行うものにおいて、前記テス
ト用信号値と本来的に等しい比較用信号値を得る演算を
前記複数の演算要素によって行わせるとともに、前記テ
スト用信号値と前記比較用信号値とを比較することによ
り、テスト結果を得ることを特徴とする組み込み型自己
テスト回路。 - 【請求項３】 第１および第２の信号値を有する信号を
発生する信号発生器と、この信号発生器からの第１およ
び第２の信号値を加算する加算器と、前記加算器の演算
結果から前記信号発生器の第２の信号値を減算する減算
器と、前記減算器の演算結果と前記信号発生器の第１の
信号値とを比較しテスト結果を導出する比較器とを備え
たことを特徴とする請求項２に記載の組み込み型自己テ
スト回路。 - 【請求項４】 第１および第２の信号値を有する信号を
発生する信号発生器と、この信号発生器からの第１およ
び第２の信号値についてその一方から他方を減算する減
算器と、前記減算器の演算結果と前記信号発生器の第１
および第２の信号値の他方を加算する加算器と、前記加
算器の演算結果と前記信号発生器の第１および第２の信
号値の一方とを比較しテスト結果を導出する比較器とを
備えたことを特徴とする請求項２に記載の組み込み型自
己テスト回路。 - 【請求項５】 半導体装置に組み込まれた、又は、半導
体装置外部に用意した信号発生器ならびに半導体装置内
のテスト対象としてのインクリメンタおよびデクリメン
タからなる複数の演算要素を備え、前記複数の演算要素
に所定のテスト用信号を印加してテストを行うものにお
いて、前記テスト用信号値と本来的に等しい演算結果を
得る演算を前記複数の演算要素によって行わせるととも
に、前記テスト用信号値と前記演算結果とを比較するこ
とにより、テスト結果を得ることを特徴とする組み込み
型自己テスト回路。 - 【請求項６】 所定の信号値を有する信号を発生する信
号発生器と、この信号発生器からの信号値に対しインク
リメントを行うインクリメンタと、前記インクリメンタ
の出力値に対しデクリメントを行うデクリメンタと、前
記デクリメンタの出力値と前記信号発生器の信号値とを
比較しテスト結果を導出する比較器とを備えたことを特
徴とする請求項５に記載の組み込み型自己テスト回路。 - 【請求項７】 所定の信号値を有する信号を発生する信
号発生器と、この信号発生器からの信号値に対しデクリ
メントを行うデクリメンタと、前記デクリメンタの出力
値に対しインクリメントを行うインクリメンタと、前記
インクリメンタの出力値と前記信号発生器の信号値とを
比較しテスト結果を導出する比較器とを備えたことを特
徴とする請求項５に記載の組み込み型自己テスト回路。 - 【請求項８】 半導体装置に組み込まれた、又は、半導
体装置外部に用意した信号発生器ならびに半導体装置内
の乗算器および除算器からなる複数の演算要素を備え、
前記複数の演算要素に所定のテスト用信号を印加してテ
ストを行うものにおいて、前記テスト用信号値と本来的
に等しい演算結果を得る演算を前記複数の演算要素によ
って行わせるとともに、前記テスト用信号値と前記演算
結果とを比較することにより、テスト結果を得ることを
特徴とする組み込み型自己テスト回路。 - 【請求項９】 第１および第２の信号値を有する信号を
発生する信号発生器と、この信号発生器からの第１およ
び第２の信号値を乗算する乗算器と、前記乗算器の演算
結果に対し前記信号発生器の第１および第２の信号値の
他方で除算する除算器と、前記除算器の演算結果と前記
信号発生器の第１および第２の信号値の一方とを比較し
テスト結果を導出する比較器とを備えたことを特徴とす
る請求項８に記載の組み込み型自己テスト回路。 - 【請求項１０】 第１および第２の信号値を有する信号
を発生する信号発生器と、この信号発生器からの第１お
よび第２の信号値の一方を他方で除算する除算器と、前
記除算器の演算結果に対し前記信号発生器の第１および
第２の信号値の他方を乗算する乗算器と、前記乗算器の
演算結果と前記信号発生器の第１および第２の信号値の
一方とを比較しテスト結果を導出する比較器とを備えた
ことを特徴とする請求項８に記載の組み込み型自己テス
ト回路。 - 【請求項１１】 所定の信号値に同じ信号値を加算する
加算器と、入力値を１／２にする演算回路とを備え、前
記加算器および前記演算回路によって、本来的に演算結
果が前記信号値と等しくなる演算を行わせ、その演算結
果を前記信号値と比較することにより、テスト結果を得
ることを特徴とする請求項１に記載の組み込み型自己テ
スト回路。 - 【請求項１２】 信号発生器の信号値に信号発生器の同
じ信号値を加算する加算器と、前記加算器の演算結果を
入力し前記信号発生器の信号値と本来的に等しい演算結
果を得る入力値を１／２にする演算回路と、前記演算回
路の演算結果と前記信号発生器の信号値とを比較するこ
とにより、テスト結果を得ることを特徴とする請求項１
１に記載の組み込み型自己テスト回路。 - 【請求項１３】 信号発生器からの信号を受けその入力
値を１／２にする演算回路と、前記演算回路の出力値と
その出力値と同じ信号値を加算し前記信号発生器の信号
値と本来的に等しい演算結果を得る加算器と、前記加算
器の演算結果と前記信号発生器の信号値とを比較するこ
とにより、テスト結果を得ることを特徴とする請求項１
１に記載の組み込み型自己テスト回路。 - 【請求項１４】 信号発生器の信号値を入力しその入力
値の補数を出力する補数発生器と、前記信号発生器の信
号値と前記補数発生器の出力値との減算を行う減算器
と、前記減算器の演算結果を入力し前記信号発生器の信
号値と本来的に等しい演算結果を得る入力値を１／２に
する演算回路と、前記演算回路の演算結果と前記信号発
生器の信号値とを比較しテスト結果を導出する比較器と
を備えたことを特徴とする請求項１に記載の組み込み型
自己テスト回路。 - 【請求項１５】 信号発生器の信号値と信号値“２”と
を乗算する乗算器と、前記乗算器の演算結果を入力し前
記信号発生器の信号値と本来的に等しい演算結果を得る
入力値を１／２にする演算回路と、前記演算回路の演算
結果と前記信号発生器の信号値とを比較しテスト結果を
導出する比較器とを備えたことを特徴とする請求項１に
記載の組み込み型自己テスト回路。 - 【請求項１６】 信号発生器の信号値を信号値“１／
２”で除算する除算器と、前記除算器の演算結果を入力
し前記信号発生器の信号値と本来的に等しい演算結果を
得る入力値を１／２にする演算回路と、前記演算回路の
演算結果と前記信号発生器の信号値とを比較しテスト結
果を導出する比較器とを備えたことを特徴とする請求項
１に記載の組み込み型自己テスト回路。 - 【請求項１７】 第１および第２の信号値を有する信号
を発生する信号発生器と、この信号発生器からの第１お
よび第２の信号値を加算する加算器と、前記信号発生器
の第２の信号値を入力しその入力値の補数を出力する補
数発生器と、前記加算器の演算結果から前記補数発生器
の出力値を減算し前記信号発生器の第１の信号値と本来
的に等しい演算結果を得る減算器と、前記減算器の演算
結果と前記信号発生器の第１の信号値とを比較しテスト
結果を導出する比較器とを備えたことを特徴とする請求
項１に記載の組み込み型自己テスト回路。 - 【請求項１８】 半導体装置に組み込まれた、又は、半
導体装置外部に用意した信号発生器および半導体装置内
のテスト対象としての演算要素を備え、前記演算要素に
所定のテスト用信号を印加してテストを行うものにおい
て、本来的に演算結果が所定値となる演算を前記演算要
素によって行わせるとともに、前記演算結果が所定値で
あるかどうかを判別することにより、テスト結果を得る
ことを特徴とする組み込み型自己テスト回路。 - 【請求項１９】 半導体装置に組み込まれた、又は、半
導体装置外部に用意した信号発生器および半導体装置内
のテスト対象としての演算要素を備え、前記演算要素に
所定のテスト用信号を印加してテストを行うものにおい
て、本来的に演算結果が０となる演算を前記演算要素に
よって行わせるとともに、前記演算結果が０であるかど
うかを判別することにより、テスト結果を得ることを特
徴とする組み込み型自己テスト回路。 - 【請求項２０】 信号発生器の信号値を入力しその入力
値の補数を出力する補数発生器と、前記信号発生器の信
号値と前記補数発生器の出力値とを加算し本来的に演算
結果が０となる演算を行う加算器とを備え、前記演算結
果が０であるかどうかを判別することにより、テスト結
果を得ることを特徴とする請求項１９に記載の組み込み
型自己テスト回路。 - 【請求項２１】 信号発生器の信号値とこの信号値と同
じ信号値との減算を行い本来的に演算結果が０となる演
算を行う減算器を備え、前記演算結果が０であるかどう
かを判別することにより、テスト結果を得ることを特徴
とする請求項１９に記載の組み込み型自己テスト回路。 - 【請求項２２】 テスト対象としての演算要素を備え、
前記演算要素に所定のテスト用信号を印加してテストを
行うものにおいて、本来的に演算結果が１となる演算を
前記演算要素によって行わせるとともに、前記演算結果
が１であるかどうかを判別することにより、テスト結果
を得ることを特徴とする組み込み型自己テスト回路。 - 【請求項２３】 複数の演算要素をパイプライン構成と
したものにおいて、前記パイプラインの段数に応じたシ
フトレジスタを設けたことを特徴とする請求項１ないし
請求項２２のいずれかに記載の組み込み型自己テスト回
路。 - 【請求項２４】 半導体装置の演算要素に半導体装置に
組み込まれた、又は、半導体装置外部に用意した信号発
生器から所定のテスト用信号を印加してテストを行うも
のにおいて、前記テスト用信号値と本来的に等しい演算
結果を得る演算を前記演算要素によって行わせるととも
に、前記テスト用信号値と前記演算結果とを比較するこ
とにより、テスト結果を得るようにしたことを特徴とす
る組み込み型自己テスト回路を用いたテスト方法。 - 【請求項２５】 半導体装置の演算要素に半導体装置に
組み込まれた、又は、半導体装置外部に用意した信号発
生器から所定のテスト用信号を印加してテストを行うも
のにおいて、本来的に演算結果が０となる演算を前記演
算要素によって行わせるとともに、前記演算結果が０で
あるかどうかを判別することにより、テスト結果を得る
ようにしたことを特徴とする組み込み型自己テスト回路
を用いたテスト方法。 - 【請求項２６】 半導体装置の演算要素に半導体装置に
組み込まれた信号発生器から所定のテスト用信号を印加
してテストを行うものにおいて、本来的に演算結果が１
となる演算を前記演算要素によって行わせるとともに、
前記演算結果が１であるかどうかを判別することによ
り、テスト結果を得るようにしたことを特徴とする組み
込み型自己テスト回路を用いたテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163634A JP2000352575A (ja) | 1999-06-10 | 1999-06-10 | 組み込み型自己テスト回路およびテスト方法 |
| US09/590,188 US6691271B1 (en) | 1999-06-10 | 2000-06-09 | Built-in self-test apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163634A JP2000352575A (ja) | 1999-06-10 | 1999-06-10 | 組み込み型自己テスト回路およびテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000352575A true JP2000352575A (ja) | 2000-12-19 |
Family
ID=15777672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11163634A Pending JP2000352575A (ja) | 1999-06-10 | 1999-06-10 | 組み込み型自己テスト回路およびテスト方法 |
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| Country | Link |
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| JP (1) | JP2000352575A (ja) |
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1999
- 1999-06-10 JP JP11163634A patent/JP2000352575A/ja active Pending
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2000
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|---|---|
| US6691271B1 (en) | 2004-02-10 |
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