JP2000352940A - マトリクスアレイ基板 - Google Patents
マトリクスアレイ基板Info
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- JP2000352940A JP2000352940A JP16606099A JP16606099A JP2000352940A JP 2000352940 A JP2000352940 A JP 2000352940A JP 16606099 A JP16606099 A JP 16606099A JP 16606099 A JP16606099 A JP 16606099A JP 2000352940 A JP2000352940 A JP 2000352940A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【課題】 平面表示装置用のマトリクスアレイ基板１
０において、信号線１を冗長配線構造とした場合にも、
平面表示装置の開口率の低下を招くことのないマトリク
スアレイ基板を提供する。 【解決手段】信号線１は、ドレイン電極２２と同時に作
成される低抵抗導電層１３と、画素電極３と同時に作成
される補助導電層１４とが、これらの間の絶縁膜７を貫
くコンタクトホール１５を介して互いに導通されて成
る。このような冗長配線構造の信号線１にあって、信号
線１の他の部分１２より幅の広いコンタクトホール形成
部１１は、走査線４との交差部に設けられる。
０において、信号線１を冗長配線構造とした場合にも、
平面表示装置の開口率の低下を招くことのないマトリク
スアレイ基板を提供する。 【解決手段】信号線１は、ドレイン電極２２と同時に作
成される低抵抗導電層１３と、画素電極３と同時に作成
される補助導電層１４とが、これらの間の絶縁膜７を貫
くコンタクトホール１５を介して互いに導通されて成
る。このような冗長配線構造の信号線１にあって、信号
線１の他の部分１２より幅の広いコンタクトホール形成
部１１は、走査線４との交差部に設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に代
表される平面表示装置等に用いられるマトリクスアレイ
基板に関する。
表される平面表示装置等に用いられるマトリクスアレイ
基板に関する。
【０００２】
【従来の技術】近年、液晶表示装置は、薄型、軽量、低
消費電力の特徴を生かして、パーソナル・コンピュー
タ、ワードプロセッサあるいはＴＶ等の表示装置とし
て、更に投射型の表示装置として各種分野で利用されて
いる。
消費電力の特徴を生かして、パーソナル・コンピュー
タ、ワードプロセッサあるいはＴＶ等の表示装置とし
て、更に投射型の表示装置として各種分野で利用されて
いる。
【０００３】中でも、各画素電極にスイッチ素子が電気
的に接続されて成るアクティブマトリクス型表示装置
は、隣接画素間でクロストークのない良好な表示画像を
実現できることから、盛んに研究・開発が行われてい
る。
的に接続されて成るアクティブマトリクス型表示装置
は、隣接画素間でクロストークのない良好な表示画像を
実現できることから、盛んに研究・開発が行われてい
る。
【０００４】以下に、光透過型のアクティブマトリクス
型液晶表示装置を例にとり、その構成について簡単に説
明する。
型液晶表示装置を例にとり、その構成について簡単に説
明する。
【０００５】一般に、アクティブマトリクス型液晶表示
装置は、マトリクスアレイ基板（以下アレイ基板と呼
ぶ）と対向基板とが所定の間隔をなすよう近接配置さ
れ、この間隔中に、両基板の表層に設けられた配向膜を
介して液晶層が保持されて成っている。
装置は、マトリクスアレイ基板（以下アレイ基板と呼
ぶ）と対向基板とが所定の間隔をなすよう近接配置さ
れ、この間隔中に、両基板の表層に設けられた配向膜を
介して液晶層が保持されて成っている。
【０００６】アレイ基板においては、ガラス等の透明絶
縁基板上に、上層の金属配線パターンとして例えば複数
本の信号線と、下層の金属配線パターンとして例えば複
数本の走査線とが絶縁膜を介して格子状に配置され、格
子の各マス目に相当する領域にＩＴＯ(Indium-Tin-Oxid
e)等の透明導電材料からなる画素電極が配される。そし
て、格子の各交点部分には、各画素電極を制御するスイ
ッチング素子が配されている。スイッチング素子が薄膜
トランジスタ（以下、ＴＦＴと略称する。）である場合
には、ＴＦＴのゲート電極は走査線に、ドレイン電極は
信号線にそれぞれ電気的に接続され、さらにソース電極
は画素電極に電気的に接続されている。
縁基板上に、上層の金属配線パターンとして例えば複数
本の信号線と、下層の金属配線パターンとして例えば複
数本の走査線とが絶縁膜を介して格子状に配置され、格
子の各マス目に相当する領域にＩＴＯ(Indium-Tin-Oxid
e)等の透明導電材料からなる画素電極が配される。そし
て、格子の各交点部分には、各画素電極を制御するスイ
ッチング素子が配されている。スイッチング素子が薄膜
トランジスタ（以下、ＴＦＴと略称する。）である場合
には、ＴＦＴのゲート電極は走査線に、ドレイン電極は
信号線にそれぞれ電気的に接続され、さらにソース電極
は画素電極に電気的に接続されている。
【０００７】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯ等から成る対向電極が配置され、またカラー表示
を実現するのであればカラーフィルタ層が配置されて構
成されている。
ＩＴＯ等から成る対向電極が配置され、またカラー表示
を実現するのであればカラーフィルタ層が配置されて構
成されている。
【０００８】従前、アレイ基板の製造において、信号線
の断線不良による歩留まり及び製造効率の低下が問題と
なっていた。特には、開口率を向上させるべく、信号線
幅を狭小とした場合における、レジスト露光時のゴミに
よる断線不良が問題となっていた。また、大型基板を複
数の領域に分割して各領域に順次露光（分割露光）を行
う場合に、分割境界の位置ずれによる断線不良が問題と
なっていた。
の断線不良による歩留まり及び製造効率の低下が問題と
なっていた。特には、開口率を向上させるべく、信号線
幅を狭小とした場合における、レジスト露光時のゴミに
よる断線不良が問題となっていた。また、大型基板を複
数の領域に分割して各領域に順次露光（分割露光）を行
う場合に、分割境界の位置ずれによる断線不良が問題と
なっていた。
【０００９】そこで、特開平９−１０１５４１において
は、信号線について、絶縁膜を介して重ね合わされる第
１の導電層と第２の導電層との冗長配線構造とし、これ
ら第１の導電層と第２の導電層とをコンタクトホールに
よって電気的に接続することが提案された。
は、信号線について、絶縁膜を介して重ね合わされる第
１の導電層と第２の導電層との冗長配線構造とし、これ
ら第１の導電層と第２の導電層とをコンタクトホールに
よって電気的に接続することが提案された。
【００１０】以下に、特開平９−１０１５４１の提案に
基づく従来技術のアレイ基板について説明する。
基づく従来技術のアレイ基板について説明する。
【００１１】この例において、スイッチング素子は、走
査線の延在部をゲート電極とする逆スタガ型であって、
ゲート電極の上に、酸化シリコン及び窒化シリコンから
なる第１の絶縁膜を介して、半導体層としてのアモルフ
ァスシリコン(a-Si:H)層、及び、オーミックコンタクト
層としてのリンドープアモルファスシリコン(n+a-Si:H)
層が配置される。さらにこの上には、アルミニウム(Al)
やモリブデン(Mo)などを主体とした低抵抗導電層からな
るソース電極及びドレイン電極が配置される。これらソ
ース電極及びドレイン電極を含む低抵抗導電層の配線パ
ターンは、全体が窒化シリコン膜から成る第２の絶縁膜
により覆われる。
査線の延在部をゲート電極とする逆スタガ型であって、
ゲート電極の上に、酸化シリコン及び窒化シリコンから
なる第１の絶縁膜を介して、半導体層としてのアモルフ
ァスシリコン(a-Si:H)層、及び、オーミックコンタクト
層としてのリンドープアモルファスシリコン(n+a-Si:H)
層が配置される。さらにこの上には、アルミニウム(Al)
やモリブデン(Mo)などを主体とした低抵抗導電層からな
るソース電極及びドレイン電極が配置される。これらソ
ース電極及びドレイン電極を含む低抵抗導電層の配線パ
ターンは、全体が窒化シリコン膜から成る第２の絶縁膜
により覆われる。
【００１２】第２の絶縁膜の上にはＩＴＯ層からなる画
素電極が配され、第２の絶縁膜に設けられたコンタクト
ホールを介してソース電極と電気的に接続する。
素電極が配され、第２の絶縁膜に設けられたコンタクト
ホールを介してソース電極と電気的に接続する。
【００１３】このような構成にあって、信号線は、ドレ
イン電極と同時に作成される第１の導電層と、画素電極
と同時に作成される第２の導電層との冗長配線構造を有
しており、これら第１の導電層及び第２の導電層は、第
２の絶縁膜に設けられたスルーホールを介して互いに電
気的に接続している。このコンタクトホールは、望まし
くは画素開口ごとに設けられる。
イン電極と同時に作成される第１の導電層と、画素電極
と同時に作成される第２の導電層との冗長配線構造を有
しており、これら第１の導電層及び第２の導電層は、第
２の絶縁膜に設けられたスルーホールを介して互いに電
気的に接続している。このコンタクトホールは、望まし
くは画素開口ごとに設けられる。
【００１４】
【発明が解決しようとする課題】しかし、平面表示装置
の高精細化とアレイ基板の開口率向上の要求に答えるべ
く、信号線の幅を充分に狭小とした場合、信号線中のコ
ンタクトホール形成部分を、このように狭小とした信号
線の幅の中に納めることが出来なくなりつつある。その
ため、信号線を、コンタクトホール形成部分のみ幅広に
構成する必要が生じて来た。
の高精細化とアレイ基板の開口率向上の要求に答えるべ
く、信号線の幅を充分に狭小とした場合、信号線中のコ
ンタクトホール形成部分を、このように狭小とした信号
線の幅の中に納めることが出来なくなりつつある。その
ため、信号線を、コンタクトホール形成部分のみ幅広に
構成する必要が生じて来た。
【００１５】コンタクトホール形成部分の寸法をある程
度大きく採らなければならないのは以下の理由による。
度大きく採らなければならないのは以下の理由による。
【００１６】例えば窒化シリコンからなる第２の絶縁膜
にコンタクトホールを形成する際に、サイドエッチング
量が大きいということと、第１及び第２の導電層の間で
確実なコンタクトを得る必要があるということのため
に、コンタクトホールの寸法を比較的大きく採らなけれ
ばならない。また、第１導電層からコンタクトホールが
「はみ出さない」ように、第１導電層のコンタクトホー
ル形成部分は、コンタクトホールの寸法よりもさらに大
きく採る必要がある。コンタクトホールが「はみ出し」
たならば、層間ショート等の原因となるからである。
にコンタクトホールを形成する際に、サイドエッチング
量が大きいということと、第１及び第２の導電層の間で
確実なコンタクトを得る必要があるということのため
に、コンタクトホールの寸法を比較的大きく採らなけれ
ばならない。また、第１導電層からコンタクトホールが
「はみ出さない」ように、第１導電層のコンタクトホー
ル形成部分は、コンタクトホールの寸法よりもさらに大
きく採る必要がある。コンタクトホールが「はみ出し」
たならば、層間ショート等の原因となるからである。
【００１７】このように第１導電層のコンタクトホール
形成部分が信号線の他の部分より幅広に設けられ画素開
口中へと突き出すならば、その分だけ、画素開口部分の
面積が減少し、アレイ基板及び平面表示装置の開口率が
減少してしまう。
形成部分が信号線の他の部分より幅広に設けられ画素開
口中へと突き出すならば、その分だけ、画素開口部分の
面積が減少し、アレイ基板及び平面表示装置の開口率が
減少してしまう。
【００１８】本発明は、上記問題点に鑑みなされたもの
であり、平面表示装置等に用いられるマトリクスアレイ
基板において、信号線を冗長配線構造とした場合にも、
画素開口率の低下を招くことのないマトリクスアレイ基
板を提供するものである。
であり、平面表示装置等に用いられるマトリクスアレイ
基板において、信号線を冗長配線構造とした場合にも、
画素開口率の低下を招くことのないマトリクスアレイ基
板を提供するものである。
【００１９】
【課題を解決するための手段】請求項１記載の発明のマ
トリクスアレイ基板は、基板上に略平行に配列される複
数の走査線と、これに略直交する複数の信号線と、マト
リクス状に配列される複数の画素電極とを備え、前記信
号線が、第１導電層と、層間絶縁膜を介してこの第１導
電層に重ねられる第２導電層と、該層間絶縁膜を貫き、
これら第１及び第２の導電層を互いに電気的に接続する
コンタクトホールとを含む、平面表示装置用のマトリク
スアレイ基板において、前記コンタクトホールが、前記
走査線と前記信号線との交差部に配置されることを特徴
とする。
トリクスアレイ基板は、基板上に略平行に配列される複
数の走査線と、これに略直交する複数の信号線と、マト
リクス状に配列される複数の画素電極とを備え、前記信
号線が、第１導電層と、層間絶縁膜を介してこの第１導
電層に重ねられる第２導電層と、該層間絶縁膜を貫き、
これら第１及び第２の導電層を互いに電気的に接続する
コンタクトホールとを含む、平面表示装置用のマトリク
スアレイ基板において、前記コンタクトホールが、前記
走査線と前記信号線との交差部に配置されることを特徴
とする。
【００２０】
【発明の実施の形態】実施例のマトリクスアレイ基板１
０について、図１〜３を用いて説明する。図１には、ア
レイ基板の画素部分の概略構成を模式的に示す。また、
図２は、コンタクトホール形成部分１１以外の信号線１
の積層構造を示す部分断面図であり、図３は、信号線１
のコンタクトホール形成部分１１の積層構造を示す部分
断面図である。
０について、図１〜３を用いて説明する。図１には、ア
レイ基板の画素部分の概略構成を模式的に示す。また、
図２は、コンタクトホール形成部分１１以外の信号線１
の積層構造を示す部分断面図であり、図３は、信号線１
のコンタクトホール形成部分１１の積層構造を示す部分
断面図である。
【００２１】アレイ基板１０は、画像表示領域の対角寸
法が１３．３インチであってＸＧＡ−ＴＦＴ型のノーマ
リホワイトモードの光透過型液晶表示装置に用いるもの
である。
法が１３．３インチであってＸＧＡ−ＴＦＴ型のノーマ
リホワイトモードの光透過型液晶表示装置に用いるもの
である。
【００２２】ガラス基板５上には、１０２４×３本の信
号線１と、７６８本の走査線４が互いに直交するように
配列される。走査線４を含む下層の金属配線パターン
は、アルミニウム、アルミニウム合金またはモリブデン
−タングステン(Mo-W)などの低抵抗材料によって、ガラ
ス基板上に直接形成される。また、この下層の金属配線
パターンは、酸化シリコン膜６１と窒化シリコン膜６２
との積層膜からなるゲート絶縁膜６により覆われる。
号線１と、７６８本の走査線４が互いに直交するように
配列される。走査線４を含む下層の金属配線パターン
は、アルミニウム、アルミニウム合金またはモリブデン
−タングステン(Mo-W)などの低抵抗材料によって、ガラ
ス基板上に直接形成される。また、この下層の金属配線
パターンは、酸化シリコン膜６１と窒化シリコン膜６２
との積層膜からなるゲート絶縁膜６により覆われる。
【００２３】信号線１と走査線４とにより区画される画
素開口ごとにおいて、信号線１と走査線４との交差部近
傍に、スイッチング素子としてのＴＦＴ２が配置され
る。ＴＦＴ２は、走査線４の延在部４１をゲート電極と
する逆スタガ型であって、このゲート電極４１を覆う個
所に、ゲート絶縁膜６を介して、アモルファスシリコン
(a-Si:H)からなる半導体膜２４が配置される。この半導
体膜の上には、略中央のチャネル部にチャネル保護膜２
３が配置され、チャネル部以外にリンドープアモルファ
スシリコン(n+a-Si:H)からなる低抵抗半導体膜が積層配
置される。さらにこの上には、アルミニウム(Al)の層が
モリブデン(Mo)の層により上下から積層された３層膜か
ら成るソース電極２１及びドレイン電極２２が配置され
る。これらソース電極２１及びドレイン電極２２を含む
上層の金属配線パターンは、全体が、窒化シリコン膜か
ら成る層間絶縁膜７により覆われる。
素開口ごとにおいて、信号線１と走査線４との交差部近
傍に、スイッチング素子としてのＴＦＴ２が配置され
る。ＴＦＴ２は、走査線４の延在部４１をゲート電極と
する逆スタガ型であって、このゲート電極４１を覆う個
所に、ゲート絶縁膜６を介して、アモルファスシリコン
(a-Si:H)からなる半導体膜２４が配置される。この半導
体膜の上には、略中央のチャネル部にチャネル保護膜２
３が配置され、チャネル部以外にリンドープアモルファ
スシリコン(n+a-Si:H)からなる低抵抗半導体膜が積層配
置される。さらにこの上には、アルミニウム(Al)の層が
モリブデン(Mo)の層により上下から積層された３層膜か
ら成るソース電極２１及びドレイン電極２２が配置され
る。これらソース電極２１及びドレイン電極２２を含む
上層の金属配線パターンは、全体が、窒化シリコン膜か
ら成る層間絶縁膜７により覆われる。
【００２４】層間絶縁膜７の上には画素開口ごとにＩＴ
Ｏ層からなる画素電極３が配され、層間絶縁膜７を貫く
コンタクトホール３５を介してソース電極３１と電気的
に接続する。画素電極３は、図１中に示すように、ＴＦ
Ｔ２から遠い側の走査線４に重ねられる延在部３１によ
り、補助容量（Ｃｓ）を形成している。
Ｏ層からなる画素電極３が配され、層間絶縁膜７を貫く
コンタクトホール３５を介してソース電極３１と電気的
に接続する。画素電極３は、図１中に示すように、ＴＦ
Ｔ２から遠い側の走査線４に重ねられる延在部３１によ
り、補助容量（Ｃｓ）を形成している。
【００２５】信号線１は、ドレイン電極２２と同時に作
成される低抵抗導電層（Mo／Al／Moの金属積層膜）１３
と、画素電極３と同時に作成される補助導電層（ＩＴＯ
層）１４との冗長配線構造を有しており、これら低抵抗
導電層１３及び補助導電層１４は、層間絶縁膜７を貫く
コンタクトホール１５を介して互いに電気的に接続して
いる。
成される低抵抗導電層（Mo／Al／Moの金属積層膜）１３
と、画素電極３と同時に作成される補助導電層（ＩＴＯ
層）１４との冗長配線構造を有しており、これら低抵抗
導電層１３及び補助導電層１４は、層間絶縁膜７を貫く
コンタクトホール１５を介して互いに電気的に接続して
いる。
【００２６】信号線１におけるコンタクトホール形成部
１１以外の個所１２の幅は、５μｍとかなり細い。これ
に対して、信号線１のコンタクトホール形成部１１はか
なり幅広に形成されている。コンタクトホール１５の径
だけで約１０μｍであり、コンタクトホール形成部は、
コンタクトホール１５が「はみ出さない」ように、コン
タクトホール１５を作成するエッチングのばらつきや露
光位置を見込んだ寸法だけ、コンタクトホール１５より
もさらに大きな寸法に形成される。
１１以外の個所１２の幅は、５μｍとかなり細い。これ
に対して、信号線１のコンタクトホール形成部１１はか
なり幅広に形成されている。コンタクトホール１５の径
だけで約１０μｍであり、コンタクトホール形成部は、
コンタクトホール１５が「はみ出さない」ように、コン
タクトホール１５を作成するエッチングのばらつきや露
光位置を見込んだ寸法だけ、コンタクトホール１５より
もさらに大きな寸法に形成される。
【００２７】この幅広のコンタクトホール形成部１１
は、図１に示すように、信号線１と走査線４との各交差
部に配置される。図に示すように、コンタクトホール形
成部１１が略円形であることもあって、信号線１が本来
の幅（ここでは５μｍ）から左右両側に突き出る部分
は、大部分、走査線４上の領域に納めることができる。
また、画素開口へと突き出ても、画素開口の隅の個所で
あるため、画素電極をほとんど切り欠くことなく、画素
電極と、信号線１の補助導電層（ＩＴＯ層）との間のマ
ージンをとることができる。
は、図１に示すように、信号線１と走査線４との各交差
部に配置される。図に示すように、コンタクトホール形
成部１１が略円形であることもあって、信号線１が本来
の幅（ここでは５μｍ）から左右両側に突き出る部分
は、大部分、走査線４上の領域に納めることができる。
また、画素開口へと突き出ても、画素開口の隅の個所で
あるため、画素電極をほとんど切り欠くことなく、画素
電極と、信号線１の補助導電層（ＩＴＯ層）との間のマ
ージンをとることができる。
【００２８】一方では、このようにコンタクトホール形
成部１１を走査線４との交差部上に配置すると、信号線
１と走査線４とが重なり合う面積が大きくなってしまう
ことから、それだけ、信号線１と走査線４との間で形成
される電気容量が大きくなり、駆動制御の際の時定数が
増加してしまうという問題がある。しかし、信号線１の
低抵抗導電層１３の膜厚と、走査線４の膜厚とを適宜増
加させて配線抵抗を下げることにより、時定数の増加を
充分に防ぐことができる。
成部１１を走査線４との交差部上に配置すると、信号線
１と走査線４とが重なり合う面積が大きくなってしまう
ことから、それだけ、信号線１と走査線４との間で形成
される電気容量が大きくなり、駆動制御の際の時定数が
増加してしまうという問題がある。しかし、信号線１の
低抵抗導電層１３の膜厚と、走査線４の膜厚とを適宜増
加させて配線抵抗を下げることにより、時定数の増加を
充分に防ぐことができる。
【００２９】なお、図２〜３に示す例において、信号線
の低抵抗導電層１３その他上層の金属配線パターンは、
ＴＦＴ２の半導体層としてのアモルファスシリコン(a-S
i:H)層１６、及び、低抵抗半導体層（オーミックコンタ
クト層）としてのリンドープアモルファスシリコン(n+a
-Si:H)層１７とともに一括してパターニングされて形成
されている。そのため、信号線１は必ずこれら半導体層
１６，１７上に積層されることとなり、走査線４との交
差部における電気容量の増加が抑えられている。
の低抵抗導電層１３その他上層の金属配線パターンは、
ＴＦＴ２の半導体層としてのアモルファスシリコン(a-S
i:H)層１６、及び、低抵抗半導体層（オーミックコンタ
クト層）としてのリンドープアモルファスシリコン(n+a
-Si:H)層１７とともに一括してパターニングされて形成
されている。そのため、信号線１は必ずこれら半導体層
１６，１７上に積層されることとなり、走査線４との交
差部における電気容量の増加が抑えられている。
【００３０】図には示さないが、アレイ基板１０と組み
合わされる対向基板は、ガラス基板上に、クロム等から
成る格子状の遮光膜と、この間に配される赤（Ｒ）、緑
（Ｇ）及び青（Ｂ）の着色パターンを備える。この遮光
膜は、アレイ基板と組み合わされたときに、ＴＦＴの個
所、及び、画素電極と信号線１及び走査線４との間隙を
遮光する。すなわち、遮光膜は、アレイ基板の有効開口
領域に対応して設けられる。そのため、液晶表示装置の
開口率は、アレイ基板と対向基板との位置合わせ精度が
同じであれば、専ら、アレイ基板における画素開口の有
効面積によって決まる。
合わされる対向基板は、ガラス基板上に、クロム等から
成る格子状の遮光膜と、この間に配される赤（Ｒ）、緑
（Ｇ）及び青（Ｂ）の着色パターンを備える。この遮光
膜は、アレイ基板と組み合わされたときに、ＴＦＴの個
所、及び、画素電極と信号線１及び走査線４との間隙を
遮光する。すなわち、遮光膜は、アレイ基板の有効開口
領域に対応して設けられる。そのため、液晶表示装置の
開口率は、アレイ基板と対向基板との位置合わせ精度が
同じであれば、専ら、アレイ基板における画素開口の有
効面積によって決まる。
【００３１】本実施例によると、信号線１のコンタクト
ホール形成部１１が走査線４との交差部に配置されるた
め、信号線１、走査線４及びＴＦＴ２により画される画
素開口の有効面積はコンタクトホール形成部１１によっ
てほとんど減少しない。
ホール形成部１１が走査線４との交差部に配置されるた
め、信号線１、走査線４及びＴＦＴ２により画される画
素開口の有効面積はコンタクトホール形成部１１によっ
てほとんど減少しない。
【００３２】図４には、比較例のアレイ基板１００を示
す。比較例においては、コンタクトホール形成部１１を
走査線４との交差部以外の個所に設け、他は同一とし
た。この比較例のアレイ基板では、コンタクトホール形
成部１１が画素開口中へと突き出ている。そのため、画
素電極３には切り欠き３３が設けられて、信号線１の補
助導電層１３とが接続しないようにされている。この比
較例のアレイ基板によると、信号線を冗長構造とせずコ
ンタクトホール形成部が設けられない場合に比べて、画
素開口の有効面積が約０．５％減少した。
す。比較例においては、コンタクトホール形成部１１を
走査線４との交差部以外の個所に設け、他は同一とし
た。この比較例のアレイ基板では、コンタクトホール形
成部１１が画素開口中へと突き出ている。そのため、画
素電極３には切り欠き３３が設けられて、信号線１の補
助導電層１３とが接続しないようにされている。この比
較例のアレイ基板によると、信号線を冗長構造とせずコ
ンタクトホール形成部が設けられない場合に比べて、画
素開口の有効面積が約０．５％減少した。
【００３３】したがって、実施例のアレイ基板である
と、信号線のコンタクトホール形成部を走査線との交差
部以外に設ける比較例の場合に比べて、開口率を約０．
５％向上させることができる。
と、信号線のコンタクトホール形成部を走査線との交差
部以外に設ける比較例の場合に比べて、開口率を約０．
５％向上させることができる。
【００３４】
【発明の効果】本発明のマトリクスアレイ基板による
と、開口率を向上させることができ、表示装置に用いる
のであれば高い表示輝度が達成される。
と、開口率を向上させることができ、表示装置に用いる
のであれば高い表示輝度が達成される。
【図１】実施例のアレイ基板における画素部分の概略構
成を模式的に示す平面図である。
成を模式的に示す平面図である。
【図２】実施例のアレイ基板における、コンタクトホー
ル形成部分以外の信号線の積層構造を示す部分断面図で
ある。
ル形成部分以外の信号線の積層構造を示す部分断面図で
ある。
【図３】実施例のアレイ基板における信号線のコンタク
トホール形成部分の積層構造を示す部分断面図である。
トホール形成部分の積層構造を示す部分断面図である。
【図４】従来例のアレイ基板における画素部分の概略構
成を模式的に示す平面図である。
成を模式的に示す平面図である。
１ 信号線 １１ 信号線における幅広のコンタクトホール形成部 １２ 信号線における、コンタクトホール形成部以外
の、等幅の細線部 １３ 低抵抗導電層（Mo／Al／Mo） １４ 補助導電層（ＩＴＯ層） １５ 信号線中のコンタクトホール １６ 信号線と同時にパターニングされる低抵抗半導体
層(a-Si:H) １７ 信号線と同時にパターニングされる低抵抗半導体
層(n+a-Si:H) ２ ＴＦＴ ２１ ソース電極 ２２ ドレイン電極 ２３ チャネル保護膜 ２４ 半導体層 ３ 画素電極 ３１ 画素電極の、補助容量形成用延在部 ３５ 画素電極とソース電極とのコンタクトホール ４ 走査線 ４１ ゲート電極 ５ ガラス基板 ６ ゲート絶縁膜 ７ 層間絶縁膜
の、等幅の細線部 １３ 低抵抗導電層（Mo／Al／Mo） １４ 補助導電層（ＩＴＯ層） １５ 信号線中のコンタクトホール １６ 信号線と同時にパターニングされる低抵抗半導体
層(a-Si:H) １７ 信号線と同時にパターニングされる低抵抗半導体
層(n+a-Si:H) ２ ＴＦＴ ２１ ソース電極 ２２ ドレイン電極 ２３ チャネル保護膜 ２４ 半導体層 ３ 画素電極 ３１ 画素電極の、補助容量形成用延在部 ３５ 画素電極とソース電極とのコンタクトホール ４ 走査線 ４１ ゲート電極 ５ ガラス基板 ６ ゲート絶縁膜 ７ 層間絶縁膜
フロントページの続き Ｆターム(参考） 2H092 GA17 GA25 GA29 JB24 JB33 NA07 NA12 5C094 AA07 BA03 BA43 CA19 DB04 EA04 EA07 HA08 5F033 GG04 HH38 JJ38 KK08 KK09 KK19 KK20 MM15 NN21 UU04 VV15 5F110 AA30 BB01 CC07 DD02 EE03 EE06 FF02 FF03 FF09 GG02 GG15 HJ01 HK03 HK04 HK21 HL03 HL04 HL11 NN02 NN12 NN24 NN41 NN46 NN72 NN73
Claims (6)
- 【請求項１】基板上に略平行に配列される複数の走査線
と、これに略直交する複数の信号線と、マトリクス状に
配列される複数の画素電極とを備え、 前記信号線が、第１導電層と、この第１導電層に沿って
層間絶縁膜を介して重ねられる第２導電層と、該層間絶
縁膜を貫き、これら第１及び第２の導電層を互いに電気
的に接続するコンタクトホールとを含む、平面表示装置
用のマトリクスアレイ基板において、 前記コンタクトホールが、前記走査線と前記信号線との
交差部に配置されることを特徴とするマトリクスアレイ
基板。 - 【請求項２】基板上に配置される走査線と、この上に配
置されるゲート絶縁膜、この上に配置される半導体膜、
前記半導体膜に電気的に接続されるソース電極及びドレ
イン電極とを含む薄膜トランジスタと、前記走査線と略
直交する信号線と、前記ソース電極と電気的に接続され
る画素電極とを備え、 前記信号線が、前記ドレイン電極から導出される第１導
電層と、この第１導電層に沿って層間絶縁膜を介して重
ねられる第２導電層と、該層間絶縁膜を貫き、これら第
１及び第２の導電層を互いに電気的に接続するコンタク
トホールとを含む、平面表示装置用のマトリクスアレイ
基板において、 前記コンタクトホールが、前記走査線と前記信号線との
交差部に配置されることを特徴とするマトリクスアレイ
基板。 - 【請求項３】前記第１または第２の導電層が前記画素電
極と同一工程で同一材料により作成されていることを特
徴とする請求項１または２記載のマトリクスアレイ基
板。 - 【請求項４】前記信号線の幅は、前記コンタクトホール
が形成された個所において、その他の個所よりも大きい
ことを特徴とする請求項１または２記載のマトリクスア
レイ基板。 - 【請求項５】前記コンタクトホールが画素開口ごとに設
けられていることを特徴とする請求項１または２記載の
マトリクスアレイ基板。 - 【請求項６】前記画素電極は少なくとも前記層間絶縁膜
を介して配置され、且つ前記走査線と前記信号線との前
記交差領域において前記信号線の輪郭に一致する前記半
導体膜と同一材料からなる半導体層が介在されることを
特徴とする請求項２記載のマトリクスアレイ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16606099A JP2000352940A (ja) | 1999-06-11 | 1999-06-11 | マトリクスアレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16606099A JP2000352940A (ja) | 1999-06-11 | 1999-06-11 | マトリクスアレイ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000352940A true JP2000352940A (ja) | 2000-12-19 |
Family
ID=15824240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16606099A Pending JP2000352940A (ja) | 1999-06-11 | 1999-06-11 | マトリクスアレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000352940A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007241237A (ja) * | 2006-03-07 | 2007-09-20 | Ind Technol Res Inst | 二層金属ラインを有する薄膜トランジスタディスプレイアレイを製造するための方法 |
| KR100796790B1 (ko) * | 2001-05-29 | 2008-01-22 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| CN114203731A (zh) * | 2021-12-10 | 2022-03-18 | 合肥鑫晟光电科技有限公司 | 阵列基板、显示面板及显示装置 |
| CN116863815A (zh) * | 2023-05-30 | 2023-10-10 | 云谷（固安）科技有限公司 | 显示面板和显示装置 |
-
1999
- 1999-06-11 JP JP16606099A patent/JP2000352940A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100796790B1 (ko) * | 2001-05-29 | 2008-01-22 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| JP2007241237A (ja) * | 2006-03-07 | 2007-09-20 | Ind Technol Res Inst | 二層金属ラインを有する薄膜トランジスタディスプレイアレイを製造するための方法 |
| CN114203731A (zh) * | 2021-12-10 | 2022-03-18 | 合肥鑫晟光电科技有限公司 | 阵列基板、显示面板及显示装置 |
| CN114203731B (zh) * | 2021-12-10 | 2025-07-29 | 合肥鑫晟光电科技有限公司 | 阵列基板、显示面板及显示装置 |
| CN116863815A (zh) * | 2023-05-30 | 2023-10-10 | 云谷（固安）科技有限公司 | 显示面板和显示装置 |
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