JP2000353388A - 内容参照可能メモリの改良 - Google Patents
内容参照可能メモリの改良Info
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- JP2000353388A JP2000353388A JP2000145362A JP2000145362A JP2000353388A JP 2000353388 A JP2000353388 A JP 2000353388A JP 2000145362 A JP2000145362 A JP 2000145362A JP 2000145362 A JP2000145362 A JP 2000145362A JP 2000353388 A JP2000353388 A JP 2000353388A
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- bit
- matrix
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
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- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 ユーザーデバイスに組み込める集積回路ライ
ブラリセルとして設計可能な３値ＣＡＭメモリを提供す
ること。 【解決手段】 データワードを記憶するＣＡＭメモリに
おいて、そのデータワードのビットは、２つの補数論理
値のほかに中性論理値をとることができる。ＣＡＭメモ
リはメモリセルのマトリックス（ＭＡ）を含む。該マト
リックスでは、３値構成をとることができる各ビットに
対して、一対のセルが割り当てられる。メモリマトリッ
クスのアクセスを制御するための回路（CT１…CT３、W
R、SR；CT１１…SR１、CT２１…SR２）が、ＣＡＭモー
ド動作中に比較を行うように又はＲＡＭモードの直接ア
ドレス指定によりデータをライト／リードするようにア
クセスを可能にする。
ブラリセルとして設計可能な３値ＣＡＭメモリを提供す
ること。 【解決手段】 データワードを記憶するＣＡＭメモリに
おいて、そのデータワードのビットは、２つの補数論理
値のほかに中性論理値をとることができる。ＣＡＭメモ
リはメモリセルのマトリックス（ＭＡ）を含む。該マト
リックスでは、３値構成をとることができる各ビットに
対して、一対のセルが割り当てられる。メモリマトリッ
クスのアクセスを制御するための回路（CT１…CT３、W
R、SR；CT１１…SR１、CT２１…SR２）が、ＣＡＭモー
ド動作中に比較を行うように又はＲＡＭモードの直接ア
ドレス指定によりデータをライト／リードするようにア
クセスを可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路として作
られるメモリ装置、特に内容参照可能メモリ、すなわち
連想記憶装置(associative memory)に関する。これらの
メモリの名称として、一般に用語「Content(s) Address
able Memory」の頭文字から得られる頭字語ＣＡＭが用
いられており、以下の記載でもそれを用いる。
られるメモリ装置、特に内容参照可能メモリ、すなわち
連想記憶装置(associative memory)に関する。これらの
メモリの名称として、一般に用語「Content(s) Address
able Memory」の頭文字から得られる頭字語ＣＡＭが用
いられており、以下の記載でもそれを用いる。
【０００２】
【従来の技術】現在、データベースにおけるサーチを必
要とする多くの用途において、ＣＡＭメモリが使用され
ている。簡単に言えば、ＣＡＭメモリは、メモリセルか
ら成るマトリックスを含み、かつ、比較器に接続され
る。そして、各セルはデータワードの１ビットを記憶す
る。すなわち、メモリが、サーチされるべきデータ（以
下「コンパランド」(comparand) という）をユーザーデ
バイスから受け取り、比較器が、コンパランドと記憶さ
れたワードとのビット毎の比較を行う。肯定一致の場合
（すなわち、サーチされる項目(item)がメモリに実際に
存在している場合。）、その項目が記憶されているアド
レスが、他に存在する付加データと共にユーザーデバイ
スに与えられる。多くの用途では、メモリから読み出さ
れた情報は、後に他のメモリ構造への直接アクセスのた
めに用いられる。これらのメモリの本質的な特徴は、そ
れらが含む全ての項目と入力データを１クロックの信号
サイクルで比較すること、及び複数の比較サイクルを必
要とする従来型のランダムアクセスメモリよりも速いサ
ーチを行う可能性を有することである。
要とする多くの用途において、ＣＡＭメモリが使用され
ている。簡単に言えば、ＣＡＭメモリは、メモリセルか
ら成るマトリックスを含み、かつ、比較器に接続され
る。そして、各セルはデータワードの１ビットを記憶す
る。すなわち、メモリが、サーチされるべきデータ（以
下「コンパランド」(comparand) という）をユーザーデ
バイスから受け取り、比較器が、コンパランドと記憶さ
れたワードとのビット毎の比較を行う。肯定一致の場合
（すなわち、サーチされる項目(item)がメモリに実際に
存在している場合。）、その項目が記憶されているアド
レスが、他に存在する付加データと共にユーザーデバイ
スに与えられる。多くの用途では、メモリから読み出さ
れた情報は、後に他のメモリ構造への直接アクセスのた
めに用いられる。これらのメモリの本質的な特徴は、そ
れらが含む全ての項目と入力データを１クロックの信号
サイクルで比較すること、及び複数の比較サイクルを必
要とする従来型のランダムアクセスメモリよりも速いサ
ーチを行う可能性を有することである。
【０００３】通信にとって増々興味あるものとなってき
ているＣＡＭの用途の一つは、ＡＴＭやインターネット
などのような高速ウエブのノード内部にてルーティング
テーブルを作ることである。この場合には、目的地のデ
ータを含んだヘッダーを有するパッケージが伝送され
る。メッセージを受信すると、ウエブノードのルーティ
ング管理装置は、このアドレスの全部又は一部を用いて
テーブルをサーチし、後続のウエブ本体に伝送するため
パッケージが送られるべき出力インターフェースを検索
する。例えば、米国特許第５，３８３，１４６号、第
５，４６９，３７８号、第５，４９５，３８２号、第
５，８４１，８７４号のような文献には、市販されてい
るいくつかのＣＡＭメモリについての記載がある。これ
らのメモリの一つとして知られているのが、MU9C2480A
LANCAM（登録商標）の名称のミュージックセミコンダク
ター社(MUSIC Semiconductors Inc.) 製コンポーネント
である。これら全てのデバイスが、ユーザーデバイスの
集積回路メモリとは別に自立集積回路として作られてい
る。
ているＣＡＭの用途の一つは、ＡＴＭやインターネット
などのような高速ウエブのノード内部にてルーティング
テーブルを作ることである。この場合には、目的地のデ
ータを含んだヘッダーを有するパッケージが伝送され
る。メッセージを受信すると、ウエブノードのルーティ
ング管理装置は、このアドレスの全部又は一部を用いて
テーブルをサーチし、後続のウエブ本体に伝送するため
パッケージが送られるべき出力インターフェースを検索
する。例えば、米国特許第５，３８３，１４６号、第
５，４６９，３７８号、第５，４９５，３８２号、第
５，８４１，８７４号のような文献には、市販されてい
るいくつかのＣＡＭメモリについての記載がある。これ
らのメモリの一つとして知られているのが、MU9C2480A
LANCAM（登録商標）の名称のミュージックセミコンダク
ター社(MUSIC Semiconductors Inc.) 製コンポーネント
である。これら全てのデバイスが、ユーザーデバイスの
集積回路メモリとは別に自立集積回路として作られてい
る。
【０００４】今日のより進んだ技術的な解決策は、１つ
の集積回路上にインターネットやＡＴＭのノードルータ
ーのような複雑な回路を作ることを志向している。この
ような傾向にあっては、ＣＡＭメモリも、ユーザーデバ
イスを含む同じ集積回路に組み込んで外部メモリとのア
クセスを無くすが賢明である。このことにより、デバイ
スの動作はより速くなり、ピンや接続を除去することに
より構造全体が簡単になり、全体の消費電力も減る。従
って、ユーザーデバイスをも含む同一回路にＣＡＭメモ
リを組み込むと、メモリの物理的な大きさ、すなわちそ
の容量が拘束される。そこで、３値メモリ(ternary mem
ory)により記憶容量をもっと利用することが、提示され
ている。３値メモリでは、ワードのビットは、０及び１
の論理値に加えて中性（「ドントケア」(don't care)と
もいう）論理値を有し得る。ワードのビット群に中性論
理値を割り当てることにより、実際に記憶すべきワード
数を低減できる。米国特許第５，８４１，８７４号に
は、３値ＣＡＭメモリの例が記載されている。
の集積回路上にインターネットやＡＴＭのノードルータ
ーのような複雑な回路を作ることを志向している。この
ような傾向にあっては、ＣＡＭメモリも、ユーザーデバ
イスを含む同じ集積回路に組み込んで外部メモリとのア
クセスを無くすが賢明である。このことにより、デバイ
スの動作はより速くなり、ピンや接続を除去することに
より構造全体が簡単になり、全体の消費電力も減る。従
って、ユーザーデバイスをも含む同一回路にＣＡＭメモ
リを組み込むと、メモリの物理的な大きさ、すなわちそ
の容量が拘束される。そこで、３値メモリ(ternary mem
ory)により記憶容量をもっと利用することが、提示され
ている。３値メモリでは、ワードのビットは、０及び１
の論理値に加えて中性（「ドントケア」(don't care)と
もいう）論理値を有し得る。ワードのビット群に中性論
理値を割り当てることにより、実際に記憶すべきワード
数を低減できる。米国特許第５，８４１，８７４号に
は、３値ＣＡＭメモリの例が記載されている。
【０００５】留意すべき別の問題は、ＣＡＭメモリで読
み出される項目がしばしばさらに別のＲＡＭ又は直接ア
クセス型のデータ構造へのアドレス又はアクセスポイン
ターであることである。ＣＡＭサーチメモリとして使用
されるデータ構造とＲＡＭ構造の両方を同じ集積回路が
有することの利点は明らかである。上記コンポーネント
MU9C2480A LANCAM（登録商標）にても使用されている米
国特許第５，３８３，１４６号には、ＣＡＭメモリが記
載されており、該メモリは、記憶した各ワードのビット
群に関連した比較を使用不可にし、かつ、ＣＡＭとして
の特徴を有する各ワードの部分とＲＡＭとしての残りの
部分を有するようにプログラム可能である。しかし、３
値メモリとしての動作を選択することはできず、ユーザ
ーデバイスが作られる同じ集積回路にメモリを組み込む
こともできない。さらに、プログラムできるのは、合計
が特定数以上のビット群（特に８ビット群）に関するも
のである。上記米国特許第５，８４１，８７４号には、
同じ集積回路上でのＣＡＭサーチの結果として得られる
信号によりアドレス指定できるＲＡＭメモリと３値メモ
リを関連付けることの可能性が記載されているが、ＲＡ
Ｍとして利用できるメモリ領域はＣＡＭに記憶されるデ
ータとは別のデータを含んでいる。
み出される項目がしばしばさらに別のＲＡＭ又は直接ア
クセス型のデータ構造へのアドレス又はアクセスポイン
ターであることである。ＣＡＭサーチメモリとして使用
されるデータ構造とＲＡＭ構造の両方を同じ集積回路が
有することの利点は明らかである。上記コンポーネント
MU9C2480A LANCAM（登録商標）にても使用されている米
国特許第５，３８３，１４６号には、ＣＡＭメモリが記
載されており、該メモリは、記憶した各ワードのビット
群に関連した比較を使用不可にし、かつ、ＣＡＭとして
の特徴を有する各ワードの部分とＲＡＭとしての残りの
部分を有するようにプログラム可能である。しかし、３
値メモリとしての動作を選択することはできず、ユーザ
ーデバイスが作られる同じ集積回路にメモリを組み込む
こともできない。さらに、プログラムできるのは、合計
が特定数以上のビット群（特に８ビット群）に関するも
のである。上記米国特許第５，８４１，８７４号には、
同じ集積回路上でのＣＡＭサーチの結果として得られる
信号によりアドレス指定できるＲＡＭメモリと３値メモ
リを関連付けることの可能性が記載されているが、ＲＡ
Ｍとして利用できるメモリ領域はＣＡＭに記憶されるデ
ータとは別のデータを含んでいる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、ユー
ザーデバイスに組み込み得る集積回路ライブラリセルと
して設計可能な３値ＣＡＭメモリを提供することであ
る。特に、これらの条件におけるメモリのパワー消費に
注意しなければならないが、本発明のメモリはこの観点
からの有利な解決策を提示する。さらに、本発明の別の
有利な特徴は、本メモリが必要に応じて３値ＣＡＭ、２
値(binary)ＣＡＭ、又はＲＡＭとして利用可能な部分を
構成できることである。
ザーデバイスに組み込み得る集積回路ライブラリセルと
して設計可能な３値ＣＡＭメモリを提供することであ
る。特に、これらの条件におけるメモリのパワー消費に
注意しなければならないが、本発明のメモリはこの観点
からの有利な解決策を提示する。さらに、本発明の別の
有利な特徴は、本メモリが必要に応じて３値ＣＡＭ、２
値(binary)ＣＡＭ、又はＲＡＭとして利用可能な部分を
構成できることである。
【０００７】
【課題を解決するための手段】詳細には、本発明のメモ
リは、（１）各々がＮビットのＭ個のデータワードから
なるアレイを形成するように編成された、少なくとも１
つのメモリセルマトリックスであって、各ビットは１つ
のセルに記憶される前記メモリセルマトリックス、
（２）マスクワードを用いて比較することによりメモリ
内でサーチすべきデータワードをマトリックスに付与す
る手段であって、１列の全セルに共通のビットに対する
ラインによりマトリックスのセルに接続される上記手
段、（３）セルに記憶されたビットとコンパランドビッ
トとの比較を行うべく各セルに接続された比較手段であ
って、各行のセルに接続された該比較手段の出力は、互
いに連結され、行セルにて完了した比較の肯定又は否定
の結果信号を発生する上記比較手段、（４）一致ライン
に接続され、かつ、コンパランドと記憶されたワード間
で一致が見い出されたか否かを示す信号を送出し、さら
にそれが肯定ならば１又はそれより多い記憶ワードとで
一致が見い出されたか否かを示す信号を送出する符号化
手段、及び（５）サーチを行うため又は直接アドレス指
定によるデータのリード／ライトを行うために、メモリ
マトリックスへのアクセスをチェックする手段を含み、
（ア）メモリマトリックスに記憶されたワードのアレイ
全体が、直接アドレス指定によりアクセス可能なデータ
構造を有し、該アドレスは、ユーザーデバイスにより与
えられ、又は符号化手段により送出された信号から成
り、該符号化手段は、コンパランドと一つの記憶ワード
の間に一致が見い出されたことを示し、（イ）前記メモ
リマトリックスは、コンパランドとの比較がダミーの一
致ライン上に肯定の比較信号を常に与えるように構成さ
れ且つダミーデータを記憶するよう割り当てられた補助
行のセル、及びメモリデータに割り当てられず且つ前記
補助行に対応するセルを含んだ補助列のセルを含み、ま
た、符号化手段が、ダミーのアドレス信号を出力するメ
モリマトリックスの補助行に接続された補助部分を含
み、（ウ）前記制御手段が、直接アドレス指定のメモリ
動作中に前記補助行をも常にアドレス指定でき、（エ）
前記メモリマトリックスの補助行、符号化手段の補助部
分及び第１制御手段は、コンパランドと記憶データの比
較を実行するメモリ動作中に使用される初期リセットル
ープを形成し、前記第１制御手段をチェックしてコンパ
ランドとそのマスクがメモリマトリックスに与えられる
と直ぐに前記付与手段を使用不可にし、また、前記補助
行及び列は、前記発生装置と共にリセット信号を生成
し、前記制御手段は、メモリ動作中に使用される第２リ
セットループの一部であり、制御手段を制御してデータ
が読み出されると直ぐにデータアドレス指定及び読み出
し手段を使用不可にすることを特徴とする。
リは、（１）各々がＮビットのＭ個のデータワードから
なるアレイを形成するように編成された、少なくとも１
つのメモリセルマトリックスであって、各ビットは１つ
のセルに記憶される前記メモリセルマトリックス、
（２）マスクワードを用いて比較することによりメモリ
内でサーチすべきデータワードをマトリックスに付与す
る手段であって、１列の全セルに共通のビットに対する
ラインによりマトリックスのセルに接続される上記手
段、（３）セルに記憶されたビットとコンパランドビッ
トとの比較を行うべく各セルに接続された比較手段であ
って、各行のセルに接続された該比較手段の出力は、互
いに連結され、行セルにて完了した比較の肯定又は否定
の結果信号を発生する上記比較手段、（４）一致ライン
に接続され、かつ、コンパランドと記憶されたワード間
で一致が見い出されたか否かを示す信号を送出し、さら
にそれが肯定ならば１又はそれより多い記憶ワードとで
一致が見い出されたか否かを示す信号を送出する符号化
手段、及び（５）サーチを行うため又は直接アドレス指
定によるデータのリード／ライトを行うために、メモリ
マトリックスへのアクセスをチェックする手段を含み、
（ア）メモリマトリックスに記憶されたワードのアレイ
全体が、直接アドレス指定によりアクセス可能なデータ
構造を有し、該アドレスは、ユーザーデバイスにより与
えられ、又は符号化手段により送出された信号から成
り、該符号化手段は、コンパランドと一つの記憶ワード
の間に一致が見い出されたことを示し、（イ）前記メモ
リマトリックスは、コンパランドとの比較がダミーの一
致ライン上に肯定の比較信号を常に与えるように構成さ
れ且つダミーデータを記憶するよう割り当てられた補助
行のセル、及びメモリデータに割り当てられず且つ前記
補助行に対応するセルを含んだ補助列のセルを含み、ま
た、符号化手段が、ダミーのアドレス信号を出力するメ
モリマトリックスの補助行に接続された補助部分を含
み、（ウ）前記制御手段が、直接アドレス指定のメモリ
動作中に前記補助行をも常にアドレス指定でき、（エ）
前記メモリマトリックスの補助行、符号化手段の補助部
分及び第１制御手段は、コンパランドと記憶データの比
較を実行するメモリ動作中に使用される初期リセットル
ープを形成し、前記第１制御手段をチェックしてコンパ
ランドとそのマスクがメモリマトリックスに与えられる
と直ぐに前記付与手段を使用不可にし、また、前記補助
行及び列は、前記発生装置と共にリセット信号を生成
し、前記制御手段は、メモリ動作中に使用される第２リ
セットループの一部であり、制御手段を制御してデータ
が読み出されると直ぐにデータアドレス指定及び読み出
し手段を使用不可にすることを特徴とする。
【０００８】
【発明の実施の形態】さらに明瞭にするため、添付図面
を参照する。図１は、ＲＡＭとして使用するのにも適し
たＣＡＭの構造を示す。このメモリは、以下のものを含
む。 （１）Ｍ行、Ｎ列のメモリマトリックスＭＡ。 （２）ブロックＲＥで示される１対のレジスタ。それぞ
れ、メモリにおいてサーチされるべき項目（コンパラン
ド）とコンパランドのマスキングビット（マスク）をマ
トリックスＭＡに与える。後者はコンパランドビットに
双一義的(bi-univocally) に関連し、それらの論理値
は、関連するコンパランドビットを項目ビットと比較し
なければならないか否か（コンパランド無視条件(compa
rand indifference conditions) ）を示す。 （３）（記憶された１ワードに対してのみコンパランド
と項目との一致が見い出された場合）検索される項目を
ＭＡ内に記憶するアドレスを出力し、又は複数の一致若
しくは不一致を示す符号器ＣＤ。 （４）ＲＡＭモードアクセス動作に関連する行を選択す
るための回路ＳＲ。 （５）メモリ作成又は修正段階中にセルの内容を書き込
み、かつ、ＲＡＭモード動作中にそれらを読み出すため
の論理ネットワークＷＲ。 （６）ＲＡＭ又はＣＡＭモード動作中にメモリ動作の制
御信号を発生するための回路ＣＴ１，ＣＴ２及びＣＴ
３。
を参照する。図１は、ＲＡＭとして使用するのにも適し
たＣＡＭの構造を示す。このメモリは、以下のものを含
む。 （１）Ｍ行、Ｎ列のメモリマトリックスＭＡ。 （２）ブロックＲＥで示される１対のレジスタ。それぞ
れ、メモリにおいてサーチされるべき項目（コンパラン
ド）とコンパランドのマスキングビット（マスク）をマ
トリックスＭＡに与える。後者はコンパランドビットに
双一義的(bi-univocally) に関連し、それらの論理値
は、関連するコンパランドビットを項目ビットと比較し
なければならないか否か（コンパランド無視条件(compa
rand indifference conditions) ）を示す。 （３）（記憶された１ワードに対してのみコンパランド
と項目との一致が見い出された場合）検索される項目を
ＭＡ内に記憶するアドレスを出力し、又は複数の一致若
しくは不一致を示す符号器ＣＤ。 （４）ＲＡＭモードアクセス動作に関連する行を選択す
るための回路ＳＲ。 （５）メモリ作成又は修正段階中にセルの内容を書き込
み、かつ、ＲＡＭモード動作中にそれらを読み出すため
の論理ネットワークＷＲ。 （６）ＲＡＭ又はＣＡＭモード動作中にメモリ動作の制
御信号を発生するための回路ＣＴ１，ＣＴ２及びＣＴ
３。
【０００９】符号器ＣＤを除いた上記ブロックは、基本
的なモジュールＭＥを構成する。該モジュールＭＥは、
ユーザーデバイスを収容するコンポーネント上に複製で
き、用途に必要な容量を有するメモリを得ることができ
る。マトリックスＭＡの各セルＣ11…Ｃ1N…ＣM1…ＣMN
は、真正かつ適切なメモリ要素と、その中に記憶された
ビットとコンパランドのビットを比較する比較器を含
む。このコンパランドのビットは、ビットラインとして
公知のラインを介してレジスタＲＥにより与えられる。
同じライン上のセルの比較器出力は、論理ＡＮＤに接続
され、該ラインに記憶されたワードとコンパランドとの
ビット毎の比較が肯定であるか否かを一致ラインとして
公知のラインｍ1 …ｍm 上に出力する。これらの種類の
メモリでは通常、マトリックスＭＡはスタティックＲＡ
Ｍメモリであり、各セルは、真正かつ適切な項目ビット
と補数ビットの両方を記憶し、よって、各セルは実際に
は２つのビットラインに接続され、それにより、実際の
論理値と補数値の両方を有するコンパランドビットを与
える。このことは、各コンパランドのレジスタ位置がス
トレート及び否定(denied)出力を与えることを意味す
る。図１では、ＲＥとＭＡ間の接続１は、コンパランド
とその補数をマトリックスに導くワイヤ対全てを示す。
的なモジュールＭＥを構成する。該モジュールＭＥは、
ユーザーデバイスを収容するコンポーネント上に複製で
き、用途に必要な容量を有するメモリを得ることができ
る。マトリックスＭＡの各セルＣ11…Ｃ1N…ＣM1…ＣMN
は、真正かつ適切なメモリ要素と、その中に記憶された
ビットとコンパランドのビットを比較する比較器を含
む。このコンパランドのビットは、ビットラインとして
公知のラインを介してレジスタＲＥにより与えられる。
同じライン上のセルの比較器出力は、論理ＡＮＤに接続
され、該ラインに記憶されたワードとコンパランドとの
ビット毎の比較が肯定であるか否かを一致ラインとして
公知のラインｍ1 …ｍm 上に出力する。これらの種類の
メモリでは通常、マトリックスＭＡはスタティックＲＡ
Ｍメモリであり、各セルは、真正かつ適切な項目ビット
と補数ビットの両方を記憶し、よって、各セルは実際に
は２つのビットラインに接続され、それにより、実際の
論理値と補数値の両方を有するコンパランドビットを与
える。このことは、各コンパランドのレジスタ位置がス
トレート及び否定(denied)出力を与えることを意味す
る。図１では、ＲＥとＭＡ間の接続１は、コンパランド
とその補数をマトリックスに導くワイヤ対全てを示す。
【００１０】セルの機能及びマトリックスの構成の例
が、例えば米国特許第５，３８３，１４６号に示され
る。米国特許第５，４６９，３７８号には、可能な回路
図が示される。例として、以下において必要な場合には
２５６個４０−ビットの容量を有するマトリックスＭＡ
を参照する。マトリックスＭＡの内容は、ＲＡＭメモリ
としての動作中に直接アドレス指定によりアクセスされ
るデータ構造でもある。後で分かるように、ＲＡＭのア
クセスアドレスは、符号器ＣＤの出力として与えられる
情報から成り得る。このことは、インターネットウエブ
のルーティング管理装置におけるサーチテーブルの完成
のような用途では特に有利である。この場合にはしばし
ばサーチはビットストリングのプレフィックスにて行わ
れる。好ましくは、行セルは、ドミノ論理により互いに
接続される。換言すれば、比較結果の認識はセルグルー
プ上にてでき、その各々はプリロード及びアセスメント
トランジスターに関連する。種々のグループのアセスメ
ントトランジスターからの出力は、結合されて一致ライ
ンｍを形成する。プリロード及びアセスメントイネーブ
ル信号は、集合体を示す図中の２により示されるライン
を介し関連のセルグループに対しＲＥにより与えられ
る。例として、比較結果の認識が８セルのグループによ
り行なわれる場合には、ライン１の８対毎に１つのライ
ン２が存在する。
が、例えば米国特許第５，３８３，１４６号に示され
る。米国特許第５，４６９，３７８号には、可能な回路
図が示される。例として、以下において必要な場合には
２５６個４０−ビットの容量を有するマトリックスＭＡ
を参照する。マトリックスＭＡの内容は、ＲＡＭメモリ
としての動作中に直接アドレス指定によりアクセスされ
るデータ構造でもある。後で分かるように、ＲＡＭのア
クセスアドレスは、符号器ＣＤの出力として与えられる
情報から成り得る。このことは、インターネットウエブ
のルーティング管理装置におけるサーチテーブルの完成
のような用途では特に有利である。この場合にはしばし
ばサーチはビットストリングのプレフィックスにて行わ
れる。好ましくは、行セルは、ドミノ論理により互いに
接続される。換言すれば、比較結果の認識はセルグルー
プ上にてでき、その各々はプリロード及びアセスメント
トランジスターに関連する。種々のグループのアセスメ
ントトランジスターからの出力は、結合されて一致ライ
ンｍを形成する。プリロード及びアセスメントイネーブ
ル信号は、集合体を示す図中の２により示されるライン
を介し関連のセルグループに対しＲＥにより与えられ
る。例として、比較結果の認識が８セルのグループによ
り行なわれる場合には、ライン１の８対毎に１つのライ
ン２が存在する。
【００１１】本発明によるメモリは、３値ＣＡＭメモリ
であり、ＭＡに記憶される各ビットは０、１又はドント
ケア(don't care)をとり得る。３値ＣＡＭメモリでは、
入力項目のビットとドントケアレベルにあるメモリのビ
ットとの比較は明らかに常に肯定である。３値ＣＡＭメ
モリとしてメモリを使用するためには、ドントケア値を
有し得る記憶ワードの各ビットに対して２つのセルを割
り当てなければならない。従って、上記与えられた数値
例では、メモリワードは、どれくらいの数の記憶ビット
が３値構成を有するかに従って、２０〜４０の範囲の相
当数のビットを有することになる。好ましくは、論理レ
ベル０、１及びドントケアは、ＭＡ内にそれぞれ０１、
１０及び００として記憶される。好ましくは、３値記憶
で使用されるセルは、メモリが使用されるシステムの設
計及び特定用途の要求に基づいて、事前に選択される。
よって、リード−ライト論理部ＷＲは、３値として記憶
されるべきビットが上記特定したように既に符号化され
ているデータを受け取る。換言すれば、２値又は３値構
成を有し得るビット数は、プロジェクトパラメータの一
つとなる。特に、ユーザー構成は個々のビットのレベル
に到達する。ビット対への変換は、対応するコンパラン
ドビットを含めて３値ビットを考慮すべく実行される。
特に、ドントケア論理値を「ｘ」で示すことにより、コ
ンパランドビットに対して次の変換則が採用できる。す
なわち、０ビットが「０ｘ」に変換され、１ビットが
「ｘ０」に変換され、ｘビットが「ｘｘ」に変換され
る。
であり、ＭＡに記憶される各ビットは０、１又はドント
ケア(don't care)をとり得る。３値ＣＡＭメモリでは、
入力項目のビットとドントケアレベルにあるメモリのビ
ットとの比較は明らかに常に肯定である。３値ＣＡＭメ
モリとしてメモリを使用するためには、ドントケア値を
有し得る記憶ワードの各ビットに対して２つのセルを割
り当てなければならない。従って、上記与えられた数値
例では、メモリワードは、どれくらいの数の記憶ビット
が３値構成を有するかに従って、２０〜４０の範囲の相
当数のビットを有することになる。好ましくは、論理レ
ベル０、１及びドントケアは、ＭＡ内にそれぞれ０１、
１０及び００として記憶される。好ましくは、３値記憶
で使用されるセルは、メモリが使用されるシステムの設
計及び特定用途の要求に基づいて、事前に選択される。
よって、リード−ライト論理部ＷＲは、３値として記憶
されるべきビットが上記特定したように既に符号化され
ているデータを受け取る。換言すれば、２値又は３値構
成を有し得るビット数は、プロジェクトパラメータの一
つとなる。特に、ユーザー構成は個々のビットのレベル
に到達する。ビット対への変換は、対応するコンパラン
ドビットを含めて３値ビットを考慮すべく実行される。
特に、ドントケア論理値を「ｘ」で示すことにより、コ
ンパランドビットに対して次の変換則が採用できる。す
なわち、０ビットが「０ｘ」に変換され、１ビットが
「ｘ０」に変換され、ｘビットが「ｘｘ」に変換され
る。
【００１２】データを含むためのセルに加えて、マトリ
ックスＭＡは、別のダミーの行及び列をも有し、そのセ
ルはＣD1…ＣDD…ＣMDにより示される。この行及び列の
目的は後に詳細に説明する。ダミー行は、一致ラインｍ
D に接続され、常に一致信号を発生するよう構成され
る。各レジスタＲＥは、データ用のマトリックスＭＡの
各列に対し１つの要素から成る（従って４０個の要
素）。各要素は、ユーザーデバイスからのコンパランド
又はマスクとタイミング信号を受け取る。該タイミング
信号は、ＭＡへのライン１上にコンパランドとマスクを
ロードすること、及び回路ＣＴ１からのそれらの付与に
おいて必要とされる。３、４及び５は、コンパランドと
マスクをＲＥに導くライン全て及びＲＥへのコマンドラ
インを示す。１のとき、マスクビットは、同じ論理値を
それらの要素からの２つのライン１上に強制し、対応す
るＭＡのセルに記憶された項目ビットのどんな論理値
も、その列上の一致により常にそこに作る。このこと
は、コンパランドビットに対してドントケア条件を達成
する。ドントケア論理値のビットの数と位置も、設計パ
ラメータである。
ックスＭＡは、別のダミーの行及び列をも有し、そのセ
ルはＣD1…ＣDD…ＣMDにより示される。この行及び列の
目的は後に詳細に説明する。ダミー行は、一致ラインｍ
D に接続され、常に一致信号を発生するよう構成され
る。各レジスタＲＥは、データ用のマトリックスＭＡの
各列に対し１つの要素から成る（従って４０個の要
素）。各要素は、ユーザーデバイスからのコンパランド
又はマスクとタイミング信号を受け取る。該タイミング
信号は、ＭＡへのライン１上にコンパランドとマスクを
ロードすること、及び回路ＣＴ１からのそれらの付与に
おいて必要とされる。３、４及び５は、コンパランドと
マスクをＲＥに導くライン全て及びＲＥへのコマンドラ
インを示す。１のとき、マスクビットは、同じ論理値を
それらの要素からの２つのライン１上に強制し、対応す
るＭＡのセルに記憶された項目ビットのどんな論理値
も、その列上の一致により常にそこに作る。このこと
は、コンパランドビットに対してドントケア条件を達成
する。ドントケア論理値のビットの数と位置も、設計パ
ラメータである。
【００１３】特に、メモリとユーザーデバイスの構成
は、コンパランドビットのストリング全体がドントケア
条件に強制されるように作られ得る。このことは、マト
リックスＭＡの対応部分をＲＡＭメモリとして考え、残
りの部分のみをＣＡＭメモリとして考えることに等し
い。この構成は、ＣＡＭモード動作中にサーチされる情
報に同時にアクセスすべき別の情報を関連付ける際に特
に有効である。ブロックＣＴ１は、コンパランドとマス
クを外部からレジスタＲＥにロードするために時間ウイ
ンドウを識別する信号と共に、クロック及びコンポーネ
ント選択信号を受け取り、かつ、それらを接続５上にて
コマンドに変換する。これらのコマンドのいくつかは後
に説明するが、ＣＴ１は、後に述べる目的のために接続
１１を介して符号器ＣＤからリセット信号をも受け取
る。
は、コンパランドビットのストリング全体がドントケア
条件に強制されるように作られ得る。このことは、マト
リックスＭＡの対応部分をＲＡＭメモリとして考え、残
りの部分のみをＣＡＭメモリとして考えることに等し
い。この構成は、ＣＡＭモード動作中にサーチされる情
報に同時にアクセスすべき別の情報を関連付ける際に特
に有効である。ブロックＣＴ１は、コンパランドとマス
クを外部からレジスタＲＥにロードするために時間ウイ
ンドウを識別する信号と共に、クロック及びコンポーネ
ント選択信号を受け取り、かつ、それらを接続５上にて
コマンドに変換する。これらのコマンドのいくつかは後
に説明するが、ＣＴ１は、後に述べる目的のために接続
１１を介して符号器ＣＤからリセット信号をも受け取
る。
【００１４】出力符号器ＣＤは、２つの部分から成る。
第１部分ＣＤ１は、真正かつ適切なコード論理部であ
り、出力対６Ａ，６Ｂ上に２つのビットグループを与え
る。該ビットグループの構成は、コンパランドとデータ
の比較の結果が１つの一致、複数の一致又は不一致であ
るかに従って変わる。特に、一致がマトリックスＭＡの
１行に対してのみの場合には、ＣＤ１は関連の一致ライ
ンｍの識別を表す構成（特に対応するマトリックスＭＡ
の行アドレスに対する符号化）を出力６Ａに与え、その
補数構成を出力６Ｂに与える。複数の一致の場合には、
ＣＤ１は、互いに相補的でない構成を出力６Ａ及び６Ｂ
に発する一方、ＣＤ１への全ラインが否定比較の場合に
は、２つの値が発せられ、そのビットは同じ論理値（特
に１）を有する。第２部分ＣＤ２は比較器であり、ＣＤ
１の２つの出力６Ａ及び６Ｂに送出された値全てをビッ
ト毎に比較し、かつ、１つのラインｍ上のみでの一致の
場合には対応するアドレスを出力７に発し、メモリがＲ
ＡＭとして使用される次のサイクルにてＭＡアドレスと
して使用できるようにする。一方、複数の一致又は不一
致の場合には、ＣＤ２は別の２つの出力８、９に信号を
送出する。
第１部分ＣＤ１は、真正かつ適切なコード論理部であ
り、出力対６Ａ，６Ｂ上に２つのビットグループを与え
る。該ビットグループの構成は、コンパランドとデータ
の比較の結果が１つの一致、複数の一致又は不一致であ
るかに従って変わる。特に、一致がマトリックスＭＡの
１行に対してのみの場合には、ＣＤ１は関連の一致ライ
ンｍの識別を表す構成（特に対応するマトリックスＭＡ
の行アドレスに対する符号化）を出力６Ａに与え、その
補数構成を出力６Ｂに与える。複数の一致の場合には、
ＣＤ１は、互いに相補的でない構成を出力６Ａ及び６Ｂ
に発する一方、ＣＤ１への全ラインが否定比較の場合に
は、２つの値が発せられ、そのビットは同じ論理値（特
に１）を有する。第２部分ＣＤ２は比較器であり、ＣＤ
１の２つの出力６Ａ及び６Ｂに送出された値全てをビッ
ト毎に比較し、かつ、１つのラインｍ上のみでの一致の
場合には対応するアドレスを出力７に発し、メモリがＲ
ＡＭとして使用される次のサイクルにてＭＡアドレスと
して使用できるようにする。一方、複数の一致又は不一
致の場合には、ＣＤ２は別の２つの出力８、９に信号を
送出する。
【００１５】符号器部分ＣＤ１は、実際にはＭ行と２lo
g2Ｍ列（各マトリックス部分に対するlog2Ｍ列、すなわ
ち、マトリックスＭＡの行アドレスをコード化するのに
必要なビットと同数の列）のダブルマトリックスからな
る。各行は、ＭＡからの一致ラインの一つに接続され
る。列は１の論理値に対応する電圧にてプリロードさ
れ、トランジスターはグランド（論理０）に接続され、
それぞれの列は、一致信号がライン上に存在するとき、
選択された行と列の交点に位置する。他の交点では列と
行は接続されない。各列に存在する電圧に対応する論理
値は、ＣＤ１の出力ビット６Ａ又は６Ｂである。第１及
び第２マトリックス部分それぞれに対し、他のラインと
は独立して考えられる対応ラインに一致信号が存在する
場合における出力ビットの構成が行アドレス又はその補
数を表すように、トランジスターが配置されるべき交点
が選択される。
g2Ｍ列（各マトリックス部分に対するlog2Ｍ列、すなわ
ち、マトリックスＭＡの行アドレスをコード化するのに
必要なビットと同数の列）のダブルマトリックスからな
る。各行は、ＭＡからの一致ラインの一つに接続され
る。列は１の論理値に対応する電圧にてプリロードさ
れ、トランジスターはグランド（論理０）に接続され、
それぞれの列は、一致信号がライン上に存在するとき、
選択された行と列の交点に位置する。他の交点では列と
行は接続されない。各列に存在する電圧に対応する論理
値は、ＣＤ１の出力ビット６Ａ又は６Ｂである。第１及
び第２マトリックス部分それぞれに対し、他のラインと
は独立して考えられる対応ラインに一致信号が存在する
場合における出力ビットの構成が行アドレス又はその補
数を表すように、トランジスターが配置されるべき交点
が選択される。
【００１６】図２は、符号化論理部ＣＤ１に採用された
配置図である。一致ラインｍｍ0 …ｍｍ4 に接続された
４行のみからなる極端に簡略化したマトリックスであ
る。よって、各ダブルマトリックス部は、２つの列Ａ
０，Ａ１及びＢ０，Ｂ１を含み（同じ数字インデックス
を有する列は相同位置にある列である）、それぞれ出力
６Ａと６Ｂを形成する。Ａ０とＢ０は、最下位ビットを
出力として与える列である。ＴＡ１…ＴＡ４とＴＢ１…
ＴＢ４は、それぞれ２つのマトリックス部のトランジス
ターである。トランジスターＴＡ，ＴＢの構成は、実際
には１つのラインｍｍ上に論理１が存在する場合に行ア
ドレスを出力として与え（それぞれ図のレイアウトに従
って００、１０、０１、１１であり、右側が最下位ビッ
トである）及び列Ｂの補数（１１、０１、１０、００）
を与える。しかしながら、１より多いラインｍｍが１の
場合に例えば第１及び第２ラインｍｍ0 ，ｍｍ1 上にて
列Ａは構成００を与え、列Ｂは列Ａに存在する構成の補
数以外の構成１０を与える。どのラインにも１が存在し
ないとき出力Ａ及びＢには構成１１が存在する。ｍ行及
びlog2Ｍ列の実際の場合への拡張は容易に行える。
配置図である。一致ラインｍｍ0 …ｍｍ4 に接続された
４行のみからなる極端に簡略化したマトリックスであ
る。よって、各ダブルマトリックス部は、２つの列Ａ
０，Ａ１及びＢ０，Ｂ１を含み（同じ数字インデックス
を有する列は相同位置にある列である）、それぞれ出力
６Ａと６Ｂを形成する。Ａ０とＢ０は、最下位ビットを
出力として与える列である。ＴＡ１…ＴＡ４とＴＢ１…
ＴＢ４は、それぞれ２つのマトリックス部のトランジス
ターである。トランジスターＴＡ，ＴＢの構成は、実際
には１つのラインｍｍ上に論理１が存在する場合に行ア
ドレスを出力として与え（それぞれ図のレイアウトに従
って００、１０、０１、１１であり、右側が最下位ビッ
トである）及び列Ｂの補数（１１、０１、１０、００）
を与える。しかしながら、１より多いラインｍｍが１の
場合に例えば第１及び第２ラインｍｍ0 ，ｍｍ1 上にて
列Ａは構成００を与え、列Ｂは列Ａに存在する構成の補
数以外の構成１０を与える。どのラインにも１が存在し
ないとき出力Ａ及びＢには構成１１が存在する。ｍ行及
びlog2Ｍ列の実際の場合への拡張は容易に行える。
【００１７】第１符号器部分ＣＤ１は、ダミーラインの
存在を考慮するダミー部ＣＤ１0 をも含む。それは、常
に一致信号を受け取り、出力１１上にダミーアドレスと
して解釈できる信号を常に送出する。実際には、このこ
とは、マトリックスのダミー行に対応し且つ出力６Ａ，
６Ｂにて対応する列から切断された別の行を与えるダブ
ルマトリックスを必要とする。行選択回路ＳＲは、マル
チプレクサーＭＸにより示されるように、接続１０を介
して外部から与えられるアドレス又は接続７に存在する
アドレスに基づいて、マトリックスＭＡの行を選択でき
る。アドレスモードの選択は、外部から制御される。メ
モリがＲＡＭとして動作するときはいつでも、回路ＳＲ
は、２つの出力１２、１２Ｄにより示されるように、特
定行とダミー行の両方を常にアドレス指定する。制御回
路ＣＴ２は、従来のクロック信号（一般にはＣＴ１に与
えられるものと同じ）、コンポーネント選択及びリード
／ライト信号を外部から受け取り、回路ＳＲと論理部Ｗ
Ｒのラインの両方に与えられる信号ＧＯに加えて、ＲＡ
Ｍメモリを操作するのに必要な従来のコマンド信号を発
生する。これらの信号は、接続１３の線上に存在する。
これらの信号のいくつかは後に説明する。
存在を考慮するダミー部ＣＤ１0 をも含む。それは、常
に一致信号を受け取り、出力１１上にダミーアドレスと
して解釈できる信号を常に送出する。実際には、このこ
とは、マトリックスのダミー行に対応し且つ出力６Ａ，
６Ｂにて対応する列から切断された別の行を与えるダブ
ルマトリックスを必要とする。行選択回路ＳＲは、マル
チプレクサーＭＸにより示されるように、接続１０を介
して外部から与えられるアドレス又は接続７に存在する
アドレスに基づいて、マトリックスＭＡの行を選択でき
る。アドレスモードの選択は、外部から制御される。メ
モリがＲＡＭとして動作するときはいつでも、回路ＳＲ
は、２つの出力１２、１２Ｄにより示されるように、特
定行とダミー行の両方を常にアドレス指定する。制御回
路ＣＴ２は、従来のクロック信号（一般にはＣＴ１に与
えられるものと同じ）、コンポーネント選択及びリード
／ライト信号を外部から受け取り、回路ＳＲと論理部Ｗ
Ｒのラインの両方に与えられる信号ＧＯに加えて、ＲＡ
Ｍメモリを操作するのに必要な従来のコマンド信号を発
生する。これらの信号は、接続１３の線上に存在する。
これらの信号のいくつかは後に説明する。
【００１８】ＭＡにデータを書き込み且つＭＡにて読み
出されたデータを外部に送るための論理ネットワークＷ
Ｒは、実際にはデータに割り当てられたＭＡの列と同数
の装置から成る（記載した例では４０個）。１４と１５
は、それぞれモジュールＭＥの外部から／へのおよびマ
トリックスＭＡから／へのデータのためのデータ入出力
接続を示す。各装置ＷＲは、従来型の構造を有し、書き
込み方向においては、書き込まれるべき信号のサンプル
回路、列のプリロードのための回路、及びメモリセル回
路により要求されるレベルに書き込まれるべき信号を運
ぶバッファを含む。読み出し方向においては、ＷＲは、
センス増幅器と読み出し信号出力を適切にタイミングす
るための回路を含む。論理ネットワークＷＲは、ＭＡの
ダミー列に接続された論理部ＣＴ３から線１６を介して
別のリセット信号をも受け取る。この第２の信号の目的
は後に説明する。ＲＡＭ及びＣＡＭとしての一般的なメ
モリ動作は、図３Ａ、３Ｂに示す。ここで、ＣＫ、ＣＫ
ＣＡＭはＲＡＭ及びＣＡＭ動作に対するクロック信号
（一般には等しい）であり、ラインＡＤＤＲ，Ｄ，Ｑ，
ＷＥＮは、それぞれＲＡＭとしての動作に対するアドレ
スロードコマンド、データロードコマンド、データリー
ドコマンド、及びデータリード／ライトコマンドを示
し、Ｋ，ＭＫ，ＭＡＤは、それぞれコンパランド及びマ
スクと検索される項目アドレスの送出・ロード工程を示
す。図に示されたライト工程は、ＤＡＴＡ１及びアドレ
スＡＤＤＲ１に関係し、リード工程は、アドレスＡＤＤ
Ｒ２に記憶された項目に関係する。これらの図は技術者
には極めて明瞭であるから、さらなる説明は不要であろ
う。
出されたデータを外部に送るための論理ネットワークＷ
Ｒは、実際にはデータに割り当てられたＭＡの列と同数
の装置から成る（記載した例では４０個）。１４と１５
は、それぞれモジュールＭＥの外部から／へのおよびマ
トリックスＭＡから／へのデータのためのデータ入出力
接続を示す。各装置ＷＲは、従来型の構造を有し、書き
込み方向においては、書き込まれるべき信号のサンプル
回路、列のプリロードのための回路、及びメモリセル回
路により要求されるレベルに書き込まれるべき信号を運
ぶバッファを含む。読み出し方向においては、ＷＲは、
センス増幅器と読み出し信号出力を適切にタイミングす
るための回路を含む。論理ネットワークＷＲは、ＭＡの
ダミー列に接続された論理部ＣＴ３から線１６を介して
別のリセット信号をも受け取る。この第２の信号の目的
は後に説明する。ＲＡＭ及びＣＡＭとしての一般的なメ
モリ動作は、図３Ａ、３Ｂに示す。ここで、ＣＫ、ＣＫ
ＣＡＭはＲＡＭ及びＣＡＭ動作に対するクロック信号
（一般には等しい）であり、ラインＡＤＤＲ，Ｄ，Ｑ，
ＷＥＮは、それぞれＲＡＭとしての動作に対するアドレ
スロードコマンド、データロードコマンド、データリー
ドコマンド、及びデータリード／ライトコマンドを示
し、Ｋ，ＭＫ，ＭＡＤは、それぞれコンパランド及びマ
スクと検索される項目アドレスの送出・ロード工程を示
す。図に示されたライト工程は、ＤＡＴＡ１及びアドレ
スＡＤＤＲ１に関係し、リード工程は、アドレスＡＤＤ
Ｒ２に記憶された項目に関係する。これらの図は技術者
には極めて明瞭であるから、さらなる説明は不要であろ
う。
【００１９】ＭＡのダミー列及び行に戻ると、ダミー行
のセルは、レジスタＲＥからのビット出力に対するライ
ンには接続されず、事前設定された論理値ビットを記憶
する。それらは、実際のデータ行セルと同じように一致
ラインｍD に接続される。これらの条件では、それらは
常にｍD 上に一致信号を与える。ダミー列のセルは、セ
ルビットを操作するためのラインと同様のラインを介し
て事前設定された論理値（及びその補数）に接続され
る。ダミーセルに対応するセルは、その行に対する一致
ラインにも接続される。ダミー列及び行は、メモリのＲ
ＡＭ動作中には共に使用される一方、ダミー行（特にダ
ミー列に対応するセル）はメモリのＣＡＭ動作中に独自
で使用される。それらの主な目的は、要求される最小時
間の間だけアドレス及び検出回路（実際にはより大きな
消費を伴うもの）をアクティブに維持して消費を低減す
ることである。
のセルは、レジスタＲＥからのビット出力に対するライ
ンには接続されず、事前設定された論理値ビットを記憶
する。それらは、実際のデータ行セルと同じように一致
ラインｍD に接続される。これらの条件では、それらは
常にｍD 上に一致信号を与える。ダミー列のセルは、セ
ルビットを操作するためのラインと同様のラインを介し
て事前設定された論理値（及びその補数）に接続され
る。ダミーセルに対応するセルは、その行に対する一致
ラインにも接続される。ダミー列及び行は、メモリのＲ
ＡＭ動作中には共に使用される一方、ダミー行（特にダ
ミー列に対応するセル）はメモリのＣＡＭ動作中に独自
で使用される。それらの主な目的は、要求される最小時
間の間だけアドレス及び検出回路（実際にはより大きな
消費を伴うもの）をアクティブに維持して消費を低減す
ることである。
【００２０】メモリがＲＡＭモードで使用される場合の
ダミーの列と行の動作が、図３Ｃの時間図に示される。
ＣＴ２に入るクロック信号ＣＫの立ち上がりが、信号CK
ff＿a とCKff＿d 、GO及びDWL の立ち上がりを生じさせ
る。CKff＿a とCKff＿d は、それぞれアドレス及びデー
タをロードするためにＳＲ及びＷＲに送られる（図３Ａ
も参照）。GOは選択された行をイネーブルし、DWL はダ
ミー行をイネーブルする。列のプリロードは不可にされ
（信号PRECの１への移行）、ダミー列が読み出される
（信号DBL の０への移行）。DBL を０に移行することに
より、ＣＴ３（図１）内の信号ＲＳがリセットされ、こ
のことがＷＲ内のリード増幅器をオフに切り、元の条件
に戻す。発生された全ての信号は、ＣＫデューティサイ
クルと周期に独立な動作を保証するのに厳密に必要な限
り持続する。
ダミーの列と行の動作が、図３Ｃの時間図に示される。
ＣＴ２に入るクロック信号ＣＫの立ち上がりが、信号CK
ff＿a とCKff＿d 、GO及びDWL の立ち上がりを生じさせ
る。CKff＿a とCKff＿d は、それぞれアドレス及びデー
タをロードするためにＳＲ及びＷＲに送られる（図３Ａ
も参照）。GOは選択された行をイネーブルし、DWL はダ
ミー行をイネーブルする。列のプリロードは不可にされ
（信号PRECの１への移行）、ダミー列が読み出される
（信号DBL の０への移行）。DBL を０に移行することに
より、ＣＴ３（図１）内の信号ＲＳがリセットされ、こ
のことがＷＲ内のリード増幅器をオフに切り、元の条件
に戻す。発生された全ての信号は、ＣＫデューティサイ
クルと周期に独立な動作を保証するのに厳密に必要な限
り持続する。
【００２１】ＣＡＭ動作（図３Ｄ）では、コンパランド
がメモリに与えられるときはいつでも、一致信号がマト
リックスＭＡのダミー行に関係する一致ライン上にて得
られ、それがダミーアドレスをライン１１上に発生する
ことにより符号器のダミー部分に送られ、それによりＣ
Ｔ１がＲＥを使用不可にする。特に、クロックCKCAMの
立ち上がりにより、マスクとコンパランドのロードを引
き起こし（図３Ｂ）、マスクとコンパランドが安定なと
き、結果のアセスメントと読み出し信号Eval及びPre の
立ち上がりを開始させる。ダミー行に強制された肯定の
比較結果のビットのＡＮＤは、一致ラインｍD 上にDMAT
CHの立ち上がりを開始させる。符号器ＣＤのダミー部分
ＣＤ１D は、出力１１上にダミーコードアドレスＮＭを
発生し、それが比較を中断しシステムを元の状態に戻
す。この場合にも、発生された全てのパルスは、CKCAM
デューティサイクルと周期に独立な動作を保証するのに
厳密に必要な限り持続する。本発明によるメモリの容量
は、Ｎ1 ＞Ｎ列のワードで動作するように拡張できる。
がメモリに与えられるときはいつでも、一致信号がマト
リックスＭＡのダミー行に関係する一致ライン上にて得
られ、それがダミーアドレスをライン１１上に発生する
ことにより符号器のダミー部分に送られ、それによりＣ
Ｔ１がＲＥを使用不可にする。特に、クロックCKCAMの
立ち上がりにより、マスクとコンパランドのロードを引
き起こし（図３Ｂ）、マスクとコンパランドが安定なと
き、結果のアセスメントと読み出し信号Eval及びPre の
立ち上がりを開始させる。ダミー行に強制された肯定の
比較結果のビットのＡＮＤは、一致ラインｍD 上にDMAT
CHの立ち上がりを開始させる。符号器ＣＤのダミー部分
ＣＤ１D は、出力１１上にダミーコードアドレスＮＭを
発生し、それが比較を中断しシステムを元の状態に戻
す。この場合にも、発生された全てのパルスは、CKCAM
デューティサイクルと周期に独立な動作を保証するのに
厳密に必要な限り持続する。本発明によるメモリの容量
は、Ｎ1 ＞Ｎ列のワードで動作するように拡張できる。
【００２２】例えば、図４は２つのモジュールＭＥ１，
ＭＥ２を用いるメモリを示し、その各々は図１のモジュ
ールＭＥに等しい。図１の要素に対応する要素が同じ符
合で示されており、さらに１及び２がそれぞれ加えられ
ている。簡単のため、図４は（ＷＲ１、ＷＲに組み込ま
れた）ＣＴ３とＭＸの対応する回路を示さず、データ行
のものとは分離されたマトリックスＭＡ１，ＭＡ２のダ
ミー行の直接アドレスも有さない。２つのモジュール
は、論理ネットワークを介して同じ符号器ＣＤに接続さ
れる。該論理ネットワークの入力は、一致ライン（含ま
れたダミー行に関係するもの）である。これらの一致ラ
インは、２つのマトリックスＭＡ１及びＭＡ２を出るＭ
１及びＭ２により集合体を示す図中に示され、それは相
同ラインに存在する信号のＡＮＤを実行する。２つのレ
ジスタＲＥ１、ＲＥ２の各々は、コンパランドの一部を
ロードしマトリックスＭＡ１，ＭＡ２に与える。明らか
に、この解決策は、２つのマトリックスが同数のライン
を有することを要求する。逆に、マトリックスＭＡ１の
列の数Ｎ１は、マトリックスＭＡ２の列の数Ｎ２とは異
なり得る。
ＭＥ２を用いるメモリを示し、その各々は図１のモジュ
ールＭＥに等しい。図１の要素に対応する要素が同じ符
合で示されており、さらに１及び２がそれぞれ加えられ
ている。簡単のため、図４は（ＷＲ１、ＷＲに組み込ま
れた）ＣＴ３とＭＸの対応する回路を示さず、データ行
のものとは分離されたマトリックスＭＡ１，ＭＡ２のダ
ミー行の直接アドレスも有さない。２つのモジュール
は、論理ネットワークを介して同じ符号器ＣＤに接続さ
れる。該論理ネットワークの入力は、一致ライン（含ま
れたダミー行に関係するもの）である。これらの一致ラ
インは、２つのマトリックスＭＡ１及びＭＡ２を出るＭ
１及びＭ２により集合体を示す図中に示され、それは相
同ラインに存在する信号のＡＮＤを実行する。２つのレ
ジスタＲＥ１、ＲＥ２の各々は、コンパランドの一部を
ロードしマトリックスＭＡ１，ＭＡ２に与える。明らか
に、この解決策は、２つのマトリックスが同数のライン
を有することを要求する。逆に、マトリックスＭＡ１の
列の数Ｎ１は、マトリックスＭＡ２の列の数Ｎ２とは異
なり得る。
【００２３】ここに記載されたようなメモリは、システ
ム−オン−チップ技術により設計でき、それにより如何
なる集積回路のライブラリセルとしても自動設計でき
る。マトリックスＭＡで言及したような縮小容量メモリ
の場合にも、１以上のモジュールＭＥが同じ集積回路上
に実現できる。この集積回路は、例えばインターネット
用の通信ルーティング管理デバイスのようなメモリを使
用するデバイスをも含む。技術者ならば、この種のメモ
リの結果として特徴付けられるメモリへのアクセス時間
の節約、消費の削減、及びシステムの複雑さの低減の観
点からの利点を明らかに理解するであろう。ユーザーシ
ステムのニーズに基づいて、メモリ構成は２値又は３値
ＣＡＭ又はＲＡＭとして動作するのに必要なものとで
き、ＲＡＭ又はＣＡＭとして使用されるべき領域を選択
できる。上記記載は明らかに単なる例であり、変形や変
更が本発明の保護範囲を離れることなく為し得る。
ム−オン−チップ技術により設計でき、それにより如何
なる集積回路のライブラリセルとしても自動設計でき
る。マトリックスＭＡで言及したような縮小容量メモリ
の場合にも、１以上のモジュールＭＥが同じ集積回路上
に実現できる。この集積回路は、例えばインターネット
用の通信ルーティング管理デバイスのようなメモリを使
用するデバイスをも含む。技術者ならば、この種のメモ
リの結果として特徴付けられるメモリへのアクセス時間
の節約、消費の削減、及びシステムの複雑さの低減の観
点からの利点を明らかに理解するであろう。ユーザーシ
ステムのニーズに基づいて、メモリ構成は２値又は３値
ＣＡＭ又はＲＡＭとして動作するのに必要なものとで
き、ＲＡＭ又はＣＡＭとして使用されるべき領域を選択
できる。上記記載は明らかに単なる例であり、変形や変
更が本発明の保護範囲を離れることなく為し得る。
【図１】本発明のＣＡＭメモリの一般的なブロック図で
ある。
ある。
【図２】デコーダーの略図である。
【図３Ａ】いくつかの動作時間図である。
【図３Ｂ】いくつかの動作時間図である。
【図３Ｃ】いくつかの動作時間図である。
【図３Ｄ】いくつかの動作時間図である。
【図４】いくつかのモジュールを含んだメモリの図であ
る。
る。
【符号の説明】 ＭＥ 基本モジュール ＣＤ 符号器 ＭＡ マトリックス ＲＥ レジスタ ＷＲ リード／ライト論理装置 ＣＴ１…ＣＴ３ 制御装置 ＳＲ 行選択回路 ＭＸ マルチプレクサー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ・ガンディニ イタリー国 10145 トリノ シー．エッ セオ ズヴィッツェラ 60 (72)発明者 アレクサンドロ・トリエリ イタリー国 10141 トリノ シー．エッ セオ トラパーニ 114 (72)発明者 マウラ・トゥローラ イタリー国 10040 アルメセ（トリノ) ヴィア カステレット 19／３
Claims (8)
- 【請求項１】 ２つの補数値に加えてドントケア論理値
をとり得るビットを有するデータワードを記憶するため
の、その内容によりアドレス指定可能なメモリであっ
て、（１）各々がＮビットのＭ個のデータワードからな
るアレイを形成するように編成された、メモリセル（Ｃ
11…ＣMN）から成る少なくとも１つのマトリックス（Ｍ
Ａ；ＭＡ１，ＭＡ２）であって、１行の１セル（Ｃ11…
ＣMN）に記憶される各ビットは、そのビットが２つの補
数論理値のみを有することができる場合には１つのビッ
トに個別に割り当てられ、又はそれに対して論理ドント
ケア値の条件が許容される場合には同一ビットの対に個
別に割り当てられる、上記マトリックス（ＭＡ；ＭＡ
１，ＭＡ２）、（２）マスクワードを用いて比較するこ
とによりメモリ内でサーチすべきデータワードをマトリ
ックス（ＭＡ）に付与する手段（ＲＥ）であって、全て
の列セルに共通の付与ラインを介してマトリックスのセ
ル（Ｃ11…ＣMN）に接続される上記手段（ＲＥ）、
（３）セルに記憶されたビットとコンパランドビットと
の比較を行うべく各セル（Ｃ11…ＣMN）に接続された第
１比較手段であって、その出力は、互いに連結された行
セルに接続され、その行に記憶されたワードとコンパラ
ンドとの肯定又は否定比較を示す信号を一致ライン（ｍ
1 …ｍM ）上に発生する、上記第１比較手段、（４）一
致ライン（ｍ1 …ｍM ）に接続され、かつ、コンパラン
ドと記憶されたワード間で一致が見い出されたか否かを
示す信号を送出し、さらにそれが肯定ならば１又はそれ
より多い記憶ワードとで一致が見い出されたか否かを示
す信号を送出する符号化手段（ＣＤ）、及び（５）比較
を行うため又は直接アドレス指定によるデータのリード
／ライトを行うために、メモリマトリックス（ＭＡ；Ｍ
Ａ１，ＭＡ２）へのアクセスを制御する制御手段（ＣＴ
１…ＣＴ３，ＷＲ，ＳＲ；ＣＴ１１…ＳＲ１，ＣＴ２１
…ＳＲ２）を含み、（ア）メモリマトリックス（ＭＡ；
ＭＡ１，ＭＡ２）に記憶されたワードのアレイ全体が、
直接アドレス指定によりアクセス可能なデータ構造を有
し、該直接アドレス指定は、ユーザーデバイスにより与
えられるアドレスを用いて、又はコンパランドと一つの
記憶ワードの間に一致が見い出されたことを示す符号化
手段により送出される信号から成るアドレスを用いて行
われ、（イ）前記メモリマトリックス（ＭＡ；ＭＡ１，
ＭＡ２）は、コンパランドとの比較がダミーの一致ライ
ン上に常に一致信号を与えるように構成されたダミーデ
ータを記憶するための補助行のセル（ＣD1…ＣDD）、及
びメモリデータに割り当てられず且つ前記補助行に対応
するセル（ＣDD）を含んだ補助列のセル（ＣDD…ＣMD）
を含み、また、符号化手段（ＣＤ）は、ダミーのアドレ
ス信号を出力するメモリマトリックス（ＭＡ；ＭＡ１，
ＭＡ２）の補助行に接続された補助部分（ＣＤ１D ）を
含み、（ウ）前記制御手段（ＣＴ１…ＣＴ３，ＷＲ，Ｓ
Ｒ；ＣＴ１１…ＳＲ１，ＣＴ２１…ＳＲ２）は、直接ア
ドレス指定のメモリ動作中に前記補助行をも常にアドレ
ス指定し、（エ）前記メモリマトリックスの補助行（Ｃ
D1…ＣDD）は、符号化手段（ＣＤ）の補助部分（ＣＤ１
D ）及び制御手段（ＣＴ１…ＣＴ３，ＷＲ，ＳＲ；ＣＴ
１１…ＳＲ１，ＣＴ２１…ＳＲ２）の第１制御装置（Ｃ
Ｔ１；ＣＴ１１，ＣＴ２１）と共に、コンパランドと記
憶データとの比較を行うメモリ動作中に使用される第１
リセットループを形成し、前記第１制御装置（ＣＴ１；
ＣＴ１１，ＣＴ２１）を制御してコンパランドとそのマ
スクがメモリマトリックス（ＭＡ；ＭＡ１，ＭＡ２）に
付与されると直ぐに前記付与手段（ＲＥ；ＲＥ１，ＲＥ
２）を使用不可にし、また、前記補助行及び列（ＣD1…
ＣDD，ＣDD…ＣMD）は、前記制御手段（ＣＴ１…ＣＴ
３，ＷＲ，ＳＲ；ＣＴ１１…ＳＲ１，ＣＴ２１…ＳＲ
２）に属するリセット信号を発生する装置（ＣＴ３）と
共に、メモリを直接アクセスにて使用中に用いられる第
２リセットループを形成し、制御手段（ＣＴ１…ＣＴ
３，ＷＲ，ＳＲ；ＣＴ１１…ＳＲ１，ＣＴ２１…ＳＲ
２）を制御して項目が読み出されると直ぐにアドレス指
定手段（ＳＲ；ＳＲ１，ＳＲ２）とデータ読み出し手段
（ＷＲ；ＷＲ１，ＷＲ２）を使用不可にする、ことを特
徴とする上記内容によりアドレス指定可能なメモリ。 - 【請求項２】 符号化手段（ＣＤ）がダブル結合ネット
ワーク（ＣＤ１）を含み、該ダブル結合ネットワーク
（ＣＤ１）は、（１）コンパランドと記憶された１ワー
ドとの一致が存在する場合、一致が見い出された行のア
ドレスに対応するビット構成とその補数構成を一対の出
力に与えることができ、（２）コンパランドと１より多
い記憶ワードとの一致が存在する場合、非補数のビット
構成を前記出力の対に与えることができ、（３）一致が
存在しない場合、全てのビットが同じ論理値を有する２
つの同一構成を出力として与えることができ、また、前
記比較手段（ＣＤ２）は、前記出力に存在するビットの
ビット毎の比較を行い、それらを行アドレス、複数一致
及び不一致信号にそれぞれ変換する、ことを特徴とする
請求項１記載のメモリ。 - 【請求項３】 前記メモリマトリックス（ＭＡ；ＭＡ
１，ＭＡ２）は、ドントケア論理値を有し得る各ビット
に対して一対のセルを含み、また、メモリは、このセル
対のビットの論理値０、１及びドントケアがそれぞれ０
１、１０、００対により記憶され、かつ、前記コンパラ
ンドの論理値０、１及びドントケアビットが結合０ｘ、
ｘ０及びｘｘ（ｘはそれらのドントケア論理値を示す）
として付与手段に与えられてコンパランドとこれらのセ
ル対の比較を行うように、プログラミングされることを
特徴とする請求項１又は２に記載のメモリ。 - 【請求項４】 ドントケア論理値を有し得るビットの数
が、ユーザーデバイスの要求に基づいてプログラム化さ
れ得ることを特徴とする請求項３記載のメモリ。 - 【請求項５】 複数のメモリマトリックス（ＭＡ１，Ｍ
Ａ２）を含み、その各々は同じデータワードのビットス
トリングを記憶し、その関連の付与手段（ＲＥ１，ＲＥ
２）に接続され、該付与手段は、コンパランドとマスク
の対応するビットストリングをマトリックスに付与し、
また、前記マトリックスは同じ行数を有し、全てのマト
リックス（ＭＡ１，ＭＡ２）の相同行に関連する一致ラ
インが、別の論理ネットワーク（ＰＡ）を介して全マト
リックス（ＭＡ１，ＭＡ２）に共通の符号化手段（Ｃ
Ｄ）に接続され、該論理ネットワーク（ＰＡ）は、行毎
に個々のマトリックス（ＭＡ１，ＭＡ２）に与えられる
出力信号を肯定又は否定の比較結果を示す１つの信号に
結合する、ことを特徴とする請求項１〜４のいずれか一
項に記載のメモリ。 - 【請求項６】 異なるマトリックス（ＭＡ１，ＭＡ２）
に記憶されたビットストリングが異なる長さを有するこ
とを特徴とする請求項５記載のメモリ。 - 【請求項７】 メモリが集積回路セルライブラリのセル
として実現され、ユーザーデバイスが集積化される同じ
コンポーネントに組み込むことができることを特徴とす
る請求項１〜６のいずれか一項に記載のメモリ。 - 【請求項８】 メモリの構成が、２値、３値ＣＡＭ、Ｒ
ＡＭメモリとして、又はユーザーデバイスの要求により
ＲＡＭとして使用可能な領域を含んだメモリとして動作
できるようなものであることを特徴とする請求項１〜７
のいずれか一項に記載のメモリ。
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