JP2000354026A - 高速でタイミング精度の高いエッジを有するサブサンプリングクロック信号を発生させる為のクロック信号発生器 - Google Patents
高速でタイミング精度の高いエッジを有するサブサンプリングクロック信号を発生させる為のクロック信号発生器Info
- Publication number
- JP2000354026A JP2000354026A JP2000134811A JP2000134811A JP2000354026A JP 2000354026 A JP2000354026 A JP 2000354026A JP 2000134811 A JP2000134811 A JP 2000134811A JP 2000134811 A JP2000134811 A JP 2000134811A JP 2000354026 A JP2000354026 A JP 2000354026A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- clock
- signal
- circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】全てのエッジが主クロック信号のエッジと同じ
程度に高速であって、主クロック信号のエッジに対する
タイミング精度の高いＮ個のサブサンプリングクロック
信号を発生させる。 【解決手段】高速でタイミング精度の高いエッジを各々
が有するＮ個のサブサンプリングクロック信号を発生す
る為のクロック信号発生器（１２８）であって、前記主
クロック信号を受信するように接続し、タイミング精度
の低いエッジを有するＮ個のクロックウィンドウ信号を
発生するクロックウィンドウ信号発生器（１４９）と、
Ｎ個のゲート回路（１５１、１５２、１５３、１５４）
と、を含む、前記クロック信号発生器（１２８）を提供
する。
程度に高速であって、主クロック信号のエッジに対する
タイミング精度の高いＮ個のサブサンプリングクロック
信号を発生させる。 【解決手段】高速でタイミング精度の高いエッジを各々
が有するＮ個のサブサンプリングクロック信号を発生す
る為のクロック信号発生器（１２８）であって、前記主
クロック信号を受信するように接続し、タイミング精度
の低いエッジを有するＮ個のクロックウィンドウ信号を
発生するクロックウィンドウ信号発生器（１４９）と、
Ｎ個のゲート回路（１５１、１５２、１５３、１５４）
と、を含む、前記クロック信号発生器（１２８）を提供
する。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にクロック信
号発生器に関し、より具体的には高速でタイミング精度
の高いエッジを有するサブサンプリングクロック信号を
発生する為のクロック信号発生器に関する。
号発生器に関し、より具体的には高速でタイミング精度
の高いエッジを有するサブサンプリングクロック信号を
発生する為のクロック信号発生器に関する。
【０００２】
【従来の技術】高速電子回路においては、主クロック信
号から１つ以上のクロック信号を発生しなければならな
い場合がしばしばある。各クロック信号は通常、主クロ
ック信号よりも低い周波数を持ち、また、非対称のデュ
ーティサイクルを有する場合もある。このようなクロッ
ク信号に呼応して作動する回路のタイミングエラーを防
ぐ為には、クロック信号がその状態を変化させるエッジ
のタイミングは正確でなければならず、エッジは主クロ
ック信号のサイクル時間よりも短い時間で状態変化を生
じるように高速でなければならない。
号から１つ以上のクロック信号を発生しなければならな
い場合がしばしばある。各クロック信号は通常、主クロ
ック信号よりも低い周波数を持ち、また、非対称のデュ
ーティサイクルを有する場合もある。このようなクロッ
ク信号に呼応して作動する回路のタイミングエラーを防
ぐ為には、クロック信号がその状態を変化させるエッジ
のタイミングは正確でなければならず、エッジは主クロ
ック信号のサイクル時間よりも短い時間で状態変化を生
じるように高速でなければならない。
【０００３】主クロック信号からサブサンプリングクロ
ック信号と呼ばれる複数のクロック信号を作り、そのサ
ブサンプリングクロック信号に高速で、正確にタイミン
グ制御されたエッジを持たせることが必要とされるアプ
リケーションの一例は、高速アナログ−デジタル（Ａ／
Ｄ）変換である。Ａ／Ｄ変換器の特性は、一部、アナロ
グ入力信号のデジタル変換においてその変換器に可能の
最高周波数を定義する最高変換周波数により決まる。Ａ
／Ｄ変換器のコストは、変換周波数を上げると急激に増
大する。アナログ入力を高変換周波数で変換しなければ
ならない場合、単一の高価なＡ／Ｄ変換器ではなく、並
列に配列させた複数のより低速でより安価なＡ／Ｄ変換
器から構成される並列Ａ／Ｄ変換器に置き換えた方が経
済的である場合も多い。更にコストを度外視したとして
も最高速の単一のＡ／Ｄ変換器よりも高い変換周波数を
得ようとする場合、並列Ａ／Ｄ変換装置を利用するしか
ない。
ック信号と呼ばれる複数のクロック信号を作り、そのサ
ブサンプリングクロック信号に高速で、正確にタイミン
グ制御されたエッジを持たせることが必要とされるアプ
リケーションの一例は、高速アナログ−デジタル（Ａ／
Ｄ）変換である。Ａ／Ｄ変換器の特性は、一部、アナロ
グ入力信号のデジタル変換においてその変換器に可能の
最高周波数を定義する最高変換周波数により決まる。Ａ
／Ｄ変換器のコストは、変換周波数を上げると急激に増
大する。アナログ入力を高変換周波数で変換しなければ
ならない場合、単一の高価なＡ／Ｄ変換器ではなく、並
列に配列させた複数のより低速でより安価なＡ／Ｄ変換
器から構成される並列Ａ／Ｄ変換器に置き換えた方が経
済的である場合も多い。更にコストを度外視したとして
も最高速の単一のＡ／Ｄ変換器よりも高い変換周波数を
得ようとする場合、並列Ａ／Ｄ変換装置を利用するしか
ない。
【０００４】アナログ入力信号からデジタル信号を発生
する為にＮ個の並列Ａ／Ｄ変換器から構成されるＡ／Ｄ
変換装置を用いる場合、有効変換周波数は「個々のＡ／
Ｄ変換器の変換周波数のＮ倍」である。図１はＡ／Ｄ変
換装置１０の一例を示したものであり、ここではＮ＝４
である。Ａ／Ｄ変換装置１０はＡ／Ｄ変換器１２、１
３、１４、１５を含み、それら各々の前にはそれぞれト
ラックホールド回路１６、１７、１８、１９、そしてＮ
個のサブサンプリングクロック信号を発生するクロック
信号発生器２８がある。アナログ信号入力２０にて受信
されたアナログ入力信号は各トラックホールド回路の信
号入力へと送られる。トラックホールド回路１６のアナ
ログ信号入力を２２に示す。トラックホールド回路は各
々、クロック信号入力を含んでいる。トラックホールド
回路の各々は、そのクロック信号入力を通じてサブサン
プリングクロック信号の異なる１つを受信する。トラッ
クホールド回路１６のクロック信号入力を２３に示す。
する為にＮ個の並列Ａ／Ｄ変換器から構成されるＡ／Ｄ
変換装置を用いる場合、有効変換周波数は「個々のＡ／
Ｄ変換器の変換周波数のＮ倍」である。図１はＡ／Ｄ変
換装置１０の一例を示したものであり、ここではＮ＝４
である。Ａ／Ｄ変換装置１０はＡ／Ｄ変換器１２、１
３、１４、１５を含み、それら各々の前にはそれぞれト
ラックホールド回路１６、１７、１８、１９、そしてＮ
個のサブサンプリングクロック信号を発生するクロック
信号発生器２８がある。アナログ信号入力２０にて受信
されたアナログ入力信号は各トラックホールド回路の信
号入力へと送られる。トラックホールド回路１６のアナ
ログ信号入力を２２に示す。トラックホールド回路は各
々、クロック信号入力を含んでいる。トラックホールド
回路の各々は、そのクロック信号入力を通じてサブサン
プリングクロック信号の異なる１つを受信する。トラッ
クホールド回路１６のクロック信号入力を２３に示す。
【０００５】クロック信号発生器２８は、主クロック信
号入力２９を通じて受信した主クロック信号からＮ個の
サブサンプリングクロック信号を作る。主クロック信号
はＡ／Ｄ変換装置１０の変換周波数、又はその倍数値の
周波数を有する。
号入力２９を通じて受信した主クロック信号からＮ個の
サブサンプリングクロック信号を作る。主クロック信号
はＡ／Ｄ変換装置１０の変換周波数、又はその倍数値の
周波数を有する。
【０００６】トラックホールド回路１６〜１９のアナロ
グ信号入力はアナログ入力２０へと接続する。例えば、
トラックホールド回路１６のアナログ信号入力２２がア
ナログ入力２０へと接続する等である。トラックホール
ド回路１６〜１９のアナログ出力はそれぞれＡ／Ｄ変換
器１２〜１５のアナログ入力に接続している。例えば、
トラックホールド回路１６のアナログ出力２４がＡ／Ｄ
変換器１２のアナログ入力２５に接続する等である。Ａ
／Ｄ変換器１２〜１５のデジタル出力は、デジタル出力
バス２７に接続している。例えば、Ａ／Ｄ変換器１２の
デジタル出力２６がデジタル出力バス２７に接続する等
である。
グ信号入力はアナログ入力２０へと接続する。例えば、
トラックホールド回路１６のアナログ信号入力２２がア
ナログ入力２０へと接続する等である。トラックホール
ド回路１６〜１９のアナログ出力はそれぞれＡ／Ｄ変換
器１２〜１５のアナログ入力に接続している。例えば、
トラックホールド回路１６のアナログ出力２４がＡ／Ｄ
変換器１２のアナログ入力２５に接続する等である。Ａ
／Ｄ変換器１２〜１５のデジタル出力は、デジタル出力
バス２７に接続している。例えば、Ａ／Ｄ変換器１２の
デジタル出力２６がデジタル出力バス２７に接続する等
である。
【０００７】トラックホールド回路１６〜１９はアナロ
グ入力２０で受信したアナログ入力信号に追従し、クロ
ック信号発生器２８が発生したサブサンプリング・クロ
ック信号により決定されたタイミングでアナログ入力信
号の値を連続的に保持する。Ａ／Ｄ変換器１２〜１５は
トラックホールド回路１６〜１９が採ったアナログサン
プルをそれぞれ受信し、そのアナログサンプルをデジタ
ル化する。Ａ／Ｄ変換器はそのデジタル化したサンプル
をデジタル出力バス２７へと送ることで直列又は並列ビ
ットストリーム(bitstream)を提供する。
グ入力２０で受信したアナログ入力信号に追従し、クロ
ック信号発生器２８が発生したサブサンプリング・クロ
ック信号により決定されたタイミングでアナログ入力信
号の値を連続的に保持する。Ａ／Ｄ変換器１２〜１５は
トラックホールド回路１６〜１９が採ったアナログサン
プルをそれぞれ受信し、そのアナログサンプルをデジタ
ル化する。Ａ／Ｄ変換器はそのデジタル化したサンプル
をデジタル出力バス２７へと送ることで直列又は並列ビ
ットストリーム(bitstream)を提供する。
【０００８】Ａ／Ｄ変換装置１０の変換周波数は主クロ
ック信号の周波数に等しいが、各Ａ／Ｄ変換器１２〜１
５は主クロック信号周波数の１／Ｎの変換周波数で作動
する。従って各Ａ／Ｄ変換器は、主クロック信号周波数
と同じ変換周波数を有する単一のＡ／Ｄ変換器よりも単
純で安価である。
ック信号の周波数に等しいが、各Ａ／Ｄ変換器１２〜１
５は主クロック信号周波数の１／Ｎの変換周波数で作動
する。従って各Ａ／Ｄ変換器は、主クロック信号周波数
と同じ変換周波数を有する単一のＡ／Ｄ変換器よりも単
純で安価である。
【０００９】図２のＡ〜Ｆは図１に示したＡ／Ｄ変換装
置１０の処理を描いたものである。図２のＡは主クロッ
ク信号入力２９で受信した主クロック信号を示す。
置１０の処理を描いたものである。図２のＡは主クロッ
ク信号入力２９で受信した主クロック信号を示す。
【００１０】図２のＢ〜Ｅはクロック信号発生器２８が
発生し、トラックホールド回路１６、１７、１８、１９
のクロック信号入力へとそれぞれ送られたサブサンプリ
ングクロック信号を表わしたものである。クロック信号
発生器は連続的にＮ個のサブサンプリングクロック信号
を発生するが、それらの間には主クロック信号の少なく
とも１サイクル分の遅延を作る。各サブサンプリングク
ロック信号は、主クロックの１／Ｎの周波数でトラック
ホールド回路１６〜１９のうちの１つをクロッキングす
る。この結果、サブサンプリングクロック信号は、集合
的にトラックホールド回路をＡ／Ｄ変換装置の変換周波
数でクロッキングすることになる。図示した例において
は主クロック信号の各立ち下がりエッジが、サブサンプ
リングクロック信号の１つに状態の変化をもたらし、ま
た、その前の立ち下がりエッジに反応して状態を変えた
サブサンプリングクロック信号を元の状態に戻してい
る。サブサンプリングクロック信号の状態変化は、主ク
ロック信号の立ち下がりエッジに対してクロック信号発
生器の伝搬遅延であるｔd分、遅延する。
発生し、トラックホールド回路１６、１７、１８、１９
のクロック信号入力へとそれぞれ送られたサブサンプリ
ングクロック信号を表わしたものである。クロック信号
発生器は連続的にＮ個のサブサンプリングクロック信号
を発生するが、それらの間には主クロック信号の少なく
とも１サイクル分の遅延を作る。各サブサンプリングク
ロック信号は、主クロックの１／Ｎの周波数でトラック
ホールド回路１６〜１９のうちの１つをクロッキングす
る。この結果、サブサンプリングクロック信号は、集合
的にトラックホールド回路をＡ／Ｄ変換装置の変換周波
数でクロッキングすることになる。図示した例において
は主クロック信号の各立ち下がりエッジが、サブサンプ
リングクロック信号の１つに状態の変化をもたらし、ま
た、その前の立ち下がりエッジに反応して状態を変えた
サブサンプリングクロック信号を元の状態に戻してい
る。サブサンプリングクロック信号の状態変化は、主ク
ロック信号の立ち下がりエッジに対してクロック信号発
生器の伝搬遅延であるｔd分、遅延する。
【００１１】図２のＦは、Ａ／Ｄ変換装置１０で変換す
るアナログ入力信号３０の一例を示したものである。こ
の例において、説明を単純化する為にアナログ入力信号
はゆっくりとした直線的な傾斜で表わし、トラックホー
ルド回路１６〜１９はそれぞれのサブサンプリングクロ
ック信号が高低の状態間の半分に達した時点でアナログ
入力信号のレベルを保持するようになっている。図２の
Ｂ〜Ｅに示したサブサンプリングクロック信号は、全て
が早いエッジを持ち、また全てが主クロック信号に対し
て固定された関係を有するタイミングで状態を変化させ
ているという点において、「理想的」なサブサンプリン
グクロック信号である。結果的に、トラックホールド回
路１６〜１９により捕捉されたアナログ入力信号３０の
連続したアナログサンプル３１、３２、３３、３４は、
それぞれ図２のＦに示した電圧Ｖ軸上で、等しい増分値
で増分している。アナログサンプルはその後Ａ／Ｄ変換
器１２〜１５によりそれぞれデジタル化される。
るアナログ入力信号３０の一例を示したものである。こ
の例において、説明を単純化する為にアナログ入力信号
はゆっくりとした直線的な傾斜で表わし、トラックホー
ルド回路１６〜１９はそれぞれのサブサンプリングクロ
ック信号が高低の状態間の半分に達した時点でアナログ
入力信号のレベルを保持するようになっている。図２の
Ｂ〜Ｅに示したサブサンプリングクロック信号は、全て
が早いエッジを持ち、また全てが主クロック信号に対し
て固定された関係を有するタイミングで状態を変化させ
ているという点において、「理想的」なサブサンプリン
グクロック信号である。結果的に、トラックホールド回
路１６〜１９により捕捉されたアナログ入力信号３０の
連続したアナログサンプル３１、３２、３３、３４は、
それぞれ図２のＦに示した電圧Ｖ軸上で、等しい増分値
で増分している。アナログサンプルはその後Ａ／Ｄ変換
器１２〜１５によりそれぞれデジタル化される。
【００１２】Ａ／Ｄ変換装置１０の実用的な実施例にお
いては、クロック信号発生器２８として従来からリング
カウンタが採用されてきた。リングカウンタは従来より
周知であり、従って本願において説明はしない。Ｎ個の
サブサンプリングクロック信号を発生する為に、Ｎ個の
計数段から構成されるリングカウンタ回路が使われる。
リングカウンタは全てのサブサンプリングクロック信号
を高速エッジで発生する能力を有するが、これは高電力
消費という犠牲を払って初めて実現されることである。
従って、リングカウンタを用いた実用的なクロック発生
回路においては、サブサンプリングクロック信号の少な
くともいくつかは遅いエッジを有している。更に計数段
の出力とトラックホールド回路との間の経路は長さが異
なり、全ての計数段が同じ負荷を扱うわけでは無い。こ
れらの要因により、サブサンプリングクロック信号の主
クロック信号に対するタイミングの精度が損なわれてし
まう。
いては、クロック信号発生器２８として従来からリング
カウンタが採用されてきた。リングカウンタは従来より
周知であり、従って本願において説明はしない。Ｎ個の
サブサンプリングクロック信号を発生する為に、Ｎ個の
計数段から構成されるリングカウンタ回路が使われる。
リングカウンタは全てのサブサンプリングクロック信号
を高速エッジで発生する能力を有するが、これは高電力
消費という犠牲を払って初めて実現されることである。
従って、リングカウンタを用いた実用的なクロック発生
回路においては、サブサンプリングクロック信号の少な
くともいくつかは遅いエッジを有している。更に計数段
の出力とトラックホールド回路との間の経路は長さが異
なり、全ての計数段が同じ負荷を扱うわけでは無い。こ
れらの要因により、サブサンプリングクロック信号の主
クロック信号に対するタイミングの精度が損なわれてし
まう。
【００１３】図２のＧ〜Ｉは遅いエッジ及び不正確なタ
イミングを有するサブサンプリングクロック信号が、Ａ
／Ｄ変換装置１０の変換精度に与える影響を描いたもの
である。図２のＧにおいて、トラックホールド回路１９
に送られたサブサンプリングクロック信号のエッジは、
図２のＥに示した「理想的」なサブサンプリングクロッ
ク信号のエッジよりもゆっくりと変化している。「理想
的」なサブサンプリングクロック信号のエッジは、図２
のＧにおいては破線で示した。サブサンプリングクロッ
ク信号のより遅いエッジにより、トラックホールド回路
１９は図２のＥに示した「理想的」なサブサンプリング
クロック信号によりクロッキングされる場合よりも遅い
タイミングでアナログ入力信号３０を保持する。この結
果、図２のＩに示したように、アナログサンプル３５の
電圧スケールＶ上のレベルは、アナログサンプル３４と
は異なっている。変換誤差は、Ａ／Ｄ変換器１５がこの
アナログサンプルをデジタルへと変換した時に生じる。
イミングを有するサブサンプリングクロック信号が、Ａ
／Ｄ変換装置１０の変換精度に与える影響を描いたもの
である。図２のＧにおいて、トラックホールド回路１９
に送られたサブサンプリングクロック信号のエッジは、
図２のＥに示した「理想的」なサブサンプリングクロッ
ク信号のエッジよりもゆっくりと変化している。「理想
的」なサブサンプリングクロック信号のエッジは、図２
のＧにおいては破線で示した。サブサンプリングクロッ
ク信号のより遅いエッジにより、トラックホールド回路
１９は図２のＥに示した「理想的」なサブサンプリング
クロック信号によりクロッキングされる場合よりも遅い
タイミングでアナログ入力信号３０を保持する。この結
果、図２のＩに示したように、アナログサンプル３５の
電圧スケールＶ上のレベルは、アナログサンプル３４と
は異なっている。変換誤差は、Ａ／Ｄ変換器１５がこの
アナログサンプルをデジタルへと変換した時に生じる。
【００１４】図２のＧに示した事例においては、説明の
便宜上、トラックホールド回路１９をホールド状態に切
替える為に必要とされるクロック信号入力上の電圧レベ
ルをアナログ入力信号３０のレベルとは独立とした点に
言及しておく。多くの実用的トラックホールド回路にお
いて、そのトラックホールド回路をホールド状態へと切
替える為に必要なクロック信号入力上の電圧レベルは、
アナログ入力信号のレベルにより左右される。この作用
は図２のＩに示したサンプリングエラーを増大又は減少
させる可能性がある。サンプリングエラーが増大するか
減少するかは、アナログ入力信号が、トラックホールド
回路をホールド状態へと切替えるサブサンプリングクロ
ック信号のエッジの方向と同じ方向に変化しているか、
或は反対方向に変化しているかにより決まる。アナログ
入力信号が例えば正弦波であった場合、この作用はデジ
タル化された信号がアナログ信号へと再変換された時に
高調波歪みを生じさせるものである。
便宜上、トラックホールド回路１９をホールド状態に切
替える為に必要とされるクロック信号入力上の電圧レベ
ルをアナログ入力信号３０のレベルとは独立とした点に
言及しておく。多くの実用的トラックホールド回路にお
いて、そのトラックホールド回路をホールド状態へと切
替える為に必要なクロック信号入力上の電圧レベルは、
アナログ入力信号のレベルにより左右される。この作用
は図２のＩに示したサンプリングエラーを増大又は減少
させる可能性がある。サンプリングエラーが増大するか
減少するかは、アナログ入力信号が、トラックホールド
回路をホールド状態へと切替えるサブサンプリングクロ
ック信号のエッジの方向と同じ方向に変化しているか、
或は反対方向に変化しているかにより決まる。アナログ
入力信号が例えば正弦波であった場合、この作用はデジ
タル化された信号がアナログ信号へと再変換された時に
高調波歪みを生じさせるものである。
【００１５】図２のＨにおいては、トラックホールド回
路１６に送られたサブサンプリングクロック信号のエッ
ジが、図２のＢに示した「理想的」サブサンプリングク
ロック信号に対して遅延していることを示す。「理想
的」なサブサンプリングクロック信号は、図２のＨにお
いては破線で示した。遅延したサブサンプリングクロッ
ク信号により、トラックホールド回路１６は図２のＢに
示した「理想的」なサブサンプリングクロック信号でク
ロッキングされた場合よりも遅れてアナログ入力信号３
０を保持することになる。この結果、図２のＩに示した
ように、電圧スケールＶ上のアナログサンプル３６のレ
ベルが、アナログサンプル３１のレベルよりも高くなっ
ている。変換誤差はＡ／Ｄ変換器１２がこのアナログサ
ンプルをデジタル化した時に生じる。
路１６に送られたサブサンプリングクロック信号のエッ
ジが、図２のＢに示した「理想的」サブサンプリングク
ロック信号に対して遅延していることを示す。「理想
的」なサブサンプリングクロック信号は、図２のＨにお
いては破線で示した。遅延したサブサンプリングクロッ
ク信号により、トラックホールド回路１６は図２のＢに
示した「理想的」なサブサンプリングクロック信号でク
ロッキングされた場合よりも遅れてアナログ入力信号３
０を保持することになる。この結果、図２のＩに示した
ように、電圧スケールＶ上のアナログサンプル３６のレ
ベルが、アナログサンプル３１のレベルよりも高くなっ
ている。変換誤差はＡ／Ｄ変換器１２がこのアナログサ
ンプルをデジタル化した時に生じる。
【００１６】
【発明が解決しようとする課題】従って、各々がトラッ
クホールド回路をその前に有する並列のＡ／Ｄ変換器か
ら構成されるＡ／Ｄ変換装置の変換精度は、トラックホ
ールド回路へと送られるサブサンプリングクロック信号
のエッジの速度とタイミング精度によって決定するので
ある。サブサンプリングクロック信号のエッジが精度の
低いタイミングであったり、遅かったりした場合、アナ
ログ入力信号は主クロックが定義するタイミングとは異
なるタイミングでサンプリングされることになる。サブ
サンプリングクロック信号のエッジにより定義されるタ
イミングにおいて、アナログ入力信号の値が主クロック
信号により定義されたタイミングにおける値と異なって
しまい、アナログサンプル中に誤差が生じるのである。
アナログサンプル中の誤差は、Ａ／Ｄ変換器がそのアナ
ログサンプルをデジタル信号へと変換する時に変換誤差
を生じる。
クホールド回路をその前に有する並列のＡ／Ｄ変換器か
ら構成されるＡ／Ｄ変換装置の変換精度は、トラックホ
ールド回路へと送られるサブサンプリングクロック信号
のエッジの速度とタイミング精度によって決定するので
ある。サブサンプリングクロック信号のエッジが精度の
低いタイミングであったり、遅かったりした場合、アナ
ログ入力信号は主クロックが定義するタイミングとは異
なるタイミングでサンプリングされることになる。サブ
サンプリングクロック信号のエッジにより定義されるタ
イミングにおいて、アナログ入力信号の値が主クロック
信号により定義されたタイミングにおける値と異なって
しまい、アナログサンプル中に誤差が生じるのである。
アナログサンプル中の誤差は、Ａ／Ｄ変換器がそのアナ
ログサンプルをデジタル信号へと変換する時に変換誤差
を生じる。
【００１７】従って、各々がトラックホールド回路をそ
の前に有するＮ個の並列Ａ／Ｄ変換器から構成されるＡ
／Ｄ変換装置に必要とされているのは、全てのエッジが
実質的に主クロック信号のエッジと同じ程度に高速であ
って、主クロック信号のエッジに対するタイミング精度
の高いＮ個のサブサンプリングクロック信号を発生する
能力を有するクロック信号発生器である。
の前に有するＮ個の並列Ａ／Ｄ変換器から構成されるＡ
／Ｄ変換装置に必要とされているのは、全てのエッジが
実質的に主クロック信号のエッジと同じ程度に高速であ
って、主クロック信号のエッジに対するタイミング精度
の高いＮ個のサブサンプリングクロック信号を発生する
能力を有するクロック信号発生器である。
【００１８】更にＮ個の並列トラックホールド回路から
構成されるアナログサンプリング装置において必要とさ
れるのは、全てのエッジが実質的に主クロック信号のエ
ッジと同じ程度に高速であって、主クロック信号のエッ
ジに対するタイミング精度の高いＮ個のサブサンプリン
グクロック信号を発生する能力を有するクロック信号発
生器である。
構成されるアナログサンプリング装置において必要とさ
れるのは、全てのエッジが実質的に主クロック信号のエ
ッジと同じ程度に高速であって、主クロック信号のエッ
ジに対するタイミング精度の高いＮ個のサブサンプリン
グクロック信号を発生する能力を有するクロック信号発
生器である。
【００１９】故に、全てのエッジが主クロック信号のエ
ッジと同じ程度に高速であって、主クロック信号のエッ
ジに対するタイミング精度の高いＮ個のサブサンプリン
グクロック信号を発生する能力を有するクロック信号発
生器が必要とされている。
ッジと同じ程度に高速であって、主クロック信号のエッ
ジに対するタイミング精度の高いＮ個のサブサンプリン
グクロック信号を発生する能力を有するクロック信号発
生器が必要とされている。
【００２０】
【課題を解決するための手段】本発明はＮ個のサブサン
プリングクロック信号を主クロック信号から発生する為
のクロック信号発生器を提供するものである。サブサン
プリングクロックの各々は、高速でタイミング精度の高
いエッジを有する。クロック信号発生器は、クロックウ
ィンドウ信号発生回路及びＮ個のゲート回路から成り、
ここでＮとは１よりも大きい整数値である。クロックウ
ィンドウ信号発生回路は主クロック信号を受信するよう
に接続されており、主クロック信号からＮ個のタイミン
グ精度の高いエッジを有するクロックウィンドウ信号を
発生する。Ｎ個のゲート回路の各々は、論理状態がクロ
ックウィンドウ信号の１つにより定義づけられ、エッジ
タイミングがクロックウィンドウ信号のタイミング精度
の低いエッジとは独立した主クロック信号により定義づ
けられたサブサンプリングクロック信号の１つを発生す
るもので、第一の入力、第二の入力及び出力を含む。第
一の入力はクロックウィンドウ信号を受信するように接
続され、第二の入力は主クロック信号を受信するように
接続されており、出力はサブサンプリングクロック信号
を供給する。
プリングクロック信号を主クロック信号から発生する為
のクロック信号発生器を提供するものである。サブサン
プリングクロックの各々は、高速でタイミング精度の高
いエッジを有する。クロック信号発生器は、クロックウ
ィンドウ信号発生回路及びＮ個のゲート回路から成り、
ここでＮとは１よりも大きい整数値である。クロックウ
ィンドウ信号発生回路は主クロック信号を受信するよう
に接続されており、主クロック信号からＮ個のタイミン
グ精度の高いエッジを有するクロックウィンドウ信号を
発生する。Ｎ個のゲート回路の各々は、論理状態がクロ
ックウィンドウ信号の１つにより定義づけられ、エッジ
タイミングがクロックウィンドウ信号のタイミング精度
の低いエッジとは独立した主クロック信号により定義づ
けられたサブサンプリングクロック信号の１つを発生す
るもので、第一の入力、第二の入力及び出力を含む。第
一の入力はクロックウィンドウ信号を受信するように接
続され、第二の入力は主クロック信号を受信するように
接続されており、出力はサブサンプリングクロック信号
を供給する。
【００２１】本発明は更に、主クロック信号によって高
い精度で定義された時間間隔でアナログ入力信号をサン
プリングする為のアナログサンプリング回路を提供する
ものである。アナログサンプリング回路はＮ個のトラッ
クホールド回路とクロック信号発生器から構成される。
トラックホールド回路の各々はクロック信号入力を含
む。クロック信号発生器はクロックウィンドウ信号発生
器と、Ｎ個のゲート回路を含む。クロックウィンドウ信
号発生器は、主クロック信号を受信するように接続され
た入力と、Ｎ個の出力を含み、クロックウィンドウ信号
を主クロック信号から発生させ、そのクロックウィンド
ウ信号のうちの１つを各出力へと送る。クロックウィン
ドウ信号は、タイミング精度の低いエッジを有する。Ｎ
個のゲート回路の各々は、論理状態がクロックウィンド
ウ信号のうちの１つにより定義され、エッジのタイミン
グがクロックウィンドウ信号のタイミング精度の低いエ
ッジとは独立した主クロック信号により定義されたサブ
サンプリングクロック信号を発生するものであり、第一
の入力、第二の入力及び第三の入力を含む。第一の入力
はクロックウィンドウ信号発生器の出力の１つに接続さ
れ、第二の入力は主クロック信号を受信するように接続
されており、出力はトラックホールド回路のうちの１つ
のクロック信号入力に接続されている。
い精度で定義された時間間隔でアナログ入力信号をサン
プリングする為のアナログサンプリング回路を提供する
ものである。アナログサンプリング回路はＮ個のトラッ
クホールド回路とクロック信号発生器から構成される。
トラックホールド回路の各々はクロック信号入力を含
む。クロック信号発生器はクロックウィンドウ信号発生
器と、Ｎ個のゲート回路を含む。クロックウィンドウ信
号発生器は、主クロック信号を受信するように接続され
た入力と、Ｎ個の出力を含み、クロックウィンドウ信号
を主クロック信号から発生させ、そのクロックウィンド
ウ信号のうちの１つを各出力へと送る。クロックウィン
ドウ信号は、タイミング精度の低いエッジを有する。Ｎ
個のゲート回路の各々は、論理状態がクロックウィンド
ウ信号のうちの１つにより定義され、エッジのタイミン
グがクロックウィンドウ信号のタイミング精度の低いエ
ッジとは独立した主クロック信号により定義されたサブ
サンプリングクロック信号を発生するものであり、第一
の入力、第二の入力及び第三の入力を含む。第一の入力
はクロックウィンドウ信号発生器の出力の１つに接続さ
れ、第二の入力は主クロック信号を受信するように接続
されており、出力はトラックホールド回路のうちの１つ
のクロック信号入力に接続されている。
【００２２】最後に本発明は、Ｎチャネル並列Ａ／Ｄ変
換装置を提供するものである。装置はＮ個のトラックホ
ールド回路、Ｎ個のＡ／Ｄ変換器及びクロック信号発生
器を含む。トラックホールド回路の各々はクロック信号
入力、アナログ信号入力及びアナログ出力を含む。全て
のトラックホールド回路のアナログ信号入力は相互に接
続している。Ａ／Ｄ変換器の各々は、デジタル出力及び
アナログ入力を含む。アナログ入力は１つのトラックホ
ールド回路のアナログ出力に接続されている。クロック
信号発生器はクロックウィンドウ信号発生器及びＮ個の
ゲート回路を含む。クロックウィンドウ信号発生器は主
クロック信号を受信するように接続した入力及びＮ個の
出力を含み、主クロック信号からクロックウィンドウ信
号を発生してそのクロックウィンドウ信号の１つを各出
力へと与える。クロックウィンドウ信号の各々は、タイ
ミング精度の低いエッジを有する。Ｎ個のゲート回路の
各々は、論理状態がクロックウィンドウ信号の１つによ
り定義され、エッジのタイミングがクロックウィンドウ
信号のタイミング精度の低いエッジとは独立した主クロ
ック信号により定義されたサブサンプリングクロック信
号を発生するものであり、第一の入力、第二の入力及び
出力を含む。第一の入力はクロックウィンドウ信号発生
器の出力の１つに接続され、第二の入力は主クロック信
号を受信するように接続されており、出力は１つのトラ
ックホールド回路のクロック信号入力に接続されてい
る。
換装置を提供するものである。装置はＮ個のトラックホ
ールド回路、Ｎ個のＡ／Ｄ変換器及びクロック信号発生
器を含む。トラックホールド回路の各々はクロック信号
入力、アナログ信号入力及びアナログ出力を含む。全て
のトラックホールド回路のアナログ信号入力は相互に接
続している。Ａ／Ｄ変換器の各々は、デジタル出力及び
アナログ入力を含む。アナログ入力は１つのトラックホ
ールド回路のアナログ出力に接続されている。クロック
信号発生器はクロックウィンドウ信号発生器及びＮ個の
ゲート回路を含む。クロックウィンドウ信号発生器は主
クロック信号を受信するように接続した入力及びＮ個の
出力を含み、主クロック信号からクロックウィンドウ信
号を発生してそのクロックウィンドウ信号の１つを各出
力へと与える。クロックウィンドウ信号の各々は、タイ
ミング精度の低いエッジを有する。Ｎ個のゲート回路の
各々は、論理状態がクロックウィンドウ信号の１つによ
り定義され、エッジのタイミングがクロックウィンドウ
信号のタイミング精度の低いエッジとは独立した主クロ
ック信号により定義されたサブサンプリングクロック信
号を発生するものであり、第一の入力、第二の入力及び
出力を含む。第一の入力はクロックウィンドウ信号発生
器の出力の１つに接続され、第二の入力は主クロック信
号を受信するように接続されており、出力は１つのトラ
ックホールド回路のクロック信号入力に接続されてい
る。
【００２３】
【発明の実施の形態】図３は、本発明に基づくアナログ
サンプリング装置１４０及びクロック信号発生器１２８
を用いた、本発明に基づくＡ／Ｄ変換装置の一実施例１
００を示す。図示の実施例においてはＮ＝４であり、Ａ
／Ｄ変換装置は４個のＡ／Ｄ変換器と４個のトラックホ
ールド回路を含み、そしてクロック信号発生器は４個の
サブサンプリング信号を発生する。図３に示した要素の
うち、図１に示したＡ／Ｄ変換装置の要素に対応するも
のには同じ符号を付し、その詳細説明は省略する。
サンプリング装置１４０及びクロック信号発生器１２８
を用いた、本発明に基づくＡ／Ｄ変換装置の一実施例１
００を示す。図示の実施例においてはＮ＝４であり、Ａ
／Ｄ変換装置は４個のＡ／Ｄ変換器と４個のトラックホ
ールド回路を含み、そしてクロック信号発生器は４個の
サブサンプリング信号を発生する。図３に示した要素の
うち、図１に示したＡ／Ｄ変換装置の要素に対応するも
のには同じ符号を付し、その詳細説明は省略する。
【００２４】クロック信号発生器１２８はＮ出力クロッ
クウィンドウ信号発生器１４９及びＮ個のゲート回路１
５１、１５２、１５３、１５４から構成される。図示の
実施例においては、ゲート回路は２入力ＡＮＤゲートで
ある。クロックウィンドウ信号発生器はクロック信号入
力１５５及びＮ個の出力を含み、各出力はクロック信号
発生器が発生するサブサンプリングクロック信号の各々
に対応する。クロック信号入力は主クロック信号入力２
９から主クロック信号を受信するように接続されてい
る。クロックウィンドウ信号発生器はＮ個の出力（その
うちの一例が１５７で示される）を含み、各出力上に異
なるクロックウィンドウ信号を供給する。
クウィンドウ信号発生器１４９及びＮ個のゲート回路１
５１、１５２、１５３、１５４から構成される。図示の
実施例においては、ゲート回路は２入力ＡＮＤゲートで
ある。クロックウィンドウ信号発生器はクロック信号入
力１５５及びＮ個の出力を含み、各出力はクロック信号
発生器が発生するサブサンプリングクロック信号の各々
に対応する。クロック信号入力は主クロック信号入力２
９から主クロック信号を受信するように接続されてい
る。クロックウィンドウ信号発生器はＮ個の出力（その
うちの一例が１５７で示される）を含み、各出力上に異
なるクロックウィンドウ信号を供給する。
【００２５】クロックウィンドウ信号発生器１４９とし
て、例えばリングカウンタを用いることも出来る。クロ
ックウィンドウ信号には高速でタイミング精度の高いエ
ッジを持たせる必要が無い為、このリングカウンタの電
力消費量は、図１の例においてクロック信号発生器２８
として用いたリングカウンタよりも大幅に低くすること
が出来る。他の周知の回路にもクロックウィンドウ信号
を主クロック信号から発生する能力は有するもののタイ
ミング精度の低いエッジや、遅く一定しないエッジ等の
欠陥を生じるものがあるが、これらもクロックウィンド
ウ信号発生器として用いることが出来るのである。
て、例えばリングカウンタを用いることも出来る。クロ
ックウィンドウ信号には高速でタイミング精度の高いエ
ッジを持たせる必要が無い為、このリングカウンタの電
力消費量は、図１の例においてクロック信号発生器２８
として用いたリングカウンタよりも大幅に低くすること
が出来る。他の周知の回路にもクロックウィンドウ信号
を主クロック信号から発生する能力は有するもののタイ
ミング精度の低いエッジや、遅く一定しないエッジ等の
欠陥を生じるものがあるが、これらもクロックウィンド
ウ信号発生器として用いることが出来るのである。
【００２６】Ｎ個のゲート回路１５１〜１５４は、図示
の実施例では２入力ＡＮＤゲートである。ゲート回路１
５１〜１５４として用いるに適した低電力ＡＮＤゲート
は従来から周知である。このようなゲートは高速エッジ
を生じることが出来、予測可能の一定した伝搬遅延を持
ち、かつＣＭＯＳ等の通常の半導体製造プロセスを用い
て容易に作製することが出来る。ゲート回路の各々は第
一の入力、第二の入力及び出力を有する。各ゲート回路
の第一の入力はクロックウィンドウ信号発生器１４９の
出力のそれぞれ異なる１つに接続しており、これにより
全てのゲート回路の第一の入力がクロックウィンドウ信
号発生器が発生したＮ個のクロックウィンドウ信号の異
なる１つをそれぞれに受信することになる。例えば、ゲ
ート回路１５１の第一の入力１５９はクロックウィンド
ウ信号発生器の出力１５７に接続される等である。
の実施例では２入力ＡＮＤゲートである。ゲート回路１
５１〜１５４として用いるに適した低電力ＡＮＤゲート
は従来から周知である。このようなゲートは高速エッジ
を生じることが出来、予測可能の一定した伝搬遅延を持
ち、かつＣＭＯＳ等の通常の半導体製造プロセスを用い
て容易に作製することが出来る。ゲート回路の各々は第
一の入力、第二の入力及び出力を有する。各ゲート回路
の第一の入力はクロックウィンドウ信号発生器１４９の
出力のそれぞれ異なる１つに接続しており、これにより
全てのゲート回路の第一の入力がクロックウィンドウ信
号発生器が発生したＮ個のクロックウィンドウ信号の異
なる１つをそれぞれに受信することになる。例えば、ゲ
ート回路１５１の第一の入力１５９はクロックウィンド
ウ信号発生器の出力１５７に接続される等である。
【００２７】ゲート回路１５１〜１５４の第二の入力
は、主クロック信号入力２９から主クロック信号を受信
するように接続される。例えば、導体１６１及び１６５
がゲート回路１５１の第二の入力１６７を主クロック信
号入力へと接続する等である。
は、主クロック信号入力２９から主クロック信号を受信
するように接続される。例えば、導体１６１及び１６５
がゲート回路１５１の第二の入力１６７を主クロック信
号入力へと接続する等である。
【００２８】ゲート回路１５１〜１５４の出力はそれぞ
れトラックホールド回路１６〜１９のクロック信号入力
へと接続されており、これによりゲート回路１５１〜１
５４が発生したサブサンプリングクロック信号はそれぞ
れトラックホールド回路１６〜１９のクロック信号入力
へと送られる。例えば、導体１７１がゲート回路１５１
の出力１６９をトラックホールド回路１６のクロック信
号入力２３へと接続する等である。
れトラックホールド回路１６〜１９のクロック信号入力
へと接続されており、これによりゲート回路１５１〜１
５４が発生したサブサンプリングクロック信号はそれぞ
れトラックホールド回路１６〜１９のクロック信号入力
へと送られる。例えば、導体１７１がゲート回路１５１
の出力１６９をトラックホールド回路１６のクロック信
号入力２３へと接続する等である。
【００２９】上述したクロック信号発生器１２８は、全
てが高速でタイミング精度の高いエッジを有するＮ個の
サブサンプリングクロック信号を発生する。サブサンプ
リングクロック信号はゲート回路１５１〜１５４により
発生される。ゲート回路１５１〜１５４として用いられ
た低電力ＡＮＤゲートは高速のエッジを生じることが出
来、予測可能の一定した伝搬遅延を有する。更に、ゲー
ト回路１５１〜１５４の出力は、トラックホールド回路
１６〜１９の対応するクロック信号入力へと独占的に接
続される為、ゲートの出力に印加される負荷はマッチし
ている。この結果、ゲート１５１〜１５４により発生さ
れたサブサンプリングクロック信号のエッジは、根本的
に主クロック信号のエッジにより定義されるタイミング
及び高速性を有し、また、高い整合性を有することでマ
ッチしている。
てが高速でタイミング精度の高いエッジを有するＮ個の
サブサンプリングクロック信号を発生する。サブサンプ
リングクロック信号はゲート回路１５１〜１５４により
発生される。ゲート回路１５１〜１５４として用いられ
た低電力ＡＮＤゲートは高速のエッジを生じることが出
来、予測可能の一定した伝搬遅延を有する。更に、ゲー
ト回路１５１〜１５４の出力は、トラックホールド回路
１６〜１９の対応するクロック信号入力へと独占的に接
続される為、ゲートの出力に印加される負荷はマッチし
ている。この結果、ゲート１５１〜１５４により発生さ
れたサブサンプリングクロック信号のエッジは、根本的
に主クロック信号のエッジにより定義されるタイミング
及び高速性を有し、また、高い整合性を有することでマ
ッチしている。
【００３０】主クロック信号をゲート回路１５１〜１５
４の第二の入力にそれぞれ届ける導体１６１〜１６４を
全て等しい長さとすることにより、ゲート１５１〜１５
４が発生したサブサンプリングクロック信号のエッジの
タイミング精度を更に上げることが出来、更にサブサン
プリングクロック信号をゲート回路１５１〜１５４の出
力からトラックホールド回路１６〜１９にそれぞれ届け
る導体１７１〜１７４の長さを等しくすると、クロック
発生器１２８によりトラックホールド回路１６〜１９へ
と送られるサブサンプリングクロック信号間相互のタイ
ミング関係を変えてしまう並列経路長の差異がなくな
る。レイアウト上の問題により、導体の長さを等しく作
れない場合も、導体長は可能な限り等しい長さに近づけ
なければならない。
４の第二の入力にそれぞれ届ける導体１６１〜１６４を
全て等しい長さとすることにより、ゲート１５１〜１５
４が発生したサブサンプリングクロック信号のエッジの
タイミング精度を更に上げることが出来、更にサブサン
プリングクロック信号をゲート回路１５１〜１５４の出
力からトラックホールド回路１６〜１９にそれぞれ届け
る導体１７１〜１７４の長さを等しくすると、クロック
発生器１２８によりトラックホールド回路１６〜１９へ
と送られるサブサンプリングクロック信号間相互のタイ
ミング関係を変えてしまう並列経路長の差異がなくな
る。レイアウト上の問題により、導体の長さを等しく作
れない場合も、導体長は可能な限り等しい長さに近づけ
なければならない。
【００３１】次に図３及び図４のＡ〜Ｊを参照しつつＡ
／Ｄ変換装置１００の処理を説明する。図４のＡは主ク
ロック信号入力２９で受信した主クロック信号である。
／Ｄ変換装置１００の処理を説明する。図４のＡは主ク
ロック信号入力２９で受信した主クロック信号である。
【００３２】図４のＢ、Ｄ、Ｆ及びＨは、クロックウィ
ンドウ信号発生器１４９で発生され、ゲート回路１５１
〜１５４の第一の入力（例えば第一の入力１５９）へと
送られたクロックウィンドウ信号を表わしたものであ
る。クロックウィンドウ信号発生器は、クロックウィン
ドウ信号を、それらの間に主クロック信号の少なくとも
１サイクル分の遅延を持たせながら連続的に発生する。
図示の例においては、主クロック信号の各立ち下がりエ
ッジによりクロックウィンドウ信号のうちの１つの状態
が変化し、前の立ち下がりエッジに呼応して状態が変え
られていたクロックウィンドウ信号の状態が元に戻る。
この結果、図示の例においては、Ｎ個のクロックウィン
ドウ信号の各々が、主クロック信号の異なるサイクルに
おいて「１」の状態となる。クロックウィンドウ信号の
状態変化は主クロック信号の立ち下がりエッジに対し、
クロックウィンドウ信号発生器１４９の伝搬遅延である
ｔd分遅延する。
ンドウ信号発生器１４９で発生され、ゲート回路１５１
〜１５４の第一の入力（例えば第一の入力１５９）へと
送られたクロックウィンドウ信号を表わしたものであ
る。クロックウィンドウ信号発生器は、クロックウィン
ドウ信号を、それらの間に主クロック信号の少なくとも
１サイクル分の遅延を持たせながら連続的に発生する。
図示の例においては、主クロック信号の各立ち下がりエ
ッジによりクロックウィンドウ信号のうちの１つの状態
が変化し、前の立ち下がりエッジに呼応して状態が変え
られていたクロックウィンドウ信号の状態が元に戻る。
この結果、図示の例においては、Ｎ個のクロックウィン
ドウ信号の各々が、主クロック信号の異なるサイクルに
おいて「１」の状態となる。クロックウィンドウ信号の
状態変化は主クロック信号の立ち下がりエッジに対し、
クロックウィンドウ信号発生器１４９の伝搬遅延である
ｔd分遅延する。
【００３３】上述したように、クロックウィンドウ信号
発生器１４９の伝搬遅延はそのＮ個の出力各々について
異なる場合がある（例えば出力１５７が他の出力とは異
なる伝搬遅延を有する等）。更に、クロックウィンドウ
信号のエッジは、主クロック信号のエッジよりも著しく
遅い場合があり、クロックウィンドウ信号のエッジ速度
はＮ個の出力の各々によってもばらつく場合がある。従
って、トラックホールド回路１６〜１９が受信したサブ
サンプリングクロック信号のエッジタイミング及び速度
にばらつきがあった図１に示した従来例と同様に、ゲー
ト回路１５１〜１５４の各々がタイミング及びスピード
の異なるエッジを有するクロックウィンドウ信号を受信
する可能性がある。
発生器１４９の伝搬遅延はそのＮ個の出力各々について
異なる場合がある（例えば出力１５７が他の出力とは異
なる伝搬遅延を有する等）。更に、クロックウィンドウ
信号のエッジは、主クロック信号のエッジよりも著しく
遅い場合があり、クロックウィンドウ信号のエッジ速度
はＮ個の出力の各々によってもばらつく場合がある。従
って、トラックホールド回路１６〜１９が受信したサブ
サンプリングクロック信号のエッジタイミング及び速度
にばらつきがあった図１に示した従来例と同様に、ゲー
ト回路１５１〜１５４の各々がタイミング及びスピード
の異なるエッジを有するクロックウィンドウ信号を受信
する可能性がある。
【００３４】図４のＣ、Ｅ、Ｇ及びＩはゲート回路１５
１〜１５４がそれぞれ発生し、トラックホールド回路１
６〜１９へとそれぞれ送られたサブサンプリングクロッ
ク信号を表わすものである。ゲート回路はクロックウィ
ンドウ信号発生器が発生したクロックウィンドウ信号及
び主クロック信号に呼応してサブサンプリングクロック
信号を発生する。ゲート回路は、サブサンプリングクロ
ック信号を、それらの間に主クロック信号の少なくとも
１サイクル分の遅延を持たせながら連続的に発生する。
図示の例では、遅延は１サイクルである。サブサンプリ
ングクロック信号の各々は、トラックホールド回路１６
〜１９の１つを主クロック信号の周波数の１／Ｎの周波
数でクロッキングする。従ってサブサンプリングクロッ
ク信号は、集合的にトラックホールド回路１６〜１９を
Ａ／Ｄ変換装置１００の変換周波数でクロッキングする
ことになるのである。
１〜１５４がそれぞれ発生し、トラックホールド回路１
６〜１９へとそれぞれ送られたサブサンプリングクロッ
ク信号を表わすものである。ゲート回路はクロックウィ
ンドウ信号発生器が発生したクロックウィンドウ信号及
び主クロック信号に呼応してサブサンプリングクロック
信号を発生する。ゲート回路は、サブサンプリングクロ
ック信号を、それらの間に主クロック信号の少なくとも
１サイクル分の遅延を持たせながら連続的に発生する。
図示の例では、遅延は１サイクルである。サブサンプリ
ングクロック信号の各々は、トラックホールド回路１６
〜１９の１つを主クロック信号の周波数の１／Ｎの周波
数でクロッキングする。従ってサブサンプリングクロッ
ク信号は、集合的にトラックホールド回路１６〜１９を
Ａ／Ｄ変換装置１００の変換周波数でクロッキングする
ことになるのである。
【００３５】図４のＡ〜Ｃはゲート回路１５１の処理を
説明するものである。ゲート回路１５２〜１５４の処理
はこれと同様であり、説明を省く。図４のＢはクロック
ウィンドウ信号発生器１４９により発生され、ゲート回
路１５１の第一の入力１５９へと送られたクロックウィ
ンドウ信号を示すものである。クロックウィンドウ信号
は、図４のＡの主クロック信号の立ち下がりエッジ１７
５に呼応して、図４のＢの１７６に示すように「０」状
態から「１」状態へと変化している。クロックウィンド
ウ信号の状態変化は、その立ち下がりエッジ１７５に対
し、そのクロックウィンドウ信号を発生するクロックウ
ィンドウ信号発生器１４９の段の伝搬遅延ｔd分、遅延
している。
説明するものである。ゲート回路１５２〜１５４の処理
はこれと同様であり、説明を省く。図４のＢはクロック
ウィンドウ信号発生器１４９により発生され、ゲート回
路１５１の第一の入力１５９へと送られたクロックウィ
ンドウ信号を示すものである。クロックウィンドウ信号
は、図４のＡの主クロック信号の立ち下がりエッジ１７
５に呼応して、図４のＢの１７６に示すように「０」状
態から「１」状態へと変化している。クロックウィンド
ウ信号の状態変化は、その立ち下がりエッジ１７５に対
し、そのクロックウィンドウ信号を発生するクロックウ
ィンドウ信号発生器１４９の段の伝搬遅延ｔd分、遅延
している。
【００３６】ゲート回路１５１はＡＮＤゲートである。
その第一の入力１５９上のクロックウィンドウ信号が状
態を変えると、その第二の入力１６７上の「０」状態に
よりその出力１６９が「０」状態に保持される。クロッ
クウィンドウ信号が再度状態を変える前に、ゲート回路
の第二の入力１６７上の主クロック信号は１７７に示し
たようにその状態を「１」へと変える。ゲート回路の伝
搬遅延後、出力１６９は図４のＣの１７８に示すように
「１」状態に変化する。図４のＢに示すクロックウィン
ドウ信号が再度状態を変える前に第二の入力１６７上の
主クロック信号は１７９に示すように「０」状態へと戻
る。ゲート回路の伝搬遅延後、出力１６９は１８０に示
すように「０」状態へと戻る。最後に図４のＢに示すク
ロックウィンドウ信号が１８１に示すように「０」状態
へと戻る。上述したように、クロックウィンドウ信号の
エッジ１８１のタイミング及び速度は不定である。しか
しながら、クロックウィンドウ信号の状態変化がゲート
回路の出力１６９の状態を変化させることはなく、従っ
てエッジ１８１の速度及びタイミングの不定性がゲート
回路１５１が発生するサブサンプリングクロック信号の
速度やタイミングに不定性を与えてしまうことはない。
第一の入力１５９上のクロックウィンドウ信号が再度
「１」状態に戻らない限り、ゲート回路の第二の入力１
６７上の主クロック信号のその後の状態変化が出力１６
９の状態変化を生じることはない。
その第一の入力１５９上のクロックウィンドウ信号が状
態を変えると、その第二の入力１６７上の「０」状態に
よりその出力１６９が「０」状態に保持される。クロッ
クウィンドウ信号が再度状態を変える前に、ゲート回路
の第二の入力１６７上の主クロック信号は１７７に示し
たようにその状態を「１」へと変える。ゲート回路の伝
搬遅延後、出力１６９は図４のＣの１７８に示すように
「１」状態に変化する。図４のＢに示すクロックウィン
ドウ信号が再度状態を変える前に第二の入力１６７上の
主クロック信号は１７９に示すように「０」状態へと戻
る。ゲート回路の伝搬遅延後、出力１６９は１８０に示
すように「０」状態へと戻る。最後に図４のＢに示すク
ロックウィンドウ信号が１８１に示すように「０」状態
へと戻る。上述したように、クロックウィンドウ信号の
エッジ１８１のタイミング及び速度は不定である。しか
しながら、クロックウィンドウ信号の状態変化がゲート
回路の出力１６９の状態を変化させることはなく、従っ
てエッジ１８１の速度及びタイミングの不定性がゲート
回路１５１が発生するサブサンプリングクロック信号の
速度やタイミングに不定性を与えてしまうことはない。
第一の入力１５９上のクロックウィンドウ信号が再度
「１」状態に戻らない限り、ゲート回路の第二の入力１
６７上の主クロック信号のその後の状態変化が出力１６
９の状態変化を生じることはない。
【００３７】ゲート回路１５１の入力で受信した主クロ
ック信号のエッジは高速であり、タイミング精度が高
い。ゲート回路の出力１６９の状態の変化は、クロック
ウィンドウ信号が「１」の状態にある間に限って主クロ
ック信号の状態変化に呼応して生じる。従って、クロッ
クウィンドウ信号発生器１４９が発生したクロックウィ
ンドウ信号のエッジ１７６、１８１のタイミングや速度
にかかわらず、サブサンプリングクロック信号のエッジ
１７８、１８０のタイミングは、唯一主クロック信号の
エッジ１７７、１７９のタイミング及び速度、そしてゲ
ート回路の伝搬遅延のみに依存するのである。更に、ゲ
ート回路１５１〜１５４として用いられた低電力ＡＮＤ
ゲートは高速エッジを生じるものであり、また、予測可
能の一貫した伝搬遅延を有する。従って、サブサンプリ
ングクロック信号の１７８、１８０のようなエッジは高
速であり、そしてゲートの予測可能の一貫した伝搬遅延
は、ゲート回路１５１〜１５４の伝搬遅延とマッチす
る。この結果、本発明に基づくクロック信号発生器１２
８は、図１に示した従来型のクロック信号発生器２８に
発生されたサブサンプリングクロックのエッジよりも高
速でタイミング精度の高いエッジを有するサブサンプリ
ングクロックを発生することが出来るのである。
ック信号のエッジは高速であり、タイミング精度が高
い。ゲート回路の出力１６９の状態の変化は、クロック
ウィンドウ信号が「１」の状態にある間に限って主クロ
ック信号の状態変化に呼応して生じる。従って、クロッ
クウィンドウ信号発生器１４９が発生したクロックウィ
ンドウ信号のエッジ１７６、１８１のタイミングや速度
にかかわらず、サブサンプリングクロック信号のエッジ
１７８、１８０のタイミングは、唯一主クロック信号の
エッジ１７７、１７９のタイミング及び速度、そしてゲ
ート回路の伝搬遅延のみに依存するのである。更に、ゲ
ート回路１５１〜１５４として用いられた低電力ＡＮＤ
ゲートは高速エッジを生じるものであり、また、予測可
能の一貫した伝搬遅延を有する。従って、サブサンプリ
ングクロック信号の１７８、１８０のようなエッジは高
速であり、そしてゲートの予測可能の一貫した伝搬遅延
は、ゲート回路１５１〜１５４の伝搬遅延とマッチす
る。この結果、本発明に基づくクロック信号発生器１２
８は、図１に示した従来型のクロック信号発生器２８に
発生されたサブサンプリングクロックのエッジよりも高
速でタイミング精度の高いエッジを有するサブサンプリ
ングクロックを発生することが出来るのである。
【００３８】本発明に基づくクロック信号発生器１２８
により、本発明に基づくＡ／Ｄ変換装置１００がアナロ
グ入力信号の連続するサンプルを、主クロック信号によ
り正確に定義されたタイミングで取ることが可能となっ
た。従って、Ａ／Ｄ変換装置の変換精度を高くすること
が出来る。図４のＪはＡ／Ｄ変換装置１００での変換に
供されるアナログ入力信号３０の一例を示す。この例に
おいては、説明を簡略化する為にアナログ入力信号をゆ
っくりとした直線傾斜とし、トラックホールド回路１６
〜１９はそれぞれのサブサンプリングクロック信号の立
ち上がりエッジが低い状態と高い状態の中間に達した時
にアナログ入力信号をサンプリングするものとする。ト
ラックホールド回路１６〜１９にそれぞれ送られる図４
のＣ、Ｅ、Ｇ及びＩに示したサブサンプリングクロック
信号は、それらのエッジが高速であり、主クロック信号
に対するタイミング関係が正確であるという点におい
て、「理想的」なサブサンプリングクロック信号に非常
に近い。この結果、本発明に基づくクロック信号発生器
１２８により発生されたサブサンプリングクロック信号
にそれぞれ呼応してトラックホールド回路１６〜１９が
捕捉した直線傾斜信号３０の連続サンプル３１、３２、
３３、３４は、図４のＪに示した電圧スケールＶ上にお
ける増分が等しい。アナログサンプルはその後Ａ／Ｄ変
換器１２〜１５によってそれぞれデジタル変換される。
により、本発明に基づくＡ／Ｄ変換装置１００がアナロ
グ入力信号の連続するサンプルを、主クロック信号によ
り正確に定義されたタイミングで取ることが可能となっ
た。従って、Ａ／Ｄ変換装置の変換精度を高くすること
が出来る。図４のＪはＡ／Ｄ変換装置１００での変換に
供されるアナログ入力信号３０の一例を示す。この例に
おいては、説明を簡略化する為にアナログ入力信号をゆ
っくりとした直線傾斜とし、トラックホールド回路１６
〜１９はそれぞれのサブサンプリングクロック信号の立
ち上がりエッジが低い状態と高い状態の中間に達した時
にアナログ入力信号をサンプリングするものとする。ト
ラックホールド回路１６〜１９にそれぞれ送られる図４
のＣ、Ｅ、Ｇ及びＩに示したサブサンプリングクロック
信号は、それらのエッジが高速であり、主クロック信号
に対するタイミング関係が正確であるという点におい
て、「理想的」なサブサンプリングクロック信号に非常
に近い。この結果、本発明に基づくクロック信号発生器
１２８により発生されたサブサンプリングクロック信号
にそれぞれ呼応してトラックホールド回路１６〜１９が
捕捉した直線傾斜信号３０の連続サンプル３１、３２、
３３、３４は、図４のＪに示した電圧スケールＶ上にお
ける増分が等しい。アナログサンプルはその後Ａ／Ｄ変
換器１２〜１５によってそれぞれデジタル変換される。
【００３９】図４のＤにおいて破線で示したのは、図２
のＧに示した遅いエッジを有するサブサンプリングクロ
ック信号に類似の、遅いエッジを有するクロックウィン
ドウ信号の一例である。図４のＦにおいて破線で示した
のは、クロックウィンドウ信号発生器の長い伝搬遅延を
有する段階により発生されたクロックウィンドウ信号の
一例である。このクロックウィンドウ信号は図２のＨに
示した、長い伝搬遅延を有するサブサンプリングクロッ
ク信号に似ている。これらに示したクロックウィンドウ
信号のエッジは、図４のＥ及びＧにそれぞれ示したサブ
サンプリングクロック信号をいずれも変化させることは
無い。これら図示した例においては、各クロックウィン
ドウ信号は主クロック信号が状態変化を生じる前にゲー
ト回路１５１〜１５４の論理「１」入力レベルに対応す
るレベルに達する為、クロックウィンドウ信号のエッジ
特性が対応するサブサンプリングクロック信号を変化さ
せることは無いのである。従って、クロックウィンドウ
信号中に一般的に見られる欠陥がＡ／Ｄ変換装置１００
の変換精度を劣化させることは無い。
のＧに示した遅いエッジを有するサブサンプリングクロ
ック信号に類似の、遅いエッジを有するクロックウィン
ドウ信号の一例である。図４のＦにおいて破線で示した
のは、クロックウィンドウ信号発生器の長い伝搬遅延を
有する段階により発生されたクロックウィンドウ信号の
一例である。このクロックウィンドウ信号は図２のＨに
示した、長い伝搬遅延を有するサブサンプリングクロッ
ク信号に似ている。これらに示したクロックウィンドウ
信号のエッジは、図４のＥ及びＧにそれぞれ示したサブ
サンプリングクロック信号をいずれも変化させることは
無い。これら図示した例においては、各クロックウィン
ドウ信号は主クロック信号が状態変化を生じる前にゲー
ト回路１５１〜１５４の論理「１」入力レベルに対応す
るレベルに達する為、クロックウィンドウ信号のエッジ
特性が対応するサブサンプリングクロック信号を変化さ
せることは無いのである。従って、クロックウィンドウ
信号中に一般的に見られる欠陥がＡ／Ｄ変換装置１００
の変換精度を劣化させることは無い。
【００４０】本発明に基づくクロック信号発生器、アナ
ログサンプリング回路及びＡ／Ｄ変換装置を、ゲート回
路１５１〜１５４に２入力ＡＮＤゲートを利用した実施
例を参考にして説明したが、これは本発明にとって重要
では無い。２入力ＯＲゲート、２入力ＮＡＮＤゲート又
は２入力ＮＯＲゲートをゲート回路１５１〜１５４とし
て用いることも出来る。更に、２よりも大きい数の入力
を有するゲートであっても、ゲートの未使用の入力が使
用入力に接続される、或は適切な固定レベルに接続され
る限りは、ゲート回路１５１〜１５４として使うことが
可能である。
ログサンプリング回路及びＡ／Ｄ変換装置を、ゲート回
路１５１〜１５４に２入力ＡＮＤゲートを利用した実施
例を参考にして説明したが、これは本発明にとって重要
では無い。２入力ＯＲゲート、２入力ＮＡＮＤゲート又
は２入力ＮＯＲゲートをゲート回路１５１〜１５４とし
て用いることも出来る。更に、２よりも大きい数の入力
を有するゲートであっても、ゲートの未使用の入力が使
用入力に接続される、或は適切な固定レベルに接続され
る限りは、ゲート回路１５１〜１５４として使うことが
可能である。
【００４１】本発明に基づくクロック信号発生器、アナ
ログサンプリング回路及びＡ／Ｄ変換装置を、クロック
ウィンドウ信号発生器が主クロック信号の立ち下がりエ
ッジに呼応して作動し、トラックホールド回路がサブサ
ンプリングクロック信号の立ち上がりエッジにより「保
持」モードに設定されることを特徴とする実施例を参考
にして説明したが、これらの詳細は本発明にとって重要
では無い。図示した実施例中の要素の方向及び論理状態
を、本発明の範囲内において反転させても良いことは当
業者には明らかである。
ログサンプリング回路及びＡ／Ｄ変換装置を、クロック
ウィンドウ信号発生器が主クロック信号の立ち下がりエ
ッジに呼応して作動し、トラックホールド回路がサブサ
ンプリングクロック信号の立ち上がりエッジにより「保
持」モードに設定されることを特徴とする実施例を参考
にして説明したが、これらの詳細は本発明にとって重要
では無い。図示した実施例中の要素の方向及び論理状態
を、本発明の範囲内において反転させても良いことは当
業者には明らかである。
【００４２】本発明に基づくクロック信号発生器、アナ
ログサンプリング回路及びＡ／Ｄ変換装置を、Ｎ＝４と
した実施例を参考にして説明したが、これは本発明にと
って重要では無い。Ｎは１よりも大きい整数のいずれで
あっても良い。
ログサンプリング回路及びＡ／Ｄ変換装置を、Ｎ＝４と
した実施例を参考にして説明したが、これは本発明にと
って重要では無い。Ｎは１よりも大きい整数のいずれで
あっても良い。
【００４３】本発明に基づくアナログサンプリング回路
及びＡ／Ｄ変換装置を、本発明に基づくクロック信号発
生器により発生されるサブサンプリングクロック信号に
呼応して作動するトラックホールド回路を含んだ実施例
を参考にして説明したが、これは本発明にとって重要で
は無い。本発明に基づくアナログサンプリング回路及び
Ａ／Ｄ変換装置は、本発明に基づくクロック信号発生器
により発生されたサブサンプリングクロック信号に呼応
して作動するサンプルホールド回路をかわりに含むもの
であっても良い。従って「トラックホールド」という語
を本明細書において用いる場合、「サンプルホールド」
という語をも包含するものとする。
及びＡ／Ｄ変換装置を、本発明に基づくクロック信号発
生器により発生されるサブサンプリングクロック信号に
呼応して作動するトラックホールド回路を含んだ実施例
を参考にして説明したが、これは本発明にとって重要で
は無い。本発明に基づくアナログサンプリング回路及び
Ａ／Ｄ変換装置は、本発明に基づくクロック信号発生器
により発生されたサブサンプリングクロック信号に呼応
して作動するサンプルホールド回路をかわりに含むもの
であっても良い。従って「トラックホールド」という語
を本明細書において用いる場合、「サンプルホールド」
という語をも包含するものとする。
【００４４】本発明に基づくＡ／Ｄ変換装置を、Ａ／Ｄ
変換器の前に本発明に基づくクロック信号発生器により
発生されたサブサンプリングクロック信号の１つに呼応
して作動する独立したトラックホールド回路が用いられ
ていることを特徴とする実施例を参考にして説明した
が、これは本発明にとって重要では無い。本発明に基づ
くクロック信号発生器により発生されるサブサンプリン
グクロック信号の１つに呼応して作動するトラックホー
ルド回路の各々は、１つのＡ／Ｄ変換器の回路の一部を
構成するものであっても良い。
変換器の前に本発明に基づくクロック信号発生器により
発生されたサブサンプリングクロック信号の１つに呼応
して作動する独立したトラックホールド回路が用いられ
ていることを特徴とする実施例を参考にして説明した
が、これは本発明にとって重要では無い。本発明に基づ
くクロック信号発生器により発生されるサブサンプリン
グクロック信号の１つに呼応して作動するトラックホー
ルド回路の各々は、１つのＡ／Ｄ変換器の回路の一部を
構成するものであっても良い。
【００４５】本願においては本発明の説明的実施例を詳
細にわたって説明したが、本発明は説明した特定の実施
例に限定されるものではなく、添付請求項により定義さ
れる本発明の範囲内において、様々な変更が可能である
ことは言うまでもない。
細にわたって説明したが、本発明は説明した特定の実施
例に限定されるものではなく、添付請求項により定義さ
れる本発明の範囲内において、様々な変更が可能である
ことは言うまでもない。
【図１】従来型の並列Ａ／Ｄ変換装置のブロック図であ
る。
る。
【図２】図２のＡ〜Ｆは、図１に示した従来型のＡ／Ｄ
変換装置の、「理想的」なサブサンプリングクロック信
号による処理を描いたグラフである。図２のＧ〜Ｉは、
図１に示した従来型のＡ／Ｄ変換装置において、遅くタ
イミング精度の低いエッジを有するサブサンプリングク
ロックにより生じたサンプリングエラーを示す図であ
る。
変換装置の、「理想的」なサブサンプリングクロック信
号による処理を描いたグラフである。図２のＧ〜Ｉは、
図１に示した従来型のＡ／Ｄ変換装置において、遅くタ
イミング精度の低いエッジを有するサブサンプリングク
ロックにより生じたサンプリングエラーを示す図であ
る。
【図３】本発明に基づくアナログサンプリング装置及び
本発明に基づくクロック信号発生器を組み込んだ、本発
明に基づくＡ／Ｄ変換装置のブロック図である。
本発明に基づくクロック信号発生器を組み込んだ、本発
明に基づくＡ／Ｄ変換装置のブロック図である。
【図４】図４のＡ〜Ｊは、図３に示したアナログサンプ
リング装置及びＡ／Ｄ変換装置の処理を描いたものであ
り、本発明に基づくクロック信号発生器により発生され
たサブサンプリングクロック信号の高速でタイミング精
度の高いエッジがサンプリングエラーをどのように防い
でいるかを表わしたものである。
リング装置及びＡ／Ｄ変換装置の処理を描いたものであ
り、本発明に基づくクロック信号発生器により発生され
たサブサンプリングクロック信号の高速でタイミング精
度の高いエッジがサンプリングエラーをどのように防い
でいるかを表わしたものである。
１２、１３、１４、１５ Ａ／Ｄ変換器 １６、１７、１８、１９ トラックホールド回路 ２２ トラックホールド回路のアナログ信号入力 ２３ トラックホールド回路のクロック信号入力 ２４ トラックホールド回路のアナログ出力 ２５ Ａ／Ｄ変換器のアナログ入力 ２６ Ａ／Ｄ変換器のデジタル出力 １００ Ａ／Ｄ変換装置 １２８ クロック信号発生器 １４０ アナログサンプリング回路 １４９ クロックウィンドウ信号発生器 １５１、１５２、１５３、１５４ ゲート回路 １５５ クロックウィンドウ信号発生器のクロック信号
入力 １５７ クロックウィンドウ信号発生器のＮ個の出力の
１つ １５９ ゲート回路（１５１）の第一の入力 １６１、１６２、１６３、１６４ クロックウィンドウ
信号発生器の出力とゲート回路の第二の入力を繋ぐ信号
経路 １７１、１７２、１７３、１７４ ゲート回路の出力と
トラックホールド回路のウィンドウ信号入力とを繋ぐ信
号経路
入力 １５７ クロックウィンドウ信号発生器のＮ個の出力の
１つ １５９ ゲート回路（１５１）の第一の入力 １６１、１６２、１６３、１６４ クロックウィンドウ
信号発生器の出力とゲート回路の第二の入力を繋ぐ信号
経路 １７１、１７２、１７３、１７４ ゲート回路の出力と
トラックホールド回路のウィンドウ信号入力とを繋ぐ信
号経路
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ.
Claims (19)
- 【請求項１】高速でタイミング精度の高いエッジを各々
が有するＮ個のサブサンプリングクロック信号を、主ク
ロック信号から発生させるクロック信号発生器であっ
て、 前記主クロック信号を受信するように接続し、タイミン
グ精度の低いエッジを有するＮ個（Ｎは１よりも大きい
整数）のクロックウィンドウ信号を発生するクロックウ
ィンドウ信号発生回路と、 Ｎ個のゲート回路と、 を含む前記クロック信号発生器であって、 前記Ｎ個のゲート回路の各々は、前記クロックウィンド
ウ信号の１つにより定義される論理状態と、前記クロッ
クウィンドウ信号の１つのタイミング精度の低いエッジ
とは独立した主クロック信号により定義されるエッジタ
イミングとを有するサブサンプリングクロック信号の１
つを発生し、 前記Ｎ個のゲート回路は、前記クロックウィンドウ信号
の１つを受信するように接続された第一の入力と、前記
主クロック信号を受信するように接続された第二の入力
と、前記サブサンプリングクロック信号の１つを供給す
る出力とを含むことを特徴とする前記クロック信号発生
器。 - 【請求項２】前記クロックウィンドウ信号のエッジが速
度を有し、前記ゲート回路は、前記クロックウィンドウ
信号のエッジ速度とは独立した速度のエッジを有する前
記サブサンプリングクロック信号を発生することを特徴
とする請求項１に記載のクロック信号発生器。 - 【請求項３】前記ゲート回路がマッチした伝搬遅延を有
することを特徴とする請求項１に記載のクロック信号発
生器。 - 【請求項４】前記ゲート回路の前記出力に、実質的に等
しい負荷が接続されることを特徴とする請求項１に記載
のクロック信号発生器。 - 【請求項５】前記ゲート回路が前記主クロック信号を受
信する為の実質的に等しい長さの信号経路を更に含む請
求項１に記載のクロック信号発生器。 - 【請求項６】前記クロック信号発生器により前記サブサ
ンプリングクロック信号が送られるＮ個の出力端子と、 前記ゲートの出力を対応する前記出力端子の１つに接続
する、実質的に等しい長さの信号経路と、 を更に含む請求項１に記載のクロック信号発生器。 - 【請求項７】前記ゲートの各々が、ＡＮＤゲート、ＯＲ
ゲート、ＮＡＮＤゲート、ＮＯＲゲートのいずれか１つ
を含むことを特徴とする請求項１に記載のクロック信号
発生器。 - 【請求項８】主クロック信号により正確に定義された時
間間隔でアナログ入力信号をサンプリングする為のアナ
ログサンプリング回路であって、 各々がクロック信号入力を含むＮ個（Ｎは１よりも大き
い整数）のトラックホールド回路と、 前記主クロック信号を受信するように接続した入力とＮ
個の出力とを有するクロックウィンドウ信号発生器およ
びＮ個のゲート回路を含むクロック信号発生器と、 を含み、 前記クロックウインドウ信号発生器は、タイミング精度
の低いエッジを有するクロックウィンドウ信号を主クロ
ック信号から発生させ、前記クロックウィンドウ信号の
１つを前記出力の各々へと送り、 前記Ｎ個のゲート回路の各々は、前記クロックウィンド
ウ信号の１つにより定義される論理状態と、前記クロッ
クウィンドウ信号の１つのタイミング精度の低いエッジ
とは独立した前記主クロック信号により定義されたエッ
ジタイミングとを有するサブサンプリングクロック信号
を発生し、 前記Ｎ個のゲート回路は、前記クロックウィンドウ信号
発生器の出力の１つに接続する第一の入力と、前記主ク
ロック信号を受信するように接続した第二の入力と、前
記トラックホールド回路の１つの前記クロック信号入力
へと接続する出力とを含むことを特徴とする前記アナロ
グサンプリング回路。 - 【請求項９】前記クロックウィンドウ信号の前記エッジ
が速度を有し、前記ゲート回路が前記クロックウィンド
ウ信号のエッジ速度とは独立な速度のエッジを有する前
記サブサンプリング信号を発生させることを特徴とする
請求項８に記載のアナログサンプリング回路。 - 【請求項１０】前記ゲート回路がマッチした伝搬遅延を
有することを特徴とする請求項８に記載のアナログサン
プリング回路。 - 【請求項１１】前記ゲート回路の出力が、実質的に等し
い負荷を供することを特徴とする請求項８に記載のアナ
ログサンプリング回路。 - 【請求項１２】前記ゲート回路の前記第二の入力を前記
主クロック信号を受信するように接続する、実質的に等
しい長さの信号経路を更に含むことを特徴とする請求項
８に記載のアナログサンプリング回路。 - 【請求項１３】前記ゲート回路の前記出力を前記トラッ
クホールド回路の前記クロック信号入力へと相互接続す
る、実質的に等しい長さの信号経路を更に含むことを特
徴とする請求項８に記載のアナログサンプリング回路。 - 【請求項１４】アナログ信号入力とクロック信号入力と
アナログ出力とを含むＮ個（Ｎは１よりも大きい整数）
のトラックホールド回路と、ここで、前記トラックホー
ルド回路の前記アナログ信号入力同士は相互に接続して
おり、 前記トラックホールド回路の１つのアナログ出力に接続
しているアナログ入力とデジタル出力とを各々含むＮ個
のＡ／Ｄ変換器と、 クロック信号発生器と、 を含むＮチャンネル並列Ａ／Ｄ変換装置であって、 前記クロック信号発生器は、主クロック信号を受信する
ように接続された入力とＮ個の出力とを含むクロックウ
ィンドウ信号発生器およびＮ個のゲート回路を含み、 前記クロックウィンドウ信号発生器は、前記主クロック
信号から、タイミング精度の低いエッジを各々が有する
クロックウィンドウ信号を作り、前記クロックウィンド
ウ信号の１つを前記出力の各々へと送り、 前記Ｎ個のゲート回路の各々は、前記クロックウィンド
ウ信号の１つにより定義される論理状態と、前記クロッ
クウィンドウ信号の１つのタイミング精度の低いエッジ
とは独立した前記主クロック信号により定義されるエッ
ジタイミングとを含むサブサンプリングクロック信号を
発生し、 前記Ｎ個のゲート回路は、前記クロックウィンドウ信号
発生器の前記出力の１つに接続する第一の入力と、前記
主クロック信号を受信するように接続する第二の入力
と、前記トラックホールド回路の１つのクロック信号入
力に接続する出力を含む前記ゲート回路とを含むことを
特徴とする前記Ｎチャンネル並列Ａ／Ｄ変換装置。 - 【請求項１５】前記クロックウィンドウ信号のエッジに
は速度があり、前記ゲート回路が前記クロックウィンド
ウ信号のエッジ速度とは独立した速度のエッジを含む前
記サブサンプリングクロック信号を発生することを特徴
とする請求項１４に記載のＡ／Ｄ変換装置。 - 【請求項１６】前記ゲート回路がマッチした伝搬遅延を
有することを特徴とする請求項１４に記載のＡ／Ｄ変換
装置。 - 【請求項１７】前記ゲート回路の前記出力が実質的に等
しい負荷を供することを特徴とする請求項１４に記載の
アナログサンプリング回路。 - 【請求項１８】前記ゲート回路の前記第二の入力を前記
主クロック信号を受信するように接続する実質的に等し
い長さの信号経路を更に含むことを特徴とする請求項１
４に記載のＡ／Ｄ変換装置。 - 【請求項１９】前記ゲート回路の前記出力を前記トラッ
クホールド回路の前記クロック信号入力へと相互接続す
る実質的に等しい長さの信号経路を更に含むことを特徴
とする請求項１４に記載のＡ／Ｄ変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/306339 | 1999-05-06 | ||
| US09/306,339 US6259281B1 (en) | 1999-05-06 | 1999-05-06 | Parallel analog sampling circuit and analog-to-digital converter system incorporating clock signal generator generating sub-sampling clock signals with fast and precisely-timed edges |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000354026A true JP2000354026A (ja) | 2000-12-19 |
| JP2000354026A5 JP2000354026A5 (ja) | 2006-11-16 |
Family
ID=23184854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000134811A Ceased JP2000354026A (ja) | 1999-05-06 | 2000-05-08 | 高速でタイミング精度の高いエッジを有するサブサンプリングクロック信号を発生させる為のクロック信号発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6259281B1 (ja) |
| EP (1) | EP1050792A3 (ja) |
| JP (1) | JP2000354026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014516232A (ja) * | 2011-06-10 | 2014-07-07 | アストリアム リミテッド | 非同期データストリームのアライメント |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6956423B2 (en) * | 2002-02-01 | 2005-10-18 | Agilent Technologies, Inc. | Interleaved clock signal generator having serial delay and ring counter architecture |
| DE102005015429B3 (de) * | 2005-04-04 | 2006-10-19 | Infineon Technologies Ag | Takterzeugung für einen zeitversetzt arbeitenden Analog-Digital-Wandler |
| US7668153B2 (en) * | 2007-03-27 | 2010-02-23 | Adc Telecommunications, Inc. | Method for data converter sample clock distribution |
| US7564386B2 (en) | 2007-11-16 | 2009-07-21 | Agilent Technologies, Inc. | Pre-processing data samples from parallelized data converters |
| US8749419B2 (en) * | 2009-08-11 | 2014-06-10 | Hittite Microwave Corporation | ADC with enhanced and/or adjustable accuracy |
| CN101917194B (zh) * | 2010-09-01 | 2013-03-20 | 李云初 | 双沿触发高速数模转换器 |
| US8913698B2 (en) * | 2011-04-11 | 2014-12-16 | Softwaveradio, Inc. | Programmable, frequency agile direct conversion digital receiver with high speed oversampling |
| US9461743B1 (en) * | 2014-07-16 | 2016-10-04 | Rockwell Collins, Inc. | Pulse to digital detection circuit |
| US10072458B2 (en) * | 2014-12-16 | 2018-09-11 | Current Products Corp | Remote controlled motorized wand for controlling blinds |
| US9979582B1 (en) | 2017-07-10 | 2018-05-22 | IQ-Analog Corp. | Multi-zone analog-to-digital converter (ADC) |
| US10033398B1 (en) | 2017-07-10 | 2018-07-24 | IQ-Analog Corporation | Multi-zone digital-to-analog converter (DAC) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4271488A (en) * | 1979-04-13 | 1981-06-02 | Tektronix, Inc. | High-speed acquisition system employing an analog memory matrix |
| JPH04157379A (ja) * | 1990-10-20 | 1992-05-29 | Fujitsu Ltd | 遅延測定方式 |
| US5649176A (en) * | 1995-08-10 | 1997-07-15 | Virtual Machine Works, Inc. | Transition analysis and circuit resynthesis method and device for digital circuit modeling |
| KR100273251B1 (ko) * | 1997-12-17 | 2001-01-15 | 김영환 | 듀티비를 보상하는 부지연신호 발생회로 |
-
1999
- 1999-05-06 US US09/306,339 patent/US6259281B1/en not_active Expired - Lifetime
-
2000
- 2000-04-13 EP EP00108195A patent/EP1050792A3/en not_active Withdrawn
- 2000-05-08 JP JP2000134811A patent/JP2000354026A/ja not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014516232A (ja) * | 2011-06-10 | 2014-07-07 | アストリアム リミテッド | 非同期データストリームのアライメント |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1050792A3 (en) | 2005-01-05 |
| US6259281B1 (en) | 2001-07-10 |
| EP1050792A2 (en) | 2000-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3553639B2 (ja) | タイミング調整回路 | |
| TWI342403B (en) | Jitter measuring system and method | |
| US8217824B2 (en) | Analog-to-digital converter timing circuits | |
| CN101272146A (zh) | 模数转换器系统 | |
| JP2000354026A (ja) | 高速でタイミング精度の高いエッジを有するサブサンプリングクロック信号を発生させる為のクロック信号発生器 | |
| US7884748B2 (en) | Ramp-based analog to digital converters | |
| JP2008271531A (ja) | アナログ−デジタル変換 | |
| US20060038596A1 (en) | Delay locked loop circuitry and method for optimizing delay timing in mixed signal systems | |
| CN115933352A (zh) | 基于延迟多次采样的低功耗时间数字转换器电路 | |
| JPH0856143A (ja) | 周期クロックの可変遅延回路 | |
| US6255884B1 (en) | Uniform clock timing circuit | |
| JP2018125838A (ja) | 高速及び低電力のデジタル／アナログアップコンバータ | |
| US8988269B2 (en) | Time difference adjustment circuit and time-to-digital converter including the same | |
| CN117955496A (zh) | 一种时间交织模数转换系统及校准方法 | |
| CN110417412B (zh) | 一种时钟生成方法、时序电路及模数转换器 | |
| US7932848B2 (en) | Pulse delay circuit and A/D converter including same | |
| US6215432B1 (en) | Reducing digital switching noise in mixed signal IC's | |
| US20040114469A1 (en) | Multi-phase clock time stamping | |
| CN109143833A (zh) | 一种应用于高分辨率时间数字转换器的小数部分测量电路 | |
| US6653872B2 (en) | Multi-channel precision synchronous voltage-to-frequency converter | |
| Budanov et al. | An 8-bit flash analog-to-digital converter with an array of redundant comparators | |
| KR100291126B1 (ko) | 복수개의서브-회로및클럭신호재생회로를구비하는회로장치 | |
| JPH0645936A (ja) | アナログ・デジタル変換方式 | |
| CN222916006U (zh) | 一种时序电路、芯片及电子设备 | |
| Huang et al. | A new cycle-time-to-digital converter with two level conversion scheme |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060929 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060929 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090415 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090424 |
|
| A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20090821 |