JP2000356975A5

JP2000356975A5 -

Info

Publication number: JP2000356975A5
Application number: JP1999170262A
Authority: JP
Filing date: 1999-06-16
Publication date: 2004-09-24

Description

【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明の駆動回路は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に対応してマトリックス状に配置された画素電極とを有する電気光学パネルを駆動する駆動回路において、パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備え、前記各制御パルスに基づいてオン・オフが制御される複数のスイッチング部と、前記各スイッチング部の他方の信号端子に各々接続されるとともに、前記各制御パルスに基づいて、入力信号を各々ラッチする複数の第１ラッチ部と、前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部とを少なくとも備えたことを特徴とする。また、駆動回路は、前記各第２ラッチ部の各出力信号をデジタル信号からアナログ信号に変換して、前記各データ線に出力するデジタルアナログ変換部を備えるものであってもよい。

【００１８】
また、上述した駆動回路において、前記制御パルスはＨレベルにおいてアクティブになり、前記スイッチング部はＮチャンネルトランジスタで構成されることが望ましい。この場合、前記第１ラッチ部は、前記Ｎチャンネルトランジスタのソースと接続される一方の入力端子と、Ｈレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するノア回路と、前記ノア回路の出力端子と入力端子が接続され、前記ノア回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＨレベルの期間にあっては出力端子をハイインピーダンス状態にし、Ｌレベルの期間にあっては出力端子をローインピーダンス状態にするインバータとを備えることが望ましい。係る構成によれば、リセット信号によって、ＮチャンネルトランジスタのソースがＨレベルになるので、画像データを第１ラッチ部に取り込む際、Ｎチャンネルトランジスタのソース電圧を常にＨレベルにすることができるので、画像データを確実にサンプリングすることが可能となる。
また、上述した駆動回路において、前記リセット信号を供給する配線と前記データ線は交差しないことが望ましい。

【００１９】
また、上述した駆動回路において、前記制御パルスはＬレベルにおいてアクティブになり、前記スイッチング部はＰチャンネルトランジスタで構成されることが望ましい。この場合、前記第１ラッチ部は、前記Ｐチャンネルトランジスタのソースと接続される一方の入力端子と、Ｌレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するナンド回路と、前記ナンド回路の出力端子と入力端子が接続され、前記ナンド回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＬレベルの期間にあっては出力をハイインピーダンス状態にし、Ｈレベルの期間にあっては出力端子をローインピーダンス状態にするインバータとを備えることが望ましい。係る構成によれば、リセット信号によって、ＰチャンネルトランジスタのソースがＬレベルになるので、画像データを第１ラッチ部に取り込む際、Ｐチャンネルトランジスタのソース電圧を常にＬレベルにすることができるので、画像データを確実にサンプリングすることが可能となる。
また、上述した駆動回路において、前記リセット信号を供給する配線と前記データ線は交差しないことが望ましい。

Claims

複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に対応してマトリックス状に配置された画素電極とを有する電気光学パネルを駆動する駆動回路において、
パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備え、前記各制御パルスに基づいてオン・オフが制御される複数のスイッチング部と、
前記各スイッチング部の他方の信号端子に各々接続されるとともに、前記各制御パルスに基づいて、入力信号を各々ラッチする複数の第１ラッチ部と、
前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部と、
を少なくとも備えたことを特徴とする駆動回路。
前記各第２ラッチ部の各出力信号をデジタル信号からアナログ信号に変換して、前記各データ線に出力するデジタルアナログ変換部を備えたことを特徴とする請求項１に記載の駆動回路。
前記制御パルス生成部の各出力端子と前記複数のスイッチング部に係る各制御端子とは、前記画像データ供給線と交差する各配線によって接続されることを特徴とする請求項１または２に記載の駆動回路。
前記制御パルスはＨレベルにおいてアクティブになり、前記スイッチング部はＮチャンネルトランジスタで構成されることを特徴とする請求項１または２に記載の駆動回路。
前記第１ラッチ部は、
前記Ｎチャンネルトランジスタのソースと接続される一方の入力端子と、Ｈレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するノア回路と、
前記ノア回路の出力端子と入力端子が接続され、前記ノア回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＨレベルの期間にあっては出力をハイインピーダンス状態にし、Ｌレベルの期間にあっては出力端子をローインピーダンス状態にするインバータと
を備えることを特徴とする請求項４に記載の駆動回路。
前記リセット信号を供給する配線と前記データ線は交差しないことを特徴とする請求項５に記載の駆動回路。
前記制御パルスはＬレベルにおいてアクティブになり、前記スイッチング部はＰチャンネルトランジスタで構成されることを特徴とする請求項１または２に記載の駆動回路。
前記第１ラッチ部は、
前記Ｐチャンネルトランジスタのソースと接続される一方の入力端子と、Ｌレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するナンド回路と、
前記ナンド回路の出力端子と入力端子が接続され、前記ナンド回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＬレベルの期間にあっては出力をハイインピーダンス状態にし、Ｈレベルの期間にあっては出力端子をローインピーダンス状態にするインバータと
を備えることを特徴とする請求項６に記載の駆動回路。
前記リセット信号を供給する配線と前記データ線は交差しないことを特徴とする請求項８に記載の駆動回路。
請求項１乃至９のうちいずれか１項に記載された駆動回路と、
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する電気光学パネルと
を有する電気光学装置。
請求項１０に記載した電気光学装置を備えたことを特徴とする電子機器。