JP2000357400A - 半導体記憶装置のスタンバイシステム及び方法 - Google Patents
半導体記憶装置のスタンバイシステム及び方法Info
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- JP2000357400A JP2000357400A JP11166266A JP16626699A JP2000357400A JP 2000357400 A JP2000357400 A JP 2000357400A JP 11166266 A JP11166266 A JP 11166266A JP 16626699 A JP16626699 A JP 16626699A JP 2000357400 A JP2000357400 A JP 2000357400A
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Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリセルを外部の電源から切り離さずに、
データリテンション不良のスクリーニングを可能にする 【解決手段】 外部電源に接続される複数のチップの各
々にスタティックＲＡＭのメモリセル３が設けられる半
導体記憶装置のスタンバイシステムに、チップの前記メ
モリセルに供給される前記外部電源の電圧を降下して前
記メモリセルをスタンバイにするためのレギュレータ回
路１と、データリテンション不良を検出する時に前記レ
ギュレータ回路に前記外部電源の電圧を降下させる制御
信号を前記レギュレータ回路に出力するメモリコントロ
ール回路２とを備える。
データリテンション不良のスクリーニングを可能にする 【解決手段】 外部電源に接続される複数のチップの各
々にスタティックＲＡＭのメモリセル３が設けられる半
導体記憶装置のスタンバイシステムに、チップの前記メ
モリセルに供給される前記外部電源の電圧を降下して前
記メモリセルをスタンバイにするためのレギュレータ回
路１と、データリテンション不良を検出する時に前記レ
ギュレータ回路に前記外部電源の電圧を降下させる制御
信号を前記レギュレータ回路に出力するメモリコントロ
ール回路２とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置のスタン
バイシステム及び方法に関する。特に、本発明は、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ；スタティックＲＡＭ）のメモリセルのデー
タリテンション不良を検出するための半導体記憶装置の
スタンバイシステム及び方法に関する。
バイシステム及び方法に関する。特に、本発明は、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ；スタティックＲＡＭ）のメモリセルのデー
タリテンション不良を検出するための半導体記憶装置の
スタンバイシステム及び方法に関する。
【０００２】
【従来の技術】図５は従来におけるＳＲＡＭの半導体記
憶装置の回路構成を説明する図である。なお、全図を通
して同一の構成要素には同一の符号、番号を付して説明
を行う。ＳＲＡＭの半導体記憶装置では複数のチップ又
はメモリブロックの各々に複数のメモリセル３が設けら
れ、本図に示すように、メモリセル３は、シリコン基板
に形成され、４トランジスタ、２抵抗型のＳＲＡＭの代
表例として、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ；金属酸化物半導体）で構成され
る。
憶装置の回路構成を説明する図である。なお、全図を通
して同一の構成要素には同一の符号、番号を付して説明
を行う。ＳＲＡＭの半導体記憶装置では複数のチップ又
はメモリブロックの各々に複数のメモリセル３が設けら
れ、本図に示すように、メモリセル３は、シリコン基板
に形成され、４トランジスタ、２抵抗型のＳＲＡＭの代
表例として、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ；金属酸化物半導体）で構成され
る。
【０００３】メモリセル３では２個のＣＭＯＳ（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ ＭｅｔａｌＯｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ；相補型金属酸化物半導体）ＦＥ
Ｔ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ；電界効果トランジスタ）３１、３２がたすき掛けに
され、ＦＦ（Ｆｌｉｐ ｆｌｏｐ；フリップフロップ）
回路が構成され、それぞれビットＤ、ビット反転Ｄのデ
ータが記憶される。ＣＭＯＳＦＥＴ３１、３２はプルア
ップ抵抗Ｒ３３、Ｒ３４を介して、電圧Ｖｃｃの外部電
源に接続される。
ｐｌｅｍｅｎｔａｒｙ ＭｅｔａｌＯｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ；相補型金属酸化物半導体）ＦＥ
Ｔ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ；電界効果トランジスタ）３１、３２がたすき掛けに
され、ＦＦ（Ｆｌｉｐ ｆｌｏｐ；フリップフロップ）
回路が構成され、それぞれビットＤ、ビット反転Ｄのデ
ータが記憶される。ＣＭＯＳＦＥＴ３１、３２はプルア
ップ抵抗Ｒ３３、Ｒ３４を介して、電圧Ｖｃｃの外部電
源に接続される。
【０００４】ＣＭＯＳＦＥＴ３１、３２の各々にはＭＯ
ＳＦＥＴ３５、３６が接続され、ＭＯＳＦＥＴ３５、３
６はワード線、データ線に接続され、ＭＯＳＦＥＴ３
１、３２から記憶されたデータを読み出し、又はＭＯＳ
ＦＥＴ３１、３２にデータを書き込む。さらに、ＳＲＡ
Ｍの半導体記憶装置にはメモリコントロール回路２が設
けられ、メモリコントロール回路２は電圧Ｖｃｃの外部
電源に接続され、チップを有効にするＣＳ（チップセレ
クト）端子を有し、メモリセル３に対しライトリードの
アクセス制御を行う。
ＳＦＥＴ３５、３６が接続され、ＭＯＳＦＥＴ３５、３
６はワード線、データ線に接続され、ＭＯＳＦＥＴ３
１、３２から記憶されたデータを読み出し、又はＭＯＳ
ＦＥＴ３１、３２にデータを書き込む。さらに、ＳＲＡ
Ｍの半導体記憶装置にはメモリコントロール回路２が設
けられ、メモリコントロール回路２は電圧Ｖｃｃの外部
電源に接続され、チップを有効にするＣＳ（チップセレ
クト）端子を有し、メモリセル３に対しライトリードの
アクセス制御を行う。
【０００５】この電圧Ｖｃｃの電源はチップ又はメモリ
ブロックの外部電源端子から直接に配線されている。と
ころで、メモリセル３には、シリコン結晶欠陥等により
セルリークが発生する場合がある。このセルリークが発
生すると、メモリセル３はデータリテンション不良に至
る。このデータリテンション不良を検出する方法として
メモリセル３への外部電源の電圧Ｖｃｃを降下してデー
タリテンション試験を行うことが知られている。そし
て、従来では、チップのメモリセル３に関するデータリ
テンション不良のスクリーニングはメモリセル３を外部
電源から切り離して、試験用電源によりメモリセル３単
品に対してだけ電圧を降下させるようにして行われてい
た。
ブロックの外部電源端子から直接に配線されている。と
ころで、メモリセル３には、シリコン結晶欠陥等により
セルリークが発生する場合がある。このセルリークが発
生すると、メモリセル３はデータリテンション不良に至
る。このデータリテンション不良を検出する方法として
メモリセル３への外部電源の電圧Ｖｃｃを降下してデー
タリテンション試験を行うことが知られている。そし
て、従来では、チップのメモリセル３に関するデータリ
テンション不良のスクリーニングはメモリセル３を外部
電源から切り離して、試験用電源によりメモリセル３単
品に対してだけ電圧を降下させるようにして行われてい
た。
【０００６】
【発明が解決しょうとする課題】しかしながら、上記半
導体記憶装置で被試験体であるメモリセル３のチップを
搭載した基板で外部電源の電圧を降下させてデータリテ
ンション不良のスクリーニングをする場合、周辺回路、
周辺デバイス等もその電圧が降下して動作しないため、
メモリセル３のデータリテンション不良のスクリーニン
グが不可能であるという問題がある。また、メモリセル
３を単品に切り離してその試験を行うことは、非常に煩
雑である。このため、データリテンション不良のスクリ
ーニングは十分に行えず、信頼性向上の点で問題があっ
た。
導体記憶装置で被試験体であるメモリセル３のチップを
搭載した基板で外部電源の電圧を降下させてデータリテ
ンション不良のスクリーニングをする場合、周辺回路、
周辺デバイス等もその電圧が降下して動作しないため、
メモリセル３のデータリテンション不良のスクリーニン
グが不可能であるという問題がある。また、メモリセル
３を単品に切り離してその試験を行うことは、非常に煩
雑である。このため、データリテンション不良のスクリ
ーニングは十分に行えず、信頼性向上の点で問題があっ
た。
【０００７】したがって、本発明は上記問題点に鑑み
て、メモリセル３を外部電源から切り離さずに、データ
リテンション不良のスクリーニングを可能にする半導体
記憶装置のスタンバイシステム及び方法を提供する。
て、メモリセル３を外部電源から切り離さずに、データ
リテンション不良のスクリーニングを可能にする半導体
記憶装置のスタンバイシステム及び方法を提供する。
【０００８】
【課題を解決するための手段】本発明は前記問題点を解
決するために、外部電源に接続される複数のチップの各
々にスタティックＲＡＭのメモリセルが設けられる半導
体記憶装置のスタンバイシステムにおいて、前記チップ
の前記メモリセルに供給される前記外部電源の電圧を降
下して前記メモリセルをスタンバイにするためのレギュ
レータ回路と、データリテンション不良を検出する時に
前記レギュレータ回路に前記外部電源の電圧を降下させ
る制御信号を前記レギュレータ回路に出力するメモリコ
ントロール回路とを備えることを特徴とする半導体記憶
装置のスタンバイシステムを提供する。好ましくは、前
記スタティックＲＡＭのメモリセルが４トランジスタ、
２抵抗又は、ＴＦＴで形成される。
決するために、外部電源に接続される複数のチップの各
々にスタティックＲＡＭのメモリセルが設けられる半導
体記憶装置のスタンバイシステムにおいて、前記チップ
の前記メモリセルに供給される前記外部電源の電圧を降
下して前記メモリセルをスタンバイにするためのレギュ
レータ回路と、データリテンション不良を検出する時に
前記レギュレータ回路に前記外部電源の電圧を降下させ
る制御信号を前記レギュレータ回路に出力するメモリコ
ントロール回路とを備えることを特徴とする半導体記憶
装置のスタンバイシステムを提供する。好ましくは、前
記スタティックＲＡＭのメモリセルが４トランジスタ、
２抵抗又は、ＴＦＴで形成される。
【０００９】この手段により、メモリチップを基板搭載
後、システム等で動作使用している間に生じたシリコン
結晶欠陥成長によるデータリテンション障害チップを特
定して改修することで、システムの動作信頼性が大幅に
向上及び維持することが可能になる。好ましくは、前記
レギュレータ回路により降下した電圧は、実質的に前記
外部電源の電圧の半分にしてもよい。この降下した電圧
がデータリテンション不良を起こす電圧であるためであ
る。
後、システム等で動作使用している間に生じたシリコン
結晶欠陥成長によるデータリテンション障害チップを特
定して改修することで、システムの動作信頼性が大幅に
向上及び維持することが可能になる。好ましくは、前記
レギュレータ回路により降下した電圧は、実質的に前記
外部電源の電圧の半分にしてもよい。この降下した電圧
がデータリテンション不良を起こす電圧であるためであ
る。
【００１０】好ましくは、前記レギュレータ回路により
前記外部電源の電圧を降下する前にメモリセルにデータ
をライトし、前記外部電源の電圧を降下した後に元の電
圧に戻して前記メモリセルのデータをリードし、ライト
された前記データと、リードされた前記データを比較し
てデータリテンション不良を検出する。この手段によ
り、リードデータとライトデータの比較に基づいてデー
タリテンション不良チップを特定できる。好ましくは、
前記メモリコントロール回路は、不使用の前記チップに
対して前記レギュレータ回路に前記外部電源の電圧を降
下させる制御信号を前記レギュレータ回路に出力する。
前記外部電源の電圧を降下する前にメモリセルにデータ
をライトし、前記外部電源の電圧を降下した後に元の電
圧に戻して前記メモリセルのデータをリードし、ライト
された前記データと、リードされた前記データを比較し
てデータリテンション不良を検出する。この手段によ
り、リードデータとライトデータの比較に基づいてデー
タリテンション不良チップを特定できる。好ましくは、
前記メモリコントロール回路は、不使用の前記チップに
対して前記レギュレータ回路に前記外部電源の電圧を降
下させる制御信号を前記レギュレータ回路に出力する。
【００１１】この手段により、メモリブロックの使用マ
ップにそって，消費電力の低減制御がユーザ制御で容易
に行える。さらに、本発明は、外部電源に接続される複
数のチップの各々にスタティックＲＡＭのメモリセルが
設けられる半導体記憶装置のスタンバイ方法において、
前記チップの前記メモリセルに供給される前記外部電源
の電圧を降下して前記メモリセルをスタンバイにする工
程と、データリテンション不良を検出する時に前記メモ
リセルをスタンバイにする工程とを備えることを特徴と
する半導体記憶装置のスタンバイ方法を提供する。
ップにそって，消費電力の低減制御がユーザ制御で容易
に行える。さらに、本発明は、外部電源に接続される複
数のチップの各々にスタティックＲＡＭのメモリセルが
設けられる半導体記憶装置のスタンバイ方法において、
前記チップの前記メモリセルに供給される前記外部電源
の電圧を降下して前記メモリセルをスタンバイにする工
程と、データリテンション不良を検出する時に前記メモ
リセルをスタンバイにする工程とを備えることを特徴と
する半導体記憶装置のスタンバイ方法を提供する。
【００１２】この手段により、上記発明と同様に、メモ
リチップを基板搭載後、システム等で動作使用している
間に生じたシリコン結晶欠陥成長によるデータリテンシ
ョン障害チップを特定して改修することで、システムの
動作信頼性が大幅に向上及び維持することが可能にな
る。
リチップを基板搭載後、システム等で動作使用している
間に生じたシリコン結晶欠陥成長によるデータリテンシ
ョン障害チップを特定して改修することで、システムの
動作信頼性が大幅に向上及び維持することが可能にな
る。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明に係る半導体
記憶装置のスタンバイシステムを説明する図である。本
図に示すように、図４と異なるのは、メモリセル３を搭
載する複数のチップの各々に又は複数のメモリブロック
の各々に設けられるレギュレータ回路１である。
て図面を参照して説明する。図１は本発明に係る半導体
記憶装置のスタンバイシステムを説明する図である。本
図に示すように、図４と異なるのは、メモリセル３を搭
載する複数のチップの各々に又は複数のメモリブロック
の各々に設けられるレギュレータ回路１である。
【００１４】レギュレータ回路１は、外部の電圧Ｖｃｃ
の電源に接続され、電圧ＶｃｃＣＥＬＬをメモリセル３
の抵抗Ｒ３３、３４に出力する。メモリコントロール回
路２にはスタンバイ（ＳＴＢＹ）信号を入力する外部端
子が設けられ、外部端子にスタンバイ信号が入力する
と、メモリコントロール回路２はレギュレータ回路１に
ＳＴＢＹ制御信号を出力する。レギュレータ回路１はメ
モリコントロール回路２からＳＴＢＹ制御信号の入力が
無ければ、電圧ＶｃｃＣＥＬＬとして外部電源の電圧Ｖ
ｃｃをそのまま出力する。
の電源に接続され、電圧ＶｃｃＣＥＬＬをメモリセル３
の抵抗Ｒ３３、３４に出力する。メモリコントロール回
路２にはスタンバイ（ＳＴＢＹ）信号を入力する外部端
子が設けられ、外部端子にスタンバイ信号が入力する
と、メモリコントロール回路２はレギュレータ回路１に
ＳＴＢＹ制御信号を出力する。レギュレータ回路１はメ
モリコントロール回路２からＳＴＢＹ制御信号の入力が
無ければ、電圧ＶｃｃＣＥＬＬとして外部電源の電圧Ｖ
ｃｃをそのまま出力する。
【００１５】レギュレータ回路１はメモリコントロール
回路２からＳＴＢＹ制御信号の入力が有ると、外部電源
の電圧Ｖｃｃを降下し、電圧ＶｃｃＣＥＬＬを出力す
る。好ましくは、電圧ＶｃｃＣＥＬＬは約Ｖｃｃ／２と
する。これはデータリテンション不良の検出に必要な電
圧である。メモリセル３以外の周辺回路、周辺デバイス
等には外部電源から直接配線され、電源電圧Ｖｃｃが従
来通り供給される。
回路２からＳＴＢＹ制御信号の入力が有ると、外部電源
の電圧Ｖｃｃを降下し、電圧ＶｃｃＣＥＬＬを出力す
る。好ましくは、電圧ＶｃｃＣＥＬＬは約Ｖｃｃ／２と
する。これはデータリテンション不良の検出に必要な電
圧である。メモリセル３以外の周辺回路、周辺デバイス
等には外部電源から直接配線され、電源電圧Ｖｃｃが従
来通り供給される。
【００１６】図２は図１における半導体記憶装置のスタ
ンバイシステム２について一連の動作を説明するフロー
チャートである。ステップＳ１１において、メモリセル
３にデータをライトする。ステップＳ１２において、メ
モリコントロール回路２はその外部端子にスタンバイ
（ＳＴＢＹ）信号を入力する。これにより、スタティッ
クＲＡＭはリードライトモードからスタンバイモードに
なる。ステップＳ１３において、メモリコントロール回
路２からレギュレータ回路１にスタンバイ（ＳＴＢＹ）
制御信号を出力する。
ンバイシステム２について一連の動作を説明するフロー
チャートである。ステップＳ１１において、メモリセル
３にデータをライトする。ステップＳ１２において、メ
モリコントロール回路２はその外部端子にスタンバイ
（ＳＴＢＹ）信号を入力する。これにより、スタティッ
クＲＡＭはリードライトモードからスタンバイモードに
なる。ステップＳ１３において、メモリコントロール回
路２からレギュレータ回路１にスタンバイ（ＳＴＢＹ）
制御信号を出力する。
【００１７】ステップＳ１４において、レギュレータ回
路１からメモリセル３への電圧をＶｃｃからＶｃｃＣＥ
ＬＬへ降下させる。このとき、周辺回路、周辺デバイス
には外部電源の電圧Ｖｃｃが供給されている。ステップ
Ｓ１５において、メモリセル３のデータを保持する。ス
テップＳ１６において、レギュレータ回路１からのスタ
ンバイ（ＳＴＢＹ）制御信号の出力を解除する。ステッ
プＳ１７において、レギュレータ回路１からメモリセル
３への電圧をＶｃｃＣＥＬＬからＶｃｃへ復帰させる。
これにより、スタティックＲＡＭはスタンバイモードか
らリードライトモードに戻る。
路１からメモリセル３への電圧をＶｃｃからＶｃｃＣＥ
ＬＬへ降下させる。このとき、周辺回路、周辺デバイス
には外部電源の電圧Ｖｃｃが供給されている。ステップ
Ｓ１５において、メモリセル３のデータを保持する。ス
テップＳ１６において、レギュレータ回路１からのスタ
ンバイ（ＳＴＢＹ）制御信号の出力を解除する。ステッ
プＳ１７において、レギュレータ回路１からメモリセル
３への電圧をＶｃｃＣＥＬＬからＶｃｃへ復帰させる。
これにより、スタティックＲＡＭはスタンバイモードか
らリードライトモードに戻る。
【００１８】ステップＳ１８において、メモリセル３の
データをリードする。ステップＳ１９において、ステッ
プＳ１１のライトデータとステップＳ１８のリードデー
タの比較を行う。このように、メモリセル３へ供給され
る電圧を降下している期間中に周辺回路、周辺デバイス
には外部電源の電圧が直接供給され、周辺回路、周辺デ
バイスが動作しているので、メモリセル３のデータリテ
ンション不良を特定するスクリーニングが可能になっ
た。
データをリードする。ステップＳ１９において、ステッ
プＳ１１のライトデータとステップＳ１８のリードデー
タの比較を行う。このように、メモリセル３へ供給され
る電圧を降下している期間中に周辺回路、周辺デバイス
には外部電源の電圧が直接供給され、周辺回路、周辺デ
バイスが動作しているので、メモリセル３のデータリテ
ンション不良を特定するスクリーニングが可能になっ
た。
【００１９】したがって、チップを基板搭載後、システ
ム等で動作使用している間に生じたシリコン結晶欠陥成
長によるデータリテンション障害チップを特定し改修す
ることが可能になり、システムの動作信頼性が大幅に向
上及び維持することが可能となる。
ム等で動作使用している間に生じたシリコン結晶欠陥成
長によるデータリテンション障害チップを特定し改修す
ることが可能になり、システムの動作信頼性が大幅に向
上及び維持することが可能となる。
【００２０】図３は図１における半導体記憶装置のスタ
ンバイシステム２について一連の別の動作を説明するフ
ローチャートである。ステップＳ２１において、メモリ
ブロック又はメモリチップの使用マップを表示する。ス
テップＳ２２において、不使用メモリブロック又は不使
用メモリチップのメモリコントロール回路２にスタンバ
イ信号を出力する。
ンバイシステム２について一連の別の動作を説明するフ
ローチャートである。ステップＳ２１において、メモリ
ブロック又はメモリチップの使用マップを表示する。ス
テップＳ２２において、不使用メモリブロック又は不使
用メモリチップのメモリコントロール回路２にスタンバ
イ信号を出力する。
【００２１】ステップＳ２３において、不使用メモリブ
ロック又は不使用メモリチップのレギュレータ回路１か
らメモリセル３への電圧をＶｃｃからＶｃｃＣＥＬＬへ
降下させる。このようにして、不使用メモリブッロク又
は不使用メモリチップのメモリセル３への電圧が約１／
２に降下するので、消費電力が約１／４に低減すること
が可能になる。したがって、消費電力の低減制御がユー
ザ制御で容易に行える。
ロック又は不使用メモリチップのレギュレータ回路１か
らメモリセル３への電圧をＶｃｃからＶｃｃＣＥＬＬへ
降下させる。このようにして、不使用メモリブッロク又
は不使用メモリチップのメモリセル３への電圧が約１／
２に降下するので、消費電力が約１／４に低減すること
が可能になる。したがって、消費電力の低減制御がユー
ザ制御で容易に行える。
【００２２】図４は図１における半導体記憶装置のスタ
ンバイシステムについて別の例を説明する図である。本
図に示すメモリセル３はＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）のＳＲＡＭ
である。本図において図１と異なるのは、プルアップ抵
抗Ｒ３３、Ｒ３４に代わりＭＯＳＦＥＴ３７、３８を抵
抗として使用することである。本図に示す構成において
も図１の構成と同様の作用、効果を得ることが可能であ
る。
ンバイシステムについて別の例を説明する図である。本
図に示すメモリセル３はＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）のＳＲＡＭ
である。本図において図１と異なるのは、プルアップ抵
抗Ｒ３３、Ｒ３４に代わりＭＯＳＦＥＴ３７、３８を抵
抗として使用することである。本図に示す構成において
も図１の構成と同様の作用、効果を得ることが可能であ
る。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
メモリチップを搭載した基板ではリードライトモードで
メモリチップにデータをライト後に、外部端子からスタ
ンバイモードの動作に変えることによりチップ内部のメ
モリセル電圧が低下し不良なデータリテンションを起こ
す。次に、リードライトモードに動作を戻し、メモリチ
ップのデータをリード後、ライトデータと比較すること
によりデータリテンション不良チップを特定できる。
メモリチップを搭載した基板ではリードライトモードで
メモリチップにデータをライト後に、外部端子からスタ
ンバイモードの動作に変えることによりチップ内部のメ
モリセル電圧が低下し不良なデータリテンションを起こ
す。次に、リードライトモードに動作を戻し、メモリチ
ップのデータをリード後、ライトデータと比較すること
によりデータリテンション不良チップを特定できる。
【００２４】上記特徴により、メモリチップを基板搭載
後、システム等で動作使用している間に生じたシリコン
結晶欠陥成長によるデータリテンション障害チップを特
定して改修することで、システムの動作信頼性が大幅に
向上及び維持することが可能になる。また、本発明のチ
ップ又はメモリブロックを使用したシステムにおいてチ
ップ又はメモリブロックの使用マップにそって，消費電
力の低減制御がユーザ制御で容易に行える。
後、システム等で動作使用している間に生じたシリコン
結晶欠陥成長によるデータリテンション障害チップを特
定して改修することで、システムの動作信頼性が大幅に
向上及び維持することが可能になる。また、本発明のチ
ップ又はメモリブロックを使用したシステムにおいてチ
ップ又はメモリブロックの使用マップにそって，消費電
力の低減制御がユーザ制御で容易に行える。
【図１】本発明に係る半導体記憶装置のスタンバイシス
テムを説明する図である。
テムを説明する図である。
【図２】図１における半導体記憶装置のスタンバイシス
テム２について一連の動作を説明するフローチャートで
ある。
テム２について一連の動作を説明するフローチャートで
ある。
【図３】図１における半導体記憶装置のスタンバイシス
テム２について一連の別の動作を説明するフローチャー
トである。
テム２について一連の別の動作を説明するフローチャー
トである。
【図４】図１における半導体記憶装置のスタンバイシス
テムについて別の例を説明する図である。
テムについて別の例を説明する図である。
【図５】従来におけるＳＲＡＭの半導体記憶装置の回路
構成を説明する図である。
構成を説明する図である。
１…レギュレータ回路 ２…メモリコントロール回路 ３…メモリセル ３１、３２…ＣＭＯＳ ３３、３４…抵抗 ３５、３６、３７、３８…ＭＯＳ
Claims (7)
- 【請求項１】 外部電源に接続される複数のチップの各
々にスタティックＲＡＭのメモリセルが設けられる半導
体記憶装置のスタンバイシステムにおいて、 前記チップの前記メモリセルに供給される前記外部電源
の電圧を降下して前記メモリセルをスタンバイにするた
めのレギュレータ回路と、 データリテンション不良を検出する時に前記レギュレー
タ回路に前記外部電源の電圧を降下させる制御信号を前
記レギュレータ回路に出力するメモリコントロール回路
とを備えることを特徴とする半導体記憶装置のスタンバ
イシステム。 - 【請求項２】 前記スタティックＲＡＭのメモリセルが
４トランジスタ、２抵抗で形成されることを特徴とす
る、請求項１に記載の半導体記憶装置のスタンバイシス
テム。 - 【請求項３】 前記スタティックＲＡＭのメモリセルが
ＴＦＴで形成されることを特徴とする、請求項２に記載
の半導体記憶装置のスタンバイシステム。 - 【請求項４】 前記レギュレータ回路により降下した電
圧が前記外部電源の電圧の実質的に半分であることを特
徴とする、請求項１に記載の半導体記憶装置のスタンバ
イシステム。 - 【請求項５】 前記レギュレータ回路により前記外部電
源の電圧を降下する前にメモリセルにデータをライト
し、前記外部電源の電圧を降下した後に元の電圧に戻し
て前記メモリセルのデータをリードし、ライトされた前
記データと、リードされた前記データを比較してデータ
リテンション不良を検出することを特徴とする、請求項
１に記載の半導体記憶装置のスタンバイシステム。 - 【請求項６】 前記メモリコントロール回路は、不使用
の前記チップに対して前記レギュレータ回路に前記外部
電源の電圧を降下させる制御信号を前記レギュレータ回
路に出力することを特徴とする、請求項１に記載の半導
体記憶装置のスタンバイシステム。 - 【請求項７】 外部電源に接続される複数のチップの各
々にスタティックＲＡＭのメモリセルが設けられる半導
体記憶装置のスタンバイ方法において、 前記チップの前記メモリセルに供給される前記外部電源
の電圧を降下して前記メモリセルをスタンバイにする工
程と、 データリテンション不良を検出する時に前記メモリセル
をスタンバイにする工程を備えることを特徴とする半導
体記憶装置のスタンバイ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11166266A JP2000357400A (ja) | 1999-06-14 | 1999-06-14 | 半導体記憶装置のスタンバイシステム及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11166266A JP2000357400A (ja) | 1999-06-14 | 1999-06-14 | 半導体記憶装置のスタンバイシステム及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357400A true JP2000357400A (ja) | 2000-12-26 |
Family
ID=15828207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11166266A Pending JP2000357400A (ja) | 1999-06-14 | 1999-06-14 | 半導体記憶装置のスタンバイシステム及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000357400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471168B1 (ko) * | 2002-05-27 | 2005-03-08 | 삼성전자주식회사 | 반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법 |
| JP2010238284A (ja) * | 2009-03-30 | 2010-10-21 | Kobe Univ | 不良メモリセルの予知診断アーキテクチャーと予知診断方法 |
-
1999
- 1999-06-14 JP JP11166266A patent/JP2000357400A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471168B1 (ko) * | 2002-05-27 | 2005-03-08 | 삼성전자주식회사 | 반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법 |
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