JP2000357716A - Ｔａｂテープ、ｃｏｆ用テープ、半導体装置及びその製造方法 - Google Patents
Ｔａｂテープ、ｃｏｆ用テープ、半導体装置及びその製造方法Info
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- JP2000357716A JP2000357716A JP11170256A JP17025699A JP2000357716A JP 2000357716 A JP2000357716 A JP 2000357716A JP 11170256 A JP11170256 A JP 11170256A JP 17025699 A JP17025699 A JP 17025699A JP 2000357716 A JP2000357716 A JP 2000357716A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
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Abstract
(57)【要約】
【課題】 パッシベーション膜へのクラックの発生を防
止することにより、ＩＬＢ実装時の信頼性を向上させる
ことが可能なＴＡＢテープ、ＣＯＦ用テープ、半導体装
置及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置は、半導体チッ
プ１０と、前記半導体チップ１０上に形成された大きさ
の異なる複数のバンプ６，８と、前記バンプにボンディ
ングされたインナーリード７，９と、を具備するもので
ある。そして、前記インナーリード７，９の全てが同一
の幅を有している。これにより、パッシベーション膜へ
のクラックの発生を防止できる。
止することにより、ＩＬＢ実装時の信頼性を向上させる
ことが可能なＴＡＢテープ、ＣＯＦ用テープ、半導体装
置及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置は、半導体チッ
プ１０と、前記半導体チップ１０上に形成された大きさ
の異なる複数のバンプ６，８と、前記バンプにボンディ
ングされたインナーリード７，９と、を具備するもので
ある。そして、前記インナーリード７，９の全てが同一
の幅を有している。これにより、パッシベーション膜へ
のクラックの発生を防止できる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＴＡＢテープ、Ｃ
ＯＦ用テープ、半導体装置及びその製造方法に関する。
特には、パッシベーション膜へのクラックの発生を防止
できるＴＡＢテープ、ＣＯＦ用テープ、半導体装置及び
その製造方法に関する。
ＯＦ用テープ、半導体装置及びその製造方法に関する。
特には、パッシベーション膜へのクラックの発生を防止
できるＴＡＢテープ、ＣＯＦ用テープ、半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】図４は、従来の半導体装置の一例を示す
平面図である。
平面図である。
【０００３】この半導体装置は半導体チップ５を有し、
この半導体チップ５上には複数のＡｕバンプＡ，Ｂが設
けられている。ＡｕバンプＡにおけるリードの幅方向の
平面寸法は、ＡｕバンプＢのそれに比べて小さく形成さ
れている。バンプＡ上には、ポリイミドフィルム（図示
せず）上に形成したＣｕ薄膜パターンにＳｎメッキした
インナーリードＡの先端側が接合されている。バンプＢ
上には、ポリイミドフィルム（図示せず）上に形成した
Ｃｕ薄膜パターンにＳｎメッキしたインナーリードＢの
先端側が接合されている。これらの接合は、熱圧着によ
る異種金属結合によるものである。また、インナーリー
ドＡの幅ａは、インナーリードＢの幅ｂに比べて狭く形
成されている。
この半導体チップ５上には複数のＡｕバンプＡ，Ｂが設
けられている。ＡｕバンプＡにおけるリードの幅方向の
平面寸法は、ＡｕバンプＢのそれに比べて小さく形成さ
れている。バンプＡ上には、ポリイミドフィルム（図示
せず）上に形成したＣｕ薄膜パターンにＳｎメッキした
インナーリードＡの先端側が接合されている。バンプＢ
上には、ポリイミドフィルム（図示せず）上に形成した
Ｃｕ薄膜パターンにＳｎメッキしたインナーリードＢの
先端側が接合されている。これらの接合は、熱圧着によ
る異種金属結合によるものである。また、インナーリー
ドＡの幅ａは、インナーリードＢの幅ｂに比べて狭く形
成されている。
【０００４】図５（ａ）は、図４に示すバンプとインナ
ーリードのうちの一つを拡大した平面図であり、図５
（ｂ）は、図５（ａ）に示す５ｂ−５ｂ線に沿った断面
図である。
ーリードのうちの一つを拡大した平面図であり、図５
（ｂ）は、図５（ａ）に示す５ｂ−５ｂ線に沿った断面
図である。
【０００５】図示せぬ絶縁膜上にはＡｌパッド２０が形
成されており、このＡｌパッド２０は図示せぬ半導体素
子に電気的に接続されている。Ａｌパッド２０及び絶縁
膜の上にはパッシベーション膜２３が形成されている。
このパッシベーション膜２３には、Ａｌパッド２０の上
に位置する開口部が形成されている。この開口部内及び
パッシベーション膜２３上にはＡｕバンプ３が形成され
ており、このＡｕバンプ３上にはインナーリード４が熱
圧着により接合されている。
成されており、このＡｌパッド２０は図示せぬ半導体素
子に電気的に接続されている。Ａｌパッド２０及び絶縁
膜の上にはパッシベーション膜２３が形成されている。
このパッシベーション膜２３には、Ａｌパッド２０の上
に位置する開口部が形成されている。この開口部内及び
パッシベーション膜２３上にはＡｕバンプ３が形成され
ており、このＡｕバンプ３上にはインナーリード４が熱
圧着により接合されている。
【０００６】次に、この半導体装置の製造方法の一例に
ついて説明する。
ついて説明する。
【０００７】まず、大きさの異なる２種類のＡｕバンプ
Ａ，Ｂを備えた半導体チップ５を準備する。これと共
に、幅寸法の異なる２種類のインナーリードＡ，Ｂを有
するＴＡＢ（Tape Automated Bonding）テープを準備す
る。このＴＡＢテープは、ポリイミドフィルム（図示せ
ず）上に、Ｃｕ薄膜パターンにＳｎメッキしたリード
Ａ，Ｂが接着剤により接着されたものである。
Ａ，Ｂを備えた半導体チップ５を準備する。これと共
に、幅寸法の異なる２種類のインナーリードＡ，Ｂを有
するＴＡＢ（Tape Automated Bonding）テープを準備す
る。このＴＡＢテープは、ポリイミドフィルム（図示せ
ず）上に、Ｃｕ薄膜パターンにＳｎメッキしたリード
Ａ，Ｂが接着剤により接着されたものである。
【０００８】この後、半導体チップ５にＩＬＢ（インナ
ーリードボンディング）実装を行う。
ーリードボンディング）実装を行う。
【０００９】すなわち、ポリイミドフィルム（図示せ
ず）上に形成した２種類のインナーリードＡ，Ｂそれぞ
れを２種類のバンプＡ，Ｂ上に置く。この際、相対する
バンプの幅方向の平面寸法の大小に応じてインナーリー
ドの幅も変えてあり、具体的には、幅方向の平面寸法の
大きいバンプに接合するインナーリードには幅の広いも
のを用い、幅方向の平面寸法の小さいバンプに接合する
インナーリードには幅の狭いものを用いる。
ず）上に形成した２種類のインナーリードＡ，Ｂそれぞ
れを２種類のバンプＡ，Ｂ上に置く。この際、相対する
バンプの幅方向の平面寸法の大小に応じてインナーリー
ドの幅も変えてあり、具体的には、幅方向の平面寸法の
大きいバンプに接合するインナーリードには幅の広いも
のを用い、幅方向の平面寸法の小さいバンプに接合する
インナーリードには幅の狭いものを用いる。
【００１０】次に、これらインナーリードＡ，Ｂとバン
プＡ，Ｂを４５０〜５００℃に加熱し、ボンディングツ
ール（図示せず）を用いて総荷重１２．３６Ｋｇを図５
（ｂ）に示す矢印のようにチップ一括で加えてインナー
リードとバンプを加圧圧着する。これにより、ＡｕとＳ
ｎの共晶化を行い、リードとＡｕバンプを電気的に接続
し、ＩＬＢ実装を行う。
プＡ，Ｂを４５０〜５００℃に加熱し、ボンディングツ
ール（図示せず）を用いて総荷重１２．３６Ｋｇを図５
（ｂ）に示す矢印のようにチップ一括で加えてインナー
リードとバンプを加圧圧着する。これにより、ＡｕとＳ
ｎの共晶化を行い、リードとＡｕバンプを電気的に接続
し、ＩＬＢ実装を行う。
【００１１】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、幅方向の平面寸法の大きい
バンプに対しては幅の広いインナーリードを接合し、幅
方向の平面寸法の小さいバンプに対しては幅の狭いイン
ナーリードを接合するというように、バンプの平面寸法
（特にリード幅方向）の大小に応じてインナーリード幅
も変えており、インナーリード幅をバンプ幅に依存させ
ている。具体的には、インナーリードの幅を、それを接
合するバンプの幅の５０〜７０％としている。このよう
なインナーリードに、ボンディングツールを用いて総荷
重１２．３６Ｋｇをチップ一括で加えてＩＬＢ実装を行
っている。このため、インナーリードとバンプとの接触
面積が大きいものほど（つまりインナーリード幅の広い
バンプほど接触面積が大きくなる）、そのバンプ１つに
加えられる荷重が大きくなる。このように大きい荷重が
負荷されたバンプには、図５に示すようにパッシベーシ
ョン膜２３にクラック２１が発生することがある。その
結果、そのクラック２１から水分が入ることによってＡ
ｌパッド２０が腐食してしまい、半導体装置の信頼性が
低下するという問題が生じる。
半導体装置の製造方法では、幅方向の平面寸法の大きい
バンプに対しては幅の広いインナーリードを接合し、幅
方向の平面寸法の小さいバンプに対しては幅の狭いイン
ナーリードを接合するというように、バンプの平面寸法
（特にリード幅方向）の大小に応じてインナーリード幅
も変えており、インナーリード幅をバンプ幅に依存させ
ている。具体的には、インナーリードの幅を、それを接
合するバンプの幅の５０〜７０％としている。このよう
なインナーリードに、ボンディングツールを用いて総荷
重１２．３６Ｋｇをチップ一括で加えてＩＬＢ実装を行
っている。このため、インナーリードとバンプとの接触
面積が大きいものほど（つまりインナーリード幅の広い
バンプほど接触面積が大きくなる）、そのバンプ１つに
加えられる荷重が大きくなる。このように大きい荷重が
負荷されたバンプには、図５に示すようにパッシベーシ
ョン膜２３にクラック２１が発生することがある。その
結果、そのクラック２１から水分が入ることによってＡ
ｌパッド２０が腐食してしまい、半導体装置の信頼性が
低下するという問題が生じる。
【００１２】具体的には、上記従来の半導体装置の製造
方法では、半導体チップ５におけるバンプにおいて、１
バンプに加えられる荷重が３３．７ｇのものから６１．
３ｇのものまであり、バンプによっては１．５倍〜２倍
の荷重がかかることとなる。６１．３ｇの荷重が加えら
れたバンプの下のパッシベーション膜２３にクラック２
１が発生することが多かったが、３３．７ｇの荷重が加
えられたバンプにはクラック２１が発生することがない
と共にインナーリードとバンプとの接合も十分なもので
あった。
方法では、半導体チップ５におけるバンプにおいて、１
バンプに加えられる荷重が３３．７ｇのものから６１．
３ｇのものまであり、バンプによっては１．５倍〜２倍
の荷重がかかることとなる。６１．３ｇの荷重が加えら
れたバンプの下のパッシベーション膜２３にクラック２
１が発生することが多かったが、３３．７ｇの荷重が加
えられたバンプにはクラック２１が発生することがない
と共にインナーリードとバンプとの接合も十分なもので
あった。
【００１３】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、パッシベーション膜への
クラックの発生を防止することにより、ＩＬＢ実装時の
信頼性を向上させることが可能なＴＡＢテープ、ＣＯＦ
用テープ、半導体装置及びその製造方法を提供すること
にある。
れたものであり、その目的は、パッシベーション膜への
クラックの発生を防止することにより、ＩＬＢ実装時の
信頼性を向上させることが可能なＴＡＢテープ、ＣＯＦ
用テープ、半導体装置及びその製造方法を提供すること
にある。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るＴＡＢテープは、半導体チップ上に形
成されたバンプに接続するためのインナーリードを備え
たＴＡＢテープであって、全てのインナーリードが同一
の幅を有することを特徴とする。
め、本発明に係るＴＡＢテープは、半導体チップ上に形
成されたバンプに接続するためのインナーリードを備え
たＴＡＢテープであって、全てのインナーリードが同一
の幅を有することを特徴とする。
【００１５】本発明に係るＣＯＦ用テープは、半導体チ
ップ上に形成されたバンプに接続するための導電パター
ンを備えたＣＯＦ用テープであって、全ての導電パター
ンが同一の幅を有することを特徴とする。
ップ上に形成されたバンプに接続するための導電パター
ンを備えたＣＯＦ用テープであって、全ての導電パター
ンが同一の幅を有することを特徴とする。
【００１６】本発明に係る半導体装置は、半導体チップ
と、前記半導体チップ上に形成された大きさの異なる複
数のバンプと、前記バンプにボンディングされたインナ
ーリードと、を具備し、前記インナーリードの全てが同
一の幅を有することを特徴とする。
と、前記半導体チップ上に形成された大きさの異なる複
数のバンプと、前記バンプにボンディングされたインナ
ーリードと、を具備し、前記インナーリードの全てが同
一の幅を有することを特徴とする。
【００１７】上記半導体装置では、インナーリードの全
てが同一の幅を有することにより、ＩＬＢ実装する際に
全てのバンプに加えられる荷重をほぼ一定にすることが
できる。このため、バンプ下部のパッシベーション膜に
クラックが発生するのを防止することができる。従っ
て、ＩＬＢ実装時の信頼性を向上させることができる。
てが同一の幅を有することにより、ＩＬＢ実装する際に
全てのバンプに加えられる荷重をほぼ一定にすることが
できる。このため、バンプ下部のパッシベーション膜に
クラックが発生するのを防止することができる。従っ
て、ＩＬＢ実装時の信頼性を向上させることができる。
【００１８】また、本発明に係る半導体装置において、
前記インナーリードは、前記バンプにおけるバンプピッ
チ方向の幅が最小のバンプの幅に対して６５〜７５％の
幅を有することが好ましく、さらに好ましくは最小のバ
ンプの幅に対し７０％である。
前記インナーリードは、前記バンプにおけるバンプピッ
チ方向の幅が最小のバンプの幅に対して６５〜７５％の
幅を有することが好ましく、さらに好ましくは最小のバ
ンプの幅に対し７０％である。
【００１９】本発明に係る半導体装置は、半導体チップ
と、前記半導体チップ上に形成された大きさの異なる複
数のバンプと、前記バンプにボンディングされた導電パ
ターンと、前記導電パターンが表面に形成されたＣＯＦ
用テープと、を具備し、前記導電パターンの全てが同一
の幅を有することを特徴とする。
と、前記半導体チップ上に形成された大きさの異なる複
数のバンプと、前記バンプにボンディングされた導電パ
ターンと、前記導電パターンが表面に形成されたＣＯＦ
用テープと、を具備し、前記導電パターンの全てが同一
の幅を有することを特徴とする。
【００２０】本発明に係る半導体装置の製造方法は、大
きさの異なる複数のバンプを備えた半導体チップを準備
する工程と、全てのインナーリードが同一の幅を有する
ＴＡＢテープを準備する工程と、前記バンプに前記イン
ナーリードを熱圧着により接合する工程と、を具備する
ことを特徴とする。
きさの異なる複数のバンプを備えた半導体チップを準備
する工程と、全てのインナーリードが同一の幅を有する
ＴＡＢテープを準備する工程と、前記バンプに前記イン
ナーリードを熱圧着により接合する工程と、を具備する
ことを特徴とする。
【００２１】また、本発明に係る半導体装置の製造方法
においては、前記インナーリードは、前記バンプにおけ
るバンプピッチ方向の幅が最小のバンプの幅に対して６
５〜７５％の幅を有することが好ましく、さらに好まし
くは最小のバンプの幅に対し７０％である。
においては、前記インナーリードは、前記バンプにおけ
るバンプピッチ方向の幅が最小のバンプの幅に対して６
５〜７５％の幅を有することが好ましく、さらに好まし
くは最小のバンプの幅に対し７０％である。
【００２２】本発明に係る半導体装置の製造方法は、大
きさの異なる複数のバンプを備えた半導体チップを準備
する工程と、全ての導電パターンが同一の幅を有するＣ
ＯＦ用テープを準備する工程と、前記バンプに前記導電
パターンを熱圧着により接合する工程と、を具備するこ
とを特徴とする。
きさの異なる複数のバンプを備えた半導体チップを準備
する工程と、全ての導電パターンが同一の幅を有するＣ
ＯＦ用テープを準備する工程と、前記バンプに前記導電
パターンを熱圧着により接合する工程と、を具備するこ
とを特徴とする。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。
実施の形態について説明する。
【００２４】図１は、本発明の実施の形態による半導体
装置の一部を示す平面図である。図２は、図１に示す２
−２線に沿った断面図である。
装置の一部を示す平面図である。図２は、図１に示す２
−２線に沿った断面図である。
【００２５】図１に示すように、この半導体装置は半導
体チップ１０を有し、この半導体チップ１０上には複数
のＡｕバンプＡ，Ｂが設けられている。ＡｕバンプＡに
おけるリードの幅方向の平面寸法は、ＡｕバンプＢのそ
れに比べて小さく形成されている。バンプＡ上には、図
示せぬフレキシブルテープ（例えばポリイミドフィル
ム）上に形成したＣｕ薄膜パターンにＳｎメッキしたイ
ンナーリードＡの先端側が接合されている。バンプＢ上
には、フレキシブルテープ（例えばポリイミドフィル
ム）上に形成したＣｕ薄膜パターンにＳｎメッキしたイ
ンナーリードＢの先端側が接合されている。これらの接
合は、熱圧着による異種金属結合によるものである。ま
た、インナーリードＡとインナーリードＢの幅は同一で
ある。
体チップ１０を有し、この半導体チップ１０上には複数
のＡｕバンプＡ，Ｂが設けられている。ＡｕバンプＡに
おけるリードの幅方向の平面寸法は、ＡｕバンプＢのそ
れに比べて小さく形成されている。バンプＡ上には、図
示せぬフレキシブルテープ（例えばポリイミドフィル
ム）上に形成したＣｕ薄膜パターンにＳｎメッキしたイ
ンナーリードＡの先端側が接合されている。バンプＢ上
には、フレキシブルテープ（例えばポリイミドフィル
ム）上に形成したＣｕ薄膜パターンにＳｎメッキしたイ
ンナーリードＢの先端側が接合されている。これらの接
合は、熱圧着による異種金属結合によるものである。ま
た、インナーリードＡとインナーリードＢの幅は同一で
ある。
【００２６】図２に示すように、絶縁膜（図示せず）上
には厚さ１μｍ程度のＡｌパッド１１が形成されてい
る。このＡｌパッド１１は、例えば集積回路の入出力及
び電源電圧を供給するためのものである。Ａｌパッド１
１及び絶縁膜の上には厚さ２μｍ程度のシリコン酸化膜
からなるパッシベーション膜１３が形成されている。こ
のパッシベーション膜１３には、Ａｌパッド１１上に位
置する開口部が形成されている。この開口部内及びパッ
シベーション膜３４上には図示せぬバリアメタル層が形
成されており、このバリアメタル層上には図示せぬメッ
キ用金属層が形成されている。このメッキ用金属層上に
は高さ２２μｍ程度のＡｕバンプ８が形成されており、
このＡｕバンプ８上にはインナーリード９が熱圧着によ
り接合されている。
には厚さ１μｍ程度のＡｌパッド１１が形成されてい
る。このＡｌパッド１１は、例えば集積回路の入出力及
び電源電圧を供給するためのものである。Ａｌパッド１
１及び絶縁膜の上には厚さ２μｍ程度のシリコン酸化膜
からなるパッシベーション膜１３が形成されている。こ
のパッシベーション膜１３には、Ａｌパッド１１上に位
置する開口部が形成されている。この開口部内及びパッ
シベーション膜３４上には図示せぬバリアメタル層が形
成されており、このバリアメタル層上には図示せぬメッ
キ用金属層が形成されている。このメッキ用金属層上に
は高さ２２μｍ程度のＡｕバンプ８が形成されており、
このＡｕバンプ８上にはインナーリード９が熱圧着によ
り接合されている。
【００２７】上記実施の形態による半導体装置によれ
ば、１チップ内に存在するバンプの寸法の大小に関係な
く、ＴＡＢテープのインナーリード７，９の幅を一定に
することにより、ＩＬＢ実装する際に全てのバンプ６，
８に加えられる荷重をほぼ一定（均等）にすることがで
きる。つまり、従来の半導体装置のように幅の広いイン
ナーリードを接合するバンプに大きな荷重が加えられる
ということがない。このため、バンプ６，８下部のＡｌ
パッド１１付近のパッシベーション膜１３にクラック
（割れ）が発生するのを防止することができる。従っ
て、ＩＬＢ実装時の信頼性を向上させることができる。
ば、１チップ内に存在するバンプの寸法の大小に関係な
く、ＴＡＢテープのインナーリード７，９の幅を一定に
することにより、ＩＬＢ実装する際に全てのバンプ６，
８に加えられる荷重をほぼ一定（均等）にすることがで
きる。つまり、従来の半導体装置のように幅の広いイン
ナーリードを接合するバンプに大きな荷重が加えられる
ということがない。このため、バンプ６，８下部のＡｌ
パッド１１付近のパッシベーション膜１３にクラック
（割れ）が発生するのを防止することができる。従っ
て、ＩＬＢ実装時の信頼性を向上させることができる。
【００２８】図３は、図２に示す半導体装置の変形例を
示す断面図であり、図２と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
示す断面図であり、図２と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
【００２９】Ａｌパッド１１及び絶縁膜（図示せず）の
上には厚さ０．４μｍ程度のシリコン酸化膜１３が形成
されており、このシリコン酸化膜１３上には厚さ１μｍ
程度のシリコン窒化膜からなるパッシベーション膜１４
が形成されている。このパッシベーション膜１４及びシ
リコン酸化膜１３には、Ａｌパッド１１上に位置する開
口部が形成されている。
上には厚さ０．４μｍ程度のシリコン酸化膜１３が形成
されており、このシリコン酸化膜１３上には厚さ１μｍ
程度のシリコン窒化膜からなるパッシベーション膜１４
が形成されている。このパッシベーション膜１４及びシ
リコン酸化膜１３には、Ａｌパッド１１上に位置する開
口部が形成されている。
【００３０】上記変形例においても実施の形態と同様の
効果を得ることができる。
効果を得ることができる。
【００３１】次に、図１及び図２に示す半導体装置の製
造方法について説明する。
造方法について説明する。
【００３２】まず、大きさの異なる２種類のＡｕバンプ
Ａ，Ｂを備えた半導体チップ１０を準備する。これと共
に、幅寸法を一定としたインナーリードＡ，Ｂを有する
ＴＡＢテープを準備する。インナーリードＡ，Ｂは、前
記バンプにおけるバンプピッチ方向の幅が最小のバンプ
の幅に対して７０％の幅を有するものである。
Ａ，Ｂを備えた半導体チップ１０を準備する。これと共
に、幅寸法を一定としたインナーリードＡ，Ｂを有する
ＴＡＢテープを準備する。インナーリードＡ，Ｂは、前
記バンプにおけるバンプピッチ方向の幅が最小のバンプ
の幅に対して７０％の幅を有するものである。
【００３３】この後、半導体チップ１０にＩＬＢ工程を
施す。
施す。
【００３４】すなわち、フレキシブルテープ上に形成し
た同一幅を有するインナーリードＡ，Ｂそれぞれをバン
プＡ，Ｂ上に置く。次に、これらインナーリードＡ，Ｂ
とバンプＡ，Ｂを４５０〜５００℃に加熱し、ボンディ
ングツール（図示せず）を用いて総荷重１０．４１Ｋｇ
をチップ一括で加えてインナーリードとバンプを加圧圧
着する。これにより、ＡｕとＳｎの共晶化を行い、リー
ドとＡｕバンプを電気的に接続し、ＩＬＢ実装を行う。
た同一幅を有するインナーリードＡ，Ｂそれぞれをバン
プＡ，Ｂ上に置く。次に、これらインナーリードＡ，Ｂ
とバンプＡ，Ｂを４５０〜５００℃に加熱し、ボンディ
ングツール（図示せず）を用いて総荷重１０．４１Ｋｇ
をチップ一括で加えてインナーリードとバンプを加圧圧
着する。これにより、ＡｕとＳｎの共晶化を行い、リー
ドとＡｕバンプを電気的に接続し、ＩＬＢ実装を行う。
【００３５】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上記実施の形態による半導体装置の製造方法において、
総荷重を１０．４１Ｋｇとしたのは、１バンプ当りの荷
重を３３．７ｇとするためである。従って、総荷重はバ
ンプの数や大きさによっては、他の適切な値に適宜変更
することも可能である。
ず、種々変更して実施することが可能である。例えば、
上記実施の形態による半導体装置の製造方法において、
総荷重を１０．４１Ｋｇとしたのは、１バンプ当りの荷
重を３３．７ｇとするためである。従って、総荷重はバ
ンプの数や大きさによっては、他の適切な値に適宜変更
することも可能である。
【００３６】また、本実施の形態で１バンプ当りの荷重
を３３．７ｇとしたのは、前述したように従来の半導体
装置の製造方法において、３３．７ｇの荷重が加えられ
たバンプにはクラックが発生することがなく、インナー
リードとバンプとの接合強度も十分であったので、これ
を採用したものであるが、これが唯一最適な値というわ
けではなく、これも適宜変更可能である。
を３３．７ｇとしたのは、前述したように従来の半導体
装置の製造方法において、３３．７ｇの荷重が加えられ
たバンプにはクラックが発生することがなく、インナー
リードとバンプとの接合強度も十分であったので、これ
を採用したものであるが、これが唯一最適な値というわ
けではなく、これも適宜変更可能である。
【００３７】また、本実施の形態では、パッド１１の材
料にＡｌを用いているが、パッドの材質に他の導電性材
料を用いることも可能である。
料にＡｌを用いているが、パッドの材質に他の導電性材
料を用いることも可能である。
【００３８】また、本実施の形態では、バンプ６，８の
材料にＡｕを用いているが、バンプの材料に他の導電性
材料を用いることも可能である。
材料にＡｕを用いているが、バンプの材料に他の導電性
材料を用いることも可能である。
【００３９】また、本実施の形態では、半導体チップ上
のバンプにインナーリードを熱圧着するＴＡＢテープを
用いているが、これに限定されるものではなく、テープ
上に形成された導電パターンを半導体チップ上のバンプ
に熱圧着して実装するものであれば、他のテープを用い
ることも可能であり、例えば、テープ表面に導電パター
ンを備えたＣＯＦ(Chip On Film)用テープを用いること
も可能である。
のバンプにインナーリードを熱圧着するＴＡＢテープを
用いているが、これに限定されるものではなく、テープ
上に形成された導電パターンを半導体チップ上のバンプ
に熱圧着して実装するものであれば、他のテープを用い
ることも可能であり、例えば、テープ表面に導電パター
ンを備えたＣＯＦ(Chip On Film)用テープを用いること
も可能である。
【００４０】
【発明の効果】以上説明したように本発明によれば、イ
ンナーリードの全てが同一の幅を有する。したがって、
パッシベーション膜へのクラックの発生を防止すること
により、ＩＬＢ実装時の信頼性を向上させることが可能
なＴＡＢテープ、ＣＯＦ用テープ、半導体装置及びその
製造方法を提供することができる。
ンナーリードの全てが同一の幅を有する。したがって、
パッシベーション膜へのクラックの発生を防止すること
により、ＩＬＢ実装時の信頼性を向上させることが可能
なＴＡＢテープ、ＣＯＦ用テープ、半導体装置及びその
製造方法を提供することができる。
【図１】本発明の実施の形態による半導体装置の一部を
示す平面図である。
示す平面図である。
【図２】図１に示す２−２線に沿った断面図である。
【図３】図２に示す半導体装置の変形例を示す断面図で
ある。
ある。
【図４】従来の半導体装置の一例を示す平面図である。
【図５】図５（ａ）は、図４に示すバンプとインナーリ
ードのうちの一つを拡大した平面図であり、図５（ｂ）
は、図５（ａ）に示す５ｂ−５ｂ線に沿った断面図であ
る。
ードのうちの一つを拡大した平面図であり、図５（ｂ）
は、図５（ａ）に示す５ｂ−５ｂ線に沿った断面図であ
る。
１ バンプＡ ３ バンプＢ ４ インナーリードＢ ５ 半導体チッ
プ ６ バンプＡ ７ インナーリ
ードＡ ８ バンプＢ ９ インナーリ
ードＢ １０ 半導体チップ １１ Ａｌパッ
ド １２ インナーリードＡ １３ シリコン酸化膜（パッシベーション膜） １４ パッシベーション膜 ２０ Ａｌパッ
ド ２１ クラック ２３ パッシベ
ーション膜 ａ インナーリードＡの幅 ｂ インナーリ
ードＢの幅
プ ６ バンプＡ ７ インナーリ
ードＡ ８ バンプＢ ９ インナーリ
ードＢ １０ 半導体チップ １１ Ａｌパッ
ド １２ インナーリードＡ １３ シリコン酸化膜（パッシベーション膜） １４ パッシベーション膜 ２０ Ａｌパッ
ド ２１ クラック ２３ パッシベ
ーション膜 ａ インナーリードＡの幅 ｂ インナーリ
ードＢの幅
Claims (8)
- 【請求項１】 半導体チップ上に形成されたバンプに接
続するためのインナーリードを備えたＴＡＢテープであ
って、 全てのインナーリードが同一の幅を有することを特徴と
するＴＡＢテープ。 - 【請求項２】 半導体チップ上に形成されたバンプに接
続するための導電パターンを備えたＣＯＦ用テープであ
って、 全ての導電パターンが同一の幅を有することを特徴とす
るＣＯＦ用テープ。 - 【請求項３】 半導体チップと、 前記半導体チップ上に形成された大きさの異なる複数の
バンプと、 前記バンプにボンディングされたインナーリードと、 を具備し、 前記インナーリードの全てが同一の幅を有することを特
徴とする半導体装置。 - 【請求項４】 前記インナーリードは、前記バンプにお
けるバンプピッチ方向の幅が最小のバンプの幅に対して
６５〜７５％の幅を有することを特徴とする請求項３記
載の半導体装置。 - 【請求項５】 半導体チップと、 前記半導体チップ上に形成された大きさの異なる複数の
バンプと、 前記バンプにボンディングされた導電パターンと、 前記導電パターンが表面に形成されたＣＯＦ用テープ
と、 を具備し、 前記導電パターンの全てが同一の幅を有することを特徴
とする半導体装置。 - 【請求項６】 大きさの異なる複数のバンプを備えた半
導体チップを準備する工程と、 全てのインナーリードが同一の幅を有するＴＡＢテープ
を準備する工程と、 前記バンプに前記インナーリードを熱圧着により接合す
る工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記インナーリードは、前記バンプにお
けるバンプピッチ方向の幅が最小のバンプの幅に対して
６５〜７５％の幅を有することを特徴とする請求項６記
載の半導体装置の製造方法。 - 【請求項８】 大きさの異なる複数のバンプを備えた半
導体チップを準備する工程と、 全ての導電パターンが同一の幅を有するＣＯＦ用テープ
を準備する工程と、 前記バンプに前記導電パターンを熱圧着により接合する
工程と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11170256A JP2000357716A (ja) | 1999-06-16 | 1999-06-16 | Ｔａｂテープ、ｃｏｆ用テープ、半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11170256A JP2000357716A (ja) | 1999-06-16 | 1999-06-16 | Ｔａｂテープ、ｃｏｆ用テープ、半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357716A true JP2000357716A (ja) | 2000-12-26 |
Family
ID=15901579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11170256A Withdrawn JP2000357716A (ja) | 1999-06-16 | 1999-06-16 | Ｔａｂテープ、ｃｏｆ用テープ、半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000357716A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100658648B1 (ko) * | 2002-08-26 | 2006-12-15 | 하이맥스 테크놀로지스, 인코포레이티드 | 칩 패키지 |
| JP2011222738A (ja) * | 2010-04-09 | 2011-11-04 | Renesas Electronics Corp | 半導体装置の製造方法 |
-
1999
- 1999-06-16 JP JP11170256A patent/JP2000357716A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100658648B1 (ko) * | 2002-08-26 | 2006-12-15 | 하이맥스 테크놀로지스, 인코포레이티드 | 칩 패키지 |
| JP2011222738A (ja) * | 2010-04-09 | 2011-11-04 | Renesas Electronics Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040618 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040806 |