JP2000357754A

JP2000357754A - Ｓｔｉを有するフラッシュメモリ内にソースラインをサリサイド化する方法

Info

Publication number: JP2000357754A
Application number: JP2000159943A
Authority: JP
Inventors: M Ambrose Thomas; エムアムブローズトーマス; Meerado Furaidouun; メーラドフライドゥーン; Ming Yang; ヤンミン; Tsun Ranshii; ツンランシー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1999-06-03
Filing date: 2000-05-30
Publication date: 2000-12-26

Abstract

(57)【要約】【課題】導電性ライン（２４）と、トレンチ（７２）
を横切るシリサイド領域（１４０）とを有する半導体要
素を形成する方法を提供する。【解決手段】本方法は、シリサイド化プロセス中にス
タックを保護するための窒化物サイドウォール（１３
０）を形成するステップを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には電子デ
バイスの分野に関し、詳述すれば、浅いトレンチ絶縁
（ＳＴＩ）構造を有するフラッシュメモリ内にサリサイ
ドソースラインを製造する方法に関する。

【０００２】

【従来の技術】テレビジョン、電話機、ラジオ、及びコ
ンピュータのような電子機器は、集積回路、メモリチッ
プ等のような半導体要素を使用して製造されることが多
い。これらの半導体要素は、典型的には、トランジス
タ、キャパシタ、ダイオード、抵抗等のような半導体基
体上に形成されているいろいろなマイクロエレクトロニ
ックデバイスから作られている。各マイクロエレクトロ
ニックデバイスは、典型的には、半導体基体上に形成さ
れている導体、半導体、及び絶縁体のパターンである。

【０００３】半導体基体上のマイクロエレクトロニック
デバイスの密度は、これらの半導体デバイス間の間隔を
狭めることによって増加させることができる。間隔を狭
めることによって、より多くのマイクロエレクトロニッ
クデバイスを半導体基体上に形成させることができる。
その結果、半導体要素の計算能力及び速度を大幅に改善
することができる。

【０００４】フラッシュＥＰＲＯＭ、またはフラッシュ
ＥＥＰＲＯＭとしても知られているフラッシュメモリは
メモリセルのアレイで形成されており、各セルは浮遊ゲ
ートトランジスタを有している。データは、アレイ内の
各セルへ書込むことはできるが、消去はセルのブロック
でなされる。各セルは、ソース、ドレイン、浮遊ゲー
ト、及び制御ゲートを有する浮遊ゲートトランジスタで
ある。浮遊ゲートは、ドレインからの書込みのためにチ
ャネルのホットな電子を使用し、ソースからの読出しの
ためにファウラー・ノルトハイムトンネリングを使用す
る。アレイの行内の各セルの各浮遊ゲートのソースは接
続されてソースラインを形成している。

【０００５】浮遊ゲートトランジスタは、絶縁構造によ
って互いに電気的に絶縁されている。使用されている絶
縁構造の１つの型はシリコンのローカル酸化（ＬＯＣＯ
Ｓ）構造である。ＬＯＣＯＳ構造は、一般的に、セルの
間に局所化された酸化層を熱的に成長させることによっ
て形成され、セルを電気的に絶縁する。ＬＯＣＯＳ構造
に伴う１つの問題は、この構造が機能しない領域を含ん
でおり、半導体基体上の貴重な空間を浪費することであ
る。

【０００６】使用されている絶縁構造の別の型は、浅い
トレンチ絶縁（ＳＴＩ）である。ＳＴＩ構造は、一般
に、セルの間にトレンチをエッチングすることによって
形成され、このトレンチは適当な誘電性材料で充填され
る。ＳＴＩ構造はＬＯＣＯＳ構造よりは小さく、セルを
互いにより接近させて離間させることができ、アレイ内
のセルの密度を増加させることができる。しかしなが
ら、ＳＴＩ構造は、各行内のセルを接続するソースライ
ンを形成することが困難であるために、フラッシュメモ
リ内に使用されないことが多かった。ＳＴＩ構造を使用
するフラッシュメモリのソースラインは、ＬＯＣＯＳ構
造を使用する対応フラッシュメモリよりも高抵抗である
ことが多い。電気抵抗が増加すると、メモリの動作性能
が低下する。

【０００７】本願は、以下の特許／特許出願を参照とし
て採り入れている。

【０００８】

【発明の概要】従って、ＳＴＩ構造を使用するフラッシ
ュメモリのための低抵抗ソースラインと、その製造方法
とに対する要望が存在している。本発明は、ＳＴＩ構造
を使用するフラッシュメモリのためのサリサイドソース
ラインと、その製造方法とを提供する。サリサイドソー
スラインは、従来の方法及びシステムに関連する問題を
実質的に排除、または減少させる低抵抗路を形成する。

【０００９】以下の添付図面に基づく説明から、本発明
及びその長所をより完全に理解することができよう。な
お、図面を通して同一の部品には同一の番号を付してあ
る。

【００１０】図１乃至５は、電子デバイス及びこの電子
デバイス内に使用されるソースラインの製造のさまざま
な面を示している。以下に詳細に説明するように、本発
明の方法は、低電気抵抗のソースラインを形成させるた
めに使用することができる。段付きのサイドウォール
は、イオン注入中にサイドウォール内に組み入れられる
ドーパントを増加させ、それによって段付きのサイドウ
ォールトレンチを組み入れたラインの抵抗を低くする。

【００１１】図１は、本発明を組み入れることができる
電子デバイス８の回路図であって、一部はブロック形状
で示されている。電子デバイス８は、ワードラインデコ
ーダ２２、列デコーダ２８、デコーダ２２及び２８を制
御するための読出し／書込み／消去制御回路３２、及び
メモリセルアレイ９を含んでいる。メモリセルアレイ９
は、行及び列に配列された複数のメモリセル１０からな
っている。各メモリセルアレイ９は浮遊ゲートトランジ
スタ１１を含み、各浮遊ゲートトランジスタ１１は、ソ
ース１２、ドレイン１４、浮遊ゲート１６、及び制御ゲ
ート１８を有している。

【００１２】ある行内のセル１０の各制御ゲート１８
は、ワードライン２０に結合され、各ワードライン２０
はワードラインデコーダ２２に結合されている。ある行
内のセル１０の各ソース１２は、ソースライン２４に結
合されている。ある列内のセル１０の各ドレイン１４
は、ドレイン・列ライン２６に結合されている。各ソー
スライン２４は列ライン２７によって列デコーダ２８に
結合され、各ドレイン・列ライン２６は列デコーダ２８
に結合されている。

【００１３】書込みまたはプログラムモードにおいて
は、ワードラインデコーダ２２は、ライン３０上のワー
ドラインアドレス信号と、読出し／書込み／消去制御回
路３２からの信号とに応答し、選択されたセル１０の制
御ゲート１８に結合されている選択されたワードライン
２０上に所定の第１のプログラミング電圧Ｖ_RW（約＋12
Ｖ）を印加するように動作することができる。また列デ
コーダ２８は、選択されたドレイン・列ライン２６上
に、従って選択されたセル１０のドレイン１４に、第２
のプログラミング電圧Ｖ_PP（約＋５から＋10Ｖ）を印加
するように動作する。ソースライン２４は、ライン２７
を通して参照電位Ｖ_SSに結合されている。選択されてい
ない全てのドレイン・列ライン２６は、参照電位Ｖ_SSに
結合される。これらのプログラミング電圧は、選択され
たメモリセル１０の（ドレイン１４からソース１２へ
の）チャネル内に大電流状態を発生させ、ドレイン・チ
ャネル接合付近にチャネルホット電子を、及びなだれ降
伏電子を生成させる。これらの電子は選択されたセル１
０のゲート酸化物を横切って浮遊ゲート１６へ注入され
る。プログラミング時間は、浮遊ゲート１６をゲートに
対して約−２Ｖから−６Ｖの負のプログラム電荷でプロ
グラムするのに十分な長さに選択される。本発明の一実
施の形態により製造されたメモリセル１０の場合には、
制御ゲート１８、ワードライン２０、及び浮遊ゲート１
６の間の結合係数は約0.5である。従って、選択された
制御ゲート１８を含む選択されたワードライン２０上の
プログラミング電圧Ｖ_RW（例えば、12Ｖ）は、選択され
た浮遊ゲート１６上に約＋５から＋６Ｖの電圧を生じさ
せる。

【００１４】プログラミング中に、選択されたセル１０
の浮遊ゲート１６はチャネルホット電子で帯電され、こ
れらの電子が選択されたセル１０の浮遊ゲート１６の下
のソース・ドレイン通路を非道通状態にする（“０”ビ
ットとして読出される）。選択されないセル１０の浮遊
ゲート１６の下のソース・ドレイン通路は導通したまま
になり、これらのセル１０は“１”ビットとして読出さ
れる。

【００１５】フラッシュ消去モードにおいては、列デコ
ーダ２８は全てのドレイン・列ライン２６を浮動のまま
とするように動作する。ワードラインデコーダ２２は、
全てのワードライン２０を参照電位Ｖ_SSに接続させるよ
うに動作する。また列デコーダ２８は、全てのソースラ
イン２４に約＋10Ｖから＋15Ｖの高い正電圧Ｖ_EEを印加
するように動作する。これらの消去電圧は、浮遊ゲート
１６から電荷を転送するファウラー・ノルトハイムトン
ネル電流を生成させ、メモリセル１０を消去するのに十
分な電界強度を浮遊ゲート１６と半導体基体との間のト
ンネリング領域を横切って発生させる。

【００１６】読出しモードにおいては、ワードラインデ
コーダ２２は、ライン３０上のワードラインアドレス信
号と、読出し／書込み／消去制御回路３２からの信号と
に応答して、選択されたワードライン２０に所定の正の
電圧Ｖ_CC（約＋５Ｖ）を印加し、また選択されないワー
ドライン２０に低電圧（接地またはＶ_SS）を印加するよ
うに動作する。列デコーダ２８は、少なくとも選択され
たドレイン・列ライン２６に所定の正電圧Ｖ_SENに印加
し、またソースライン２４に低電圧を印加するように動
作する。また列デコーダ２８は、アドレスライン３４上
の信号に応答し、選択されたセル１０の選択されたドレ
イン・列ライン２６をデータ出力端子に接続するように
も動作する。選択されたドレイン・列ライン２６、及び
選択されたワードライン２０に結合されるセル１０の導
通または非道通状態は、データ出力端子に結合されてい
るセンス増幅器（図示してない）によって検出される。
メモリアレイ９に印加される読出し電圧は、選択された
セル１０のためのチャネルインピーダンスを決定するに
は十分であるが、浮遊ゲート１６の帯電状態を妨害する
ホットキャリヤー注入、またはファウラー・ノルトハイ
ムトンネリングを発生させるには不十分である。

【００１７】便宜のために、読出し、書込み、及び消去
電圧を以下の表に示す。表１

【００１８】図２及び３は、図１のメモリアレイ９の一
部分の構造を示している。即ち、図２は、メモリアレイ
９の一部分の拡大平面図であり、図３は、図２に示すメ
モリアレイ９の一部分の斜視図である。前述したよう
に、メモリアレイ９は、行及び列に配列されている複数
のメモリセル１０を含んでいる。

【００１９】図３に最良に示されているように、メモリ
セル１０の各行は、複数のメモリセル１０を含む連続ス
タック構造５０で形成されている。各メモリセル１０内
の浮遊ゲートトランジスタ１１は半導体基体５２上に形
成され、浅いトレンチ絶縁構造７０によって連続スタッ
ク構造５０内の各隣接メモリセル１０から分離されてい
る。半導体基体５２は、チャネル領域６４によって分離
されているソース領域６０及びドレイン領域６２を含ん
でいる。浮遊ゲートトランジスタ１１は、一般的には、
チャネル領域６４の一部分の外面にゲートスタック５４
を形成し、ソース領域６０の一部分、及びゲートスタッ
ク５４に接するドレイン領域６２の一部分をドープして
ソース１２、及びドレイン１４をそれぞれ形成させるこ
とによって製造される。

【００２０】半導体基体５２は、単結晶シリコン材料か
ら形成されたウェーハからなることができる。しかしな
がら、半導体基体５２は、本発明の範囲から逸脱するこ
となく他の適当な材料または層からなることもできるこ
とは理解されよう。例えば、半導体基体５２は、エピタ
キシャル層、再結晶半導体材料、または他のどのような
半導体材料をも含むことができる。

【００２１】領域６０、６２、及び６４は実質的に平行
であり、メモリアレイ９の長さに伸びることができる。
半導体基体５２のチャネル６４には不純物がドープさ
れ、半導体領域が形成される。半導体基体５２のチャネ
ル領域６４をｐ型またはｎ型不純物でドープし、ドープ
された半導体基体５２上に形成されたマイクロエレクト
ロニックデバイス（図示してない）の動作特性を変化さ
せることができる。

【００２２】図３に最良に示されているように、メモリ
アレイ９内の各連続スタック構造５０内の浮遊ゲートト
ランジスタ１１は、浅いトレンチ絶縁（ＳＴＩ）構造７
０によって互いに電気的に絶縁されている。ＳＴＩ構造
７０は、一般的に、半導体基体５２上にゲートスタック
５４を形成させる前に形成される。ＳＴＩ構造７０は、
半導体基体５２内にトレンチ７２をエッチングすること
によって形成される。トレンチ７２は、一般的には、0.
3から8.5μｍ程度の深さである。トレンチ７２は、第１
のサイドウォール７４及び第２のサイドウォール７６を
含む。以下に詳述するように、サイドウォール７４及び
７６をある角度で作ってトレンチ７２の断面形状を変化
させることができる。

【００２３】次いでトレンチ７２をトレンチ誘電性材料
７８で充填し、ＳＴＩ構造７０間の半導体基体５２の活
性領域を電気的に絶縁する。トレンチ誘電性材料７８
は、二酸化シリコン、窒化シリコン、またはそれらの組
合わせからなることができる。トレンチ誘電性材料７８
は、一般的にはエッチバックされ、それに続いて、ゲー
トスタック５４を形成させる前に半導体基体５２の表面
をきれいにするためにデグレーズプロセスが遂行され
る。本発明の範囲から逸脱することなく、トレンチ誘電
性材料７８は他の適当な誘電性材料からなることができ
ることは理解されよう。

【００２４】次いで、半導体基体５２及び充填されたト
レンチ７２の外面に連続スタック構造５０が形成され
る。連続スタック構造５０は、半導体基体５２のチャネ
ル領域６４の外面に形成される一連のゲートスタック５
４から形成されている。図３に最良に示されているよう
に、ゲートスタック５４は、ゲート絶縁体５６、浮遊ゲ
ート１６、間隙誘電体５８、及び制御ゲート１８からな
る。ゲート絶縁体５６は半導体基体５２の外面に形成さ
れ、そして浮遊ゲート１６はゲート絶縁体５６の外面に
形成される。間隙誘電体５８は、浮遊ゲート１６と制御
ゲート１８との間に形成され、浮遊ゲート１６を制御ゲ
ート１８から電気的に絶縁するように動作する。

【００２５】ゲート絶縁体５６は、一般的には、半導体
基体５２の表面上に成長される。ゲート絶縁体５６は、
厚みが100から500Å程度の酸化物または窒化物からなる
ことができる。ゲート絶縁体５６は、半導体素子を絶縁
するのに適する他の材料からなることができることは理
解されよう。

【００２６】浮遊ゲート１６及び制御ゲート１８は導電
性領域である。ゲート１６及び１８は、一般に多結晶シ
リコン材料（ポリシリコン）からなり、ポリシリコンを
導電性にするために、その位置において不純物でドープ
される。ゲート１６及び１８の厚みは、一般的には、そ
れぞれ100ｎｍ及び300ｎｍの程度である。本発明の範囲
から逸脱することなく、ゲート１６及び１８は、他の適
当な導電性材料からなることができることは理解されよ
う。

【００２７】間隙誘電体５８は、酸化物、窒化物、また
は酸化物及び窒化物の交互層によって形成されるヘテロ
構造からなることができる。間隙誘電体５８の厚みは、
20から40ｎｍの程度である。間隙誘電体５８が、半導体
素子を絶縁するのに適する他の材料からなることができ
ることは理解されよう。

【００２８】図２に最良に示すように、各浮遊ゲートト
ランジスタ１１の制御ゲート１８は隣接する連続スタッ
ク構造５０内の隣接浮遊ゲートトランジスタ１１の制御
ゲート１８に電気的に結合され、連続導電路を形成して
いる。図１を参照して説明したメモリアレイ９に関して
言えば、制御ゲート１８の連続ラインはメモリアレイ９
のワードライン２０として動作する。

【００２９】これに対して、各浮遊ゲートトランジスタ
１１の浮遊ゲート１６は、他のどの浮遊ゲートトランジ
スタ１１の浮遊ゲート１６にも電気的に結合されていな
い。即ち、各浮遊ゲートトランジスタ１１の浮遊ゲート
１６は、他の全ての浮遊ゲート１６から電気的に絶縁さ
れている。一実施の形態においては、隣接するメモリセ
ル１０内の浮遊ゲート１６は、間隙８０によって絶縁さ
れている。間隙８０は、一般に、浮遊ゲート１６を形成
するために使用される導電性材料の層（図示してない）
内にエッチングされている。

【００３０】浮遊ゲートトランジスタ１１のソース１２
及びドレイン１４は、それぞれ、半導体基体５２のソー
ス領域６０及びドレイン領域６２の一部分内に形成され
ている。ソース１２及びドレイン１４は、導電性領域を
形成させるために不純物が導入されている半導体基体５
２の部分からなる。１つの列内の各浮遊ゲートトランジ
スタ１１のドレイン１４は、複数のドレインコンタクト
８２によって互いに電気的に結合されてドレイン・列ラ
イン２６（図示してない）を形成している。ドレイン・
列ライン２６は、一般的に、ワードライン２０の外面に
形成される。詳細を後述するように、各浮遊ゲートトラ
ンジスタ１１のソース１２はソースライン２４の一部分
をなしており、ソースライン２４の形成中に形成され
る。

【００３１】図３に最良に示されているように、ソース
ライン２４の一部分は浮遊ゲートトランジスタ１１のソ
ース１２を形成している。ソースライン２４は、ソース
領域６０に近接した半導体基体５２内に形成されている
連続導電性領域によって、ソース１２を互いに接続して
いる。図３に最良に示されているように、ソースライン
２４は、ＳＴＩ構造７０の下で半導体基体５２のソース
領域６０内のＳＴＩ構造７０を横切っている。これに対
して、ＳＴＩ構造７０は、半導体基体のチャネル領域６
４内の隣接する浮遊ゲートトランジスタ１１を電気的に
絶縁している。

【００３２】ソースライン２４、及び対応的に各浮遊ゲ
ートトランジスタ１１のソース１２は、一般的には、ゲ
ートスタック５４の少なくとも一部分が製造された後に
製造される。ゲートスタック５４は、普通のフォトリソ
グラフィ技術を使用してパターンマスクされ（図示して
ない）、ソース領域６０に近接する半導体基体５２を露
出させたままにする。次いで半導体基体５２の露出され
た領域がエッチングされ、露出された領域内のトレンチ
誘電性材料７８が除去される。トレンチ誘電性材料７８
を除去するこのエッチングプロセスは、異方性エッチン
グプロセスであることができる。異方性エッチングは、
ＣＦ₄またはＣＨＦ₃のような炭素・フッ素をベースとす
るガスを使用する反応性イオンエッチ（ＲＩＥ）プロセ
スを使用して遂行することができる。

【００３３】ソース領域６０に近接する半導体基体５２
（トレンチ７２を形成している半導体基体５２の部分を
含む）は、その領域を導電性にするために不純物でドー
プされる。次いでこの導電性領域が熱処理され、半導体
基体５２のソース領域６０内に不純物が拡散される。拡
散された導電性領域は、各浮遊ゲートトランジスタ１１
のソース１２、並びにソースライン２４の両者を形成す
る。半導体基体５２のソース領域６０は、一般的に、ド
ーパントイオンが半導体基体５２内に衝突させられる注
入プロセスによってドープされる。

【００３４】図４（Ａ）−（Ｅ）は、本発明による半導
体基体５２の断面図（図２の１００−１００ラインに沿
う）である。これらの図は、低抵抗化のためにシリサイ
ドされるソースラインの形成を示している。図を明瞭に
するために、基体上に存在する集積回路の（上述した）
他の特色は省略してある。図４（Ａ）は、半導体基体５
２の断面図（図２の１００−１００ラインに沿う）であ
って、浅いトレンチ絶縁構造７０、基体５２、ポリシリ
コンワードライン２０、及び間隙誘電体５８を示してい
る。この構造は、セルのソース領域６０及びドレイン領
域６２を形成するためのスタックのエッチング及びドー
パント不純物注入、及び焼きなましの後に形成される。

【００３５】図４（Ｂ）に示すように、本発明のある実
施の形態においては、約50から600Å厚の窒化物の薄膜
１１０が、図４（Ａ）の構造上に形成される。本発明の
一実施の形態においては、この窒化物薄膜堆積プロセス
は、標準半導体処理堆積設備上で以下の範囲の処理条件
を使用して遂行することができる。ジクロロシラン 60 − 100 ｓｃｃｍＮＨ₃ 700 − 900 ｓｃｃｍ圧力 150 − 300 トル温度 700 − 850°Ｃ堆積時間 10 − 20 分この窒化物薄膜１１０の堆積に続いてフォトレジストの
層１２０が形成され、標準フォトリソグラフィック技術
を使用してパターン化される。このパターンはトレンチ
エッチングプロセス中に除去されるトレンチ酸化物１６
０内の領域を露出させる。

【００３６】図４（Ｃ）に示されているのは、図４
（Ｂ）に示す構造に適用されたトレンチエッチング及び
ソースライン注入に続いて形成される構造である。トレ
ンチエッチングプロセスは２段階プロセスであって、先
ず窒化物薄膜１１０をエッチングし、次いで浅いトレン
チ絶縁構造７０をエッチングする。本発明の１つの実施
の形態においては、この２段階エッチングプロセスは、
標準半導体処理プラズマエッチング設備上で以下の範囲
の処理条件を使用して遂行することができる。ステップ１（窒化物エッチング）アルゴン 150 − 180 ｓｃｃｍＣＨＦ₃ 8 − 15 ｓｃｃｍ圧力 18 − 30 ミリトル高周波 500 ワット陰極温度 20°Ｃエッチング時間 5 − 20 秒ステップ２（酸化物エッチング）アルゴン 200 − 400 ｓｃｃｍＣＯ 150 − 300 ｓｃｃｍＣ₄Ｆ₈ 5 − 15 ｓｃｃｍ圧力 30 ミリトル高周波 1000 − 2000 ワット陰極温度 20°Ｃエッチング時間 20 − 80 秒

【００３７】上述した２段階エッチングは、標準プラズ
マエッチングチャンバ内で遂行することができる。この
プロセスによって、図４（Ｃ）に示す窒化物サイドウォ
ール１３０及び酸化物トレンチ１６０が形成される。酸
化物トレンチ１６０の形成に続いて、ドーパント種のブ
ランケット注入が遂行されてソースライン構造２４が形
成される。一実施の形態においては、このドーパント種
は、単独の砒素、燐、アンチモン、またはこれらの組合
わせである。ブランケット注入に続いて、標準処理を使
用してパターン化されたレジスト層１２０が除去され
る。本発明の１つの実施の形態においては、金属（好ま
しくはＴiからなるが、タングステン、モリブデン、コ
バルト、ニッケル、白金、またはパラジウムからなるこ
ともできる）が構造上に形成される。シリサイド領域
は、500から800°Ｃ程度の温度におけるシリサイド形成
ステップを遂行することによって、金属と、何れかのそ
の下のシリコン領域とを反応させてシリサイド領域を形
成させる。次いで反応しなかった何れかの金属が、標準
プロセスを使用してエッチングされる。このプロセスの
結果、図４（Ｄ）に示すソースラインシリサイド化領域
１４０が形成される。このソースラインシリサイド化領
域１４０は、拡散ソースラインプロセスに比して遙かに
低い抵抗を有している。

【００３８】更に図４（Ｄ）に示されているのは、ワー
ドライン２０を形成している小さいシリサイド領域１５
０である。これらの小さい領域はフォトリソグラフィッ
クプロセスの公差の結果であり、デバイスの性能には何
等の影響も与えない。改善されたゼロ公差フォトリソグ
ラフィックプロセスの場合には、ワードライン２０内の
これらのシリサイド領域１５０は存在しないであろう。
反応しなかった金属のエッチングプロセスに続いて、オ
プショナルな第２の焼きなましステップを600−1000°
Ｃの温度で遂行することができる。本発明の別の実施の
形態においては、注入焼きなましステップは、フォトレ
ジストの除去ステップの後で、シリサイド形成プロセス
の前に遂行される。この注入焼きなましは、炉プロセ
ス、急速熱プロセス、または両者の組合わせを使用して
500−1000°Ｃ程度の温度で遂行することができる。

【００３９】シリサイド形成に続いて、窒化物のブラン
ケットエッチングが遂行されて図４（Ｅ）に示す構造が
得られる。このブランケットエッチングは、図示の付加
的な窒化物サイドウォール１３１をもたらす。ブランケ
ットエッチングに対する必要な要求は、高い窒化物対シ
リサイド選択性である。コバルトシリサイドが形成され
ている本発明の一実施の形態においては、窒化物のブラ
ンケットエッチングは標準半導体処理プラズマエッチン
グ設備上で以下の範囲の処理条件を使用して遂行するこ
とができる。アルゴン 150 − 270 ｓｃｃｍＣＨＦ₃ 15 − 50 ｓｃｃｍＯ₂ 1 − 8 ｓｃｃｍ高周波 200 − 600 ワット圧力 300 − 500 ミリトル間隙 1.15ｃｍエッチング時間 10 − 60 秒

【００４０】図５に示されているのは、本発明の方法に
より製造されたシリサイド領域１４０及びソースライン
２４を示す基体の断面図（図２の１０１−１０１ライン
に沿う）である。

【００４１】以上に幾つかの実施の形態に関連して本発
明を説明したが、当業者にはさまざまな変化及び変更が
示唆されたであろう。本発明は、これらの変化及び変更
を特許請求の範囲内に包含することを意図している。

【００４２】以上の記載に関連して、以下の各項を開示
する。

【００４３】１．導電ラインを有する電子デバイスを
形成する方法であって、ａ）各々がゲート及びソースを有する複数の半導体デバ
イス、及び少なくとも１つの絶縁構造を有する半導体基
体を準備するステップと、ｂ）上記半導体基体上に絶縁体の膜を形成するステップ
と、ｃ）上記絶縁体の膜の一部分、及び上記絶縁構造の一部
分をエッチングし、それによって上記絶縁構造の下の上
記半導体基体の領域を露出させ、上記ソースの露出され
たサイド表面上に絶縁体サイドウォール膜を形成させる
ステップと、ｄ）上記絶縁構造の下の上記半導体基体の上記領域上に
シリサイドを形成させるステップと、を含むことを特徴
とする方法。

【００４４】２．上記絶縁構造は、浅いトレンチ絶
縁、またはＬＯＣＯＳであることを特徴とする上記１．
に記載の方法。

【００４５】３．上記複数の半導体デバイスは、フラ
ッシュメモリセルからなることを特徴とする上記１．に
記載の方法。

【００４６】４．上記絶縁体の膜は、窒化シリコン、
酸化シリコン、酸窒化シリコン、及びポリマーからなる
グループからの膜であることを特徴とする上記１．に記
載の方法。

【００４７】５．上記絶縁体サイドウォール膜は、窒
化シリコン、酸化シリコン、酸窒化シリコン、及びポリ
マーからなるグループからの膜であることを特徴とする
上記１．に記載の方法。

【００４８】６．上記シリサイドは、チタン、タング
ステン、モリブデン、コバルト、ニッケル、白金、及び
パラジウムからなるグループからの金属で形成されてい
ることを特徴とする上記１．に記載の方法。

【００４９】７．集積回路メモリを形成する方法であ
って、ａ）複数のフラッシュメモリセルを有する半導体基体を
準備するステップを含み、上記各フラッシュメモリセルは、トップ表面と、ソース
に隣接するサイド表面とを有するゲート構造を有し、上
記フラッシュメモリセルは、複数の絶縁構造に接してお
り、上記方法は、更に、ｂ）上記半導体基体上に絶縁体の膜を形成するステップ
と、ｃ）複数のフラッシュメモリセル上のソースに接する上
記サイド表面上に絶縁体サイドウォール膜を形成してい
る上記絶縁体の膜をエッチングするステップと、ｄ）上記絶縁構造をエッチングし、上記絶縁構造の下の
上記半導体基体の領域を露出させることによってソース
ラインを形成させるステップと、ｅ）上記ソースラインに、ドーパント種を注入するステ
ップと、ｆ）上記ソースライン上にシリサイドを形成させるステ
ップと、を含むことを特徴とする方法。

【００５０】８．上記絶縁構造は、浅いトレンチ絶
縁、またはＬＯＣＯＳを使用して形成されていることを
特徴とする上記７．に記載の方法。

【００５１】９．上記絶縁体の膜は、窒化シリコン、
酸化シリコン、酸窒化シリコン、及びポリマーからなる
グループからの膜であることを特徴とする上記７．に記
載の方法。

【００５２】１０．上記絶縁体サイドウォール膜は、
窒化シリコン、酸化シリコン、酸窒化シリコン、及びポ
リマーからなるグループからの膜であることを特徴とす
る上記７．に記載の方法。

【００５３】１１．上記シリサイドは、チタン、タン
グステン、モリブデン、コバルト、ニッケル、白金、及
びパラジウムからなるグループからの金属で形成されて
いることを特徴とする上記７．に記載の方法。

【００５４】導電性ライン（２４）と、トレンチ（７
２）を横切るシリサイド領域（１４０）とを有する半導
体要素を形成する方法。本方法は、シリサイド化プロセ
ス中にスタックを保護するための窒化物サイドウォール
（１３０）を形成するステップを含む。

【図面の簡単な説明】

【図１】本発明によるメモリセルアレイを含む電子デバ
イスの回路図であって、一部をブロックで示している。

【図２】本発明による図１のアレイのメモリセルの一部
分の拡大平面図である。

【図３】本発明による図２のメモリセルアレイの一部分
の斜視図である。

【図４】（Ａ）乃至（Ｅ）は、本発明の一実施の形態に
よる、図２の１００−１００ラインに沿うシリサイド化
ソースラインの形成を示す半導体基体の断面図である。

【図５】本発明の実施の形態によるシリサイド化ソース
ラインを示す半導体基体の断面図である。

【符号の説明】

８電子デバイス９メモリセルアレイ１０メモリセル１１浮遊ゲートトランジスタ１２ソース１４ドレイン１６浮遊ゲート１８制御ゲート２０ワードライン２２ワードラインデコーダ２４ソースライン２６ドレイン・列ライン２７列ライン２８列デコーダ３０ワードラインアドレス信号ライン３２読出し／書込み／消去制御回路３４アドレスライン５０連続スタック構造５２半導体基体５４ゲートスタック５６ゲート絶縁体５８間隙誘電体６０ソース領域６２ドレイン領域６４チャネル領域７０浅いトレンチ絶縁構造７２トレンチ７４第１のサイドウォール７６第２のサイドウォール７８トレンチ誘電性材料８０間隙８２ドレインコンタクト１１０窒化物薄膜１２０フォトレジスト層１３０、１３１窒化物サイドウォール１４０ソースラインシリサイド化領域１５０小さいシリサイド領域１６０酸化物トレンチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者フライドゥーンメーラドアメリカ合衆国テキサス州 75023 プラノイーグルパス 5008 (72)発明者ミンヤンアメリカ合衆国テキサス州 75082 リチャードソンウェンドーヴァーコート 3309 (72)発明者ランシーツンアメリカ合衆国テキサス州 75023 プラノヴァリーブルックドライヴ 5900

Claims

【特許請求の範囲】

【請求項１】導電ラインを有する電子デバイスを形成
する方法であって、ａ）各々がゲート及びソースを有する複数の半導体デバ
イス、及び少なくとも１つの絶縁構造を有する半導体基
体を準備するステップと、ｂ）上記半導体基体上に絶縁体の膜を形成するステップ
と、ｃ）上記絶縁体の膜の一部分、及び上記絶縁構造の一部
分をエッチングし、それによって上記絶縁構造の下の上
記半導体基体の領域を露出させ、上記ソースの露出され
たサイド表面上に絶縁体サイドウォール膜を形成させる
ステップと、ｄ）上記絶縁構造の下の上記半導体基体の上記領域上に
シリサイドを形成させるステップと、を含むことを特徴
とする方法。