JP2000500954A - Ｃｍｏｓコンパレータ - Google Patents

Abstract

(57)【要約】 本発明は、４つのｐチャネル横方向高電圧トランジスタ（Ｔ₁₁〜Ｔ₁₄）が２つの第１の電流ミラーを、２つのｎチャネル横方向高電圧トランジスタ（Ｔ₃₁，Ｔ₃₂）が第２の電流ミラーを形成するＣＭＯＳコンパレータに関する。参照電圧の電流経路のなかに、そこを流れる電流を決定するディプレッション‐トランジスタ（Ｔ₂）が位置している。入力電圧（Ｕ_IN）が基準電圧（Ｕ_Ref）に等しいならば、両電流経路のなかに等しい電流が流れる。しかし入力電圧（Ｕ_IN）が基準電圧（Ｕ_Ref）から偏差すると、出力電圧が強く変化する。

Description

【発明の詳細な説明】 ＣＭＯＳコンパレータ 本発明は請求項１の前文による１つのＣＭＯＳコンパレータに関する。１つの このようなＣＭＯＳコンパレータは、有利に自己絶縁性電力用ＩＣ構成要素に使 用される。 いわゆるＰＲＯＦＥＴ（温度保護された電界効果トランジスタ）は、１つの測 定電圧を１つの参照電圧と比較するためにこのようなコンパレータを使用する。 しかしこれらの従来通常のコンパレータは、比較的多くの場所を必要とし、この ことは高い集積密度の目的と対立する。 従って、本発明の課題は、占有場所が小さく、また、たとえば誘導性負荷のス イッチングのために使用され得るように、小さい測定信号に対して大きい出力電 圧を出力し得るＣＭＯＳコンパレータを提供することである。 この課題は、本発明によれば、請求項１の前文によるＣＭＯＳコンパレータに おいて、その特徴部分に記載されている特徴により解決される。。 本発明の有利な実施態様は従属請求項にあげられている。 本発明によるＣＭＯＳコンパレータは、簡単な構成、従ってまた小さい占有場 所により優れている。好ましい仕方で横方向トランジスタであり得る４つのｐチ ャネル高電圧トランジスタが、２つの第１の電流ミラーを形成する。参照または 基準電圧側の電流経路のなかに両第１の電流ミラーの両ｐチャネル高電圧トラン ジスタに続いて、好ましい仕方でｎチャネル電界効果トランジスタである電流源 が配置されている。電流源と測定電圧側の両ｐチャネル高電圧トランジスタとに 続いて、同じく好ましい仕方で横方向トランジスタであり得るかつ第２の電流ミ ラーを形成するもう２つのｎチャネル高電圧トランジスタが配置されている。 参照側の電流経路のなかを流れるバイアス電圧電流は電流源により決定される 。両第１電流ミラーの高電圧トランジスタは“正反対”にされている、すなわち それらの耐高電圧性のドレインは、ソースにおける電圧と比較して、 より正の方向に配置されている。それにより、生じ得る負の電圧ピークが抑制さ れ得る。 入力電圧が参照電圧に等しいならば、両電流経路のなかを等しい電流が流れる 。なぜならば、カスコードに接続されている両第１の電流ミラーおよび第２の電 流ミラーの高電圧トランジスタが、それぞれ非常に高いダイナミック出力抵抗を 有するからである。 第１および第２の電流ミラーの高電圧トランジスタの間で取り出される出力電 圧は、入力電圧と参照電圧との間の偏差に非常に速く反応する。入力電圧が参照 電圧よりも小さいならば、出力電圧は急峻に低下する。それに対して、入力電圧 が参照電圧よりも大きいならば、出力電圧は急峻に上昇する。 本発明によるＣＭＯＳコンパレータは、好ましい仕方で自己絶縁性の電力用Ｉ Ｃ構成要素に応用可能であり、また小さい測定信号において出力側に大きい電圧 範囲を出力し得る。 本発明の有利な応用は、たとえば電流ミラー‐ハイサイド‐スイッチである。 その際に第１の電流ミラーの高電圧トランジスタは、ＣＭＯＳコンパレータと電 力出力端との間の分離要素としてさえ使用され得る。 以下、本発明を図面により一層詳細に説明する。 図１は本発明によるＣＭＯＳコンパレータの回路図、また 図２は本発明によるＣＭＯＳコンパレータの応用例としての電流ミラー‐ハイ サイド‐スイッチの回路図を示す。 図１中で、測定すべき入力電圧Ｕ_INは、第２のｐチャネル横方向‐高電圧‐電 界効果トランジスタＴ₁₂と共に電流ミラーを形成する第１のｐチャネル横方向‐ 高電圧‐電界効果トランジスタＴ₁₁のドレイン領域Ｄに与えられている。第２の 電界効果トランジスタのドレインＤには参照または基準電圧Ｕ_Refが与えられて いる。第１の電界効果トランジスタＴ₁₁のソースまたは第２の電界効果トランジ スタＴ₁₂のソースは、それぞれ第３または第４のｐチャネル横方向‐高電圧‐電 界効果トランジスタＴ₁₃またはＴ₁₄のソースと接続されている。第３の電界効果 トランジスタＴ₁₃は、第４の電界効果トランジスタＴ₁₄と共に別の電流ミラーを 形成する。両電界効果トランジスタＴ₁₁ およびＴ₁₂の互いに接続されているゲートは、Ｚ‐ダイオードＺ₁を介して基板 電位Ｖ_GGと接続されている。 第３の電界効果トランジスタＴ₁₃のドレインＤは、出力端子Ｕ_OUTと、第２の ｎチャネル横方向‐高電圧‐電界効果トランジスタＴ₃₂と共に電流ミラーを形成 する第１のｎチャネル横方向‐高電圧‐電界効果トランジスタＴ₃₁のドレイン領 域Ｄと接続されている。電界効果トランジスタＴ₃₂のソースにはバイアス電圧Ｕ （−Ｂｉａｓ）が与えられている。電界効果トランジスタＴ₁₄のドレインＤと電 界効果トランジスタＴ₃₂のドレインＤとの間に、電流源としての役割をするディ プレッション形式のｎチャネル電界効果トランジスタ（ディプレッションＦＥＴ ）Ｔ₂が接続されている。従って、それは場合によっては電流源により置換され 得よう。電界効果トランジスタＴ₂のドレインは電界効果トランジスタＴ₁₄のド レインと接続されている。 参照電圧Ｕ_Refに対する端子とバイアス電圧Ｕ（−Ｂｉａｓ）に対する端子と の間の第１の電流経路または分路のなかを、一定の電流Ｉ_Biasが流れる。電界効 果トランジスタＴ₂により決定されているこの電流は、電流ミラーＴ₁₁，Ｔ₁₂お よびＴ₁₃，Ｔ₁₄ならびにＴ₃₁，Ｔ₃₂により入力電圧Ｕ_INに対する端子とバイアス 電圧Ｕ（−Ｂｉａｓ）に対する端子との間の第２の電流経路または分路のなかに 鏡映される。いま入力電圧Ｕ_INが参照電圧Ｕ_Refと等しい大きさであれば、電界 効果トランジスタＴ₃₁，Ｔ₃₂およびカスコードを形成する電界効果トランジスタ Ｔ₁₁ないしＴ₁₄が高いダイナミック出力抵抗を有するので、第１および第２の電 流経路のなかの両電流も互いに等しい。入力電圧Ｕ_INが参照電圧Ｕ_Refよりも小 さくなると、出力端子における電位Ｐは下方に移行する、すなわち出力電圧Ｕ_{OU T} は強く低下する。それに対して、入力電圧Ｕ_INが参照電圧Ｕ_Refよりも大きいな らば、電位Ｐは上昇する、すなわち出力電圧Ｕ_OUTは強く上昇する。すなわち出 力電圧Ｕ_OUTは入力電圧Ｕ_INと参照電圧Ｕ_Refとの間の偏差に非常に速く反応する 。 図２は電流ミラー‐ハイサイド‐スイッチにおける本発明の有利な応用を示す 。本発明によるＣＭＯＳコンパレータ１は、入力電圧Ｕ_INおよび参照電圧Ｕ_Ref を与えられ、これらの電圧の間の差を表す出力電圧Ｕ_OUTを供給す る。基板電位Ｕ_GGとバイアス電圧Ｕ（−Ｂｉａｓ）との間に保護ダイオードとし て第２のＺ‐ダイオードＺ₂が接続されている。ｎチャネル‐主‐電界効果トラ ンジスタ２は、誘導性負荷３をスイッチングする役割をし、またｎチャネル‐電 流ミラー‐電界効果トランジスタ４と共に電流ミラーを形成する。電界効果トラ ンジスタ４のゲートはゲート‐ソース間電圧Ｕ_GSを与えられており、この電圧は 電界効果トランジスタ２のゲートにも供給されている。電界効果トランジスタ２ および４は、それらのドレインでそれぞれ基板電位Ｕ_GGに接続されている。 ＣＭＯＳコンパレータの電圧Ｕ_OUTは、ソースまたはドレインでダイオードＤ₁ を介して入力電圧Ｕ_INに対する端子と、また抵抗Ｒを介して接地点と接続されて いるｐチャネル電界効果トランジスタＴから取り出される。ダイオードＤ₁と主 ‐電界効果トランジスタ２のドレインとの間に、ダイオードＤ₁と反対の極性の もうダイオードＤ₂が接続されている。ダイオードＤ₁およびＤ₂はそれらの陽極 で電界効果トランジスタ４のソースと接続されている。 図２に示されている電流ミラー‐ハイサイド‐スイッチでは、入力電圧に対す る入力端子のなかを流れる電流ｉは非常に小さく、たとえば出力電流Ｉの１／１ ００００の大きさであり得る。 図２の回路ではＣＭＯＳコンパレータ１のｐチャネル電界効果トランジスタＴ₁₁ ないしＴ₁₄はコンパレータ１自体の構成部分としてだけでなく、コンパレータ １と電力出力端との間の分離要素としての役割もする。電界効果トランジスタＴ₄ が“正反対の”ｐチャネル電界効果トランジスタとして構成されるならば、そ のドレインは正電圧の方向に配置されているので、ダイオードＤ₁は省略され得 る。

Claims (1)

1. 【特許請求の範囲】 １．特に電力用ＩＣ構成要素に対するＣＭＯＳコンパレータであって、入力電圧 （Ｕ_IN）が基準電圧（Ｕ_Ref）と比較され、出力端子から入力電圧（Ｕ_IN）と基 準電圧（Ｕ_Ref）との間の差を表す電圧信号（Ｐ）が取り出し可能であるＣＭＯ Ｓコンパレータにおいて、 基準電圧端子とバイアス電圧端子との間の第１の電流経路と入力電圧端子とバ イアス電圧端子との間の第２の電流経路とが、それぞれ少なくとも２つの第１の 電流ミラー（Ｔ₁₁，Ｔ₁₂；Ｔ₁₃，Ｔ₁₄）および第２の電流ミラー（Ｔ₃₁，Ｔ₃₂） から成っており、 第１の電流ミラーの１つ（Ｔ₁₃，Ｔ₁₄）と第２の電流ミラー（Ｔ₃₁，Ｔ₃₂）と の間の第１の電流経路のなかに電流源（Ｔ₂）が配置されており、 出力端子が前記の第１の電流ミラー（Ｔ₁₃，Ｔ₁₄）と第２の電流ミラー（Ｔ₃₁ ，Ｔ₃₂）との間に接続されている ことを特徴とするＣＭＯＳコンパレータ。 ２．第１の電流ミラーが第１および第２の電流経路のなかにそれぞれ互いに直列 に接続されているｐチャネル横方向高電圧トランジスタ（Ｔ₁₁〜Ｔ₁₄）から成っ ており、その際に第１のｐチャネル横方向高電圧トランジスタ（Ｔ₁₁）のドレイ ン（Ｄ）がバイアス電圧端子に与えられているバイアス電圧にくらべて正の電圧 に接続されていることを特徴とする請求項１記載のＣＭＯＳコンパレータ。 ３．電流源（Ｔ₂）がディプレッション形式のｎチャネル電界効果トランジスタ から成っていることを特徴とする請求項１または２記載のＣＭＯＳコンパレータ 。 ４．第２の電流ミラー（Ｔ₃₁，Ｔ₃₂）がｎチャネル横方向高電圧トランジスタか ら成っていることを特徴とする請求項１ないし３の１つに記載のＣＭＯ Ｓコンパレータ。 ５．電流ミラー‐スイッチにおける請求項１ないし４の１つによるＣＭＯＳコン パレータの使用。 ６．請求項１ないし４の１つによるＣＭＯＳコンパレータを有する電流ミラー‐ スイッチにおいて、 第１の電流ミラーの高電圧トランジスタ（Ｔ₁₁〜Ｔ₁₄）がＣＭＯＳコンパレー タ（１）と電力出力端との間の分離容器としての役割をすることを特徴とする電 流ミラー‐スイッチ。 ７．出力トランジスタ（Ｔ₄）がドレインにより正の電圧の方向に接続されてい ることを特徴とする請求項６記載の電流ミラー‐スイッチ。