JP2000505574A

JP2000505574A - Ｃｍｏｓ電流ミラー

Info

Publication number: JP2000505574A
Application number: JP9529322A
Authority: JP
Inventors: ラナルード，トーマス・ジェイ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1996-02-15
Filing date: 1996-10-17
Publication date: 2000-05-09
Also published as: WO1997030384A1; EP0880735A1; EP0880735B1; US5672993A; TW307060B

Abstract

(57)【要約】ＣＭＯＳ集積回路技術において電流を鏡像化するための電流ミラー回路は、第１および第２のＰチャネルＭＯＳトランジスタ（ＭＰ３２，ＭＰ３３）と、可変入力電流源（Ｉ_CS）と、第１のソースフォロアトランジスタ（ＭＮ３４）と、第２のソースフォロアトランジスタ（ＭＰ３５）と、電流吸込トランジスタ（ＭＮ３１）と、負荷回路（２１２）とを備えた電流ミラー構成を含む。負荷回路は負荷トランジスタ（ＭＮ６）と負荷抵抗器（Ｒ１）とを含む。代替的な実施例において、負荷回路は単一の負荷抵抗器を含む。この結果、第１のＰチャネルＭＯＳトランジスタ（ＭＰ３２）に注入される電流量が、第２のＰチャネルＭＯＳトランジスタ（ＭＰ３３）に、より正確に鏡像化される。

Description

【発明の詳細な説明】ＣＭＯＳ電流ミラー発明の背景この発明は一般に電流ミラー回路に関し、特に、ＣＭＯＳ集積回路技術において高い精度および信頼性で電流を鏡像化するための改良された電流ミラー回路に関する。これまで、ＣＭＯＳ技術において電流を鏡像化するための従来の電流ミラー回路が先行技術において公知であり、これは図１に「先行技術」と明示されて示される。電流ミラー回路１０は、第１および第２のＰチャネルＭＯＳトランジスタＭＰ１２およびＭＰ１３と、負荷ＮチャネルＭＯＳトランジスタＭＮ１１と、入力電流源Ｉ_csとを備えた電流ミラー構成を含む。第１および第２のＰチャネルトランジスタＭＰ１２およびＭＰ１３のゲートは互いに、かつ第１のＰチャネルトランジスタＭＰ１２のドレインに接続される。第１のＰチャネルトランジスタＭＰ１２のドレインはまた、ノードＮ１１に接続される。第２のＰチャネルトランジスタＭＰ１３のドレインはノードＮ１２に接続される。第１および第２のＰチャネルトランジスタＭＰ１２およびＭＰ１３のソースは、典型的にはおよそ＋５．０Ｖ以下（すなわち＋３．３Ｖ）である電源電圧または電位ＶＣＣに接続される。入力電流源Ｉ_CSの一端もまた第１のＰチャネルトランジスタＭＰ１２のドレインに接続され、他方端は典型的には０Ｖである接地電位ＶＳＳに接続される。ＮチャネルトランジスタＭＮ１１のゲートおよびドレインは互いに、かつノードＮ１２に接続される。ＮチャネルトランジスタＭＮ１１のソースは接地電位ＶＳＳに接続される。電流源ドライバの出力段１２はＰチャネル電流吐出トランジスタＭＰ２とＮチャネル電流吸込トランジスタＭＮ１とを含む。電流ミラー回路１０からのノードＮ１１は、鏡像化された電流をもたらすようＰチャネルトランジスタＭＰ２のゲートに接続される。同様に、電流ミラー回路１０からのノードＮ１２は、鏡像化された電流を再度もたらすようＮチャネルトランジスタＭＮ１のゲートに接続される。図２には、さまざまなゲート−ソース間電圧Ｖ_GSに関する、ＮチャネルＭＯＳトランジスタのドレイン電流Ｉ_DS対ドレイン−ソース間電圧Ｖ_DSのプロット図が示される。このプロット図はＮチャネルＭＯＳトランジスタの動作に関する典型的なＩ／Ｖ特性曲線を示す。ＰチャネルＭＯＳトランジスタの場合には曲線の形状は同一であるが、電圧Ｖ_DSおよびＶ_GSは正ではなく負となるだろう。さまざまな電圧Ｖ_GSに関する曲線は水平ではなくドレイン−ソース間電圧の増加とともに徐々に傾斜することが認められるであろう。換言すると、所与の固定電圧Ｖ_GSの場合、ドレイン電流Ｉ_DSはドレイン−ソース間電圧が増加するにつれて次第に大きくなる。再び図１を参照して、以下に電流ミラー回路１０の動作を説明する。ＰチャネルトランジスタＭＰ１２およびＭＰ１３の共通ゲートであるノードＮ１１に電流源Ｉ_CSが注入されるか、または吐出される。これによりノードＮ１１（トランジスタＭＰ１２のゲート）に電圧が生じ、この電圧は、ＰチャネルトランジスタＭＰ１２のソース／ドレイン導通経路に流れる電流が電流源Ｉ_CSによって供給される入力電流の量に等しくなるまで減少することとなる。ノードＮ１１が動作する電圧はさらにＰチャネルトランジスタＭＰ１３のゲートに印加されるため、トランジスタＭＰ１３は、２つのトランジスタが同一であれば（すなわち同じＩ／Ｖ特性曲線を有するならば）トランジスタＭＰ１２と同量の電流を導通し得る。これにより、トランジスタＭＰ１２に流れる電流をトランジスタＭＰ１３に鏡像化することができる。ＰチャネルトランジスタＭＰ１３に流れる電流はノードＮ１２に吐出され、ＰチャネルトランジスタＭＰ１３が注入する電流と同量の電流をＮチャネルトランジスタＭＮ１１が導通するまで、その電位を上昇させる。したがって、ノードＮ１２が同一のＮチャネルトランジスタＭＮ１１およびＭＮ１にさらに接続される場合には、電流吸込トランジスタＭＮ１はＮチャネルトランジスタＭＮ１１と同量の電流を導通することとなる。このため、ノードＮ１２はＮチャネルトランジスタＭＮ１１およびＭＮ１に、鏡像化された電流をもたらし得る。しかしながら、この従来の電流ミラー回路１０には、鏡像化される電流量の精度を高めることができないという欠点がある。注目されるように、ＰチャネルトランジスタＭＰ１３のソース／ドレイン導通経路に印加される電圧がＰチャネルトランジスタＭＰ１２に関するものよりも高ければ、負荷トランジスタＭＮ１１にはより大きな不均等な量の電流が鏡像化される。特に、それぞれの電流ミラートランジスタＭＰ１２およびＭＰ１３に印加されるドレイン−ソース間電圧Ｖ_DS が異なるため、負荷トランジスタＭＮ１１はＰチャネルトランジスタＭＰ１２に流れる電流量よりも多くの電流を鏡像化する。この結果、電流源ドライバの出力段１２の電流吸込トランジスタＭＮ１１は、鏡像化された電流をもたらすように、ノードＮ１１に接続可能なゲートを有する電流吐出トランジスタＭＰ２よりも多くの電流を導通する。先行技術ではこの欠点を解決するべく第１および第２の電流ミラートランジスタと直列にカスコードトランジスタ段を加えるという試みがなされている。この技術を利用する先行技術のカスコード電流ミラー回路１１０が図３に示される。図示されるように、図１の従来の電流ミラー回路１０と図３のカスコード電流ミラー回路１１０との唯一の違いは、それぞれ第１および第２のＰチャネルトランジスタＭＰ２２およびＭＰ２３と直列接続された第３および第４のＰチャネルトランジスタＭＰ２４およびＭＰ２５を含む、第２の電流ミラー構成が加えられている点である。動作時には、これらの第３および第４のＰチャネルトランジスタＭＰ２４およびＭＰ２５は、第１および第２のＰチャネルＭＯＳトランジスタＭＰ２２およびＭＰ２３に印加されるドレイン−ソース間電圧を等しい値に維持する役割を果たす。トランジスタＭＰ２２およびＭＰ２３には（すなわち共通ノードＮ１１には）同じゲート電圧が印加されるため、第１のＰチャネルトランジスタＭＰ２２に注入される電流が等しく第２のＰチャネルトランジスタＭＰ２３に鏡像化される。さらに、負荷トランジスタＭＮ２１に流れる電流はＰチャネルトランジスタＭＰ２３に流れる電流量と同じであり、これはまた入力電流源Ｉ_CSによってＰチャネルトランジスタＭＰ２２に注入される電流量と同じである。したがって、電流吐出および電流吸込トランジスタＭＰ２およびＭＮ１は全く同量の電流を導通する。それでもなお、この先行技術のカスコード電流ミラー回路１１０には欠点がある。１つの問題点は、直列接続された２つのＰチャネルトランジスタＭＰ２２およびＭＰ２４にかかる電圧降下が、それらが導通可能になる前に、少なくとも２しきい値電圧降下（２Ｖ_t）に等しくならなければならないことである。一方、図１の電流ミラー回路１０のＰチャネルトランジスタＭＰ１２には１しきい値電圧降下（１Ｖ_t）しか要求されない。実際に、それぞれのノードＮ１１およびＮ２１の名目上の電圧はトランジスタのしきい値電圧降下Ｖ_tよりも５００ｍＶから１Ｖのオーダだけ高くなければならない。ここに定義されるように、トランジスタのしきい値電圧降下Ｖ_tは導通開始時にゲート−ソース間電極にかけて印加される電圧である。例示の目的のために、５Ｖの電源の場合に、対応するトランジスタＭＰ２２（ＭＰ１２）およびＭＰ２４のしきい値電圧の各々が１Ｖであると仮定すると、ノードＮ２３の電圧は導通前に＋２．５Ｖから＋３．０Ｖだけ減少する必要がある。この電圧降下の増大により、入力電流源Ｉ_CSの動作が低電圧揺れにより制約を受けるか、または制限される。さらに、電源電位が＋３．３Ｖである場合には、入力電流源は電流ミラー回路１１０が非実用的であるかまたは動作不能である電圧範囲に制限されるだろう。一方、ノードＮ１１（図１）の電圧は導通前に＋１．５Ｖから＋２．０Ｖだけ減少することが要求され、これにより最高電圧との差が増大する。さらに、先行技術のカスコード電流ミラー回路１１０における別の問題は、加えられた第３および第４のＰチャネルトランジスタＭＰ２４およびＭＰ２５により入力電流源Ｉ_CSに寄生容量が接続され、高周波数でその応答時間が減少することである。したがって、正確にかつ高精度で電流を鏡像化するが、しきい値電圧降下を増大しない、改良された電流ミラー回路を提供することが望ましい。この発明は、図３のカスコード電流ミラー回路の電流ミラー精度と、図１の従来の電流ミラー回路の低しきい値電圧降下とを組合せた電流ミラー回路を提供する。発明の概要したがって、この発明の一般的な目的は、製造および組立が比較的簡単で経済的であるが、先行技術の電流ミラー回路の欠点を克服する、改良された電流ミラー回路を提供することである。この発明の目的は、ＣＭＯＳ集積回路技術において高い精度および信頼性で電流を鏡像化するための改良された電流ミラー回路を提供することである。この発明の別の目的は、低電圧電流の鏡像化を可能にし、かつ線形性を改善する、改良された電流ミラー回路を提供することである。この発明のさらに別の目的は、正確な電流の鏡像化をもたらすために、第１および第２のＰチャネル電流ミラートランジスタと、入力電流源手段と、第１のソースフォロアトランジスタと、第２のソースフォロアトランジスタと、負荷回路とを含む改良された電流ミラー回路を提供することである。これらの目的に従って、この発明は、ＣＭＯＳ集積回路技術において電流を鏡像化するためのものであり、第１および第２のＰチャネルトＭＯＳランジスタを備えた電流ミラー構成を含む、電流ミラー回路を提供することに関する。第１および第２のＰチャネルＭＯＳトランジスタのゲートは互いに、かつ第１のＰチャネルＭＯＳトランジスタのドレインに接続される。第１のＰチャネルＭＯＳトランジスタのソースは電源電位に接続され、ドレインは第１のノードに接続される。第２のＰチャネルＭＯＳトランジスタのソースは電源電位に接続され、ドレインは第２のノードに接続される。入力電流源手段は第１のノードに可変電流を発生するために用いられる。第１のソースフォロアトランジスタのゲートは第１のノードに接続され、ドレインは電源電位に接続され、ソースは第３のノードに接続される。第２のソースフォロアトランジスタのソースは第２のノードに接続され、ゲートは第３のノードに接続され、ドレインは第４のノードに接続される。電流吸込トランジスタのゲートおよびドレインは互いに、かつ第４のノードに接続され、ソースは接地電位に接続される。負荷回路は第３のノードと接地電位との間に相互接続され、第１のソースフォロアトランジスタから電流を受ける。図面の簡単な説明この発明のこれらの目的および利点は、全文にわたって対応する部分を示す類似した参照番号を有する添付の図面と関連して読まれると、以下の詳細な説明から十分に明らかとなるであろう。図１は、先行技術の従来の電流ミラー回路を示す概略的な回路図である。図２は、ＮチャネルＭＯＳトランジスタに関する典型的なＩ／Ｖ特性曲線を示す図である。図３は、先行技術のカスコード電流ミラー回路を示す概略的な回路図である。図４は、この発明の原理に従って構成された、改良された電流ミラー回路を示す概略的な回路図である。図５は、差動的な態様で負荷を駆動するために、図４に示される２つの同一の電流ミラー回路２１０と出力段２１４との組合せを利用する、差動電流源ドライバを示すブロック図である。好ましい実施例の説明以下に図面を詳細に参照して、図４には、この発明の原理に従って構成された改良された電流ミラー回路２１０の概略的な回路図が示される。この発明の電流ミラー回路２１０はＣＭＯＳ集積回路技術において高い精度および信頼性で電流を鏡像化することをもたらす。電流ミラー回路２１０は単一の入力電流源からの電流の吐出および吸込の両方をもたらす。この電流ミラー回路２１０はネットワーク通信物理層ＣＭＯＳ集積回路デバイスにおける差動電流源の出力段との使用に特定的な用途を有する。たとえば、電流ミラー回路２１０は特に、アドバンスト・マイクロ・ディバイス社（Advanced Micro Devices，Inc）によって部署Ｎｏ.ＡＭＤ７９Ｃ９８８で製造されたカッド集積イーサネットトランシーバ（aqu ad integrated Ethernet transceiver）に使用される。電流ミラー回路２１０は第１および第２のＰチャネルＭＯＳ電流ミラートランジスタＭＰ３２およびＭＰ３３と、負荷ＮチャネルＭＯＳトランジスタＭＮ３１と、可変入力電流源Ｉ_CSとを備えた電流ミラー構成を含む。これらのコンポーネントは図１および図３のそれぞれの電流ミラー回路１０および１１０に用いられるものと同一である。さらに、電流ミラー回路２１０は、第１のソースフォロアとして機能するＮチャネルＭＯＳトランジスタＭＮ３４と、第２のソースフォロアとして機能するＰチャネルＭＯＳトランジスタＭＰ３５と、第２の負荷回路２１２とを含む。第１および第２のＰチャネルトＭＯＳランジスタＭＰ３２およびＭＰ３３のゲートは互いに、かつ第１のＰチャネルトランジスタＭＰ３２のドレインに接続される。第１のＰチャネルトランジスタＭＰ３２のドレインはノードＮ３１にさらに接続される。第２のＰチャネルトランジスタＭＰ３３のドレインはノードＮ３４に接続される。第１および第２のＰチャネルトランジスタＭＰ３２およびＭＰ３３のソースは、およそ＋５．０Ｖ以下である（すなわち＋３．３Ｖである）電源電圧または電位ＶＣＣに接続される。可変入力電流源Ｉ_CSの一端は第１のＰチャネルトランジスタＭＰ３２のドレインに接続され、他方端は、典型的には０Ｖである接地電位ＶＳＳに接続される。負荷トランジスタＭＮ３１のゲートおよびドレインは互いに、かつノードＮ３２に接続される。負荷トランジスタＭＮ３１のソースもまた接地電位ＶＳＳに接続される。第１のソースフォロアトランジスタＭＮ３４のドレインは電源電位ＶＣＣに接続され、ゲートはノードＮ３１を介してトランジスタＭＰ３２およびＭＰ３３のゲートに接続され、ソースはノードＮ３３に接続される。第２のソースフォロアトランジスタＭＰ３５のソースはノードＮ３４を介してトランジスタＭＰ３３のドレインに接続され、ゲートはノードＮ３３を介して第１のソースフォロアトランジスタＭＮ３４のソースに接続され、ドレインはノードＮ３２を介して負荷トランジスタＭＮ３１のドレインおよびゲートに接続される。第２の負荷回路２１２はＮチャネルＭＯＳトランジスタＭＮ３６と負荷抵抗器Ｒ１とを含む。ＮチャネルトランジスタＭＮ３６のドレインはノードＮ３３を介して第１のソースフォロアトランジスタＭＮ３４のソースに接続され、ゲートは負荷トランジスタＭＮ３１のゲートおよびノードＮ３２に接続され、ソースは接地電位ＶＳＳに接続される。負荷抵抗器Ｒ１の一端はトランジスタＭＮ３６のドレインに接続され、他方端は接地電位ＶＳＳに接続される。抵抗器Ｒ１はある値を有するように選択され、広いスペースを占有せずにチップ上に形成することができる。典型的に抵抗器Ｒ１の値はおよそ１００Ｋオームである。代替的な実施例では、第２の負荷回路２１２は単一の抵抗器を含んでもよい。しかしながら、単一の抵抗器よりも、第１のソースフォロアトランジスタＭＮ３４のための活性負荷として機能するトランジスタＭＮ３６の方が好ましい。これは、入力電流源Ｉ_CSが変化するとトランジスタＭＮ３６に流れる電流が比例した量だけ変化するためである。電流源ドライバの出力段２１４はＰチャネル電流吐出トランジスタＭＰ２とＮチャネル電流吸込トランジスタＭＮ１とを含む。電流ミラー回路２１０のノードＮ３１は、正確に鏡像化された電流をもたらすよう電流吐出トランジスタＭＰ２のゲートに結合される。同様に、ノードＮ３２は、正確に鏡像化された電流をもたらすよう電流吸込トランジスタＭＮ１のゲートに結合される。動作時には、入力電流源Ｉ_CSはさまざまな電流をノードＮ３１に、ＰチャネルトランジスタＭＰ３２を通して吐出す。これにより、鏡像化された電圧がノードＮ３１にもたらされ、この鏡像化された電圧は出力電流ミラートランジスタＭＰ３３および第１のソースフォロアトランジスタＭＮ３４のゲートならびに出力段２１４の電流吐出トランジスタＭＰ２のゲートに鏡像化される。電流ミラートランジスタＭＰ３３に流れる電流はカスコードＰチャネルトランジスタＭＰ３５を通して負荷トランジスタＭＮ３１に送られる。負荷トランジスタＭＮ３１は電流吸込トランジスタとして機能する。カスコードトランジスタＭＰ３５は出力電流ミラートランジスタＭＰ３３のドレイン（ノードＮ３４）の電圧が第１のソースフォロアトランジスタＭＮ３４のゲート（ノードＮ３１）の電圧と同じになるよう維持する役割を果たす。出力電流ミラートランジスタＭＰ３３のドレインの電圧は第１のソースフォロアトランジスタＭＮ３４によって制御される。トランジスタＭＮ３４はソースフォロアとして機能するため、そのソース（ノードＮ３３）の電圧は出力電流ミラートランジスタＭＰ３３のゲート（ノードＮ３１）の電圧よりも１しきい値電圧降下（Ｖ_t）分低い値に実質的に等しくなる。さらに、トランジスタＭＰ３５もまたソースフォロアとして機能するため、そのソース（ノードＮ３４）の電圧は第１のソースフォロアトランジスタＭＮ３４のソース（ノードＮ３３）の電圧よりも１しきい値電圧降下（Ｖ_t）分高い値に実質的に等しくなる。したがって、ノードＮ３３の電圧がノードＮ３１の電圧よりも１しきい値電圧降下分低く、かつノードＮ３４の電圧がノードＮ３３の電圧よりも１しきい値電圧分高ければ、それぞれのノードＮ３１およびＮ３４の電圧は互いに実質的に等しい。この結果、ノードＮ３１およびＮ３４の電圧が等しくされると、電流ミラートランジスタＭＰ３２から電流ミラートランジスタＭＰ３３に、かつ電流吐出トランジスタＭＰ２に鏡像化された電流は等しくなる。同様に、出力電流ミラートランジスタＭＰ３３に流れる鏡像化された電流もまた，電流吸込トランジスタＭＮ３１に流れ、出力段において電流吸込トランジスタＭＮ１に鏡像化されることとなる。このため、出力段２１４において吐出された電流と吸込まれた電流とは等しくなる。図５には、ネットワーク通信物理層ＣＭＯＳ集積回路デバイスに用いるための差動電流ドライバ５００がブロック図の形で示される。差動電流ドライバ５００は２つの同一な電流源ドライバ５１０ａおよび５１０ｂを含み、これらの電流源ドライバの各々は差動的な態様で終端負荷Ｒを駆動するための、図４に示される電流ミラー回路２１０と出力段２１４との組合せを備える。電流源ドライバ５１０ａはその波形が示される可変入力電流源Ｉ_CS1と、吐出電流端子５１２ａと、吸込電流端子５１４ａとを有する。端子５１２ａは電流吐出トランジスタＭＰ２（図４）のドレインおよび第１の出力端子５１６に接続され、その波形が示される出力電圧Ｖ₊を発生する。同様に、電流源ドライバ５１０ｂはその波形が示される可変入力電流源Ｉ_CS2と、吐出電流端子５１２ｂと、吸込電流端子５１４ｂとを有する。端子５１２ｂは電流吸込トランジスタＭＮ１（図４）のソースおよび第２の出力端子５１８に接続され、その波形が示される出力電圧Ｖ_-を発生する。可変入力電流源の各々は、位相が９０°シフトされた半波整流電流であることがわかる。さらに、出力電圧Ｖ₊は正弦出力電圧であり、出力電圧Ｖ_-は出力電圧Ｖ₊と同一であるが反転された正弦出力電圧である。したがって、第１および第２の出力端子５１６および５１８にかかる共通モード電圧はいかなる所与の時刻においても０であろう。しかしながら、電流吸込トランジスタＭＮ１が、それに鏡像化される電流量が不均一なことにより、電流吐出トランジスタＭＰ２よりも多くの電流を導通する場合には、終端負荷Ｒに印加される共通モード電圧が生じ、ラインを差動的に駆動する際に問題が生ずる。以上の詳細な説明から、この発明がＣＭＯＳ集積回路技術において高い精度および信頼性で電流を鏡像化するための改良された電流ミラー回路を提供することがわかるだろう。この発明の改良された電流ミラー回路は従来の電流ミラーに類似した低しきい値オーバヘッドで動作するが、カスコード電流ミラー回路の、正確な電流の鏡像化を持続させる。さらに、本件の電流ミラー回路では、入力電流源の共通ノードには付加的なトランジスタが１つしか接続されないため、カスコード電流ミラー回路と比較して寄生容量が低減する。この発明の好ましい実施例であると現在考えられるものを示して説明したが、この発明の真の範囲から離れることなくさまざまな変更および修正がなされ、かつその要素の代わりに均等物が用いられ得ることが当業者によって理解されるだろう。また、発明の範囲の中心部分から離れることなく特定的な状況または材料を発明の教示に適合させるために多くの修正がなされ得る。したがって、この発明は、発明を実施するために考えられた最良モードとして開示された特定的な実施例に限定されず、添付の請求の範囲内に入るすべての実施例を含むことが意図される。

Claims

【特許請求の範囲】１．ＣＭＯＳ集積回路技術において電流を鏡像化するための電流ミラー回路であって、第１および第２のＰチャネルＭＯＳトランジスタ（ＭＰ３２，ＭＰ３３）を含む電流ミラー構成を備え、前記第１および第２のＰチャネルＭＯＳトランジスタ（ＭＰ３２，ＭＰ３３）のゲートは互いに、かつ前記第１のＰチャネルＭＯＳトランジスタ（ＭＰ３２）のドレインに接続され、前記第１のＰチャネルＭＯＳトランジスタ（ＭＰ３２）のソースは電源電位に接続され、ドレインは第１のノード（Ｎ３１）に接続され、前記第２のＰチャネルＭＯＳトランジスタ（ＭＰ３３）のソースは前記電源電位に接続され、ドレインは第２のノード（Ｎ３４）に接続され、さらに前記第１のノード（Ｎ３１）に可変電流を発生するための入力電流源手段（Ｉ_CS ）と、第１のソースフォロアトランジスタ（ＭＮ３４）とを備え、前記第１のソースフォロアトランジスタ（ＭＮ３４）のゲートは前記第１のノード（Ｎ３１）に接続され、ドレインは前記電源電位に接続され、ソースは第３のノード（Ｎ３３）に接続され、さらに第２のソースフォロアトランジスタ（ＭＰ３５）を備え、前記第２のソースフォロアトランジスタ（ＭＰ３５）のソースは前記第３のノード（Ｎ３３）に接続された前記第２のノード（Ｎ３４）に接続され、ドレインは第４のノード（Ｎ３２）に接続され、さらに電流吸込トランジスタ（ＭＮ３１）を備え、前記電流吸込トランジスタ（ＭＮ３１）のゲートおよびドレインは互いに、かつ前記第４のノード（Ｎ３２）に接続され、ソースは接地電位に接続され、さらに負荷回路手段（２１２）を備え、前記負荷回路手段（２１２）は前記第３のノード（Ｎ３３）と前記接地電位との間に相互接続されて、前記第１のソースフォロアトランジスタ（ＭＮ３４）からの電流を受ける、電流ミラー回路。２．前記第２のソースフォロアトランジスタ（ＭＰ３５）が、前記第１および第２のノード（Ｎ３１，Ｎ３４）の電圧を実質的に等しく維持する役割を果たし、これにより前記第１のＰチャネルＭＯＳトランジスタ（ＭＰ３２）からの電流を前記第２のＰチャネルＭＯＳトランジスタ（ＭＰ３３）に正確に鏡像化するようにする、請求項１に記載の電流ミラー回路。３．前記負荷回路手段（２１２）が、電流吸込トランジスタとして機能する負荷トランジスタ（ＭＮ３６）と、負荷抵抗器（Ｒ１）とを含む、請求項１に記載の電流ミラー回路。４．前記負荷トランジスタ（ＭＮ３６）のドレインが前記第３の負荷（Ｎ３３）に接続され、ゲートが前記第４のノード（Ｎ３２）に接続され、ソースが前記接地電位に接続され、前記負荷抵抗器（Ｒ１）の一端は前記第３のノード（Ｎ３３）に接続され、他方端は前記接地電位に接続される、請求項３に記載の電流ミラー回路。５．前記負荷回路手段（２１２）が単一の負荷抵抗器を含む、請求項１に記載の電流ミラー回路。６．電流吐出トランジスタ（ＭＰ３２）と電流吸込トランジスタ（ＭＮ１）とを含む出力段をさらに備え、前記電流吐出トランジスタ（ＭＰ２）のゲートは前記第１のノード（Ｎ３１）に結合され、前記電流吸込トランジスタ（ＭＮ１）のゲートは前記第４のノード（Ｎ３２）に結合される、請求項１に記載の電流ミラー回路。７．前記第１のソースフォロアトランジスタ（ＭＮ３４）がＮチャネルＭＯＳトランジスタを含む、請求項１に記載の電流ミラー回路。８．前記第２のソースフォロアトランジスタ（ＭＰ３５）がＰチャネルＭＯＳトランジスタを含む、請求項７に記載の電流ミラー回路。９．前記電流吸込トランジスタ（ＭＮ３１）がＮチャネルＭＯＳトランジスタを含む、請求項８に記載の電流ミラー回路。１０．１対の同一の電流源ドライバ回路（５１０ａ，５１０ｂ）を含む、ネットワーク通信物理層ＣＭＯＳ集積回路デバイスに使用するための差動電流源ドライバ（５００）であって、前記１対の電流源ドライバ回路の各々は、第１および第２のＰチャネルＭＯＳトランジスタ（ＭＰ３２，ＭＰ３３）を含む電流ミラー構成を備え、前記第１および第２のＰチャネルＭＯＳトランジスタ（ＭＰ３２，ＭＰ３３）のゲートは互いに、かつ前記第１のＰチャネルＭＯＳトランジスタ（ＭＰ３２）のドレインに接続され、前記第１のＰチャネルＭＯＳトランジスタ（ＭＰ３２）のソースは電源電位に接続され、ドレインは第１のノード（Ｎ３１）に接続され、前記第２のＰチャネルＭＯＳトランジスタ（ＭＰ３３）のソースは前記電源電位に接続され、ドレインは第２のノード（Ｎ３４）に接続され、さらに前記第１のノード（Ｎ３１）に可変電流を発生するための入力電流源手段（Ｉ_CS ）と、第１のソースフォロアトランジスタ（ＭＮ３４）とを備え、前記第１のソースフォロアトランジスタ（ＭＮ３４）のゲートは前記第１のノード（Ｎ３１）に接続され、ドレインは前記電源電位に接続され、ソースは第３のノード（Ｎ３３）に接続され、さらに第２のソースフォロアトランジスタ（ＭＰ３５）を備え、前記第２のソースフォロアトランジスタ（ＭＰ３５）のソースは前記第３のノード（Ｎ３３）に接続された前記第２のノード（Ｎ３４）に接続され、ドレインは第４のノード（Ｎ３２）に接続され、さらに電流吸込トランジスタ（ＭＮ３１）を備え、前記電流吸込トランジスタ（ＭＮ３１）のゲートおよびドレインは互いに、かつ前記第４のノード（Ｎ３２）に接続され、ソースは接地電位に接続され、さらに負荷回路手段（２１２）を備え、前記負荷回路手段（２１２）は、前記第３のノード（Ｎ３３）と前記接地電位との間に相互接続されて、前記第１のソースフォロアトランジスタ（ＭＮ３４）からの電流を受ける、差動電流源ドライバ。１１．前記第２のソースフォロアトランジスタ（ＭＰ３５）が、前記第１および第２のノード（Ｎ３１，Ｎ３４）の電圧を実質的に等しい値に維持する役割を果たし、それにより前記第１のＰチャネルＭＯＳトランジスタ（ＭＰ３２）からの電流を前記第２のＰチャネルＭＯＳトランジスタ（ＭＰ３３）に正確に鏡像化するようにする、請求項１０に記載の差動電流源ドライバ。１２．前記負荷回路手段（２１２）が、電流吸込トランジスタとして機能する負荷トランジスタ（ＭＮ３６）と、負荷抵抗器（Ｒ１）とを含む、請求項１０に記載の差動電流源ドライバ。１３．前記負荷トランジスタ（ＭＮ３６）のドレインが前記第３の負荷（Ｎ３３）に接続され、ゲートが前記第４のノード（Ｎ３２）に接続され、ソースが前記接地電位に接続され、前記負荷抵抗器（Ｒ１）の一端は前記第３のノード（Ｎ３３）に接続され、他方端は前記接地電位に接続される、請求項１２に記載の差動電流源ドライバ。１４．前記負荷回路手段（２１２）が単一の負荷抵抗器を含む、請求項１０に記載の差動電流源ドライバ。１５．電流吐出トランジスタ（ＭＰ２）と電流吸込トランジスタ（ＭＮ１）とを含む出力段をさらに備え、前記電流吐出トランジスタ（ＭＰ２）のゲートは前記第１のノード（Ｎ３１）に結合され、前記電流吸込トランジスタ（ＭＮ１）のゲートは前記第４のノード（Ｎ３２）に結合される、請求項１０に記載の差動電流源ドライバ。１６．前記第１のソースフォロアトランジスタ（ＭＮ３４）が、ＮチャネルＭＯＳトランジスタを含む、請求項１０に記載の差動電流源ドライバ。１７．前記第２のソースフォロアトランジスタ（ＭＰ３５）が、ＰチャネルＭＯＳトランジスタを含む、請求項１６に記載の差動電流源ドライバ。１８．前記電流吸込トランジスタ（ＭＮ３１）が、ＮチャネルＭＯＳトランジスタを含む、請求項１７に記載の差動電流源ドライバ。