JP2000506328A

JP2000506328A - デジタルクロック回復用のデジタル位相同期ループおよびシステム

Info

Publication number: JP2000506328A
Application number: JP09530918A
Authority: JP
Inventors: ルナルドゥー，トーマス・ジェイ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1996-02-28
Filing date: 1996-10-18
Publication date: 2000-05-23
Also published as: EP0883947B1; WO1997032416A1; US5812619A; EP0883947A1

Abstract

(57)【要約】イーサネットデータのデータ抽出およびクロック回復のためのデジタル位相同期ループおよびシステムは、電力消費、面積およびノイズに対する感度を減ずる。一局面において、デジタル位相同期ループ（ＰＬＬ）は、データ抽出および伝送終了デリミタ（ＥＴＤ）回路、データ抽出およびＥＴＤ回路に結合されるエッジ検出比較器、エッジ検出比較器に結合されるアップ／ダウンカウンタ、およびデータの周波数のシフトにより基準クロック信号の位相調整を行なうための、カウンタおよびデータ抽出およびＥＴＤ回路に結合される位相調整発振器を含む。この発明のシステム局面において、システムはデジタルＰＬＬ回路でデータを受信し、デジタルＰＬＬを通じてデータの遷移をトラッキングするため基準クロックおよびサンプルクロックの位相を調整する。

Description

【発明の詳細な説明】デジタルクロック回復用のデジタル位相同期ループおよびシステム発明の分野この発明は、イーサネットデータ伝送におけるクロック回復およびデータ抽出に関し、より特定的にはデジタル回路を用いるクロック回復およびデータ抽出に関する。発明の背景典型的な現在のイーサネット製品は、ネットワーク上の入来データのクロックを回復するためアナログ位相同期ループ（ＰＬＬ）を利用する。当業者には周知のように、入来データは典型的には、通常ビットセルセンタで遷移するマンチェスターフォーマットのものであり、ビットセルはビットを表わす情報のシンボルである。図１はマンチェスターデータフォーマットを利用するイーサネットデータパケットの一例を示す。パケットは、プリアンブル部、データ部、および伝送終了デリミタ（ＥＴＤ）部を含む。プリアンブル部は通常、連続したハイとローとの遷移が交互に起こることにより示され、ＥＴＤは通常、特定の最小時間持続期間にわたってのハイのレベルにより示される。受信回路は典型的には、送信されるビットが「１」であるかまたは「０」であるかを判断するため、ビットセルセンタの遷移をトラッキングしようとする。ローカルオンチップクロック発振器は、ビットセルセンタの遷移の周波数をトラッキングしようとする基準クロック信号を発生するように精密に動作する。残念ながら、発振器の周波数はデータの周波数と正確に同一ではない。したがって、ＰＬＬは、適切な周波数でのデータのサンプリングを維持するため時間にわたって発振器と入来データとの間の周波数のずれ（シフト）をトラッキングしようとする。図２は、従来アナログＰＬＬを形成するため用いられている要素のブロック図である。位相比較器１０は典型的にはマンチェスターフォーマットの入来データを受信する。位相比較器１０は、受信されたデータがＲｅｆｅｒｅｎｃｅ＿Ｃｌｏｃｋよりも遅れているかまたは進んでいるかを判断する。データがＲｅｆｅｒｅｎｃｅ＿Ｃｌｏｃｋよりも遅れているとき、比較器１０はチャージポンプ１２に対して下方調整信号（ＤＷＮ＿ＴＩＣＫ）を発行する。逆に、データがＲｅｆｅｒｅｎｃｅ＿Ｃｌｏｃｋより進んでいるときは、位相比較器１０はチャージポンプ１２に対し上方調整信号（ＵＰ＿ＴＩＣＫ）を発行する。そしてチャージポンプ１２は、電圧−周波数発振器（ＶＣＯ）回路１４に適切なＡｎａｌｏｇ＿Ｖｏｌｔａｇｅ信号を発行することにより積分器のように作用して、回路へのチャージを取除くかまたは加える。ＶＣＯ回路１４はＡｎａｌｏｇ＿Ｖｏｌｔａｇｅ信号を受信し、それに対応してその動作周波数を調整する。典型的には、ＶＣＯ１４は４分割回路１６を通じてフィードバックされる可変マルチバイブレータ回路である。従来ＶＣＯ１４は動作して４０ＭＨｚ（メガヘルツ）のＶＣＯＣｌｏｃｋ信号を出力するので、４分割回路１６は４０ＭＨｚＶＣＯクロックのいくつかの位相を発生する。これらのいくつかの位相は、入来データのビットセルセンタに対し位相比較器として作用する。Ｒｅｆｅｒｅｎｃｅ＿Ｃｌｏｃｋ信号はＶＣＯ１４により適切に調整され、データのビットセルセンタに対応して生成される立下がり端を備える信号の代表である。実際のシステム動作においてはデータはジッタを起こす傾向があるため、データのエッジは、約１８ｎｓ（ナノ秒）の範囲内でバウンシングし得るがそれでもマンチェスターデータ用ＩＥＥＥ規格内である。ＰＬＬのフィードバックループは、ジッタの平均期待値をトラッキングするようＶＣＯ１４に対し調整を行なうよう意図される。したがって、Ｓａｍｐｌｅ＿Ｃｌｏｃｋ信号が、４分割回路１６により適切に生成され、Ｒｅｆｅｒｅｎｃｅ＿Ｃｌｏｃｋから４分の１位相遅延した信号を表わす。ＲｅｆｅｒｅｎｃｅＣｌｏｃｋがシフトすると、Ｓａｍｐｌｅ＿Ｃｌｏｃｋはそれに続く。Ｓａｍｐｌｅ＿Ｃｌｏｃｋは、Ｓａｍｐｌｅ＿Ｃｌｏｃｋと受信搬送波感知信号（ＲＣＶ＿ＣＲＳ）との論理積演算を行なうことにより、ＲｅｃｅｉｖｅＣｌｏｃｋ信号となり、典型的には、４分の１セルポイントでのデータのサンプリングを可能にするため、データ抽出およびＥＴＤ回路１８に入力される。４分の１セルポイント、および対応してデータのビットセルの４分の３セルポイントでのサンプリングは、ビットセルセンタでの遷移を適切に示す。こうして、ジッタを起こすデータの適切なデータサンプリングを維持するよう、Ｓａｍｐｌｅ＿ＣｌｏｃｋはＲｅｆｅｒｅｎｃｅＣｌｏｃｋと調整される。データ抽出およびＥＴＤ回路１８は入来データをデコードし、初めのデータ受信を示すためＣａｒｒｉｅｒＳｅｎｓｅ（搬送波感知）信号を出力し、その結果ＲＥＳＹＮＣ信号により回路が再同期される。データ抽出およびＥＴＤ回路１８はまた、それが非ゼロ復帰（ＮＲＺ）または非マンチェスターデータをデコードしたとき、無効マンチェスターデータの受信を示すためＲｅｃｅｉｖｅＤａｔａ信号を出力し、伝送終了を信号する。図２のＰＬＬはさらに、典型的にはローパスフィルタであり減衰回路として作用するループフィルタ２０を含む。当業者にはよく理解されるように、ループフィルタ２０は好ましくは、ＰＬＬの閉ループフィードバックシステムがそれ自身発振しないようにするため設計および利用される。イーサネットデータに対しクロック回復機能を行なうためアナログＰＬＬが使用されてきたが、アナログの構成要素の性質のためいくつかの問題が生じる。アナログ構成要素を使用すると、ノイズに対する感度が著しく高くなり、大きな面積が必要となり、ほどほどの量の電力を消費する。ノイズに対する感度を減じようとするいくつかの試みには、減結合キャパシタの付加が含まれるが、これはさらに回路に構成要素を付け加えるので回路の大きさを増加させる。イーサネットデータのデータ抽出およびクロック回復を行ない、一方、消費する電力および面積がより少なくノイズ免疫性が高い回路が必要とされている。この発明はこのような必要性に応えるものである。発明の概要この発明は、電力消費、面積およびノイズに対する感度を減じる、イーサネットデータのデータ抽出およびクロック回復のためのデジタル位相同期ループおよびシステムを提供する。１局面において、デジタル位相同期ループ（ＰＬＬ）は、データ抽出および伝送終了デリミタ（ＥＴＤ）回路と、データ抽出およびＥＴＤ回路に結合されるエッジ検出比較器と、エッジ検出比較器に結合されるアップ／ダウンカウンタと、データの周波数のシフトに対応して基準クロック信号の位相調整を行なうための、カウンタおよびデータ抽出およびＥＴＤ回路に結合される位相調整発振器とを含む。さらなる局面において、データ抽出およびＥＴＤ回路はさらに、イーサネットデータのプリアンブル部の獲得を検出するためのプリアンブル獲得回路を含む。プリアンブル獲得回路はさらに、線形シフトバックカウンタ、線形シフトバックカウンタに結合される状態選択論理、および状態選択論理に結合される出力論理を含む。位相調整発振器は、５ｎｓの位相調整を含む、イーサネット規格内の位相調整により、基準クロック信号およびサンプルクロック信号を調整する。この発明のシステム局面において、システムは、デジタルＰＬＬ回路内でデータを受信し、デジタルＰＬＬを通じてデータの遷移をトラッキングするため基準クロックおよびサンプルクロックの位相を調整する。システムはデジタルＰＬＬのエッジ検出比較器およびデータ抽出およびＥＴＤ回路でデータを受信し、データ抽出およびＥＴＤ回路のプリアンブル獲得回路で、データのプリアンブル部の獲得終了を判断する。さらなる局面において、システムは、基準クロックとデータとが同期であるか否かをエッジ検出比較器において判断し、データと基準クロックとが同期しないときエッジ検出回路から上方／下方調整信号を出力し、上方／下方調整信号からアップ／ダウンカウンタを調整する。また、システムは、予め定められたカウント方向での予め定められたカウント値に達したとき、アップ／ダウンカウンタからアップ・チックおよびダウン・チック信号を出力する。予め定められたカウント値が８であり予め定められたカウント方向が正であるとき、アップ・チックの出力が発生することが好ましい。逆に、予め定められたカウント値がマイナス８であり予め定められたカウント方向が負であるとき、ダウン・チックの出力が生じる。システムはさらに、位相調整発振器内でアップ・チック信号およびダウン・チック信号を受信し、位相調整発振器は予め定められた位相期間にわたって基準クロックおよびサンプルクロックの位相を変える。この発明により、デジタルＰＬＬは、通信ネットワーク内で伝送されるマンチェスターフォーマットのイーサネットデータに対し正確にクロック回復機能を行なう。さらに、この発明は、時間にわたってのデータの周波数のシフトをトラッキングするためのデジタル構成要素を通じての位相調整において十分な分解能を達成する。この発明のデジタル構成要素により、デジタルクロック回復がうまく行なわれ、一方、電力消費、回路の大きさおよびノイズに対する感度はアナログＰＬＬよりも小さくなる。この発明の局面のこれらのおよび他の利点は、以下の詳細な説明および添付した図面に関連付けるとより十分に理解されるであろう。図面の簡単な説明図１は、典型的なイーサネットデータパケットの代表例を示す図である。図２は、従来のアナログ位相同期ループ（ＰＬＬ）のブロック図である。図３は、この発明によるデジタルＰＬＬのブロック図である。図４は、この発明によるプリアンブル獲得回路の図である。図５は、この発明による位相調整発振器回路の図である。詳細な説明この発明は、デジタルＰＬＬ回路を通じてのクロック回復回路のノイズ免疫性の向上ならびに電力消費および面積消費の低減に関する。以下の説明は、当業者がこの発明を実施できるように示されるものであり、特許出願およびその要件に従って提供される。好ましい実施例に対するさまざまな修正およびここに説明する一般的な原理および特徴は当業者には容易に明らかとなるであろう。実施において、この発明は、受信されるマンチェスターデータに対しデジタルクロック回復を行なうデジタル位相同期ループ（ＰＬＬ）を提供する。デジタルＰＬＬは、カウンタに基づいた設計図式を利用しており、イーサネットデータにおいての周波数の微細なずれを補償するための精密に同調された位相調整を行なう。図２のアナログＰＬＬと同様、この発明のデジタルＰＬＬは、４分の１セルポイント（および４分の３セルポイント）で入来データをサンプリングするため基準クロック信号から４分の１位相遅延されたサンプルクロック信号を利用する。デジタルＰＬＬの要素の詳細ならびに基準クロック信号およびサンプルクロック信号の利用について図３から図５を参照し示す。図３は、この発明によるデジタルＰＬＬのブロック図である。デジタルＰＬＬには、データ抽出およびＥＴＤ回路２４、エッジ検出比較器２６、アップ／ダウンカウンタ２８および位相調整発振器３０が含まれる。大まかに言って、位相調整発振器３０は、アナログＰＬＬ（図２）のＶＣＯ１４および４分割回路１６の機能を代行する。アップ／ダウンカウンタ２８は、アナログチャージポンプ１２およびループフィルタ２０の機能を代行する。エッジ検出比較器２６は、より小さい回路により、位相比較器１０の機能を代行する。データ抽出およびＥＴＤ回路２４は、アナログＰＬＬのデータ抽出およびＥＴＤ回路１８に基づく。しかし、データ抽出およびＥＴＤ回路２４は、データ抽出の改善のためプリアンブル獲得回路３２を含み、その詳細および動作は図４を参照し説明する。プリアンブル獲得回路３２は、イーサネットパケットのプリアンブル段階の間、より大きなジッタ許容範囲を可能にするため、ビットセル境界でマンチェスターデータをサンプリングするよう適切に動作する。イーサネットパケットのプリアンブルの間は、従来「１０１０」のパターンが発生する。「１」が、ビットセルセンタでの論理ローレベルから論理ハイレベルへの遷移により示され、「０」が論理ハイレベルから論理ローレベルへの遷移によって表わされる、マンチェスターデータにおいてはもちろん、「１０１０」パターンではビットセル境界において遷移がないことが保証される。ビットセル境界でのサンプリングにより、プリアンブルの間ＰＬＬはビットセルセンタにおけるジッタを平均するのに十分な遷移を蓄積していないために、ビットセルセンタから約２５ｎｓのより大きなジッタ許容範囲が適切に提供される。このように、プリアンブル獲得回路３２は、入来データのビットセル境界においてサンプリングを行なうことにより、マンチェスターデータフォーマットのイーサネットパケットのプリアンブル部をうまく検出する。図４を参照し、プリアンブル獲得回路３２のための全体的回路図を示す。プリアンブル獲得回路３２は、出力論理３６に結合される状態選択論理３４に結合される線形シフトバックカウンタ３２を含む。好ましい動作においては、線形シフトバックカウンタ３２、たとえば４ビット線形シフトフィードバックカウンタは、再同期（resync）信号などの開始信号を受信し、搬送波感知信号が論理ハイレベルになったとき入来データの受信を示すためカウントを開始する。そして、カウンタ３２は、受信される遷移の数をカウントする。カウンタ３２のカウント値は、状態選択論理３４が受信し、特定のカウント値にいつ達したかを判断する。たとえば、本発明者は、パケットのプリアンブル部がうまく受信されたことのインジケータとして、１２のビット時を表わすカウント値１２が、良好に機能することを発見した。さらに、１２のビット時によってビットセルセンタでのジッタを平均するために適切な数の蓄積されたエッジが提供されるため、当業者には十分理解されるように、４分の１セルポイントでの続くデータサンプリングが適切に達成される。したがって、状態選択論理３４は、１２のカウント値を適切に検出し、出力論理３６は続いて状態を変え、たとえば、フリップフロップが論理ハイレベルから論理ローレベルへ遷移し、プリアンブル信号出力を遷移させて、パケットのプリアンブル部が受信され、プリアンブル獲得期間が完了したことを示す。ビットセル境界でのサンプリングを達成するため、プリアンブル獲得期間の完了が信号されるまで、基準クロック信号の反転された負のエッジを選択するためマルチプレクサ（図示せず）が適切に使用される。基準クロックは、好ましくは１００ｎｓの周期の１０ＭＨｚ信号として生成され、図５を参照しさらに詳細に説明するように、１００ＭＨｚ安定オンチップ発振器（図示せず）を使用して位相調整発振器３０を介して調整される。プリアンブルの受信後、データのサンプリングは、サンプルクロック信号の使用により４分の１セルポイントで進む。一旦プリアンブル獲得回路３２プリアンブルの獲得完了を信号すると、デジタルＰＬＬは、データパケットの残りに対しクロック回復機能を進める。図３を参照し先に説明したように、エッジ検出比較器２６がより複雑性の低い回路でアナログ位相比較器１０（図２）の機能を代行する。この発明によるエッジ検出比較器２６は、基準クロック信号を使用してデータを同期させるシンクロナイザとして動作する。好ましくは、このシンクロナイザはデータをサンプリングするため基準クロックの負のエッジを使用する。好ましい実施例において、エッジ検出比較器２６は、入来データの周波数とサンプリング周波数とを比較し、かつ上方／下方調整信号を発生するため、２つのフリップフロップとＸＯＲゲート（図示せず）を含む。エッジ検出比較器２６の上方／下方調整信号は適切に、アップ／ダウンカウンタ２８の調整の方向を決定する。アップ／ダウンカウンタ２８は、エッジ検出比較器２６から上方／下方調整信号を受信し、従来のアップ／ダウンカウンタに従い適切に動作し、その詳細は当業者には周知である。好ましくは、アップ／ダウンカウンタ２８は、符号ビットレジスタを備える３ビットレジスタカウンタを含む。もちろん、アップ／ダウンカウンタ２８が必要とするビット数は、デジタルＰＬＬ回路に必要とされる応答特性により異なる。しかし、カウンタの長さが増加すると、ジッタ除去が助けられる一方、応答特性が遅くなり得る。この発明によるアップ／ダウンカウンタ２８の一利用例として、もし、エッジ検出比較器２６に対し上方／下方調整信号がアサートされると、アップ／ダウンカウンタ２８が増分される。逆に、もし上方／下方調整信号がデアサートされると、アップ／ダウンカウンタ２８は減分される。一旦アップ／ダウンカウンタ２８がそのカウントをし尽くしてしまい、たとえば、単一の方向において８つのカウント、０から８または０から−８を蓄積してしまい、戻ると、適切にアップ・チック信号またはダウン・チック信号が発生され、位相調整発振器３０に入力される。好ましい実施例においては、当業者にはよく理解されるように、アップ／ダウンカウンタ２８はさらに、カウンタ２８を通じての初期化遅延を補償するためアップまたはダウン・チック信号を出力する前に、２つのフリップフロップ（図示せず）のマスク要素を含む。一旦、位相調整発振器回路３０がアップ・チック信号またはダウン・チック信号を受信すると、クロック信号の位相に対し適切な調整が行なわれる。適切には、アップ・チック信号は基準クロックの位相がデータより遅れていることを示し、ダウン・チック信号は、基準クロックの位相がデータよりも進んでいることを示す。適切な位相調整を達成するための位相調整発振器３０の一回路代表例を図５を参照し示す。図５を参照し、位相調整発振器３０は、カウンタ３８、サンプル基準調整論理４０、２分の１ビット調整論理４２およびマルチプレクサ論理４４を含む。以下にさらに詳細に説明するように、位相調整発振器３０は、基準クロック信号およびサンプルクロック信号に対し５ｎｓの位相調整を行なう。したがって、位相調整発振器３０は、基準クロックの周期を５ｎｓ延長して１０５ｎｓとするかまたは、基準クロックの周期を５ｎｓ減じて９５ｎｓとする。もちろん、基準クロックから２５ｎｓ、すなわち基準クロック周期の４分の１オフセットされるサンプルクロックは、基準クロック位相におけるシフトに適切に従う。好ましい動作においては、位相調整発振器回路３０へのクロック信号は、位相調整発振器３０に対し１０ｎｓの分解能を与える全く対称なクロックとしてオンチップで発生される１００ＭＨｚのクロックから提供されることが好ましい。したがって、１００ＭＨｚのクロックのデューティサイクルは正のエッジから負のエッジへそして逆方向に５ｎｓであると適切に考えることができるので、位相調整発振器３０は、デジタルＰＬＬのためのより精密な分解能での位相調整を可能にするためできる限り多くのクロックエッジを使用することができる。もちろん、当業者には十分に理解されるように、デジタルＰＬＬでのより精密な分解能での位相調整を提供するため、所望に従って、他のより高周波数のオンチップ発振器を使用してもよい。カウンタ３８は好ましくは標準論理のベースカウンタであり、たとえば、４ビットカウンタを含む。カウンタ３８は、好ましくは予め定められたカウントサイクルを使用して予め定められた値によって１００ＭＨｚクロックを分割し、たとえば、０から９から０へのサイクルでカウントを行なうことにより１０分割する。より高い周波数の発振器が使用されるときには、当業者には十分に理解されるように、適切により高い周波数を分割するよう、カウンタ３８のカウントおよび大きさに対し対応した調整が必要である。さらに当業者には周知のように、代替的に、所望の周波数および分割機能を得るため、この発明によりオンチッププログラマブル発振器およびクロックを使用してもよい。好ましい動作において、ダウン・チック信号のアサーションが最初にカウンタ３８により受信されるとき、カウンタ３８は通常サイクルでカウントを継続し、２分の１ビット調整論理４２が設定状態に遷移する。第２のダウン・チック信号が受信されるとき、２分の１ビット調整論理４２はクリアされ、カウンタ３８はその通常カウントサイクルに戻る前に、０から８そして０へのサイクルでカウントを行なうよう適切に短サイクル化される。カウンタ３８を１クロック周期分、すなわち１０ｎｓ短サイクル化することにより、カウンタ３８は１０ｎｓの位相低減調整を行なう。逆に、アップ・チック信号のアサーションがカウンタ３８により受信されるとき、２分の１ビット調整論理４２はクリア状態であり、カウンタ３８は、その通常カウントサイクルに戻る前に、０から１０そして０のサイクルでカウントを行なうようそのサイクルを延長し、２分の１ビット調整論理４２は設定状態に遷移する。第２のアップ・チック信号が受信されるとき、２分の１ビット調整論理４２はクリア状態に遷移し、カウンタ３８はその通常カウントサイクルを保持する。カウンタ３８の１クロック周期分のサイクル延長により、カウンタ３８は１０ｎｓの位相増加調整を行なう。このように、アップ・チック信号およびダウン・チック信号はカウンタ３８において１０ｎｓの位相調整を行なうが、１０ｎｓのシフトは、基準クロック信号およびサンプルクロック信号における良好な分解能を維持するためには通常大きすぎると考えられる。２分の１ビット調整論理４２が、以下に説明するように、マルチプレクサ４４に関連して使用される２分の１ビット増分の状態を保持することにより、より精密な５ｎｓ増分までの分解能を可能にする。好ましい実施例において、サンプル基準調整論理４０は、１０ＭＨｚのパルスを発生するためカウンタ３８の出力をサンプリングする。基準クロックおよびサンプルクロックのアサーションは、カウンタ３８からのカウント値のある範囲の間に発生する。サンプル基準調整論理４０は、当業者には周知のように、フリップフロップが典型的には１０ｎｓの遅延を提供し各ラッチが典型的には５ｎｓの遅延を提供するので、サンプルクロック信号と基準クロック信号との間に全部で２５ｎｓのオフセットを発生するため、フリップフロップと３つのラッチ（図示せず）とを含むことが適切である。マルチプレクサ論理４４は好ましくは、サンプル基準調整論理４０の要素および２分の１ビット調整論理４２の状態から出力を受信し、基準クロックおよびサンプルクロックとして適切な信号を選択する。カウント値が短サイクルまたは延長サイクルに強制されているときは、位相は１０ｎｓ低減または増加される。しかし、カウント値による１０ｎｓの位相調整は、基準クロック信号およびサンプルクロック信号における良好な分解能を維持するためには大きすぎると考えられる。サンプル基準調整論理４０からうまく提供される５ｎｓのスキューおよび２分の１ビット調整論理４２により蓄積される２分の１ビット調整状態により、マルチプレクサ４４は好ましくは、基準クロックおよびサンプルクロックとしての出力に適切な調整された信号を選択する。たとえば、遅延作用が生じると、すなわち、第１のダウン・チック信号が受信されるとき、カウンタ３８に影響を与えるためには２分の１ビット調整論理４２を通じて２チックかかるので、カウンタ３８の値は変化しない。したがって、この遅延作用は２分の１ビット調整論理４２により有効に蓄積され、クロック信号において５ｎｓの遅延を提供するようマルチプレクサ論理４４を通じて選択される。次の遅延作用が受信されるとき、カウンタ３８は短サイクル化し、完全な１０ｎｓの変化を生じる。しかし、サンプル基準調整論理40の出力は、１０ｎｓの位相調整をクロック信号のための５ｎｓの位相調整に調整しかえすようマルチプレクサ論理４４を通じて適切に選択される。この発明により、デジタルＰＬＬは、通信ネットワーク内で伝送されるマンチェスターフォーマットのイーサネットデータのためにクロック回復機能を正確に行なう。デジタルＰＬＬはさらに、伝送されるデータのプリアンブル部の検出を改良し、アナログ位相比較器よりも必要とする面積が少ないエッジ検出能力を提供する。さらに、この発明は、時間にわたってデータの周波数におけるシフトをトラッキングするため、カウンタおよび位相調整発振器を含むデジタル構成要素を通じての位相調整において十分な分解能を達成する。この発明のデジタル構成要素により、デジタルクロック回復がうまく生じ、一方、電力消費、回路の大きさおよびノイズの感度はアナログＰＬＬよりも小さい。この発明は図示される実施例により説明したきたが、これらの実施例に対し変更が可能でありそれら変更がこの発明の精神および範囲内にあるであろうことが当業者には理解されるであろう。たとえば、ここに説明したデジタルＰＬＬは、バイポーラ、バイＣＭＯＳ、およびＧａＡｓ作製技術を含むさまざまな技術に適切に応用可能である。加えて、プリアンブル獲得回路は線形シフトバックカウンタを利用して実現されているが、この特徴はさまざまな態様で実現することができ、それらの実現がこの発明の精神および範囲内にあるであろうことが当業者には容易に理解されるであろう。したがって、この発明の精神および範囲から逸脱することなく、当業者により多くの修正を行なうことができ、この発明の範囲は以下の請求の範囲によって規定される。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年１２月４日（１９９７．１２．４）【補正内容】請求の範囲１．イーサネットデータのデータおよびクロック回復に適した、デジタル位相同期ループ（ＰＬＬ）であって、前記デジタルＰＬＬは、データ抽出回路（２４）に結合されるエッジ検出比較器（２６）と、エッジ検出比較器に結合されるアップ−ダウンカウンタ（２８）と、データの周波数におけるシフトにより、基準クロック信号における位相調整を行なうための、アップ−ダウンカウンタ（２８）およびデータ抽出回路に結合される位相調整発振器（３０）とを含み、前記デジタルＰＬＬは、データ抽出回路がさらに、伝送終了デリミタ（ＥＴＤ）検出回路を含み、かつ、位相調整発振器がさらに、カウンタ（３８）と、カウンタに結合されるサンプル基準調整論理（４０）と、カウンタに結合される２分の１ビット調整論理（４２）と、２分の１ビット調整論理およびサンプル基準調整論理に結合されるマルチプレクサ（４４）とを含むことを特徴とする、デジタル位相同期ループ。２．データ抽出およびＥＴＤ回路はさらに、イーサネットデータのプリアンブル部の獲得を検出するためのプリアンブル獲得回路を含む、請求項１に記載のデジタル位相同期ループ。３．プリアンブル獲得回路は、イーサネットデータのビットセルセンタでのより大きなジッタ許容範囲を提供するため、イーサネットデータのビットセル境界からサンプリングを行なう、請求項２に記載のデジタル位相同期ループ。４．プリアンブル獲得回路はさらに、線形シフトバックカウンタ（３２）と、線形シフトバックカウンタに結合される状態選択論理（３４）と、状態選択論理に結合される出力論理（３６）とを含む、請求項２または３に記載のデジタル位相同期ループ。５．位相調整発振器は、イーサネット（ＩＥＥＥ８０２．３）規格内の位相調整によって、基準クロック信号およびサンプルクロック信号を調整する、前掲請求項のいずれかに記載のデジタル位相同期ループ。６．位相調整は、５ナノ秒（ｎｓ）の位相調整を含む、請求項５に記載のデジタル位相同期ループ。７．２分の１ビット調整論理は、５ｎｓのスキューで信号から基準クロック信号を選択するようマルチプレクサを制御する、前掲請求項のいずれかに記載のデジタル位相同期ループ。８．カウンタ（３８）は、予め定められたカウントサイクルでカウントを行なう４ビットカウンタを含む、前掲請求項のいずれかに記載のデジタル位相同期ループ。９．カウンタ（３８）は、アップ／ダウンカウンタ（２８）から上方調整信号および下方調整信号を受信する、請求項８に記載のデジタル位相同期ループ。１０．上方調整信号および下方調整信号は、カウンタ（３８）の予め定められたカウントサイクルを変える、請求項９に記載のデジタル位相同期ループ。１１．マルチプレクサは、基準クロック信号を出力する、前掲請求項のいずれかに記載のデジタル位相同期ループ。１２．ネットワークにおけるマンチェスターフォーマットのイーサネットデータのデータおよびクロック回復のためのシステムであって、前記システムは、ａ）デジタルＰＬＬ回路においてデータを受信し、ｂ）デジタルＰＬＬを通じてデータにおける遷移をトラッキングするため基準クロックおよびサンプルクロックの位相を調整し、ｃ）デジタルＰＬＬのデータ抽出および伝送終了デリミタ（ＥＴＤ）回路（２４）およびエッジ検出比較器（２６）においてデータを受信し、ｄ）エッジ検出比較器において基準クロックとデータとが同期であるか否かを判断し、ｅ）データと基準クロックとが同期でないときエッジ検出回路から上方／下方調整信号を出力し、ｆ）上方／下方調整信号からアップ／ダウンカウンタ（２８）を調整し、ｇ）アップ／ダウンカウンタ（２８）からアップ・チック信号およびダウン・チック信号を提供し、かつ、ｈ）位相調整発振器（３０）においてアップ・チック信号およびダウン・チック信号を受信するための回路を含み、位相調整発振器は、位相調整発振器への高周波数入力クロックの周期の２分の１の時間期間に等しい予め定められた位相により、基準クロックおよびサンプルクロックの調整時間期間を変化させる、データおよびクロック回復のためのシステム。１３．前記回路はさらに、データ抽出およびＥＴＤ回路のプリアンブル獲得回路によりデータのプリアンブル部の獲得の終了を判断することを含む、請求項１２に記載のデータおよびクロック回復のためのシステム。１４．前記回路は、予め定められたカウント方向における予め定められたカウント値に達したとき、アップ／ダウンカウンタ（２８）からアップ・チック信号およびダウン・チック信号が出力される、請求項１３に記載のデータおよびクロック回復のためのシステム。１５．アップ・チックの出力は、予め定められたカウント値が８であり、かつ予め定められたカウント方向が正であるとき生じる、請求項１４に記載のデータおよびクロック回復のためのシステム。１６．ダウン・チックの出力は、予め定められたカウント値がマイナス８であり、かつ予め定められたカウント方向が負であるときに生じる、請求項１４または１５に記載のデータおよびクロック回復のためのシステム。１７．高周波数入力クロックは、１００ＭＨｚクロックである、請求項１６に記載のデータおよびクロック回復のためのシステム。１８．予め定められた位相調整時間期間は、５ｎｓである、請求項１７に記載のデータおよびクロック回復のためのシステム。１９．ネットワークにおけるマンチェスターフォーマットのイーサネットデータのデータおよびクロック回復のための方法であって、前記方法は、ａ）デジタルＰＬＬ回路においてデータを受信するステップと、ｂ）デジタルＰＬＬを通じてデータにおける遷移をトラッキングするため基準クロックおよびサンプルクロックの位相を調整するステップと、ｃ）デジタルＰＬＬのデータ抽出および伝送終了デリミタ（ＥＴＤ）回路（２４）およびエッジ検出比較器（２６）においてデータを受信するステップと、ｄ）アップ／ダウンカウンタ（２８）を調整し、アップ／ダウンカウンタ（２８）からアップ・チック信号およびダウン・チック信号を提供し、かつ、位相調整発振器（３０）でアップ・チック信号およびダウン・チック信号を受信するステップとを含み、位相調整発振器は、位相調整発振器への高周波数入力クロックの周期の２分の１の時間期間に等しい予め定められた位相調整により基準クロックおよびサンプルクロックの時間期間を変化させる、データおよびクロック回復のための方法。２０．前記方法はさらに、データ抽出およびＥＴＤ回路のプリアンブル獲得回路によりデータのプリアンブル部の獲得の終了を判断するステップを含む、請求項１９に記載のデータおよびクロック回復のための方法。２１．前記方法はさらに、エッジ検出比較器において基準クロックとデータとが同期であるか否かを判断するステップと、データと基準クロックとが同期でないときエッジ検出回路から上方／下方調整信号を出力するステップと、上方／下方調整信号からアップ／ダウンカウンタ（２８）を調整するステップとを含む、請求項１９から２０に記載のデータおよびクロック回復のための方法。２２．前記方法はさらに、予め定められたカウント方向における予め定められたカウント値に達したとき、アップ／ダウンカウンタ（２８）からアップ・チック信号およびダウン・チック信号を出力するステップを含む、請求項２１に記載のデータおよびクロック回復のための方法。２３．アップ・チックの出力は、予め定められたカウント値が８であり、かつ予め定められたカウント方向が正であるとき生じる、請求項２２に記載のデータおよびクロック回復のための方法。２４．ダウン・チックの出力は、予め定められたカウント値がマイナス８であり、かつ予め定められたカウント方向が負であるときに生じる、請求項２２または２３に記載のデータおよびクロック回復のための方法。２５．高周波数入力クロックは、１００ＭＨｚクロックである、請求項２４に記載のデータおよびクロック回復のための方法。２６．予め定められた位相調整時間期間は、５ｎｓである、請求項２５に記載のデータおよびクロック回復のための方法。２７．基準クロックおよびサンプルクロックの時間期間を変化させるステップは、２分の１ビット調整論理（４２）に結合されるマルチプレクサ（４４）を使用して異なった遅延の信号を選択するステップを含む、請求項１９から２６のいずれか１項に記載のデータおよびクロック回復のための方法。２８．２分の１ビット調整論理は、チック信号が位相調整発振器により受信されたとき、異なった遅延の信号を選択して状態間を遷移する、請求項２７に記載のデータおよびクロック回復のための方法。

Claims

【特許請求の範囲】１．イーサネットデータのデータおよびクロック回復のための、データ通信ネットワーク内のデジタル位相同期ループ（ＰＬＬ）であって、デジタルＰＬＬはノイズに対する感度および電力消費を低減し、前記デジタルＰＬＬは、データ抽出および伝送終了デリミタ（ＥＴＤ）回路と、データ抽出およびＥＴＤ回路に結合されるエッジ検出比較器と、エッジ検出比較器に結合されるアップ／ダウンカウンタと、データの周波数におけるシフトにより、基準クロック信号における位相調整を行なうための、カウンタおよびデータ抽出およびＥＴＤ回路に結合される位相調整発振器とを含む、デジタル位相同期ループ。２．データ抽出およびＥＴＤ回路はさらに、イーサネットデータのプリアンブル部の獲得を検出するためのプリアンブル獲得回路を含む、請求項１に記載のデジタル位相同期ループ。３．プリアンブル獲得回路は、イーサネットデータのビットセルセンタでのより大きなジッタ許容範囲を提供するため、イーサネットデータのビッドセル境界からサンプリングを行なう、請求項２に記載のデジタル位相同期ループ。４．プリアンブル獲得回路はさらに、線形シフトバックカウンタと、線形シフトバックカウンタに結合される状態選択論理と、状態選択論理に結合される出力論理とを含む、請求項２に記載のデジタル位相同期ループ。５．位相調整発振器は、イーサネット規格内の位相調整によって、基準クロック信号およびサンプルクロック信号を調整する、請求項１に記載のデジタル位相同期ループ。６．位相調整は、５ナノ秒（ｎｓ）の位相調整を含む、請求項５に記載のデジタル位相同期ループ。７．位相調整発振器はさらに、カウンタと、カウンタに結合されるサンプル基準調整論理と、カウンタに結合される２分の１ビット調整論理と、２分の１ビット調整論理およびサンプル基準調整論理に結合されるマルチプレクサとを含む、請求項６に記載のデジタル位相同期ループ。８．カウンタは、予め定められたカウントサイクルでカウントを行なう４ビットカウンタを含む、請求項７に記載のデジタル位相同期ループ。９．カウンタは、アップ／ダウンカウンタから上方調整信号および下方調整信号を受信する、請求項８に記載のデジタル位相同期ループ。１０．上方調整信号および下方調整信号は、カウンタの予め定められたカウントサイクルを変える、請求項９に記載のデジタル位相同期ループ。１１．マルチプレクサは、基準クロック信号を出力する、請求項７に記載のデジタル位相同期ループ。１２．ネットワークにおけるマンチェスターフオーマットのイーサネットデータのデータおよびクロック回復のためのシステムであって、前記システムは、ａ）デジタルＰＬＬ回路においてデータを受信し、ｂ）デジタルＰＬＬを通じてデータにおける遷移をトラッキングするため基準クロックおよびサンプルクロックの位相を調整するための、回路を含む、データおよびクロック回復のためのシステム。１３．前記回路はさらに、（ｃ）デジタルＰＬＬのデータ抽出およびＥＴＤ回路およびエッジ検出比較器においてデータを受信することを含む、請求項１２に記載の、データおよびクロック回復のためのシステム。１４．前記回路はさらに、（ｄ）データ抽出およびＥＴＤ回路のプリアンブル獲得回路によりデータのプリアンブル部の獲得の終了を判断することを含む、請求項１３に記載のデータおよびクロック回復のためのシステム。１５．前記回路はさらに、（ｄ）エッジ検出比較器において基準クロックとデータとが同期であるか否かを判断することと、（ｅ）データと基準クロックとが同期でないときエッジ検出回路から上方／下方調整信号を出力することと、（ｆ）上方／下方調整信号からアップ／ダウンカウンタを調整することとを含む、請求項１３に記載のデータおよびクロック回復のためのシステム。１６．前記回路はさらに、（ｇ）予め定められたカウント方向における予め定められたカウント値に達したとき、アップ／ダウンカウンタからアップ・チック信号およびダウン・チック信号を出力することを含む、請求項１５に記載のデータおよびクロック回復のためのシステム。１７．アップ・チックの出力は、予め定められたカウント値が８であり、かつ予め定められたカウント方向が正であるとき生じる、請求項16に記載のデータおよびクロック回復のためのシステム。１８．ダウン・チックの出力は、予め定められたカウント値がマイナス８であり、かつ予め定められたカウント方向が負であるときに生じる、請求項１６に記載のデータおよびクロック回復のためのシステム。１９．前記回路はさらに、（ｈ）位相調整発振器においてアップ・チック信号およびダウン・チック信号を受信することを含み、位相調整発振器は、予め定められた位相により、基準クロックおよびサンプルクロックの位相調整時間期間を変化させる、請求項１６に記載のデータおよびクロック回復のためのシステム。２０．予め定められた位相調整時間期間は、位相調整発振器への高周波数入力クロックの周期の２分の１である、請求項１９に記載のデータおよびクロック回復のためのシステム。２１．高周波数入力クロックは、１００ＭＨｚクロックである、請求項２０に記載のデータおよびクロック回復のためのシステム。２２．予め定められた位相調整時間期間は、５ｎｓである、請求項２１に記載のデータおよびクロック回復のためのシステム。２３．ネットワークにおけるマンチェスターフォーマットのイーサネットデータのデータおよびクロック回復のための方法であって、前記方法は、ａ）デジタルＰＬＬ回路においてデータを受信するステップと、ｂ）デジタルＰＬＬを通じてデータにおける遷移をトラッキングするため基準クロックおよびサンプルクロックの位相を調整するステップとを含む、データおよびクロック回復のための方法。２４．前記方法はさらに、（ｃ）デジタルＰＬＬのデータ抽出およびＥＴＤ回路およびエッジ検出比較器においてデータを受信するステップを含む、請求項２３に記載のデータおよびクロック回復のための方法。２５．前記方法はさらに、（ｄ）データ抽出およびＥＴＤ回路のプリアンブル獲得回路によりデータのプリアンブル部の獲得の終了を判断するステップを含む、請求項２４に記載のデータおよびクロック回復のための方法。２６．前記方法はさらに、（ｄ）エッジ検出比較器において基準クロックとデータとが同期であるか否かを判断するステップと、（ｅ）データと基準クロックとが同期でないときエッジ検出回路から上方／下方調整信号を出力するステップと、（ｆ）上方／下方調整信号からアップ／ダウンカウンタを調整するステップとを含む、請求項２４に記載のデータおよびクロック回復のための方法。２７．前記方法はさらに、（ｇ）予め定められたカウント方向における予め定められたカウント値に達したとき、アップ／ダウンカウンタからアップ・チック信号およびダウン・チック信号を出力するステップを含む、請求項２６に記載のデータおよびクロック回復のための方法。２８．アップ・チックの出力は、予め定められたカウント値が８であり、かつ予め定められたカウント方向が正であるとき生じる、請求項２７に記載のデータおよびクロック回復のための方法。２９．ダウン・チックの出力は、予め定められたカウント値がマイナス８であり、かつ予め定められたカウント方向が負であるときに生じる、請求項２７に記載のデータおよびクロック回復のための方法。３０．前記回路はさらに、（ｈ）位相調整発振器においてアップ・チック信号およびダウン・チック信号を受信するステップを含み、位相調整発振器は、予め定められた位相により、基準クロックおよびサンプルクロックの位相調整時間期間を変化させる、請求項２７に記載のデータおよびクロック回復のための方法。３１．予め定められた位相調整時間期間は、位相調整発振器への高周波数入力クロックの周期の２分の１である、請求項３０に記載のデータおよびクロック回復のための方法。３２．高周波数入力クロックは、１００ＭＨｚクロックである、請求項３１に記載のデータおよびクロック回復のための方法。３３．予め定められた位相調整時間期間は、５ｎｓである、請求項３２に記載のデータおよびクロック回復のための方法。