JP2000509557A - メモリセル装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 メモリセルとして縦型ＭＯＳトランジスタを含むメモリセル装置内に情報をトランジスタの少なくとも３つのしきい電圧値を用いてマルチレベルプログラミングにより格納する。１つのしきい電圧値を厚膜酸化物トランジスタとしてのゲート誘電体の厚さにより形成し、残りのしきい電圧値を異なるチャネルドーピングにより形成する。この装置はメモリセル当たり２Ｆ²（Ｆ＝最小構造寸法）の所要面積で形成することができる。

Description

【発明の詳細な説明】 メモリセル装置及びその製造方法 例えばＤＶ（ディジタル・ビデオ）用途のための大きなデータ量の格納又は音 楽又は画像のディジタル格納のためには、今日主として機械的可動部を有する例 えばハードディスクメモリ、フロッピーディスク又はコンパクトディスクのよう な記憶装置が使用されている。可動部分は機械的摩耗を蒙る。更にそれらは比較 的大きな容積を必要とし、緩慢なデータ・アクセスが得られるに過ぎない。更に それらは振動及び位置に敏感であり、またその操作に比較的大きなエネルギーを 消費するので、これらの記憶装置はモバイルシステムにはごく限られて使用でき るに過ぎない。 比較的小さいデータ量の格納には半導体ベースの固定値メモリが公知である。 しばしばこれらの固定値メモリはメモリセルとしてＭＯＳトランジスタを使用す るプレーナ型のシリコン集積回路として形成される。トランジスタはワード線と 接続されているゲート電極を介して選択される。ＭＯＳトランジスタの入力部は 基準線と接続され、また出力部はビット線と接続されている。読出し過程で電流 がトランジスタを流れるか否かが評価される。それに相応して論理値ゼロ及び１ が割り当てられる。技術的にはゼロ及び１の格納は“トランジスタを電流が流れ ない”状態に割り当てられた論理値が格納されているメモリセル内にＭＯＳトラ ンジスタを形成しないか又はビット線との導電接続を形成しないようにして行わ れる。或いはこれらの両論理値用に、チャネル領域内の異なるドーパント濃度に より異なるしきい電圧を有するＭＯＳトランジスタを形成してもよい。 これらの半導体ベースのメモリ装置は格納された情報にランダムアクセスを可 能にする。情報の読出しに必要な電力は上述の機械的可動部を有する記憶装置の 場合に比べて明らかに僅かである。可動部を必要としないことから、この場合機 械的摩耗及び振動に対する感度の心配がない。従って半導体ベースのメモリはモ バイルシステムにも使用することができる。 上記のシリコンメモリは多くの場合プレーナ型の構造を有する。従ってメモリ セル当たり最も有利な場合で４Ｆ²の最小の所要面積（Ｆとはその時の技術で最 小に形成することのできる構造寸法）を必要とする。 ドイツ連邦共和国特許出願公開第４２１４９２３号明細書からメモリセルがＭ ＯＳトランジスタを含んでいる固定値メモリセル装置が公知である。これらのＭ ＯＳトランジスタはトレンチに沿って、ソース領域がトレンチの底面に接し、ド レイン領域が基板の表面に接し、チャネル領域が基板の表面に対し垂直並びに平 行にトレンチの側面及び底面に接するように配設されている。チャネル領域の表 面にはゲート誘電体が備えられている。ゲート電極は側面被覆（スペーサ）とし て形成されている。論理値ゼロ及び１はチャネル注入により生じる種々のしきい 電圧により区別される。チャネル注入の際に注入されるイオンは対向する側面の シャドー効果により１つの側面だけに沿って注入されるような角度で各トレンチ の表面に当たる。ワード線はこのメモリセル装置内にスペーサとしてトレンチの 側面に沿って延びている。 日本国特開平４−２２６０７１号明細書からメモリセルとしてトレンチの側面 に配置される縦型ＭＯＳトランジスタを含んでいるもう１つのメモリセル装置が 公知である。その際トレンチの底面及び隣接するトレンチ間にそれぞれ縦型ＭＯ Ｓトランジスタのソース／ドレイン領域を形成する拡散領域が延びている。縦型 ＭＯＳトランジスタのゲート電極を含んでいるワード線はトレンチに対し垂直に 延びている。縦型ＭＯＳトランジスタのしきい電圧は角度をつけた注入により調 整される。 米国特許第４６６３６４４号明細書からメモリセルとして縦型ＭＯＳトランジ スタを含んでいるメモリセル装置が公知である。それらの縦型ＭＯＳトランジス タはそれぞれトレンチの側面に配設されている。それぞれ縦型ＭＯＳトランジス タのゲート電極を含むワード線はトレンチ内に配設されている。各トレンチ内に ２つのワード線が配設されている。ビット線は導体路として基板の表面上に形成 されている。ビット線及び基板の表面に接する各ソース／ドレイン領域間の接触 は接触孔を介して形成される。トレンチの底面に接するソース／ドレイン領域は 連続したドープ層として形成されており、基準電位を印加される。このメモリセ ル装置内では情報はＭＯＳトランジスタの大きさの異なるしきい電圧の形で格納 される。種々のしきい電圧はＭＯＳトランジスタのチャネル領域内の異なるドー パント濃度により形成される。チャネル領域内のドーパント濃度を高めるにはド ープ層を析出し、高めたドーパント濃度を形成すべき側面を構造化されたドーパ ント層により覆われているように構造化する。構造化されたドーパント層からの 拡散によりドーパント濃度を高められたチャネル範囲が形成される。 更に有効メモリ密度を高めるためプレーナ型ＭＯＳトランジスタを有する半導 体メモリ装置を多値論理に従いプログラミングすることが提案されている（これ に関しては例えばクボタ（Ｙａｓｕｓｈｉ Ｋｕｂｏｔａ）、トヨヤマ（Ｓｈｉ ｎｊｉ Ｔｏｙｏｙａｍａ）、カニック（Ｙｏｊｉ Ｋａｎｉｃ）、ツチモト（ Ｓｈｕｈｅｉ Ｔｓｕｃｈｉｍｏｔｏ）による“新規多重付加マスクＲＯＭの設 計に関する提案（Ｐｒｏｐｏｓａｌ ｏｆ Ｎｅｗ Ｍｕｌｔｉｐｌｅ−Ｖａｌ ｕｅｄ Ｍａｓｋ−ＲＯＭ）”ＩＥＩＣＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．、 第Ｅ７７巻、第６０１頁、１９９４年４月参照）。この方法はマルチ−レベルプ ログラミングとも云われる。その際ＭＯＳトランジスタは格納される情報に応じ て４つのしきい電圧値を有するように形成される。しきい電圧値のそれぞに２つ の論理値、即ち“０”と“０”、“０”と“１”、“１”と“０”又は“１”と “１”が割り当てられる。こうして有効メモリ密度はそれによりメモリセルの面 積を変えることなく各メモリセルに２つの論理値が格納されるので２倍高まる。 これらの異なるしきい電圧値は異なるチャネルドーピングにより形成される。各 しきい電圧値のためにマスク注入が行われる。従ってマルチレベルプログラミン グには４つの付加的マスクが必要となる。 本発明の課題は、メモリ密度を高め、僅かな製造工程及び高い歩留まりで製造 することのできる半導体ベースのメモリセル装置を提供することにある。更にこ のようなメモリセル装置の製造方法を提供することにある。 この課題は本発明により請求項１に記載のメモリセル装置並びに請求項４に記 載のその製造方法により解決される。本発明の実施態様は従属請求項から明らか である。 本発明によるメモリセル装置では基板内にそれぞれ主面に対し垂直のＭＯＳト ランジスタを含むメモリセルが設けられている。基板としては有利には単結晶シ リコンから成る基板又はＳＯＩ基板のシリコン層を使用する。縦型ＭＯＳトラン ジスタは格納される情報に応じて少なくとも３つのしきい電圧値を有する。この メモリセル装置は多価論理に従ってプログラミングされる。 これらの異なるしきい電圧値の１つは対応するＭＯＳトランジスタが他のＭＯ Ｓトランジスタと厚さの異なるゲート誘電体を有するように形成される。ゲート 誘電体の厚さが他のＭＯＳトランジスタの場合よりも大きいと有利であり、従っ て厚膜酸化物トランジスタが形成される。残りのしきい電圧値は異なるチャネル ドーピングにより形成される。 各メモリセル内にｎ個の論理値が格納されているので２ⁿのしきい電圧（ｎ＞ １）を形成すると有利である。 基板内にほぼ並列して延びる条片状のトレンチが設けられると有利である。ト レンチの底面及び隣接トレンチ間の主面に第１の導電形と異なる第２の導電形に よりドープされている条片状のドープ領域が配設される。トレンチの側面にそれ ぞれゲート誘電体が配設されている。トレンチに直交し、トレンチの側面の範囲 内に縦型ＭＯＳトランジスタ用のゲート電極を含んでいるワード線が設けられて いる。縦型ＭＯＳトランジスタはそれぞれ１つのトレンチの同じ側面に隣接して いる、ソース／ドレイン領域として働く２つの条片状のドープ領域、その間に配 設されているゲート誘電体を有するトレンチの側面及びその上に配設されている １つのワード線の部分から構成される。条片状のドープ領域はメモリセル装置の 作動中にビット線もしくは基準線として使用される。 隣接するトレンチの間隔を、ほぼトレンチの幅と等しくなるように選択すると 有利である。隣接するワード線の間隔も同様にワード線の幅と同じに選択される 。トレンチの幅及びワード線の幅をその時の技術で最小の構造幅Ｆに相応して選 択すれば、メモリセルに２Ｆ²の所要面積が生じる。ＭＯＳトランジスタが４つ のしきい電圧値を有する場合は各メモリセル内に２つの論理値、即ち２ビットが 格納される。１ビット当たりの所要面積はその場合Ｆ²となる。Ｆ＝０．４μｍ の最小の構造幅を基本とし、ＭＯトランジスタが４つの異なるしきい電圧値を有 すると、メモリセル装置内に約６．２ビット／μｍ²のメモリ密度が達成される 。 本発明によりメモリセル装置を製造するには基板の主面にほぼ並列して延びる 条片状のトレンチを形成すると有利である。トレンチの側面に、メモリセルとし て働き、格納された情報に応じて少なくとも３つのしきい電圧値を有する主面に 対し縦型のＭＯＳトランジスタを形成すると有利である。 トレンチの底面及び隣接するトレンチ間の主面に第１の導電形とは異なる第２ の導電形によりドープされている条片状のドープ領域を形成すると有利である。 引続き絶縁層を施す。この絶縁層上に例えばフォトレジストから成り、第１の開 口を有する第１のマスクを形成する。絶縁層を第１のマスクを使用して第１の開 口の範囲でトレンチの側面が少なくとも部分的に露出されるように構造化する。 この露出側面をドープする。 絶縁層上に例えばフォトレジストから成り、第２の開口を有する第２のマスク を形成する。絶縁層を第２のマスクを使用して、第２の開口の範囲でトレンチの 側面が少なくとも部分的に露出されるように構造化する。 第１及び第２の開口の外側では構造化された絶縁層の側面は覆われたままであ る。この構造化された絶縁層はこの範囲で厚いゲート誘電体として働く。第１及 び第２の開口の範囲の側面にゲート誘電体を形成する。 引続きトレンチに直交するワード線を形成する。 しきい電圧値は第１の開口の範囲内では露出された側面のドーピングにより、 第２の開口の範囲内では基板のドーピングにより、また第１及び第２の開口の外 側では絶縁層の厚さにより調整される。 ４つ以上のしきい電圧値を形成するには第２のマスクを形成する前に別のマス クを形成し、絶縁層を構造化し、露出側面をドープする。 しきい電圧値の１つは構造化された絶縁層の厚さを介して調整されるので、プ ログラミングに必要なマスクの数はしきい電圧値の数よりも１だけ少なくなる。 露出側面のドーピングは角度をつけた注入で行うと有利である。この注入は主 面の垂線に対し２０°〜３０°の範囲の傾斜角で行われると有利である。このよ うな傾斜角はチャネリング作用を回避するために多くの注入装置において標準的 に使用されている。 或いは露出された側面をドープ層からの拡散によりドープする。ドープ層を全 面的に構造化された絶縁層の上方に施す。このドープ層をドープされたガラス、 ドープされたポリシリコン又はドープされた非晶質シリコンから形成すると有利 である。ドープされたガラスの使用はドープ層をこの場合基板に対し選択的に除 去することができるという利点を有する。 絶縁層をトレンチを満たすような層厚で施すと有利である。第１のマスクを形 成する前に基板の表面を露出する。絶縁層の構造化の際にトレンチの各側面はほ ぼ完全に露出される。トレンチを満たすことにより平坦な構造が得られる。従っ て絶縁層を構造化するためのマスクを形成する際に焦点の問題が回避される。更 に個々のしきい電圧値のばらつきが低減される。 トレンチをトレンチマスクを使用して異方性エッチングにより形成すると有利 である。 トレンチの底面及び隣接するトレンチ間の主面にある条片状のドープ領域は、 トレンチを形成しトレンチマスクを除去した後に注入により形成すると有利であ る。その際トレンチの側面に注入以前に注入時にマスクの作用をするスペーサを 設けると有利である。引続きこれらのスペーサを除去する。トレンチ及び条片状 のドープ領域の形成は１つのマスクを必要とするに過ぎない。 或いは条片状のドープされた領域を、トレンチを形成する前にメモリセルフィ ールド全体を覆うドープ範囲を主面に形成するようにして作ってもよい。トレン チを開ける際にこのドープ範囲は主面の条片状のドープ領域に細分化する。トレ ンチの底面の条片状のドープ領域はトレンチを開けてからイオン注入により形成 される。トレンチマスクを使用する場合このマスクを注入の際のマスクとして主 面上にそのままにしておくと有利である。 絶縁層の構造化は有利には異方性エッチングにより行われる。しかし絶縁層の 構造化は等方性エッチングと異方性エッチングを合わせて行ってもよい。それら のエッチングは基板に対して選択的に行われる。 本発明を実施例及び図面に基づき以下に詳述する。図は実寸ではい。その際 図１は第１の導電形によりドープされたウェルを有する基板を示し、 図２は条片状のトレンチをエッチングした後の基板を示し、 図３は条片状のドープ領域をトレンチの底面及び隣接するトレンチ間の主面に 形成した後の基板を示し、 図４は絶縁層を被着した後の基板を示し、 図５は主面を露出し、第１のマスクを形成した後の基板を示し、 図６は絶縁層の第１の構造化後の基板を示し、 図７は第２のマスクを形成した後の基板を示し、 図８は絶縁層の第２の構造化後の基板を示し、 図９は第３のマスクを形成した後の基板を示し、 図１０は絶縁層の第３の構造化後の基板を示し、 図１１はゲート誘電体及びトレンチに直交するワード線を形成した後の基板を 示し、 図１２はワード線を形成した後の基板の平面図を示す。 例えば５×１０¹⁵ｃｍ^-3のドーパント濃度を有するｐドープされた単結晶シリ コンから成る基板１内の主面２に、注入及び引続いての熱処理により２×１０¹⁷ ｃｍ^-3のドーパント濃度を有するｐドープ・ウェル３を形成する（図１参照）。 このｐドープ・ウェル３の注入の際にｐドープ・ウェル３に１８０ｋｅＶ及び７ ×１０¹²ｃｍ^-3での打ち込み後に再び除去される、厚さが例えば５０ｎｍの分散 酸化物（図示せず）が使用される。ｐドープ・ウェル３は少なくとも１つのセル フィールドの範囲に広がる。 主面２上にＳｉＯ₂層をＴＥＯＳ法で例えば３００ｎｍの層厚で析出する。フ ォトリソグラフ処理工程を使用してＳｉＯ₂層を構造化し、その際トレンチマス ク４が形成される。このトレンチマスク４はほぼ平行に延びる条片状の開口を有 する。トレンチマスク４内の条片状の開口は例えば０．４μｍの幅、１２５μｍ の長さ及び０．４μｍの間隔を有する。 エッチングマスクとしてトレンチマスク４を使用して例えばＨＢｒ、Ｈｅ、Ｏ₂ 、ＮＦ₃での異方性エッチングで基板１の主面２内にトレンチ５をエッチングす る。トレンチ５はトレンチマスク４の開口に相応して主面２に対し平行に条片状 の断面を有する。このトレンチは例えば０．４μｍの幅、例えば１２５μｍの長 さ及び例えば０．４μｍの間隔を有する。トレンチの深さは例えば０．６μｍで ある（図２参照）。例えば３２本の平行なトレンチ５が形成される。 引続きトレンチマスク４を例えばＨＦ浸漬により溶解する。結晶表面の品質を 改善するために熱酸化によりＳｉＯ₂層６（いわゆる犠牲酸化物）を例えば２０ ｎｍの厚さに形成する（図３参照）。例えばＳｉＯ₂層のＴＥＯＳ法での例えば 層厚６０ｎｍの同形析出により及び引続いてのＣＨＦ₃、Ｏ₂での異方性乾式エッ チングでトレンチ５の垂直な側面にＳｉＯ₂ペーサ７を形成する（図３参照）。 引続き薄い分散酸化物をＴＥＯＳ法で析出する（図示せず）。主面２に対し垂直 にヒ素を５×１０¹⁵ｃｍ^-2の線量及び８０ｋｅＶのエネルギーでの注入により及 び引続いてのドーパントを活性化するための熱処理によりトレンチ５の底面及び 隣接するトレンチ５間にｎ⁺ドープされた条片状の領域８を形成する。この条片 状のドープ領域８内ではドーパント濃度を例えば１０²¹ｃｍ^-2に調整する。注入 の際薄いＴＥＯＳ層が分散酸化物の役目をする（図示せず）。 引続きＳｉＯ₂スペーサ７及びＳｉＯ₂層６を例えばＨＦ浸漬での湿式化学エッ チングにより除去する。絶縁層９を例えばＴＥＯＳ法でＳｉＯ₂から析出する。 絶縁層９を６００ｎｍの層厚で析出する（図４参照）。この層を例えばＨＢｒ、 Ｃｌ₂、Ｈｅでの乾式エッチング法でエッチバックする。絶縁層９はトレンチ５ を完全に満たす（図５参照）。 引続き第１のマスク１０を例えばフォトレジストからフォトリソグラフ処理工 程を使用して形成する。第１のマスク１０はセルフィールド内に第１の開口１１ を有する。セルフィールドの外側の例えばメモリセル装置のための周辺を形成す る範囲を第１のマスク１０で覆う。第１の開口１１はそれぞれ少なくともトレン チ５の側面に重複するように調整される。主面２に平行な第１の開口１１の寸法 はそれぞれトレンチ５の幅に相応する。第１の開口１１のより大きな寸法は隣接 する開口を合わせることにより形成される。第１のマスク１０は第１の開口１１ がそれぞれトレンチ５の側面に重複するように配設して調整される。トレンチ５ をその時の技術で最小に形成可能の例えば０．４μｍの構造寸法Ｆに相応する幅 で形成するならば、第１の開口１１も同様にＦ×Ｆの最小寸法を有することにな る。第１のマスク１０を調整する際に、この場合調整精度がその時の技術で最小 に調整可能の構造寸法Ｆよりもそれぞれ大きくなることが利用される。０．４μ ｍの技術では調整精度は例えばＦ／３となる。 例えばＨＢｒ、Ｃｌ₂、Ｈｅでの異方性エッチング法で絶縁層９を構造化する 。その際第１のマスク１０はエッチングマスクの作用をする。その際第１の開口 １１の範囲にトレンチ５の側面が、またトレンチ５の底面及び隣接するトレンチ ５間の主面２にシリコン表面が露出される。それに対して第１のマスク１０の下 では絶縁層９は腐食されない。 絶縁層９の構造化後マスク１０を除去する（図６参照）。引続き薄い分散酸化 物（約１０ｎｍ）をＴＥＯＳ法で析出する（図示せず）。 引続き第１の注入工程で２つの角度をつけたホウ素の注入を例えば７・１０¹² ｃｍ^-2の線量及び例えば３０ｋｅＶのエネルギーで行う。その際傾斜角は主面２ の垂線に対し２０°〜３０°、及び−２０°〜−３０°である。その際トレンチ ５の露出側面がドープされる。露出側面内を例えば３・１０¹⁷ｃｍ^-3のドーパン ト濃度に調整する。条片状のドープ領域８のドーピングが１０²¹ｃｍ^-3であるた めこの範囲のホウ素の注入は許容範囲である。 引続き第２のマスク１２をフォトリソグラフ処理工程を使用して例えばフォト レジストから形成する（図７参照）。第２のマスク１２は第２の開口１３をセル フィールド内に有する。例えばメモリセル装置用の周辺を形成するこのセルフィ ールドの外側範囲を第２のマスク１２で覆う。第２の開口１３をそれぞれ少なく ともトレンチ５の１つの側面に重複するように調整する。第２の開口１３の寸法 及び調整は第１の開口１１のそれに準ずる。 例えばＨＢｒ、Ｃｌ₂、Ｈｅでの異方性エッチング法で絶縁層９を構造化する 。その際第２のマスク１２はエッチングマスクの作用をする。その際第２の開口 １３の範囲内でトレンチ５の側面及びトレンチ５の底面及び隣接するトレンチ５ 間の主面２のシリコン表面が露出される。それに対して第２のマスク１２の下の 絶縁層９は腐食されない。 絶縁層９の第２の構造化後に第２のマスク１２を除去する（図８参照）。引続 き薄い分散酸化物（約１０ｎｍ）をＴＥＯＳ法で析出する（図示せず）。 引続き第２の注入工程で２つの角度をつけたホウ素の注入を例えば７・１０¹² ｃｍ^-2の線量及び例えば３０ｋｅＶのエネルギーで行う。その際傾斜角は主面２ の垂線に対し２０°〜３０°及び−２０°〜−３０°である。その際トレンチ５ の露出側面がドープされる。第２の開口１３の範囲の露出側面内は例えば３・１ ０¹⁷ｃｍ^-3のドーパント濃度に調整される。第１の開口１１の範囲でドーパント 濃度は第２の注入工程により例えば４・１０¹⁷ｃｍ^-3に上げられる。条片状のド ープ領域８内のドーピングが１０²¹ｃｍ^-3であるためホウ素の注入はこの範囲で は許容範囲である。 引続き例えばフォトレジストから成る第３のマスク１４をフォトリソグラフ処 理工程を使用して形成する（図９参照）。第３のマスク１４はセルフィールド内 に第３の開口１５を有する。例えばメモリセル装置用の周辺を形成するセルフィ ールドの外側範囲を第３のマスク１４で覆う。第３の開口１５をそれぞれ少なく ともトレンチ５の側面に重複するように調整する。第３の開口１５の寸法及び調 整は第１の開口１１及び第２の開口１３のそれに準ずる。 例えばＨＢｒ、Ｃｌ₂、Ｈｅでの異方性エッチングで絶縁層９を構造化する。 その際第３のマスク１４はエッチングマスクの作用をする。その際第３の開口１ ５の範囲内でトレンチ５の側面が、またトレンチ５の底面及び隣接するトレンチ ５間の主面２にシリコン表面が露出している。それに対して第３のマスク１４の 下の絶縁層は腐食されない。第１の開口１１、第２の開口１３及び第３の開口１ ５の範囲の外側には絶縁構造１６が配設されている側面に垂直にトレンチの半分 の幅に相当する寸法で残っている。 絶縁層９の第３の構造化の後第３のマスク１２を除去する（図１０参照）。第 ３の開口１５の範囲内はトレンチ５の側面の例えば２・１０¹⁷ｃｍ^-3のドーパン ト濃度のままである。 ＨＦ浸漬中に薄いＴＥＯＳ分散酸化物が除去される。露出側面にゲート誘電体 １７が例えば熱酸化により例えば１０ｎｍの層厚で形成される（図１１参照）。 引続き全面的にｎ⁺ドープされたポリシリコン層が４００ｎｍの層厚で施される 。これはインサイチューでドープされたポリシリコンの析出により行われると有 利である。或いはポリシリコン層をドープせずに析出し、引続きＰＯＣＬ層（Ｐ ＯＣＬはＰＣｌ₃：リン−塩化物ガスを表す）での被覆によりドープする。フォ トリソグラフ処理工程を使用してドープされたポリシリコン層を異方性エッチン グにより構造化する。その際トレンチ５に直交するワード線１８が生じる（図１ １及び図１２参照）。ワード線１８は例えばＦ＝０．４μｍの幅を有する。隣接 するワード線１８の間隔は同様にＦである。 縦型ＭＯＳトランジスタはそれぞれ１つのトレンチの同じ側面に接している２ つの条片状のドープ領域８、その間に配設されているチャネル領域としてのウェ ル３の部分、ゲート誘電体１７もしくは絶縁構造１６及びそれに接する１つのワ ード線１８の部分から構成される。 縦型ＭＯＳトランジスタは４つのしきい電圧値を有する。第１のしきい電圧値 は厚膜酸化トランジスタのゲート誘電体として作用する絶縁層１６の厚さにより 決められる。第２のしきい電圧値は第１及び第２の注入工程により調整されるド ーパント濃度により決められる。第３のしきい電圧値は第２の注入工程により調 整されるドーパント濃度により決められる。第４のしきい電圧値はウェル３のド ーパント濃度により決めれる。 従ってメモリセル装置のプラグラミングは絶縁層９の構造化の際に行われる。 各マスク１０、１２、１４内の第１の開口１１、第２の開口１３及び第３の開口 １５の配置を介して情報はメモリセル装置内に伝送される。 条片状のトレンチ５に並列する縦型ＭＯＳトランジスタの大きさはワード線１ ８の幅により規定される。トレンチの１つの側面に沿って隣接するＭＯＳトラン ジスタは隣接するワード線１８間の間隔により互いに分離されている。条片状の ドープ領域８はそれぞれセルフィールド全体に延びている。それらは接続に応じ てビット線又は基準線として使用され、トレンチに沿って隣接するＭＯＳトラン ジスタのソース／ドレイン領域を相互に接続する導線を形成する。 或いは第１及び第２の注入工程にドープ層からの拡散によりトレンチ５の露出 側面を形成する。それには第１のマスク１０もしくは第２のマスク１２の除去後 全面的に例えばホウ素ケイ酸ガラスから成るドープ層を５０ｎｍの層厚で析出す る（図示せず）。例えば９００℃の熱処理で側面を拡散によりドープする。第２ のマスク１２もしくは第３のマスク１４を形成する前にドープ層をそれぞれ例え ばＨＦに浸漬して除去する。 メモリセルの読出しには条片状のドープ領域８をビット線もしくは基準線とし て使用する。評価すべきメモリセルをワード線を介して選択する。読出しの際に 各ＭＯＳトランジスタのしきい電圧が評価される。 図１２にはメモリセル装置の平面図が示されている。トレンチ５に直交するワ ード線１５が示されている。更にトレンチ５の底面並びに隣接するトレンチ５間 に延びる条片状のドープ領域８が示されいる。 各メモリセルは条片状のトレンチ５に並列に２Ｆの寸法、条片状のトレンチ５ に垂直にＦの寸法を有する縦型ＭＯＳトランジスタを含んでいる。従って１メモ リセル当たりの所要面積は２Ｆ²と成る。 メモリセル装置の製造は中間誘電体の析出、接触孔の開口及び金属化部の形成 により完了する（図示せず）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィラー、ヨーゼフ ドイツ連邦共和国 デー―85521 リーマ ーリング フリードリッヒ―フレーベル― シュトラーセ ６

Claims (1)

1. 【特許請求の範囲】 １． 少なくとも主面（２）の範囲に第１の導電形によりドープされた半導体材 料を含む基板（１）内にそれぞれ主面（２）に対し縦型のＭＯＳトランジスタを 含むメモリセルを備え、 この縦型ＭＯＳトランジスタが格納される情報に応じて少なくとも３つのしき い電圧値を示し、 第１のしきい電圧値がゲート誘電体（１６）の厚さによりまた第２及び第３の しきい電圧値が異なるチャネルドーピングにより形成される ことを特徴とするメモリセル装置。 ２． 基板（１）内にほぼ並列して延びる条片状のトレンチ（５）が備えられて おり、 トレンチの底面及び隣接するトレンチ（５）間の主面（２）に、第１の導電形 と異なる第２の導電形によりドープされている条片状のドープ領域（８）が配設 されており、 トレンチ（５）の側面にゲート誘電体（１７）が配設されており、 トレンチ（５）に直交してワード線（１８）が設けられており、 縦型ＭＯＳトランジスタが１つのトレンチ（５）の同じ側面に接しているそれ ぞれ２つの条片状のドープ領域（８）、その間に配設されるトレンチの側面、ゲ ート誘電体（１４）及びワード（１８）の１つから構成されている ことを特徴とする請求項１記載のメモリセル装置。 ３． 隣接するトレンチ（５）の間隔がトレンチ（５）の幅と等しく、 隣接するワード線（１８）の間隔がワード線（１８）の幅と等しい ことを特徴とする請求項２記載のメモリセル装置。 ４． 第１の導電形によりドープされた半導体材料を含む基板（１）の少なくと も主面（２）内にほぼ並列して延びる条片状のトレンチ（５）を形成し、 トレンチ（５）の側面に、メモリセルの作用をし格納される情報に応じて少な くとも３つのしきい電圧値を有する主面（２）に対し縦型のＭＯＳトランジスタ を形成し、 第１のしきい電圧値をゲート誘電体（１６）の厚さにより、第２及び第３のし きい電圧値を異なるチャネルドーピングにより形成する ことを特徴とするメモリセル装置の製造方法。 ５． トレンチ（５）の底面及び隣接するトレンチ（５）間の主面（２）に第１ の導電形と異なる第２の導電形によりドープされている条片状のドープ領域（８ ）を形成し、 絶縁層（９）を施し、 絶縁層（９）上に第１の開口（１１）を有する第１のマスク（１０）を形成し 、 絶縁層（９）を第１のマスク（１０）を使用して異方性エッチングにより第１ の開口（１１）の範囲内でトレンチ（５）の側面が部分的に露出されるように構 造化し、 露出された側面をドープし、 絶縁層（９）上に第２の開口（１３）を有する第２のマスク（１２）を形成し 、 第２のマスク（１２）を使用して絶縁層（９）を異方性エッチングにより第２ の開口（１３）の範囲内でもトレンチ（５）の側面が少なくとも部分的に露出さ れるように構造化し、 トレンチ（５）の側面にゲート誘電体（１７）を形成し、 トレンチ（５）に直交して延びるワード線（１８）を形成する ことを特徴とする請求項４記載の方法。 ６． 絶縁層（９）がトレンチ（５）を満たし、 トレンチ（５）の側面の第１及び第２の開口（１１、１３）の範囲内をほぼ完 全に露出する ことを特徴とする請求項５記載の方法。 ７． 側面のドーピングを角度をつけた注入により行うことを特徴とする請求項 ５又は６記載の方法。 ８． 注入を主面（２）の垂線に対し２０°〜３０°び／又は−２０°−３０° の範囲の傾斜角で行うことを特徴とする請求項７記載の方法。 ９． 側面のドーピングを拡散により行うことを特徴とする請求項５又は６記載 の方法。 １０．レンチ（５）の形成後トレンチ（５）の側面にスペーサ（７）を設け、 条片状のドープ領域（８）を注入により形成し、その際スペーサ（７）はトレ ンチ（５）の側面でマスクの作用をし、 スペーサ（７）を条片状のドープ領域（８）の形成後に除去する ことを特徴とする請求項４乃至９のいずれか１つに記載の方法。