JP2000509586A - ライン受信回路 - Google Patents

Abstract

(57)【要約】 本発明は、送電線（３１、３２）および該送電線（３１、３２）の特性インピーダンスを端末処理するためのインピーダンス端末処理手段（２）を接続するための非反転入力ターミナル（１１）および反転入カ力ターミナル（１２）を有する、集積入カアンプ回路（１）を含むライン受信回路に関する。前記入力アンプ回路（１）およびライン端末処理インピーダンス手段（２）は、共通半導体基板上に集積される。前記ライン端末処理インピーダンス手段（２）は、複数のインピーダンス回路を備え、ライン端末処理のインピーダンス数値が制御できるように、制御することができる。

Description

【発明の詳細な説明】 集積型で切り替え可能なライン端末処理 本発明は、デジタル電気信号の形で送電線を通して送信された情報を受信する ために、送電線に電気的に接続することができるライン受信回路に関する。 現在、周知の種々のコンセプトが、回路間のデジタル論理回路およびデジタル 信号通信用に使用されている。 初期のコンセプトとしては、ＤＴＬ（ダイオード・トランジスタ・ロジック） 、ＴＴＬ（トランジスタ・トランジスタ・ロジック）およびＥＣＬ（エミッタ結 合ロジック）があるが、これらのコンセプトは、デジタル論理回路で使用され、 回路または回路板間のデジタル信号通信用にも使用されている。 速いデータ速度でデジタル・データを送信するように設計されたコンセプトは 、好適には、一組の信号通信線を使用するデジタル・データ差動送信および受信 を使用することが好ましい。差動信号通信を使用する信号通信のコンセプトの例 としては、ＤＰＥＣＬ（差動正極性エミッタ結合ロジック）、ＬＶＤＳ（低電圧 差動信号通信）およびＧＬＶＤＳ（接地型低電圧差動信号通信）がある。差動信 号通信を使用すれば、差動コンセプトにより、送信機を受信機に接続しているア ース・ラインの両端のスプリアス電圧降下が、データ送信の質に悪影響を与えな いので、前記一組の信号通信線の両端間の差動電圧を低く保つことができる。差 動信号通信電圧が低いので、低インピーダンス送電線により送信される電力を適 当な範囲内に維持することができる。 集積および動作速度のレベルの急速な向上に伴い、デジタル回路がますます複 雑になってきているので、各回路構成部分間の信号チャネルの数、従って、集積 回路のピンの数が、それに従って増えている。前記構成部分および／または周辺 機器の間の配線を収容するためのプリント基板の表面上のスペースは、貴重であ り、なかなか手に入らない。 さらに、異なる種々の理由から、複雑なシステムは、多くの場合、異なる部品 に対して異なる信号通信スキームを使用する。現在使用することができるすべて の差動信号通信コンセプトを考慮した場合、信号通信電圧は０ボルトの少し下か ら４ボルト以上の範囲内にある。従って、ある特殊の差動信号通信コンセプトに 適合する回路の出力を異なる信号通信コンセプトに適合する、他の回路の入力に 接続することは不可能である。従って、複雑な回路設計は、特定の信号通信コン セプトに固執するか、異なる信号通信レベル間で変換を行うための手段を含んで いなければならない。その第一の代替方法は、将来の拡張性に乏しいという欠点 があり、もう一つの代替方法は、システムの最も重要な機能とは無関係な、追加 スペースと電力が必要になる。 本発明は、上記問題を解決することを目的としている。本発明の目的は、高速 デジタル信号通信をできるだけ簡単にし、スペースとコストをできるだけ効率的 に使用することである。 この目的は、請求項１に記載する方法で達成できる。本発明の実施形態は、従 属請求項に記載してある。 上記目的を達成するために、本発明は、送電線に接続するための非反転入力タ ーミナルと反転入力ターミナルを有する集積入力アンプ回路；および前記送電線 の特性インピーダンスを端末処理するためのライン端末処理インピーダンス手段 とを備えるライン受信回路を提供する。この場合、前記入力アンプ回路および前 記ライン端末処理インピーダンス手段は、共通の半導体基板上に集積される。 本発明によれば、送電線を通して受信した信号の再生を行うばかりではなく、 集積ライン受信回路のチップ上の端末処理インピーダンス手段を含む手段により 、送電線の適当な端末処理を行うのは、集積ライン受信回路である。もちろん、 集積端末処理インピーダンス手段を含む集積ライン受信回路は、受信情報処理専 用の他の回路と同じチップ上に集積することができる。 本発明のライン受信回路を使用すれば、送電線を適当に端末処理しなくても、 送電線を送電線を通してデータを受信する集積回路の入力ピンに直接接続するこ とができる。従って、プリント基板上に送電線を端末処理するための構成部分用 の余分なスペースを必要としない。この方法によっては、スペースおよびコスト を効率的に使用しながら、多数の信号チャネルを多数の入力ピンに接続すること ができる。本発明は、近代のデジタル差動信号通信コンセプトが、端末処理イン ピーダンスが、大きな電力を消費しないように、またそれにより大きなスペース を使用しないで、ライン受信回路の半導体基板上に集積することができるように 、例えば、０．２ボルトの範囲内の低信号通信電圧差を使用するという事実を利 用する。同じチップ上にライン端末処理インピーダンス手段および入力アンプを 集積すると、ボンド・ワイヤの誘導性構成部品と、アンプの入力ターミナルの容 量との直列接続によって起こる恐れがあるスプリアス共振を、全回路設計の安定 性が改善するように、非常に効率的に減衰させることができるという別の利点を 持つ。 種々の異なるデジタル信号通信スキームを使用する混合システムで、異なる信 号通信レベルの間で変換を行う手段を使用しなくても済むようにするために、本 発明の実施形態による入力アンプ回路の入力ターミナルの両端に接続している端 末処理手段は、フローティング状態を維持することができる。すなわち、適当な 動作を行うために予め定めた共通モードの電圧を必要としないが、例えば、アー ス・レベルより少し低いレベルから、ライン受信回路の電源電圧レベルより少し 高いレベルまでの、十分広い共通モード電圧範囲内で動作することができる。入 力アンプ回路が、対応する広い共通モード電圧範囲を持っている場合には、ライ ン受信回路を任意の送信装置に接続することができ、送電線上の共通モード電圧 が、送信装置により決定されている限り、また入力アンプ回路および端末処理イ ンピーダンス手段の共通モード動作電圧範囲内にある限りは、正しく動作する。 さらに、送電線の異なる特性インピーダンスの場合でも動作できるようにする ために、本発明のライン受信回路は、複数のインピーダンス回路、および低イン ピーダンス送信状態または高インピーダンス送信阻止状態に制御することができ る、少なくとも一つの送信ゲート回路を含むことができる。前記複数のインピー ダンス回路および前記少なくとも一つの送信ゲート回路は、前記ライン端末処理 インピーダンス手段のインピーダンス数値が、前記少なくとも一つの送信ゲート 回路の制御手段により、制御できるように、相互に接続される。 本発明のライン受信回路の特定の実施形態は、それぞれが、インピーダンスと 送信ゲート回路からなる、複数の直列回路の入力アンプ回路の入力ターミナルの 両端を結ぶ平行接続を備えるライン端末処理インピーダンス手段を含む。 これら各送信ゲートの送信状態または送信阻止状態を適当に選択することによ って、必要に応じて、全体の端末処理インピーダンスの適当な数値を選択するこ とができる。さらに、例えば、すべての送信ゲートを、高インピーダンスの送信 阻止状態に切り替えることにより、送電線が、別々の端末処理を持つデータ・バ スとして動作する場合のように、送電線の端末処理をしたくない場合には、本発 明のライン受信回路が、送電線上で負荷として動作するのを防止することができ る。送信ゲートおよびライン端末処理手段は、好適には、前記ゲートおよび手段 により、ライン受信回路の入力を上記の意味でフローティング状態にすることが できるように設計することが好ましい。 本発明の他の特定の実施形態の場合には、それぞれが、送信ゲート回路とイン ピーダンス手段からなる前記直列回路の一つまたはそれ以上を、前記直列回路が 送信ゲートを通して、相互に接続している二つのインピーダンス手段を備えるよ うにすることができる。送信ゲートの両ターミナルは、追加の送信ゲートを通し て、適当なレベルおよび適当なソース・インピーダンスの電圧源に接続すること ができる。直列接続の送信ゲートを送信阻止状態に保持することによって、また 前記追加の送信ゲートを低インピーダンス送信状態にすることによって、送電線 を駆動するために使用する送信装置の種類が、受信端部において前記種類の共通 モード端末処理であると予想される場合、または前記種類の送信を必要とする送 電線が使用される場合には、引込線の各ターミナルを別々の共通モード端末処理 することができる。 前記直列回路の他の実施形態は、前記各送信ゲートの送信状態または送信阻止 状態を適当に選択することによって、前記直列回路の全体のインピーダンスを、 必要に応じて調整することができるように、各インピーダンス手段が、並列に送 信ゲートに接続している、直列接続の複数のインピーダンス手段を備える。 各送信ゲートの送信状態は、各送信ゲートに対する各制御ターミナルを通して 、制御することができる。複数の信号チャネルに対する複数の類似のライン受信 回路が、共通半導体チップ上に設置されている場合には、対応する送信ゲート回 路の対応する制御ターミナルを一緒に接続することができる。ライン受信回路の 前記制御ターミナルは、専用の入力構成ピンに接続することもできるし、または 各 ライン受信回路の送信ゲートの送信状態の無用なまたは破壊的組合せを除外する 論理回路により駆動することもできる。 以下に、添付の図面を参照しながら、本発明のいくつかの実施形態をより詳細 に説明する。 図１は、本発明のライン受信回路の一実施形態の全体のブロック図である。 図２は、ライン端末処理インピーダンス手段の第一の実施形態である。 図３は、ライン端末処理インピーダンス手段の第二の実施形態である。 図４は、ライン端末処理インピーダンス手段の第三の実施形態である。 図５は、ライン端末処理インピーダンス手段の第四の実施形態である。 図６ａは、送信ゲートを図示するための記号である。 図６ｂは、本発明の送信ゲートの一実施形態の略図である。 図１は、本発明のライン受信回路の一実施形態の全体のブロック図である。こ の図の場合、参照番号１は、非反転入力ターミナル１１および反転入力ターミナ ル１２を有する差動入力アンプ回路を示す。入力ターミナル１１および１２の間 の電圧差は、直線的にまたは非直線的に、アンプ１により増幅され、増幅された 信号は、アンプ１の出力ターミナル１３に現れる。参照番号２は、アンプ１の入 力ターミナル１１および１２に接続しているライン端末処理インピーダンス手段 を示す。導体３１および３２は、データ送信装置（図示せず）により駆動される 、アンプ１の入力ターミナル１１および１２に接続している送電線である。入力 アンプ１およびライン端末処理インピーダンス手段２の周囲の点線で示すボック スは、半導体基板上に集積されている入力アンプ回路１およびライン端末処理イ ンピーダンス手段２を示す。すなわち、入力アンプ１およびライン端末処理イン ピーダンス手段２の両方は、同じ集積回路の構成部品である。もちろん、図１の 点線で示すボックスに示す素子の他に、例えば、追加信号チャネル用の追加入力 アンプおよびライン端末処理手段、および集積回路に接続している各送電線を通 して受信した情報を処理するための他の回路のような他の素子を集積回路上に設 置することもできる。 図１のターミナルＶＤＤおよびＶＳＳは、入力アンプ回路１用の電源ターミナ ルを示す。図１のライン端末処理インピーダンス手段２は、ＶＤＤおよびＶＳＳ を通して電源電圧を受け取るようになっている。ＶＤＤおよびＶＳＳに対するラ イン端末処理インピーダンス手段２の前記接続は、ライン端末処理インピーダン ス手段２の特定の実施形態の場合には不必要な場合もある。 最も基本的な形の場合、ライン端末処理インピーダンス手段２は、送電線３１ 、３２の特性インピーダンスにより選択される抵抗値を持つ抵抗である。 他の基本的な実施形態の場合には、ライン端末処理インピーダンス手段２は、 送電線の各導体３１および３２用の一つのライン端末処理インピーダンスを持つ 、各信号導体の共通モード端末処理を行う。この場合には、各インピーダンスは 、送信装置により予想される端末処理により、ＶＤＤまたはＶＳＳまたはターミ ナルＶＴに接続される。各端末処理インピーダンスがターミナルＶＴに接続され る場合には、このターミナルに外部電圧を供給することにより、送電線の導体３ １、３２の共通モード端末処理を、使用する送信装置の種類により決定すること ができる任意の電位で行うことができる。 図２は、ライン端末処理インピーダンス手段２の第一の実施形態である。この 実施形態の場合には、ライン端末処理インピーダンス手段２は、第一のインピー ダンスＲ１１、送信ゲートＴ１および第二のインピーダンスＲ１２の直列接続を 備える。前記直列接続は、入力アンプ回路１の入力ターミナル１１および１２に 接続している。この実施形態の場合には、参照番号３１および３２は、対称的な 送電線（例えば、ツイストペアまたは類似のタイプの送電線）の導体を示す。前 記対称的な送電線は、直列に接続しているＲ１１、Ｔ１およびＲ１２により端末 処理される。送電線が対称的な性質を持っているので、インピーダンスＲ１１お よびＲ１２は、好適には、同じインピーダンス値を持つことが好ましい。 Ｃ１は送信ゲートＴ１の制御ターミナルを示す。前記制御ターミナルＣ１に適 当な制御電圧を掛けることにより、送信ゲートＴ１は低インピーダンス送信状態 になることができる。すなわち、インピーダンスＲ１１およびＲ１２をほぼショ ートするように接続するか、または高インピーダンス送信阻止状態にすることが できる。すなわち、Ｒ１１およびＲ１２の接続を実質的に切ることができる。 従って、送信ゲートＴ１により、本発明の第一の実施形態は、本質的には、直 列に接続しているＲ１１およびＲ１２からなる内部端末処理をオン／オフするこ とができる。このようにして、この実施形態の本発明のライン受信回路を、専用 送電線上で動作するように構成することもできるし、またはデータ・バス送電線 上で動作するように構成することもできる。第一の場合、送信ゲートは、低イン ピーダンス送信状態になるように制御され、一方後者の場合、送信ゲート回路は 、高インピーダンス送信阻止状態になるように制御される。 図２には示していないが、それぞれが図２に示すような第一のインピーダンス 、送信ゲートおよび第二のインピーダンスからなる直列回路を複数使用すること により、すべての直列回路は、アンプ１の入力ターミナル１１および１２に並列 に接続され、送電線３１、３２の異なる特性インピーダンスと整合するように、 入力アンプ１の入力ターミナル１１および１２を横切って、端末処理インピーダ ンスを構成することができる。この場合、各直列回路の送信ゲートＴ１は、この 並列接続の合成インピーダンスが、必要な場合には調整することができるように 、インピーダンスＲ１１、Ｒ１２の特定直列接続を並列接続するように選択する ことができる。 図３は、本発明のライン端末処理インピーダンス手段の第二の実施形態である 。図２の実施形態と同様に、第二の実施形態も、第一のインピーダンスＲ１１、 送信ゲート回路Ｔ１および第二のインピーダンスＲ１２の直列接続を備える。こ の直列回路は、入力アンプ１の入力ターミナル１１および１２に接続している。 参照番号３１および３２は、ここでも、アンプ１の入力ターミナル１１および１ ２に接続している送電線の導線を示す。図２に示す素子の他に、第二の実施形態 は、送信ゲートの第一の組Ｔ１１、Ｔ１２、送信ゲートの第二の組Ｔ１３、Ｔ１ ４、および送信ゲートの第三の組Ｔ１５、Ｔ１６を備える。参照番号Ｃ１１は、 送信ゲートＴ１１およびＴ１２の送信状態を制御するための制御ターミナルを示 す。参照番号Ｃ１２は、送信ゲートトラック１３およびＴ１４の、送信ゲート状 態を制御するための制御ターミナルを示し、参照番号Ｃ１３は、送信ゲートＴ１ ５およびＴ１６の送信状態を制御するための制御ターミナルを示す。同じ組に属 する送信ゲートは、何時でも、対応する制御ターミナルに送られた信号により決 定される同じ送信状態となる。 第一の組の第一の送信ゲートＴ１１は、送信ゲートＴ１に接続しているインピ ーダンスＲ１２のターミナルと、負の電源ターミナルＶＳＳとの間に接続してい る。第一の組の第二の送信ゲートＴ１２は、送信ゲートＴ１に接続しているイン ピーダンスＲ１１のターミナルと、ターミナルＶＳＳとの間に接続している。第 二の組の第一の送信ゲートＴ１３は、送信ゲートＴ１に接続しているインピーダ ンスＲ１２のターミナルと、正の電源ターミナルＶＤＤとの間に接続している。 送信ゲートの第二の組の第二の送信ゲートＴ１４は、送信ゲートＴ１に接続して いるインピーダンスＲ１１のターミナルと、電源ターミナルＶＤＤとの間に接続 している。送信ゲートの第三の組の第一の送信ゲートＴ１５は、送信ゲートＴ１ に接続しているインピーダンスＲ１２のターミナルと、外部電圧を供給するため のターミナルＶＴ間に接続している。第三の組の第二の送信ゲートＴ１６は、送 信ゲートＴ１に接続しているインピーダンスＲ１２のターミナルと、ターミナル ＶＴ間に接続している。 第二の実施形態の場合には、ライン端末処理インピーダンス手段を、種々の異 なるタイプの送電線を端末処理するように構成することができる。制御ターミナ ルＣ１、Ｃ１１、Ｃ１２およびＣ１３に送られる制御信号により、対称的な送電 線を端末処理するように、および／または正の電源電圧ＶＤＤに、または負の電 源電圧ＶＳＳに、またはターミナルＶＴに掛けられる任意の端末処理電圧に、送 電線の各導体３１、３２の共通モード端末処理を行うために、第二の実施形態の ライン端末処理インピーダンス手段を内蔵するライン受信回路を構成することが できる。また、この実施形態の場合には、送電線の端末処理を全然行わないよう にすることもできる。 対称的な送電線の端末処理するためには、送信ゲートT1が低インピーダンス送 信状態に制御され、一方図３の他のすべての送信ゲートは、高インピーダンス送 信阻止状態に制御される。正の電源電圧ＶＤＤに対して、導体３１、３２を共通 モード端末処理するために、送信ゲートＴ１３およびＴ１４は、低インピーダン ス送信状態になるように制御され、一方、図３の他のすべての送信ゲートは、高 インピーダンス送信阻止状態になるように制御される。 負の電源電圧ＶＳＳに対する導体３１、３２の共通モード処理が必要な場合に は、送信ゲートＴ１１およびＴ１２は、低インピーダンス送信状態になるように 制御され、一方、図３の他のすべての送信ゲートは、高インピーダンス送信阻止 状態になるように制御される。ＶＤＤとは異なる電圧に対する導体３１、３２の 、共通モード端末処理を行いたい場合には、適当な電圧レベルを供給する電圧電 源は、ターミナルＶＴと、例えば、ＶＳＳとの間に接続され、Ｔ１５およびＴ１ ６を除くすべての送信ゲートは、高インピーダンス送信阻止状態になるように制 御され、一方、Ｔ１５およびＴ１６は低インピーダンス送信状態になるように制 御される。 導体３１、３２の対称的な端末処理、および同時に導体３１、３２の共通モー ド端末処理が必要な場合には、すなわち、送電線をＹタイプの端末処理したい場 合には、送信ゲートＴ１を、低インピーダンス送信状態になるように制御するこ とができるし、同時にＶＤＤに対する共通モード端末処理が必要な場合には、送 信ゲートＴ１３およびＴ１４を、低インピーダンス送信状態になるように制御す ることができる。同様に、ＶＴに対してＹタイプの端末処理が必要な場合には、 送信ゲートＴ１、Ｔ１５およびＴ１６が、低インピーダンス送信状態になるよう に制御され、一方、他のすべての送信ゲートは送信阻止状態になる。ＶＳＳに対 してＹ端末処理が必要な場合には、送信ゲートＴ１、Ｔ１１およびＴ１２が低イ ンピーダンス状態になり、一方、他のすべての送信ゲートは送信阻止状態になる 。各種類のＹ端末処理の場合には、図３に示すように、共通モード端末処理電圧 に対して、信号源インピーダンスとしての働きをする追加のインピーダンスＲＳ ＬＲＳ２、ＲＳ３を設置することができる。もちろん、送電線３１および３２の Ｙタイプの端末処理も、送信ゲートＴ１を送信阻止状態にすることにより行うこ とができる。しかし、この場合、送信ゲートＴ１１〜Ｔ１６の電流駆動能力は、 もっと高いものでなければならないし、従って、前記送信ゲートのサイズは、Ｙ タイプの端末処理の場合に、送信ゲートＴ１を低インピーダンス送信状態になる ように制御する場合より、大型のものでなければならない。 図４は、本発明のライン端末処理インピーダンス手段の第三の実施形態である 。この実施形態は、インピーダンスＲ１１およびＲ１２に接続している、単一の 送信ゲートＴ１の代わりに、二つの送信ゲートＴ２１およびＴ２２の直列接続が 、インピーダンスＴ２１およびＲ２２の間に接続しているという点で、図３の実 施 形態とは異なる。さらに、一組の送信ゲートＴ１１、Ｔ１２の代わりに、単一の 送信ゲートＴ２５が設置されている。一組の送信ゲートＴ１３、Ｔ１４の代わり に、単一の送信ゲートＴ２３が設置されている。一組の送信ゲートＴ１５、Ｔ１ ６の代わりに、単一の送信ゲートＴ２４が設置されている。各、送信ゲートＴ２ ３〜Ｔ２５は、図に示すように、Ｔ２２の送信ターミナルに接続している、Ｔ２ １の送信ターミナルに接続している、その送信ターミナルの中の一つを有する。 第三の実施形態の動作および制御は、第二の実施形態のところで説明した動作お よび制御に類似している。 第一、第二および第三の実施形態に関しては、インピーダンスＲ１１、Ｒ１２ 、Ｒ２１およびＲ２２、並びにインピーダンスＲＳ１、ＲＳ２、ＲＳ３の両方と も、半導体チップ上に個々の構成部品として存在する必要はなく、その低インピ ーダンス送信状態において、各送信ゲートが必要な送信インピーダンスを持つよ うに、各送信ゲートを設計することによって実行することができる。送信ゲート を設計するために、電界トランジスタを使用する場合には、例えば、チャネルの 幾何学的形状を適当に設計することにより、必要な送信インピーダンスを得るこ とができる。 ライン端末処理インピーダンス手段２により、送電線３１、３２の端末処理を 行う必要がない場合には、図２、図３または図４に示すすべての送信ゲートは、 高インピーダンス送信阻止状態に切り替えられる。送電線３１および３２上の容 量性負荷を少なくするために、アンプ入力ターミナル１１と、第一のインピーダ ンスＲ２１またはＲ２２との間、およびさらに、第二のインピーダンスＲ１２ま たはＲ２２と、アンプ入カターミナル１２との間に、追加の送信ゲート（図示せ ず）を設置することができる。前記追加送信ゲートは、端末処理が必要ない場合 には、前記追加送信ゲート（図示せず）が高インピーダンス送信阻止状態になり 、そうでない場合には低インピーダンス送信状態になるように制御することがで きる。 図５は、本発明のライン端末処理インピーダンス手段の第四の実施形態である 。この実施形態の場合には、三つのインピーダンスＲ３１、Ｒ３２およびＲ３３ の直列接続を使用している。前記各インピーダンスは、それぞれ並列に接続して い る送信ゲートＴ３１、Ｔ３２およびＴ３３を持つ。図面を簡単にするために、図 ５には制御ターミナルＴ３１〜Ｔ３３は図示していない。この実施形態の場合に は、直列に接続している複数のインピーダンスＲ３１〜Ｒ３３の中の、選択した インピーダンスをショートすることによって、送電線の導体３１および３２の間 のライン端末処理インピーダンスを調整することができる。今まで説明してきた 実施形態と同様に、必要な場合に、全部のライン端末処理インピーダンス手段２ を切り離すことができるように、アンプ入力ターミナル１１および前記直列接続 、並びにアンプ入力ターミナル１２および前記直列接続の間に、追加の送信ゲー ト（図示せず）を設置することができる。 Ｙタイプの端末処理の場合に使用できるように、図５の修正したライン端末処 理インピーダンス手段は、図３のライン端末処理インピーダンス手段２の代わり に、または図４のライン端末処理インピーダンス回路の代わりに、中央送信ゲー トＴ３２を有する。 その例を図２、図３、図４および図５のところで説明する、複数の回路を、ア ンプ１の入力ターミナル１１および１２に、並列および直列に接続することによ り、使用した送電線３１、３２の異なる特性インピーダンスにマッチするように 、それぞれ、各入力ターミナル１１、１２および必要な端末処理電圧を横切って 、入力アンプ１の入力ターミナル１１および１２、並びに共通モード端末処理イ ンピーダンスを横切って端末処理インピーダンスを構成することができる。前記 並列接続により、回路で使用することができる送信ゲートの送信状態を適当に選 択することにより、対称的な端末処理インピーダンスの数値、および／または各 共通モード端末処理インピーダンスの数値を、適当な数の並列インピーダンスを 効果的に接続することにより、必要に応じて調整することができる。前記実施形 態のいずれかの複数の回路が、並列に接続している場合には、ライン３１、３２ を横切って端末処理を行いたくないかまたは必要ない場合には、これら追加送信 ゲートを高インピーダンス送信阻止状態に切り替えることにより、送電線３１、 ３２上の容量性の負荷を少なくするために、この並列接続の両端部に、この並列 接続に直列に追加の送信ゲートを設置することを勧める。 各ライン端末処理インピーダンス手段２の制御ターミナルＣ１およびＣ１１、 Ｃ１２、Ｃ１３は、本発明のライン受信回路を含む集積回路の入力構成ピンとし て実行することができる。別の方法としては、そしてこの方法の方が好ましいの だが、各組の送信ゲートの、送信ゲートの送信状態の誤った組合せが行われない ように、論理回路の入力ターミナルの論理状態により、制御ターミナルＣ１、Ｃ １１、Ｃ１３を駆動するために、論理回路を設置することができる。この方法に より、ライン端末処理インピーダンス手段２を設定するのに必要な、構成ピンの 数を減らすことができ、誤った構成による集積回路の破壊を防止することができ る。この論理回路は、また設置されている場合には、図示していない前記追加送 信ゲートを制御することができる。 前記論理回路は、端末処理数値に関する２進法の情報、および送信タイプに関 する２進法の情報を受信することができる。端末処理のタイプとしては、端末処 理を行わない方法、すなわち、ほぼ無限大に近い高端末処理インピーダンス数値 、フローティング並列（対称的）端末処理、ＶＳＳ、ＶＴまたはＶＤＤへの共通 モード端末処理、またはＶＳＳ、ＶＴまたはＶＤＤへのＹ端末処理等がある。 端末処理インピーダンスの数値、および端末処理タイプに関する情報を入力す るために、外部制御ターミナルを通して前記論理回路を制御する代わりに、本発 明のライン受信回路を含む集積回路を設計または製造する時に、各送信ゲートの 送信状態をプログラムすることができる。前記プログラミングはヒューズ、レー ザによる焼き切り、マスク・プログラミング等により行うことができる。 さらに、処理の変動および／または温度の変動および／または電源の変動を補 償するために、端末処理の数値を必要な数値に能動的に調整するために、制御回 路を設置することができる。この目的のために、前記能動制御回路は、外部基準 抵抗を含むことができる。 図６ａは、本発明の送信ゲートを示すために使用される記号である。送信ゲー トは、二つの送信ターミナルａ，ｂおよび制御ターミナルｃを備える。ターミナ ルａおよびｂに対して、前記制御ターミナルｃに送られてくる信号により、送信 ゲートは、低インピーダンス送信状態または高インピーダンス送信阻止状態にな る。図６ｂは、図６ａの送信ゲートの一実施形態である。この実施形態の場合、 送信ゲートは、ＮＭＯＳトランジスタＴＲ１およびＰＭＯＳトランジスタＴＲ２ を備え、前記ＮＭＯＳトランジスタＴＲ１、および前記ＰＭＯＳトランジスタＴ Ｒ２の複数のチャネルは、送信ゲートのターミナルａおよびｂの間に並列に接続 している。ＩＮＶは、その出力が、ＰＭＯＳトランジスタＴＲ２のゲートに、接 続しているインバータを示す。ターミナルｃのところの制御電圧は、ＮＭＯＳト ランジスタＴＲ１のゲートおよびインバータＩＮＶの入力に加えられる。 制御ターミナルｃに加えられる電圧が低い場合には、または電圧ＶＳＳに近い 場合には、ＮＭＯＳトランジスタＴＲ１は、ターミナル電圧ａまたはターミナル ｂ電圧が、ターミナルｃ電圧からＴＲ１の域値電圧を引いたものより低くない限 りは、非導通状態にある。さらに、ＰＭＯＳトランジスタＴＲ２のゲート電圧が 、インバータＩＮＶの動作により、高い場合（ＶＤＤと等しいかＶＤＤに近い場 合）には、このトランジスタＴＲ２もターミナルａ電圧およびターミナルｂ電圧 が、ＴＲ２電圧にＴＲ２の域値電圧を加えたものより高い限りは、非導通状態に ある。従って、ターミナｃ電圧が低い状態に維持されると、図６ｂの回路は、タ ーミナルａおよびｂの電圧が上記制限内に留まっている限りは、ターミナルａお よびｂの間は、非導通の高インピーダンス状態に維持される。 ターミナルｃの電圧がＶＤＤまでまたはその近くまで上昇すると、ＮＭＯＳト ランジスタＴＲ１のゲートは高電圧を受け、一方、インバータＩＮＶにより、Ｐ ＭＯＳトランジスタＴＲ２のゲートは低電圧を受ける。従って、ＮＭＯＳトラン ジスタＴＲ１は、より低い電圧を持つターミナルａ、ｂが、制御ターミナルｃの ところの電圧よりＴＲ１の域値だけ低い電圧を持っている限り、導通状態にある 。ＰＭＯＳトランジスタＴＲ２は、ターミナルａ、ｂの電圧のより高い電圧が、 ＶＳＳに等しいか、または近いＰＭＯＳトランジスタＴＲ２のゲート電圧より、 ＴＲ２の域値電圧だけ高い限り、導通状態に維持される。従って、制御ターミナ ルｃに高電圧が加えられると、図６ｂの回路は、ターミナルａおよびｂの電圧が どのような数値であっても、ターミナルａおよびｂの間は低インピーダンス送信 状態になる。そのため、図６ｂの回路はフローティング動作に適した状態になる 。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年６月２日（１９９８．６．２） 【補正内容】 明細書 ライン受信回路 本発明は、デジタル電気信号の形で送電線を通して送信された情報を受信する ために、送電線に電気的に接続することができるライン受信回路に関する。請求 項１の前文記載のライン受信回路は、１９９５年２月付のＩＢＭの技術開示パン フレット、第３８巻、第２号アーモントＵＳの４８２３〜４８２５ページに記載 されているように公知である。 現在、公知の種々のコンセプトが、回路間のデジタル論理回路およびデジタル 信号通信用に使用されている。 初期のコンセプトとしては、ＤＴＬ（ダイオード・トランジスタ・ロジック） 、ＴＴＬ（トランジスタ・トランジスタ・ロジック）およびＥＣＬ（エミッタ結 合ロジック）があるが、これらのコンセプトは、デジタル論理回路で使用され、 回路または回路板間のデジタル信号通信用にも使用されている。 速いデータ速度でデジタル・データを送信するように設計されたコンセプトは 、好適には、一組の信号通信線を使用するデジタル・データ差動送信および受信 を使用することが好ましい。差動信号通信を使用する信号通信のコンセプトの例 としては、ＤＰＥＣＬ（差動正極性エミッタ結合ロジック）、ＬＶＤＳ（低電圧 差動信号通信）およびＧＬＶＤＳ（接地型低電圧差動信号通信）がある。差動信 号通信を使用すれば、差動コンセプトにより、送信機を受信機に接続しているア ース・ラインの両端のスプリアス電圧降下が、データ送信の質に悪影響を与えな いので、前記一組の信号通信線の両端間の差動電圧を低く保つことができる。差 動信号通信電圧が低いので、低インピーダンス送電線により送信される電力を適 当な範囲内に維持することができる。 集積および動作速度のレベルの急速な向上に伴い、デジタル回路がますます複 雑になってきているので、各回路構成部分間の信号チャネルの数、従って、集積 回路のピンの数が、それに従って増えている。前記構成部分および／または周辺 機器の間の配線を収容するためのプリント基板の表面上のスペースは、貴重であ り、なかなか手に入らない。 さらに、異なる種々の理由から、複雑なシステムは、多くの場合、異なる部品 に対して異なる信号通信スキームを使用する。現在使用することができるすべて の差動信号通信コンセプトを考慮した場合、信号通信電圧は０ボルトの少し下か ら４ボルト以上の範囲内にある。従って、ある特殊の差動信号通信コンセプトに 適合する回路の出力を異なる信号通信コンセプトに適合する、他の回路の入力に 接続することは不可能である。従って、複雑な回路設計は、特定の信号通信コン セプトに固執するか、異なる信号通信レベル間で変換を行うための手段を含んで いなければならない。その第一の代替方法は、将来の拡張性に乏しいという欠点 があり、もう一つの代替方法は、システムの最も重要な機能とは無関係な、追加 スペースと電力が必要になる。 米国特許第５，３９６，０２８号が開示しているように、送電線を端末処理す るための装置は周知である。上記文書によれば、送電線の端末処理は、それぞれ が直列に接続している抵抗を持つ、ＰＭＯＳトランジスタおよびＮＭＯＳトラン ジスタからなる送信ゲートにより行われる。その結果得られる構造体は、並列に 接続される。前記送信ゲートは、アナログ的に二本の導体を横切る、送信インピ ーダンスを調整するために使用される。この目的のために、精密な抵抗制御回路 が必要になる。 本発明は、上記問題を解決することを目的としている。本発明の目的は、高速 デジタル信号通信をできるだけ簡単にし、スペースとコストをできるだけ効率的 に使用することである。 この目的は、請求項１に記載する方法で達成できる。本発明の実施形態は、従 属請求項に記載してある。 本発明によれば、送電線を通して受信した信号の再生を行うばかりではなく、 集積ライン受信回路のチップ上の端末処理インピーダンス手段を含む手段により 、送電線の適当な端末処理を行うのは、集積ライン受信回路である。もちろん、 集積端末処理インピーダンス手段を含む集積ライン受信回路は、受信情報処理専 用の他の回路と同じチップ上に集積することができる。 本発明のライン受信回路を使用すれば、送電線を適当に端末処理しなくても、 送電線を送電線を通してデータを受信する集積回路の入力ピンに直接接続するこ とができる。従って、プリント基板上に送電線を端末処理するための構成部分用 の余分なスペースを必要としない。この方法によっては、スペースおよびコスト を効率的に使用しながら、多数の信号チャネルを多数の入力ピンに接続すること ができる。本発明は、近代のデジタル差動信号通信コンセプトが、端末処理イン ピーダンスが、大きな電力を消費しないように、またそれにより大きなスペース を使用しないで、ライン受信回路の半導体基板上に集積することができるように 、例えば、０．２ボルトの範囲内の低信号通信電圧差を使用するという事実を利 用する。同じチップ上にライン端末処理インピーダンス手段および入力アンプを 集積すると、ボンド・ワイヤの誘導性構成部品と、アンプの入力ターミナルの容 量との直列接続によって起こる恐れがあるスプリアス共振を、全回路設計の安定 性が改善するように、非常に効率的に減衰させることができるという別の利点を 持つ。 種々の異なるデジタル信号通信スキームを使用する混合システムで、異なる信 号通信レベルの間で変換を行う手段を使用しなくても済むようにするために、入 力アンプ回路の入力ターミナルの両端に接続している端末処理手段は、フローテ ィング状態を維持することができる。すなわち、適当な動作を行うために予め定 めた共通モードの電圧を必要としないが、例えば、アース・レベルより少し低い レベルから、ライン受信回路の電源電圧レベルより少し高いレベルまでの、十分 広い共通モード電圧範囲内で動作することができる。入力アンプ回路が、対応す る広い共通モード電圧範囲を持っている場合には、ライン受信回路を任意の送信 装置に接続することができ、送電線上の共通モード電圧が、送信装置により決定 されている限り、また入力アンプ回路および端末処理インピーダンス手段の共通 モード動作電圧範囲内にある限りは、正しく動作する。 さらに、送電線の異なる特性インピーダンスの場合でも動作できるようにする ために、本発明のライン受信回路は、複数のインピーダンス回路、および低イン ピーダンス送信状態または高インピーダンス送信阻止状態になるように制御する ことができる少なくとも一つの送信ゲート回路を含むことができる。前記複数の インピーダンス回路および前記少なくとも一つの送信ゲート回路は、前記ライン 端末処理インピーダンス手段のインピーダンス数値が、前記少なくとも一つの送 信ゲート回路を制御することにより、制御できるように相互に接続される。前記 端末処理インピーダンス手段は、前記各送信ゲートの送信状態または送信阻止状 態を適当に選択することにより、前記直列回路の全インピーダンスを、必要に応 じて調整することができるように、各インピーダンス手段が並列に接続している 送信ゲートを有する、直列に接続している複数のインピーダンス手段を備える。 前記端末処理インピーダンス手段は、前記端末処理手段による好ましくない容量 を低く抑えることができるという利点を持つ。 各送信ゲートの送信状態は、各送信ゲートに対する各制御ターミナルを通して 、制御することができる。複数の信号チャネルに対する複数の類似のライン受信 回路が、共通半導体チップ上に設置されている場合には、対応する送信ゲート回 路の対応する制御ターミナルを一緒に接続することができる。ライン受信回路の 前記制御ターミナルは、専用の入力構成ピンに接続することもできるし、または 各ライン受信回路の送信ゲートの送信状態の無用なまたは破壊的組合せを除外す る論理回路により駆動することもできる。 以下に、添付の図面を参照しながら、本発明のいくつかの実施形態をより詳細 に説明する。 図１は、本発明のライン受信回路の一実施形態の全体のブロック図である。 図２は、ライン端末処理インピーダンス手段の第一の実施形態である。 図３は、ライン端末処理インピーダンス手段の第二の実施形態である。 図４は、ライン端末処理インピーダンス手段の第三の実施形態である。 図５は、ライン端末処理インピーダンス手段の第四の実施形態である。 図６ａは、送信ゲートを図示するための記号である。 図６ｂは、本発明の送信ゲートの一実施形態の略図である。 請求の範囲 １． 送電線（３１、３２）と接続するための、非反転入力ターミナル（１１ ）および反転入力ターミナル（１２）を有する集積化された入力アンプ回路（１ ）と、 前記送信ライン（３１、３２）の特性インピーダンスを端末処理するための、 ライン端末処理インピーダンス手段（２）とを備え、 前記入力アンプ回路（１）と前記ライン端末処理インピーダンス手段（２）と が、共通の半導体基板上に集積されている、ライン受信回路において、 前記ライン端末処理インピーダンス手段（２）は、複数のインピーダンス（Ｒ ３１、Ｒ３２、Ｒ３３）の直列接続を含み、 前記インピーダンス（Ｒ３１、Ｒ３２、Ｒ３３）の少なくとも一つは、並列に 接続している送信ゲート（Ｔ３１、Ｔ３２、Ｔ３３）を有し、 各送信ゲートは、Ｎ形チャネルＭＯＳＦＥＴ（ＴＲ１）とＰ形チャネルＭＯＳ ＦＥＴ（ＴＲ２）の並列接続を含み、 Ｎ形チャネルＭＯＳＦＥＴ（ＴＲ１）のゲートは、送信制御信号（Ｃ１）を受 信するように接続され、前記Ｐ形チャネルＭＯＳＦＥＴ（ＴＲ２）のゲートは、 前記反転送信制御信号を受信するように接続されていることを特徴とする前記ラ イン受信回路。 ２． 請求項１記載のライン受信回路であって、 前記入力アンプ回路（１）の前記入力ターミナル（１１、１２）の間に並列に 接続されている複数のライン端末処理インピーダンス手段（２）を備える前記ラ イン受信回路。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ， ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ， ＵＳ，ＵＺ，ＶＮ，ＹＵ

Claims (1)

1. 【特許請求の範囲】 １． ライン受信回路であって、 −送電線（３１、３２）と接続するための、非反転入力ターミナル（１１）お よび反転入力ターミナル（１２）を有する集積入力アンプ回路（１）と、 −前記送電線（３１、３２）の特性インピーダンスを端末処理するための、ラ イン端末処理インピーダンス手段（２）とを備え、 入力アンプ回路（１）およびライン端末処理インピーダンス手段（２）が、共 通半導体基板上に集積されているライン受信回路。 ２． 請求項１記載のライン受信回路において、 前記ライン端末処理インピーダンス手段（２）が、 −複数のインピーダンス回路（Ｒ）と、 −それぞれが一組の送信ターミナル（ａ、ｂ）を有し、前記送信ターミナル（ ａ、ｂ）の間が低インピーダンス送信状態、または高インピーダンス送信阻止状 態になるように制御可能な、少なくとも一つの送信ゲート回路（Ｔ）と、 −前記ライン端末処理インピーダンス手段のインピーダンスの数値が、前記少 なくとも一つの送信ゲート回路を制御することによって制御することができるよ うに相互に接続している前記複数のインピーダンス回路（Ｒ）および前記少なく とも一つの送信ゲート回路（Ｔ）とを備えるライン受信回路。 ３． 請求項１記載のライン受信回路において、 前記ライン端末処理インピーダンス手段（２）が、 −インピーダンス回路（Ｒ１１、Ｒ１２）および第一の送信ゲート回路（Ｔ１ ）の直列接続と、 −前記入力アンプ回路（１）の前記入カターミナル（１１、１２）を横切って 接続している前記直列接続とを備えるライン受信回路。 ４． 請求項３記載のライン受信回路において、前記直列接続が、 −前記入力アンプ回路の入力ターミナルの一方（１１）に接続しているそのタ ーミナルの一方を有し、また前記第一の送信ゲート回路（Ｔ１；Ｔ２；Ｔ３）の 一方のターミナルに接続している、その他のターミナルを有する第一のインピー ダンス（Ｒ１１；Ｒ２１；Ｒ３１）と、 −前記入力アンプ回路（１）の他の入力ターミナル（１２）に接続しているそ のターミナルの一方を有し、また前記第一の送信ゲート回路（Ｔ１；Ｔ２；Ｔ３ ）の他方のターミナルに接続している、その他のターミナルを有する第二のイン ピーダンス（Ｒ１２；Ｒ２２；Ｒ３２）とを備えるライン受信回路。 ５． 請求項４記載のライン受信回路において、前記ライン端末処理インピー ダンス手段（２）が、 −前記第一の送信ゲート回路（Ｔ１）の前記一方のターミナルと前記ライン受 信回路の電源ターミナルの一方（ＶＤＤ；ＶＳＳ）との間に接続している第二の 送信ゲート回路（Ｔ１２；Ｔ１４）と、 −前記第一の送信ゲート回路（Ｔ１）の前記他方のターミナルと前記ライン受 信回路の電源ターミナルの前記一方の（ＶＤＤ；ＶＳＳ）との間に接続している 第三の送信ゲート回路（Ｔ１３；Ｔ１１）とを備えるライン受信回路。 ６． 請求項４記載のライン受信回路において、前記ライン端末処理インピー ダンス手段が、 −前記第一の送信ゲート回路（Ｔ１）の前記一方のターミナルと外部端末処理 電圧を加えるためのターミナル（ＶＴ）との間に接続している第四の送信ゲート 回路（Ｔ１５）と、 −前記第一の送信ゲート回路（Ｔ１）の前記他方のターミナルと外部端末処理 電圧を加えるための前記ターミナル（ＶＴ）との間に接続している第五の送信ゲ ート回路（Ｔ１６）とを備えるライン受信回路。 ７． 請求項２記載のライン受信回路において、 前記ライン端末処理インピーダンス手段（２）が、 −第三のインピーダンス（Ｒ２１）と、第六の送信ゲート（Ｔ２１）と、第七 の送信ゲート（Ｔ２２）と、第四のインピーダンス（Ｒ２２）との直列接続と、 −その送信ターミナルの一つが、前記第六の送信ゲート（Ｔ２１）と前記第七 の送信ゲート（Ｔ２２）に接続していて、その送信ターミナルの他方が、ライン 受信回路の電源ターミナル（ＶＳＳ、ＶＤＤ）の一方に接続している第八の送信 ゲート（Ｔ２３、Ｔ２５）を備えるライン受信回路。 ８． 請求項７記載のライン受信回路において、 前記ライン端末処理インピーダンス手段（２）が、 −その送信ターミナルの一つが、前記第六の送信ゲート（Ｔ２１）と前記第七 の送信ゲート（Ｔ２２）に接続していて、その送信ターミナルの他方が、外部送 信電圧を加えるためのターミナル（ＶＴ）に接続している第九の送信ゲート（Ｔ ２４）を備えるライン受信回路。 ９． 請求項２記載のライン受信回路において、 前記ライン端末処理インピーダンス手段（２）が、 −複数のインピーダンス（Ｒ３１、Ｒ３２、Ｒ３３）の直列接続と、 −並列に接続している送信ゲート（Ｔ３１、Ｔ３２、Ｔ３３）を有する前記イ ンピーダンス（Ｒ３１、Ｒ３２、Ｒ３３）の少なくとも一つを備えるライン受信 回路。 １０． 請求項２−請求項９のいずれか１項記載のライン受信回路において、 −各送信ゲート回路（Ｔ１）が、Ｎ形チャネルＭＯＳＦＥＴ（ＴＲ１）および Ｐ形チャネルＭＯＳＦＥＴ（ＴＲ２）を備え、 −前記Ｎ形チャネルＭＯＳＦＥＴ（ＴＲ１）のゲートが、送信制御信号（Ｃ１ ）を受信するために接続していて、前記Ｐ形チャネルＭＯＳＦＥＴ（ＴＲ２）が 、前記反転送信制御信号を受信するために接続しているライン受信回路。 １１． 請求項２−請求項１０のいずれか１項記載のライン受信回路において 、 −前記入力アンプ回路（１）の前記入力ターミナル（１１、１２）の間に並列 に接続している、複数のライン端末処理インピーダンス手段（２）を備えるライ ン受信回路。