JP2000510252A

JP2000510252A - 時間・インターリーブ・ビット・平面パルス幅・変調デジタル表示システム

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Publication number: JP2000510252A
Application number: JP09538252A
Authority: JP
Inventors: アラス、リチャード・ジョン・エドワード; アリオシン、ポール・エイ; ストレーカー、ブライアン・ピー
Original assignee: シリコン・ライト・マシーンズ・インク
Priority date: 1996-04-22
Filing date: 1997-04-21
Publication date: 2000-08-08
Also published as: NO984907D0; WO1997040487A1; EP0897573A1; ATE225071T1; DE69715837D1; AU2738097A; KR20000010572A; NO984907L; EP0897573B1; US5731802A; DE69715837T2

Abstract

(57)【要約】時間・インターリーブビット・アドレス式加重パルス幅変調（ＰＭＷ）方法及び装置は、情報の多重点に関する複数のデータ入力を与えるために必要な帯域幅要件を低減させる。よく知られている通り加重ＰＷＭ機構では、変化する持続時間の事象に分割されるフレーム持続時間を用いて出力を変調している。即ち、多くの従来方式ではフレーム内の各ビットはその前のものの持続時間の半分である。変調された信号は、特殊のパラメータを表す信号を引き出すためにフレーム内のすべて又は若干の事象中作動されるか若しくはフレーム内のものでは全く作動されない。この方法及び装置は、変化するグレースケールのレベルの中から又はパレット上の多数の色彩の中から選択するためにディスプレで用いることができる。ディスプレ用の一応用では、ディスプレの列内の画素として同一数のデータビットを含むレジスタが与えられる。レジスタは、１度に１列、全列内の各画素につき１行当り１ビットで充填される。画素の各々に対するビットのすべてが同一加重事象用ではないので帯域幅は低減される。これで長持続時間事象のためのビットが１列に表示され、同時により短い持続時間事象に対する１以上のビットが他の画素に表示され得るようなる。これで全列において最短持続時間ビットのためのデータを連続的に充填する必要がなくなる。異なった列の中からの一連の事象の構成は低減された帯域幅を達成するように計画することができる。もし構成が疑似・無作為な方法で選ばれるなら、順序は最適化された帯域幅に対して予め選択するか若しくは改良された視覚的効果を達成するために予め決められたフォーマットに構成できる。

Description

【発明の詳細な説明】時間・インターリーブ・ビット・平面パルス幅・変調デジタル表示システム発明の分野本発明はパルス幅変調（ＰＷＭ）技術分野に関する。特に、本発明はデジタル表示装置にグレースケール、即ち、無色彩系列又は色彩を与える方法及び装置に関し、そこではデータ帯域幅ピークを最小にするために異なった加重ビットが時間インターリーブされる。発明の背景表示技術ではグレースケールを形成すためにＰＷＭを用いることは周知である。グレースケールを発生させるためにＰＷＭを用いる技術は、ディスプレ技術で色彩を発生させるためにＰＷＭを用いる技術に直接適用できる。不必要かつ無関係な些細なことで本発明が不明瞭になるのを避けるために、先行技術及び本発明については、白黒のグレースケール表示の形成のみに関して記載する。この様なグレースケール技術が異なる色の強さを明確に系統化するカラーシステムに適用できることは十分理解されるであろう。本発明の教示内においても同様に色彩が意図されていることは十分理解されるであろう。デジタルディスプレに画像を表示する時画素は「オン」又は「オフ」のいずれかである。より可変性の画像を形成するためには選択可能なグレースケールを与えるのが望ましい。この様な増大された可変性は、画像により以上の情報又は現実性を与えるために用いることができる。例えば、以下「オン」の画素が白で「オフ」の画素が黒あるディスプレを考察する。もし画素表示持続時間が十分短いなら、視聴者の視覚・中枢システムがこのオン・オフされた画素を自動的に統合して白黒よりはむしろ灰色画像を知覚させるようする。より明るいか若しくはより暗い灰色を得るために画素を切替えるデューティサイクル（衝撃係数）、即ち、実効周期は、画素のオン時間が長くなるか若しくは短くなるようにそれぞれ調節することができる。直ぐ上で述べた技術は、従来パルス幅変調（ＰＷＭ）として知られている。ＰＷＭ機構を無加重又は加重して実施することはよく知られている。図１は従来の３ビット無加重配列を例示する。無加重配列によると、通常フレームとして知られる画素の表示サイクルは７つの同一時間スロット（枠）に分割される。各スロットは、相当するデータ値の書込みによって時間スロットの持続時間中オン又はオフになるように選択される。画素は、０乃至７の任意数のスロットの間ずっと作動させることができる。フレーム速度を十分早くすると任意のビット配列で同一強度が得られるであろう。従って、図１のシステムでは、すべての時間スロット中で画素をオフにすること乃至すべての時間スロットで画素をオンにすることで、８つの別個の強度水準がある。図２は、従来の２進加重８ビットＰＷＭ配列を例示する。この配列では、各事象がその前のものの半分の別個の持続時間を有する。このように画素の強度は従来の２進符号化を用いて選択できる。一般的に加重した場合では、フレーム時間はＮ事象に分割され、各事象の持続時間がビットの加重によって選択される。Ｎビットシステムでは、時間フレームが１／２^n-1に分割され、そこではｎ＝｛０，Ｎ｝であり、全間隔の合計は１／２＋１／４＋．．＋１／２^Nである。最下位ビットに相当する最短持続時間事象はフレーム時間／（２^N−１）である。従って、図２に例示する配列は、黒から白まで２５６（０−２５５）水準のグレースケールから選択できる。本発明は、一連の列と行に配列された複数の画素を含むディスプレシステム内に含めるように設計される。同システムは、各々が行に配列された１２８０画素を持つ画素の１０２４列を含む。一連の１２８０レジスタはディスプレデータで加重され、次いでそのデータがディスプレ内に書込まれる。シフトレジスタは、一連の画素用の順次データを記憶するのに用いられる。一連のデータをシフトレジスタ内に充填するために利用できる時間はＮ（列の＃）である。ここでΛは画素表示持続時間であり、この例では列の＃は１０２４である。従って、シフトレジスタにデータを与える電子装置に必要なデータバスピーク帯域幅は（列の＃）／Λｘ１２８０である。システム費用がピーク帯域幅要件の増加と共に著しく増加することは十分理解される。ＰＷＭシステムの従来の実施経験によると、最長持続時間事象Λ₁のデータが充填されて表示され、その後次の最長事象Λ₂が同様に行われ、これが最小事象 Λ_Nのデータが充填されて表示されるまで続けられる。最小事象Λ_Nに対する時間中に全１０２４データビットが充填されて表示されなければならないので、これがシステム帯域幅の限定要因となる。図３Ａ、Ｂ、Ｃは、４ビット加重グレースケールを用いてディスプレシステムの一連の画素を充填かつ表示するのに要するタイミングのグラフ表現を示す。図３Ａ、Ｂ、Ｃの例では、４ビットのグレースケールデータがあり、１６の異なった灰色ビットがあることになる。図３Ａの図式表示は、水平軸上に時間を示し、垂直軸上にディスプレの単一列を表示する各ラインを示す。図３Ａの時間軸が、単一フレームに完全な像を形成するためにディスプレの各行につき反復するのが分かるであろう。一度フレームが表示されると、各後続のフレームを表示順序で無期限に形成するためにフレームを形成する過程それ自体は無期限に反復する。従来の実施経験によると、すべての列に対するビット３（最大持続時間ビット）用のデータは順次ディスプレ内に充填される。図３Ａに図式的に示すように、データは事象の持続時間に亘り表示される。一度ビット３の持続時間が切れると、ビット２用のデータがディスプレに書き込まれる。一度ビット２の持続時間が切れると、ビット１用のデータがディスプレに書き込まれる。一度ビット１の持続時間が切れると、ビット０用のデータがディスプレに書き込まれる。最後に、一度ビット０の持続時間が切れると、次のフレームのためのビット３用のデータがディスプレに書き込まれる。ビット３用のデータを表示する過程はビット０のための事象の持続時間以内に完了しなければならない。多くのシステムでは１サイクル以内に書込みできるのは１列のみであり、１０２４列のデータを同時にディスプレに充填することはできない。傾斜ライン１００（図３Ａ）は、事象０のための表示時間中にレジスタをビット３で充填するタイミングを図式的に表す。現列のビット０用の表示時間中に次列のビット３用のデータ１２８０を充填するのに必要な帯域幅が高なのは当業者にとって明らかであろう。考えてみると、例えば、ディスプレのフレームレートは、６０Ｈｚ，即ち、全フレームが毎秒６０回引き出されので、１フレームは１６.６６７ｍ秒で引き出されることになる。ディスプレが１０２４列を有すると仮定すると、各列は１６.２８μ秒で表示しなければならない。もし８ビット加重グレースケールを用いるなら、最短持続時間事象は６４ｎ秒である。これは、次の列の１２８０ビットがすべてワード当り６４ｎ秒で書き込まれるか若しくは、もし１度に１６ビット充填されなら、８００ｐ秒で書き込まなければならないことを意味する。これは１.２５ＧＨｚの帯域幅に換算される。勿論、これらの数字は代表的な描写に過ぎない。典型的に１２８０ｘ１０２４ディスプレを用いる高分解能コンピュータグラフィックスで生成されるデジタルビデオ信号には他のフレームレートが適用されるであろう。図３Ｂは、図３Ａの事象を正確に描写するタイミング図である。それは同時に起こる連続的な列の全事象を示す虚構図どころか、連続的な列に対する事象が連続的なサイクルで現実に起こることを示す。図３Ｃは、図３Ｂのタイミングにより構成されるシステムの列内にデータを充填するための帯域幅要件を示すグラフである。図示のよう、データがディスプレに移される時間中帯域幅要件は高である。それゆえに、図３Ｂのタイミングにより構成されるシステムは、２進符号化機構の最短持続時間ビット加重によって定められるような、上記のような帯域幅要件を有する。従って、不要な「不動時間」を生じさせるフレーム時間のかなりの部分の間、より長い加重ビットの任意のものに対して帯域幅要件は０になる。言い換えると、本システムの帯域幅要件は最大レベルか又は０レベルにおけるものである。すべての事象の持続時間を単に長くすることによって帯域幅が低減できないことはよく分かる。例えば中間灰色レベルが望ましいことを考えよう。もしフレーム及び適切な事象の持続時間が十分長いなら、表示される画素は中間灰色レベルとして見えるよりはむしろフリッカに見える。従って、事象のすべてに対して表示時間が長くなり過ぎないことが重要である。この問題に対する一解決が米国特許出願第０８／４８２,１９２号（１９９５年６月７日出願、「ディスプレシステム用クリア・ビハインドマトリックスアドレッシング(CLEAR-BEHIND MATRIX ADDRESSING FOR DISPLAY SYSTEM)」）に提案された。参照により同出願を援用する。同出願によると、各画素ディスプレフレームに不動ゾーンが与えられる。システムの帯域幅要件が負担となるのを避けるために、１以上の最短事象にはより長い事象持続時間が与えられる。不幸にして同システムでは不動ゾーンのために利用可能なディスプレ強度の一部が失われかつ帯域幅は最適ではない。フリッカがなくかつ関連する制御回路機構及びデータバスに対する低減された帯域幅要件を与える加重ＰＷＭ機構を用いるグレースケールを与えるディスプレシステムが必要とされるのである。発明の要約算法式アルゴリズム時間・インターリーブビット・プレーンパルス幅・変調デジタル表示システム方法及び装置は、情報の多重点を表す複数のデータ入力を与えるために必要な帯域幅要件を低減させる。本発明により適切に設計されたシステムにとっては、帯域幅要件は一定でありかつ少なくとも１つの測定システムに対して最適である。よく知られている通り加重ＰＷＭ機構では、変化する持続時間の事象に分割されるフレーム持続時間を用いて出力を変調している。変調された信号は、特殊のパラメータを表す信号を引き出すためにフレーム内のすべて又は若干の事象中作動されるか若しくはフレーム内のものでは全く作動されない。この方法及び装置は、変化するグレースケールのレベルの中から又はパレット上の多数の色彩の中から選択するためにディスプレで用いることができる。ディスプレ用の一応用では、ディスプレの列内の画素として同一数のデータビットを含むレジスタが与えられる。レジスタは、１度に１列、全列内の各画素につき１行辺り１ビットで充填される。連続的ディスプレ列の持続時間を異なるようにするのが望ましく、それによって帯域幅要件を低減させる。これで長持続時間事象のためのビットを１列に表示することができる。これで全列において最短持続時間ビットのためのデータを連続的に充填する必要がなくなる。異なった列の中からの一連の事象の構成は低減された帯域幅を達成するように計画することができる。もし構成が疑似・無作為な方法で選ばれるなら、順序は最適化された帯域幅に対して予め選択するか若しくは改良された視覚的効果を達成するために予め決められたフォーマットに構成できる。図面の簡単な説明図１は、先行技術の無加重ＰＷＭ機構に対するタイミング図を示す。図２は、先行技術の加重ＰＷＭ機構に対するタイミング図を示す。図３Ａは、従来の考察により見たＰＷＭ機構に対するタイミング図を示す。図３Ｂは、時間に合わせて現実に起こる事象としてみた図３Ａのタイミング図を示す。図３Ｃは、図３Ｂのタイミング図により構成されたシステムに対する帯域幅要件図を示す。図４は、本発明を実施する装置の構成図を示す。図５は、本発明の一実施例による疑似無作為２進加重ＰＷＭ機構のタイミング図を示す。図６Ａは、本発明の望ましい実施形態による加重ＰＷＭ機構のタイミング図を示す。図６Ｂは、図６Ａのタイミング図により構成されたシステムに対する帯域幅要件図を示す。図６Ｃは、本発明による加重ＰＷＭ機構の代わりのタイミング図を示す。図７Ａは、加重ＰＷＭ機構に対する従来のタイミング図を示す。図７Ｂは、図７Ａに示すタイミングから順序を逆にした加重ＰＷＭ機構に対する従来のタイミング図を示す。図８は、本発明の非２進加重実施形態によるタイミング図を示す。図９は、本発明の望ましい実施形態による時間区分内の相対的開始点のタイミング図を示す。図１０は、本発明によるデータをクリアするタイミングを含むタイミング図を示す。図１１は、本発明の望ましい実施形態に対するタイミング図を示す。望ましい実施形態の詳細な説明時間・インターリーブビット・平面ＰＷＭ技術に対する本発明はディスプレ用のグレースケールを与えるために開発された。望ましい実施形態では、ディスプレは、一連の回折格子化要素から形成される。同要素は、例えば、ブルーム(Blo om)他の米国特許第５、３１１、３６０号（１９９４年５月１０発行）に開示されている。同特許は参照により援用される。本発明の望ましい実施形態によると一連の回折格子化要素は、ディスプレの画素を形成するために列及び行に配列される。望ましい実施形態のアレイには１０２４列及び１２８０行の画素がある。アレイは、白黒用の単一格子化画素又は色彩用の時間連続的多重化画素で形成することができる。同様に、カラーディスプレを形成するために各画素につき多重格子化要素を用いて色彩画素を形成することもできる。回折格子化を用いることで照明源からの光が選択的にディスプレのディスプレ光学素子に入るようにさせることができる。画素からの光がディスプレ光学素子に入るときその画素は光っているように見える。各種水準のグレースケールは、時間の割合を変えて画素を照らすことによって、即ち、パルス幅を変調することによって形成される。望ましい実施形態ではグレースケールを選択形成するために加重ＰＷＭ機構を用いる。従来のディスプレでは、ディスプレ全面に亘ってビーム走査を行うとき一度に１画素を引出す（照らす）。従来のディスプレとは異なり、望ましい実施形態では回折格子化光弁の単一列内の全画素を同時に更新できる。従って、以下の本発明の説明では、１度に１列を表示することを対象とする。しかし、本発明の技術がグレースケールを発生させるＰＷＭを用いる他の形の装置にも同様に適用し得ることは当業者にとって明らかであろう。単一図式画像、例えば、１フレームのディスプレに関して望ましい実施形態につき以下に述べる。各フレームは、合計１，３１０，７２０画素用の１２８０ｘ１０２４画素を含む。８ビット加重グレースケールと仮定すると、単一フレームを定めるためには１０，４８５，７６０データビットを要する。本発明によると、図式画像の各列は１度に１列形成される。１度に１列ディスプレを描写する能力のために、グレースケール加重のビット数を乗じた列の数は、フレーム当りの更新事象数、即ち、フレーム当りの書込みサイクルと等しい。従って、１フレームを描写するために１０２４ｘ８事象を要する。１事象とは、列幅のレジスタから画素データを１列内に転送することであることに注目のこと。レジスタを列用の画素データで満たすためにには、多くの操作（記憶サイクルのような）が必要なことは容易に理解されるであろう。列内の各画素用の８ビットが適切に視聴者の目に提示されるように列画像が１フレーム時間中に表示される。その後視聴者の視覚・中枢系が、各画素用の８加重ビットを各々が適切なグレースケールである１列の画素に統合する。本発明のディスプレシステムは、図４に示す通り画像メモリ４００を含む。画像メモリ４００は、任意の手頃な型のメモリでよく、ＤＲＡＭ、ＳＲＡＭ、ＶＲＡＭ等を含むＲＡＭのような半導体メモリ又は中間処理（例えば、ＭＰＥＧ脱圧縮）を有するか若しくはそれを持たない、ハードディスク、フロッピーディスク、光学ディスクのような非半導体メモリ等でよい。図４の画像メモリ４００は、多重平面を有するものとして示す。この平面比喩は、各画素が加重ＰＷＭ機構の各種のビット用多重データビットを含むことを概念的に示すのに用いられる。即ち、画像メモリ４００では図式画像データに関する任意の在来機構を用い得ることは当業者にとって明らかであろう。制御回路４０２の制御下でデータが画像メモリ４００からレジスタ４０４内へ転送される。一度レジスタが満たされると、制御回路４０２によって発生されるクロック信号による適切な時間において、ディスプレ４０６の適切な列内の画素を照明するためにレジスタ４０４内のデータが結合される。ディスプレは、列が次のサイクルで更新されるまで列に書込まれた画素状態のデータを保持する。望ましい実施形態においてレジスタ４０４は、１２８０ラッチ（反転保持機構）及びドライバ回路を含む。ドライバ回路はディスプレの行接続へのメモリバスを一時的に記憶する。本明細書の背景技術欄で述べた通り、もし最短事象持続内に１２８０ラッチのすべてがデータで充填されなければならないなら、電子回路に対する帯域幅要件は経済的に解決困難になる。この様なシステムの帯域幅要件を低減させるために、先行技術と比較して本発明では時間の再順序づけを行い、その時間内で各種の加重ビットが表示されるようにする。フレーム時間が十分短いので視聴者の視覚中枢系は表示された画像を適切な灰色の濃淡に統合し、これらのビットの提示順序が画像品質に影響しないようにすることができる。図５は、本発明の一実施形態による４列データに対する８ビット２進加重ＰＷＭを例示する。図５から明らかな通り、４列のすべてを通して同一時間スロット内で最短事象は反復されない。この開示を読んだ後で、帯域幅又は視覚効果のような、異なった特性に対して加重ビットの順序が選択可能であることは当業者にとって明らかであろう。図６Ａは、複雑な最適化計画を行うことを要せずにレジスタ内に充填されるデータを選択する別の機構を示す。この図は、一連のデータの初めの８列のみを示す。時間０の直前では、列０に相当するレジスタ内のビットは０番加重ビットに対するデータで充填され、列１に相当するレジスタ内のビットは３番目加重ビットに対するデータで充填され、列２に相当するレジスタは２番目加重ビットで充填され、列３−６に相当するレジスタは１番目加重ビットで充填され、列７は０番加重ビットで充填される。次のクロック中列１、２内のデータは、列１はその０番加重ビットに対するデータで加重され、列２は、３番目加重ビットで充填される。時間１でこの新しいデータがディスプレ内にクロックされる。次のクロック中列２、３内のデータのみが変化し、その次も同様である。このように、クロックサイクル当りのデータ変移は劇的に低減されかつデータは規則的方法でメモリから抽出し得る。図６Ｂは、図６Ａのタイミング図により構成されるシステムに対する帯域幅要件図を示す。既に述べた通り、図６Ａの実施形態により構成されるシステムに対する帯域幅要件は低減される。図６Ｂに示す通り、ここでは帯域幅要件は一定になる。即ち、図３Ｃの先行技術で示すような「不動時間」はない。図６Ａの機構により作動するディスプレは、もし最長持続時間ビットのみが表示されるなら、クロックレートに応じて画像内にフリッカを形成する可能性がある。この条件下で作動するディスプレは、本質的に半分の時間につき必然的にビットを有する。この様な条件下ではオン・オフサイクルは十分遅く、それが人の視覚によって感知され視聴者にとって心理・視覚的問題を生じる可能性がある。この様な情況では望ましくない画像が形成される。さらに、この像は使用者に否定的な衝撃を与え、頭痛等を生じさせる。図６Ｃは、図６Ａのものに対する代わりの機構を示す。図６Ｃの機構によると最長持続時間ビット６０２が２以上の時間・分離された表示期間に分割される。図６Ｃの例では、次の最短ビット６０４が最長持続時間ビット６０２の２つの半分間で表示される。３番目の最長持続時間ビット６０６及び最短持続時間ビット６０８が最長持続時間ビット６０２の第２半分に続く。このように、たとえ最長持続時間ビットのみが表示されてもそのデューティサイクルは同一であるが各オン・オフサイクルの持続時間は十分に短縮されてフリッカの形成が避けられる。再び図３を参照すると、通常のグレースケールを用いる実施例では従来のディスプレに対して帯域幅制限が生じ、結果的にすべての最短事象作動を同時に行わなければならないことになる。例えば、１５列の長さで４ビットのグレースケール加重を有するディスプレを考察してみよう。図７Ａ及び７Ｂは、先行技術ＰＷＭ機構によるこの小ディスプレの列に対してデータを充填するタイミングを示す。既に述べた通り、フレームを表示する時間は（２ⁿ−１）区分に分割される。図７Ａでは、１５列すべてが時間区分０中最長事象に対するデータを表示する。１５列すべてが、時間区分８中２番目の最長事象に対するデータを表示する。１５列すべてが、時間区分１２中３番目の最長事象に対するデータを表示する。１５列すべてが、時間区分１４中最短事象に対するデータを表示する。図７Ｂは、最短事象が１番目に表示されることを除けば、図７Ａと同一の先行技術ＰＷＭタイミングを示す。図７Ｂでは、１５列すべてが、時間区分０中最短事象に対するデータを表示する。１５列すべてが、時間区分１中２番目の最短事象に対するデータを表示し、時間区分３中３番目の最短事象に対するデータを表示し、時間区分７中最長事象に対するデータを表示する。図８は、本発明の非・２進実施形態によるこの小ディスプレの列に対してデータを充填するタイミングを示す。図８のタイミング図は、最短持続時間事象のすべてを同時に表示しないことによって当該ディスプレシステムに対する帯域幅要件をかなり低減し得ることを示す。各１５時間区分中４つの表示事象が存在するにすぎない。時間区分０中４事象が表示される。即ち、列０（最短事象グレースケール）、列８（最長事象グレースケール）列１２（３番目の最短事象）、列１４（２番目の最短事象）に対して表示される。時間区分１中４事象が表示される。即ち、列０（２番目の最短事象）、列１（最短事象）列９（最長事象）、列１３（３番目の最短事象）に対して表示される。時間区分２中４事象が表示される。即ち、列１（２番目の最短事象）、列２（最短事象）列１０（最長事象）、列１４（３番目の最短事象）に対して表示される。フレームの残りものに対するタイミングは図の残部に示す。このシステムに対する帯域幅が図７Ａ又は７Ｂのものに対してかなり低減されていることは、業者にとって容易に理解できるであろう。１時間区分内で１５事象の発生を必要とするよりは、４事象を要するに過ぎない。単一時間区分内で４事象が正確に同一時間で発生し得ないことも明らかであろう。各時間区分内で必要な４事象の発生に適応させるために時間区分はさらに４つの等しい部分に分割される。各部分はグレースケールの４ビットの１つに対するものである。最短事象を表示する事象を持つ列は、各事象の初めの１／４間にその表示データを受け取る。２番目の最短事象を表示する事象を持つ列は、各事象の２番目の１／４間に、以下同様に続く。図９は、図８によるディスプレの単一列に対するタイムチャートを示す。本発明により描写し得る列の数は、時間区分の数と等しい。従来のＰＷＭ加重の特性のために２ⁿ−１時間区分しか利用できない。ここでｎはグレースケールのビット数である。例えば、図８では４ビットグレースケールが用いられので、ディスプレには１５列が現れるに過ぎない。それ以上の列、例えば、３０列を与えるためには、アレイの２つの半分を描写するタイミングがインターリーブされなければならない。グレースケールの粒状性は、ディスプレ内の列の数又はビデオフォーマット内の列の数の関数である。本発明の望ましい実施形態によると、ビットの各列は、それぞれ新しい表示事象の前に先ず消去される。図１０は、これらの帰線消去時間を含む単一表示列用の修正されたタイムチャートを示す。１列用のグレースケールを表示する合計消去時間が１時間区分と等しいことが望ましい。グレースケールの各ビットに対して持続時間１／ｎの一消去時間があるので、１全時間区分が追加される。従って、図１０に示すように、望ましい実施形態は先行技術で見られるような２ⁿ−１よりはむしろ２ⁿ時間区分を含む。それゆえに、この実施形態は、図７Ａ、７Ｂ、８に示す１５列よりはむしろ図１１に示すような１６列を描写することを容易に支持できる。図１０を参照すると、初めに最短事象を有する単一列用のタイミングが理解できる。ビット０（最短事象）は、第１時間区分間に表示される。次に、ビット１のために１／４時間区分の持続時間に亘る消去期間が与えられる。その後、ビット１が２時間区分の全周期に亘り表示される。この順序がグレースケール制御の残りのビットにつき継続する。図７Ａ、７Ｂ、８、１１は、全フレーム画像の列がすべて同時に表示されることを意味する。望ましい実施形態では、各フレーム用のデータは順次受け取られる。図６は、ディスプレ内の列のデータ表現のタイミングのために時間ライン表現を示す。図６の陰影部分は、データの集合及び単一フレーム画像を形成するデータのそれぞれのタイミングを示す。新しいフレーム画像の第１列がディスプレ上に描写され時先行フレーム画像の残部はまだ表示中である。先行技術のタイミングを考察する別の方法は、以下の表１に示す。表１は、図７Ｂの配列により最低順位ビットを表示するタイミングを示す。表１によれば、同様に図３に示すように各データビットは各列に順次充填される。フレームを表示するためには、先行技術の一形式による４ビットグレースケールに対して２４０クロックサイクルが必要になる。表１時間列ビットｔ１ｒ１ｂ０ｔ２ｒ２ｂ０ｔ３ｒ３ｂ０ｔ４ｒ４ｂ０ｔ５ｒ５ｂ０ｔ６ｒ６ｂ０ｔ７ｒ７ｂ０ｔ８ｒ８ｂ０ｔ９ｒ９ｂ０ｔ１０ｒ１０ｂ０ｔ１１ｒ１１ｂ０ｔ１２ｒ１２ｂ０ｔ１３ｒ１３ｂ０ｔ１４ｒ１４ｂ０ｔ１５ｒ１５ｂ０ｔ１６ｒ１６ｂ０ｔ１７ｒ１ｂ１表２は、本発明のタイミングを示す。データ２を充填しかつ消去するタイミングは、図式的に図１０に示すように示される。従って、例えば、時間１においてビット０、列０に対するデータが充填されて列１５に対するデータが消去される。時間２においてビット１、列１５に対するデータが充填されて列１３に対するデータが消去される。この分析は、表２の残りのものにつき継続する。フレームを表示するためには、本発明の望ましい実施形態による４ビットグレースケールに対して６４クロックサイクルが必要になる。表２時間列ビット消去ｔ１ｒ０ｂ０ｒ１５ｔ２ｒ１５ｂ１ｒ１３ｔ３ｒ１３ｂ２ｒ９ｔ４ｒ９ｂ３ｒ１ｔ５ｒ１ｂ０ｒ０ｔ６ｒ０ｂ１ｒ１４ｔ７ｒ１４ｂ２ｒ１０ｔ８ｒ１０ｂ３ｒ２ｔ９ｒ２ｂ０ｒ１ｔ１０ｒ１ｂ１ｒ１５ｔ１１ｒ１５ｂ２ｒ１１ｔ１２ｒ１１ｂ３ｒ３ｔ１３ｒ３ｂ０ｒ２ｔ１４ｒ２ｂ１ｒ０ｔ１５ｒ０ｂ２ｒ１２ｔ１６ｒ１２ｂ３ｒ４上記表に示すシステムは、帯域幅に対して最適である。それは、グレースケール分解能のビット数をｎとすると２ⁿ列があることを意味する。さもなければ帯域幅を低減させる遊び期間は不要である。ディスプレ効率を低減させる不必要な消去期間も存在しない。これらの教示による１ディスプレ内には２ⁿ列の整数倍を含むことが可能で、当該整数倍に直接比例する帯域幅要件の増加が結果的に生じることは当業者にとって明らかであろう。非整合グレースケールディスプレシステムを有するシステムを取り扱う方法は幾つかある。グレースケール分解能要件を整合させるためにディスプレ順序に仮想ラインを加えることができる。これらの仮想列はディスプレではなくてむしろディスプレ画像を形成するための一連の事象に加えるに過ぎない。例えば、１フレームが４８０ラインのみから成り、サイクル時間がフレーム当たり５１２ラインを表すなら、結果的に帯域幅が６％増加する。この場合６％の可能な更新サイクルはディスプレにデータを書き込むためには用いられない。非整合グレースケールディスプレシステムを解決する第２の方法は、列の総数によって与えられる粒状性を用いることである。これを達成させるためには、グレースケール定義を下げるか若しくはより高い帯域幅を用いるか或いはその双方を行い得る。例えば、４８０列ディスプレは殆ど９ビットのグレースケール分解能（５１２レベル）を達成するであろう。しかし、２進コードの幾らかは失われると共に他のコードは等しい出力輝度を生成するであろう。従って、もし８ビットの分解能のみが必要であるが、４８０の別個の値を符号化するために９ビットのグレースケールを用いるなら、結果的に帯域幅は１２％増加する。非整合グレースケールディスプレシステムを解決する第３の方法は、米国特許出願第０８／４８２,１９２号（１９９５年６月７日出願、「ディスプレシステム用クリア・ビハインドマトリックスアドレッシング」）で教示されているようなクリアビハインド技術と組み合わせて最下位ビットの持続時間を増加させることである。この様なシステムは、非２の冪数列に対して帯域幅最適システムをを与え得るが光学的効率が低下する。本発明は望ましい実施形態について記載されている。この開示を読んだ後で当業者にとって明らかになったに過ぎない改良又は改変は本出願の趣旨及び範囲内にあると見なされる。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１０年４月１４日（１９９８．４．１４）【補正内容】請求の範囲１複数の列及び複数の行を有するデジタルディスプレ(４０６)へ転送する複数のパルス幅変調信号を形成する方法において、該ディスプレ(４０６)は一度に一列の画素で該パルス幅変調信号を受け取るように構成される方法であって、ａ各信号につき予め決められたビット数を受取り、該ビットの各々が異なった持続時間事象を表すように該信号を定めるために十分なビットを与えるようにし、ｂ該ビットを記憶し、ｃ一度に一列すべての列にデータを書き込み、該書込み段階が予め決められた持続時間の信号を形成するために列内の各画素につきビットの集合を選択することを含むようにし、ｄ該ビットの集合の各々につき１つずつ、ビットの該集合を表す持続時間を持つ複数の信号を形成しかつ該信号を該ディスプレ(４０６)列の予め決められた１つと結合させ、ｅ次のクロックパルスにおいて終了する任意の事象につきビットの置換集合を選択し、少なくとも３つの連続集合ビットが異なった持続時問に亘って表示されるようにすることからなるパルス幅変調信号形成方法。２ｍ信号ラインの各々にｎビットの加重パルス幅変調を供給する装置において、各信号ラインは、最短持続時間から最長持続時間まで変化する持続時間を有するビットを表示するｎ信号を受け取るように構成され、ｍｘｎパルス幅変調データビットを表すようにされた装置であって、各ビットが変化する持続時間を表す第１データビット集合を選択する制御回路であって、予め決められた持続時間に亘って予め決められたビット列を表示するために対応する第１信号集合を形成しかつ次いで残りの列において少なくとも３つの連続的集合ビットが異なった持続時間を有する次のビット集合を表示する制御回路から成る加重パルス幅変調供給装置。３該次のビット集合の表示を適応させる帯域幅要件が、最短持続時間ビットのすべてが連続的に表示される時より低い、請求項２の装置。４該帯域幅要件が一定である、請求項３の装置。５次のクロックサイクル中に終了する事象持続時間に対するビットのみが選択される、請求項２の装置。６グレースケール画像を形成するディスプレ(４０６)内の複数の画素を変調するように該信号が結合される、請求項５の装置。７該画素が、複数の列及び行に配列されかつ列内の各画素につき１つ、複数の記憶要素を有するレジスタ(４０４)をさらに含む、請求項６の装置。８予め決められた色彩を形成するディスプレ(４０６)内の複数の画素を変調するように該信号が結合される、請求項５の装置。９該画素が、複数の列及び行に配列されかつ列内の各画素につき１つ、複数の記憶要素を有するレジスタ(４０４)をさらに含む、請求項８の装置。 10 該制御回路が予め決められたアルゴリズムにより選択されたビットのセットを選択する、請求項２の装置。 11 次のクロックサイクル中に終了する事象持続時間に対するビットのみが選択される、請求項１０の装置。 12 グレースケール画像を形成するディスプレ(４０６)内の複数の画素を変調するように該信号が結合される、請求項１１の装置。 13 該画素が、複数の列及び行に配列されかつ列内の各画素につき１つ、複数の記憶要素を有するレジスタ(４０４)をさらに含む、請求項１２の装置。 14 予め決められた色彩を形成するディスプレ(４０６)内の複数の画素を変調するように該信号が結合される、請求項１１の装置。 15 該画素が、複数の列及び行に配列されかつ列内の各画素につき１つ、複数の記憶要素を有するレジスタ(４０４)をさらに含む、請求項１４の装置。 16 １フレーム時間以内に複数の信号の各々に加重パルス幅変調を供給する装置であって、ａ該信号の各々を表す複数のデータビット集合を記憶するメモリであって、一集合内の各々が予め決められた異なった事象持続時間を表すように該集合の各々が同一数のビットから成るメモリと、ｂ該複数のデータビット集合の第１セットからすべてが予め決められた事象持続時間を有する選択されたビットの第１セットを形成する、集合当り１ビットを選択する選択回路と、ｃ該選択されたビットに対応する複数の変調信号を発生させる制御回路(４０２)と、ｄ該複数のデータビット集合の第２サブセットから集合当り１ビットを選択するために該選択回路を制御する制御回路であって、異なった事象持続時間が次のクロックパルスにおいて終了するビットのみが次のクロックサイクル中に置換され、さらに１セットのビットのみが任意の一クロックパルスにおいて終了できるように制御する制御回路とから成る加重パルス幅変調供給装置。 17 選択されたビットの該第２セットの選択を適応させる帯域幅要件が、最短持続時間ビットのすべてが連続的に選択される時より低い、請求項１６の装置。 18 該帯域幅要件が一定である、請求項１７の装置。 19 グレースケール画像を形成するディスプレ(４０６)内の複数の画素を変調するように該信号が結合される、請求項１６の装置。 20 該画素が、複数の列及び行に配列されかつ列内の各画素につき１つずつ複数の記憶要素を有するレジスタ(４０４)をさらに含む、請求項１９の装置。 21 該制御回路(４０２)が予め決められたアルゴリズムにより選択されたビットのセットを選択する、請求項１６の装置。 22 グレースケール画像を形成するディスプレ(４０６)内の複数の画素を変調するように該信号が結合される、請求項２１の装置。 23 該画素が、複数の列及び行に配列されかつ列内の各画素につき１つ、複数の記憶要素を有するレジスタ(４０４)をさらに含む、請求項２２の装置。 24ａ複数の列及び複数の行内に配列される画素のアレイと、ｂ一時的にデータを記憶する複数の記憶要素を有するレジスタ(４０４)であって、一列内に画素と同数の多くの記憶要素を有するレジスタ(４０４)と、ｃ該メモリ(４００)及び該レジスタ(４０４)と結合される予め決められた１つの列内への該データの転送を制御する制御回路(４０２)と、ｄ該信号の各々を表す複数のデータビット集合を記憶するメモリ(４００)であって、一集合内の各々が予め決められた異なった事象持続時間を表すように該集合の各々が同一数のビットから成るメモリ(４００)と、ｅ予め決められた事象持続時間を有する１セットの選択されたビットを形成する集合当り１ビットを選択しかつその後異なった列につき該異なった持続時間が終了しているビットのみが置換されるように選択されたビットの新しいセットを選択する選択回路とから成るディスプレ。 25 該次のビット集合の表示を適応させる帯域幅要件が、最短持続時間ビットのすべてが連続的に表示される時より低い、請求項２４の装置。 26 該帯域幅要件が一定である、請求項２５の装置。 27 複数のパルス幅変調信号を形成する方法であって、ａ各信号につき予め決められたビット数を記憶し、該ビットの各々が異なった持続時問事象を表すように該信号を定めるのに十分なビットを与えるようにし、ｂ各信号につき１つずつビットの集合を選択し、少なくとも２つの異なった持続時間事象に対するビットが選択されるようにし、ｃ次のクロックサイクルにおいて終了するあらゆる事象につき置換ビットを選択することから成るパルス幅変調信号形成方法。【手続補正書】【提出日】平成１１年５月１８日（１９９９．５．１８）【補正内容】１請求の範囲の欄を以下の通り訂正する。「１複数の列及び複数の行を有するデジタルディスプレイ４０６に転送される複数のパルス幅変調信号を形成させる方法において、該ディスプレイ４０６が一度に一列の画素に対する該パルス幅変調信号を受け取るように構成される方法であって、各信号につき予め決められる数のビットを受け取り、該ビットの各１つが異なる持続時間事象を表すように該信号を定めるためにビットが十分であるようにし、該ビットを記憶し、一度に一列で該列のすべてにデータを書き込み、該書込み段階が予め決められる持続時間の信号を形成させるために列内の各画素につきビットの収集を選択することを含むようにし、ビットの各収集の１つにつきビットの該収集を表す持続時間に属する複数の信号を形成すると共に該信号と、該ディスプレイ４０６の該列の予め決められる１つとを結合させ、次のクロックパルスで終了する任意の事象につきビットの置換収集を選択し、少なくとも３つの連続収集ビットが異なる持続時間に亘って表示されるようにすることから成るパルス幅変調信号形成方法。２ｍ信号ラインの各々にｎビット加重パルスを与える装置において、各信号ラインが最短持続時間から最長持続時間まで変化する持続時間のビットを表示するｎ信号を受け取るように構成され、該ｎ信号がｍｘｎパルス幅変調データビットを表すようにされる装置であって、各々が変化する持続時間を表す第１データビット収集を選択し、予め決められる時間に亘って予め決められるビット列を表示するために対応する第１信号収集を形成し、次いで残りの列内で少なくとも３つの連続収集ビットが異なった持続時間を有する次のビット収集を表示する制御回路から成る、ｍｘｎ加重パルス幅変調信号供給装置。３該次のビット収集の表示を適応させるための帯域幅用件は、すべての最短持続時間ビットが連続的に表示される場合より低い、請求項２の装置。４該帯域幅要件が一定である、請求項３の装置。５次のクロックサイクル中に終了する事象持続時間に対するビットのみが選択される、請求項２の装置。６グレースケール画像を形成するディスプレイ４０６内の複数の画素を変調するために該信号が結合される、請求項５の装置。７該画素が、複数の列及び行に配置されると共に列内の各画素につき１つの、複数の記憶要素を有するレジスタ４０４をさらに含む、請求項６の装置。８予め決められる色彩を形成するディスプレイ４０６内の複数の画素を変調するように該信号が結合される、請求項５の装置。９該画素が、複数の列及び行に配置されると共に列内の各画素につき１つの、複数の記憶要素を有するレジスタ４０４をさらに含む、請求項８の装置。 10 該制御回路が、予め決められるアルゴリズムにより選択されるビットの該組を選択する、請求項２の装置。 11 次のクロックサイクル中に終了する事象持続時間に対するビットのみが選択される、請求項１０の装置。 12 グレースケール画像を形成するディスプレイ４０６内の複数の画素を変調するために該信号が結合される、請求項１１の装置。 13 該画素が、複数の列及び行に配置されると共に列内の各画素につき１つの、複数の記憶要素を有するレジスタ４０４をさらに含む、請求項１２の装置。 14 予め決められる色彩を形成するディスプレイ４０６内の複数の画素を変調するように該信号が結合される、請求項１１の装置。 15 該画素が、複数の列及び行に配置されると共に列内の各画素につき１つの、複数の記憶要素を有するレジスタ４０４をさらに含む、請求項１４の装置。 16 フレーム時間以内に複数の信号の各々に加重パルス幅変調を与える装置であって、該信号の各々を表す複数のデータビット収集を記憶する記憶装置であって、１収集内の各々が予め決められる異なった事象持続時間を表すように該収集の各々が同一数のビットから成る記憶装置と、該複数のデータビット収集の第１小組から、すべてが予め定められる事象持続時間を有する第１組の選択されるビットを形成する収集につき、１収集当たり１ビットを選択する選択回路と、該選択されるビットに相当する複数の変調される信号を発生させる回路と、該複数のデータビット収集の第２小組から第２組の選択されるビットを形成する収集につき１収集当たり１ビットを選択するために該選択回路を制御する制御回路４０２であって、異なった事象持続時間が次のクロックサイクルで終了するビットのみが次のクロックサイクル中に置換され、さらにあらゆる１クロックサイクルにおいて１組のビットのみが終了可能にされる制御回路４０２とから成る加重パルス幅変調装置。 17 選択されるビットの該第２組の選択を考慮する帯域幅要件が、すべて最短持続時間ビットが連続的に選択される場合より少ない、請求項１６の装置。 18 該帯域幅要件が一定である、請求項１７の装置。 19 該信号が、グレースケール画像を形成するディスプレイ４０６内の複数のピクセルを変調するために結合される、請求項１７の装置。 20 該ピクセルが複数の行及び列に配列され、行内の各ピクセルにつき１つずつ複数の記憶要素を有するレジスタ４０４をさらに含む、請求項１９の装置。 21 該制御装置４０２が所定のアルゴリズムにより選択されるビットの組を選択する、請求項１６の装置。 22 該信号が、グレースケール画像を形成するディスプレイ４０６内の複数のピクセルを変調するために結合される、請求項２１の装置。 23 該ピクセルが複数の行及び列に配列され、行内の各ピクセルにつき１つずつ複数の記憶要素を有するレジスタ４０４をさらに含む、請求項２２の装置。 24 複数の行及び列に配列される一連のピクセル配列と、一時的にデータを記憶する複数の記憶要素を有するレジスタ４０４であって、行内のピクセルと同数の記憶要素を有するレジスタ４０４と、該メモリ４００と該レジスタ４０４とに結合される、行の所定の１つ内へのデータ転送を制御する制御回路４０２と、該ピクセルの各々に対するビット収集を記憶するメモリ４００であって、各収集が同一数のビットを含み、収集内の各ビットが所定の異なった事象持続時間の１つを表すメモリ４００と、所定の事象持続時間を有する、選択されるビットの組を形成する行につき１ビットを選択し、その後異なった行につき異なった事象持続時間が終了したビットのみが置換されるように、選択されるビットの新しい組を選択する選択回路とから成るディスプレイ。 25 次のビット収集の表示を考慮する帯域幅要件が、すべて最短持続時間ビットが連続的に表示される場合より少ない、請求項２４の装置。 26 該帯域幅要件が一定である、請求項２５の装置。 27 複数のパルス幅変調信号を形成する方法であって、各信号に対して所定のビット数を記憶し、ビットの各１つが異なった事象持続時間を表すように該信号を定めるためにビットが十分であるようにし、少なくとも２つの異なった持続時間事象に対するビットが選択されるように、各信号につき１つずつビットの収集を選択し、次のクロックサイクルで終了するあらゆる事象に対して置換ビットを選択することから成る複数のパルス幅変調信号形成方法。」２発明の要約の欄を以下の通り訂正する。「算法式アルゴリズム時間・インターリーブビット・プレーンパルス幅・変調デジタル表示システム方法及び装置は、情報の多重点を表す複数のデータ入力を与えるために必要な帯域幅要件を低減させる。本発明のより適切に設計されるシステムにとっては、帯域幅要件は一定でありかつ少なくとも１測定システムに対して最適である。よく知られている通り加重ＰＷＭ機構では、変化する持続時間の事象に分割されるフレーム持続時間を用いて出力を変調する。変調される信号は、特殊のパラメータを引き出すために当該フレーム内のすべて又は若干の事象中作動されるか若しくは全く作動されない。この方法及び装置は、変化するグレースケールレベルの中から又はパレット上の多数の色彩の中から選択を行うためにディスプレイ(ディスプレ)、即ち、表示装置で用いられ得る。ディスプレ用の一応用例では、ディスプレ列内の画素として同一数のデータビットを含むレジスタが与えられる。レジスタは、一度に一列、全列内の各画素につき一行当たり１ビットで充填、即ち、負荷 (ロード)される。連続するディスプレイ列の持続時間が異なるようにされるのが望ましく、それによって帯域幅要件が低減される。これは長持続時間事象のためのビットを１列に表示すると同時に短持続時間事象のためのビットを他の行で表示することを可能にする。これは全列で最短持続時間ビットに対するデータを連続的に負荷することを不要にする。帯域幅を低減させるために色々な列の中から一連の事象を構成することが計画され得る。もし構成が疑似・無作為な方法で選ばれるなら、視覚的効果を改良するために順序は最適化される帯域幅に対して予め選択されるか若しくは予め決められるフォーマットに構成され得る。」

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＣＡ，ＣＮ，ＣＺ，ＥＥ，ＦＩ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＬＫ，ＬＲ，ＬＴ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＲＯ，ＳＧ，ＳＩ，ＳＫ，ＴＲ，ＴＴ，ＵＡ，ＵＺ，ＶＮ (72)発明者ストレーカー、ブライアン・ピーアメリカ合衆国、カリフォルニア州 94306、パロ・アルト、パーク・ブールバード 3833、アパートメント１【要約の続き】表示され、同時により短い持続時間事象に対する１以上のビットが他の画素に表示され得るようなる。これで全列において最短持続時間ビットのためのデータを連続的に充填する必要がなくなる。異なった列の中からの一連の事象の構成は低減された帯域幅を達成するように計画することができる。もし構成が疑似・無作為な方法で選ばれるなら、順序は最適化された帯域幅に対して予め選択するか若しくは改良された視覚的効果を達成するために予め決められたフォーマットに構成できる。

Claims

【特許請求の範囲】１複数の列及び複数の行を有するデジタルディスプレへ転送する複数のパルス幅変調信号を形成する方法において、該ディスプレは一度に一列の画素で該パルス幅変調信号を受け取るように構成される方法であって、ａ各信号につき予め決められたビット数を受取り、該ビットの各々が異なった持続時間事象を表すように該信号を定めるために十分なビットを与えるようにし、ｂ該ビットを記憶し、ｃ一度に一列すべての列にデータを書き込み、該書込み段階が予め決められた持続時間の信号を形成するために列内の各画素につきビットの集合を選択することを含むようにし、ｄ該ビットの集合の各々につき１つずつ、ビットの該集合を表す持続時間を持つ複数の信号を形成しかつ該信号を該ディスプレ列の予め決められた１つと結合させ、ｅ次のクロックパルスにおいて終了する任意の事象につきビットの置換集合を選択し、少なくとも３つの連続集合ビットが異なった持続時間に亘って表示されるようにすることからなるパルス幅変調信号形成方法。２ｍ信号ラインの各々にｎビットの加重パルス幅変調を供給する装置において、各信号ラインは、最短持続時間から最長持続時間まで変化する持続時間を有するビットを表示するｎ信号を受け取るように構成され、ｍｘｎパルス幅変調データビットを表すようにされた装置であって、各ビットが変化する持続時間を表す第１データビット集合を選択する制御回路であって、予め決められた持続時間に亘って予め決められたビット列を表示するために対応する第１信号集合を形成しかつ次いで残りの列において少なくとも３つの連続的集合ビットが異なった持続時間を有する次のビット集合を表示する制御回路から成る加重パルス幅変調供給装置。３該次のビット集合の表示を適応させる帯域幅要件が、最短持続時間ビットのすべてが連続的に表示される時より低い、請求項２の装置。４該帯域幅要件が一定である、請求項３の装置。５次のクロックサイクル中に終了する事象持続時間に対するビットのみが選択される、請求項２の装置。６グレースケール画像を形成するディスプレ内の複数の画素を変調するように該信号が結合される、請求項５の装置。７該画素が、複数の列及び行に配列されかつ列内の各画素につき１つ、複数の記憶要素を有するレジスタをさらに含む、請求項６の装置。８予め決められた色彩を形成するディスプレ内の複数の画素を変調するように該信号が結合される、請求項５の装置。９該画素が、複数の列及び行に配列されかつ列内の各画素につき１つ、複数の記憶要素を有するレジスタをさらに含む、請求項８の装置。 10 該制御回路が予め決められたアルゴリズムにより選択されたビットのセットを選択する、請求項２の装置。 11 次のクロックサイクル中に終了する事象持続時間に対するビットのみが選択される、請求項１０の装置。 12 グレースケール画像を形成するディスプレ内の複数の画素を変調するように該信号が結合される、請求項１１の装置。 13 該画素が、複数の列及び行に配列されかつ列内の各画素につき１つ、複数の記憶要素を有するレジスタをさらに含む、請求項１２の装置。 14 予め決められた色彩を形成するディスプレ内の複数の画素を変調するように該信号が結合される、請求項１１の装置。 15 該画素が、複数の列及び行に配列されかつ列内の各画素につき１つ、複数の記憶要素を有するレジスタをさらに含む、請求項１４の装置。 16 １フレーム時間以内に複数の信号の各々に加重パルス幅変調を供給する装置であって、ａ該信号の各々を表す複数のデータビット集合を記憶するメモリであって、一集合内の各々が予め決められた異なった事象持続時間を表すように該集合の各々が同一数のビットから成るメモリと、ｂ該複数のデータビット集合の第１セットからすべてが予め決められた事象持続時間を有する選択されたビットの第１セットを形成する、集合当り１ビットを選択する選択回路と、ｃ該選択されたビットに対応する複数の変調信号を発生させる回路と、ｄ該複数のデータビット集合の第２サブセットから集合当り１ビットを選択するために該選択回路を制御する制御回路であって、異なった事象持続時間が次のクロックパルスにおいて終了するビットのみが次のクロックサイクル中に置換され、さらに１セットのビットのみが任意の一クロックパルスにおいて終了できるように制御する制御回路とから成る加重パルス幅変調供給装置。 17 選択されたビットの該第２セットの選択を適応させる帯域幅要件が、最短持続時間ビットのすべてが連続的に選択される時より低い、請求項１６の装置。 18 該帯域幅要件が一定である、請求項１７の装置。 19 グレースケール画像を形成するディスプレ内の複数の画素を変調するように該信号が結合される、請求項１６の装置。 20 該画素が、複数の列及び行に配列されかつ列内の各画素につき１つずつ複数の記憶要素を有するレジスタをさらに含む、請求項１９の装置。 21 該制御回路が予め決められたアルゴリズムにより選択されたビットのセットを選択する、請求項１６の装置。 22 グレースケール画像を形成するディスプレ内の複数の画素を変調するように該信号が結合される、請求項２１の装置。 23 該画素が、複数の列及び行に配列されかつ列内の各画素につき１つ、複数の記憶要素を有するレジスタをさらに含む、請求項２２の装置。 24ａ複数の列及び複数の行内に配列される画素のアレイと、ｂ一時的にデータを記憶する複数の記憶要素を有するレジスタであって、一列内に画素と同数の多くの記憶要素を有するレジスタと、ｃ該メモリ及び該レジスタと結合される予め決められた１つの列内への該データの転送を制御する制御回路と、ｄ該信号の各々を表す複数のデータビット集合を記憶するメモリであって、一集合内の各々が予め決められた異なった事象持続時間を表すように該集合の各々が同一数のビットから成るメモリと、ｅ予め決められた事象持続時間を有する１セットの選択されたビットを形成する集合当り１ビットを選択しかつその後異なった列につき該異なった持続時間が終了しているビットのみが置換されるように選択されたビットの新しいセットを選択する選択回路とから成るディスプレ。 25 該次のビット集合の表示を適応させる帯域幅要件が、最短持続時間ビットのすべてが連続的に表示される時より低い、請求項２４の装置。 26 該帯域幅要件が一定である、請求項２５の装置。 27 複数のパルス幅変調信号を形成する方法であって、ａ各信号につき予め決められたビット数を記憶し、該ビットの各々が異なった持続時間事象を表すように該信号を定めるのに十分なビットを与えるようにし、ｂ各信号につき１つずつビットの集合を選択し、少なくとも２つの異なった持続時間事象に対するビットが選択されるようにし、ｃ次のクロックサイクルにおいて終了するあらゆる事象につき置換ビットを選択することから成るパルス幅変調信号形成方法。