JP2000511327A

JP2000511327A - 高電圧発生器を備えたフラッシュメモリのための高電圧ｎｍｏｓパスゲート

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Publication number: JP2000511327A
Application number: JP10537664A
Authority: JP
Inventors: ビン・クワン・ラ; ポウ・リン・チェン; シェイン・ハルマー; 祥一河村; マイケル・シンチェ・チャン; ヴィンセント・シー・ルン; 勝矢野
Original assignee: Fujitsu Ltd; Advanced Micro Devices Inc
Current assignee: Fujitsu Ltd; Advanced Micro Devices Inc
Priority date: 1997-02-28
Filing date: 1998-02-05
Publication date: 2000-08-29
Anticipated expiration: 2018-02-05
Also published as: EP0963587B1; WO1998038646A1; DE69803163D1; KR20000075834A; US5852576A; EP0963587A1; DE69803163T2; JP3283531B2

Abstract

(57)【要約】２つのＮＭＯＳ昇圧トランジスタ（Ｍ１，Ｍ２）は、それぞれ高電圧入力（Ｖpp）に接続されるソースを有すると共に、交差接続されたドレイン及びゲートを有する。２つの結合キャパシタ（Ｃ１，Ｃ２）は、２つの代替的位相クロック（ＣＬＫ，ＣＬＫ）を２つの交差接続された昇圧トランジスタの各ゲートに接続する。ＮＭＯＳパストランジスタ（Ｍ５）は、そのゲートがＮＭＯＳ昇圧トランジスタの一方（Ｍ２）のドレインに、そのソースが高電圧入力に、そのドレインが出力端（ＯＵＴ）に接続されている。一実施例では、２つのダイオード接続された調整トランジスタ（Ｍ３，Ｍ４）は昇圧トランジスタの各ゲートを高電圧入力に接続する。この接続は、昇圧トランジスタのゲート及びパストランジスタのゲートが高電圧入力より一しきい電圧分高い電圧に決して到達しないことを保証する。別の実施例では、２つの放電トランジスタ（Ｍ６，Ｍ７）は、そのドレインがデコード入力（ＤＥＣＯＤＥ）に、そのソースが昇圧トランジスタ（Ｍ１，Ｍ２）のゲートに、そのゲートが正の電源に接続されている。デコード入力を０Ｖに設定することにより、昇圧トランジスタ及びパストランジスタの各ゲートの電圧を０Ｖに保持し、該トランジスタを作動停止させる。好適な実施例では、調整トランジスタ及び放電トランジスタは、共に高電圧パスゲート内に包含される。

Description

【発明の詳細な説明】高電圧発生器を備えたフラッシュメモリのための高電圧ＮＭＯＳパスゲート関連する米国出願のデータ本出願は、１９９７年２月２８日に出願された同時係属中の米国特許出願０８／８０８，２３７号の一部継続出願である。発明の背景１．発明の分野本発明は、低電圧の正の電源から高電圧を内部で発生する集積回路における高電圧パスゲートの分野に関し、また高電圧パスゲートを有するフラッシュメモリに関する。特に、本発明は高電圧パスゲートをＮＭＯＳ形態で実現する技術に関し、またＮＭＯＳ高電圧パスゲートを用いたフラッシュ型不揮発性メモリデバイスのプログラミング及び消去に関する。２．関連技術の説明フラッシュメモリ集積回路ではプログラミングに供する高電圧がチップ上で生成される。かかる高電圧（約２０Ｖ）は最大供給電圧（約３Ｖ）よりもはるかに高く、通常、大きなチャージポンプによって生成される。かかるチャージポンプは電力と回路面積を必要とするため、高電圧発生器によって駆動される全てのキャパシタ容量を最小にすることが望ましい。大抵のＣＭＯＳ集積回路では、高い供給電圧を通過させるのにＰＭＯＳトランジスタが使用され、低い供給電圧を通過させるのにＮＭＯＳトランジスタが使用される。例えば、ＰＭＯＳトランジスタはプルアップ回路を実現するのに使用され、ＮＭＯＳトランジスタはプルダウン回路を実現するのに使用される。しかし、ＣＭＯＳ集積回路内のＰＭＯＳトランジスタのサブ回路は、同じか又はより高い高電圧にバイアスしなければならないＮ型ウエル内で、電気的に分離していなければならない。これはＰＭＯＳトランジスタのＰ型ドレイン／ソース領域とＮ型ウエルによって形成されるＰ／Ｎ接合が順方向にバイアスされないことを保証するためである。ＰＭＯＳトランジスタを高電圧サブ回路内で使用すれば、これらのＮ型分離用ウエルは、駆動すべきオンチップ高電圧発生器にとって許容できない大容量を形成する。それゆえ、オンチップ高電圧発生器から供給を受ける高電圧サブ回路では、通常、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタを使用する方が好ましい。しかしながら、ＮＭＯＳトランジスタにより通過させることができる電圧はトランジスタのしきい電圧Ｖtによって制限される。ＮＭＯＳトランジスタのゲートにゲート電圧Ｖgが印加される時、ソースからドレインに通過させることができる最大電圧はＶg−Ｖtである。電圧発生器が最大電圧Ｖpp（約２０Ｖ）を発生するなら、その高電圧を通過させ、もしくはスイッチングするトランジスタはしきい電圧降下を起こさずにＶppを通過させることが望ましい。言い換えると、パストランジスタは、Ｖpp−ＶtではなくＶppを通過させなければならない。それ故、ＮＭＯＳデバイスに高電圧Ｖppを通過させるためには、そのゲートは少なくともしきい電圧Ｖt１つ分だけ高い電圧に昇圧しなければならず、従って、ＮＭＯＳパストランジスタのゲートにはＶpp＋Ｖtを印加しなければならない。図１には高電圧Ｖppを通過させるのに使用されている従来の回路が例示される。図１に例示されるような種類の回路は、ＮＡＮＤフラッシュメモリの用途上、特に行デコードや高電圧マルチプレクサのようなデコード回路にとって、非常に重要である。しかし図１の回路には、いくつかの主だった欠点がある。第１の欠点は、供給電圧Ｖccが減少するに従いこの回路の性能が劣化することである。この回路はさらに、供給電圧ＶccがトランジスタＭ２及びＭ３の各しきい電圧ＶtM2及びＶtM3の和未満になると、作動不能になる。Ｖppを出力端OUTまで通過させるためには、ノードＢ（Ｍ３のゲートに接続しているもの）はＶpp＋ＶtM3に昇圧しなければならない。ノードＢをＶpp＋ＶtM3に昇圧するためには、ノードＡはＶpp＋ＶtM3＋ＶtM2に昇圧しなければならない。供給電圧Ｖccが３Ｖ近傍で、基板効果のためにしきい電圧が１．５Ｖ以上である時、図１の回路は適切に機能しない。ノードＡをＶpp＋ＶtM3＋ＶtM2に昇圧するためには、以下の不等式が成り立たなければならない。Ｖcc≧ＶtM2＋ＶtM3 この事実を例示するために以下の例を考えよう。発振器の入力が０Ｖである場合にノードＡをＶppに昇圧すれば発振器が高電圧Ｖccになる時、キャパシタＣにかかる電圧は瞬時的に変化し得ないのでノードＡの電圧は結合してＶpp＋Ｖccになる。ここではノードＡ及びＢの寄生容量を無視するが、本発明についてはこれらの容量を考慮しなければならない。トランジスタＭ２はノードＢをＶpp＋Ｖcc −ＶtM2にする。次いでトランジスタＭ３によって通過された出力OUTは、ＶppとＶpp＋Ｖcc−ＶtM2−ＶtM3のうちの低い方の電圧となる。もしノードＢの電圧がＶppよりもＶtM3だけ高いなら、出力端OUTにおける電圧はＶppに昇圧される。Ｖ cc≧ＶtM2＋ＶtM3でない限り、トランジスタＭ３は飽和し、出力OUTはＶppよりも低くなる。トランジスタＭ１は、ノードＢに供給されるべき電荷を与えると共に、ノードＡの電圧を調整する。デコード入力DECODＥがＶccである時、トランジスタＭ４は遮断されており、昇圧回路が作動して出力OUTがＶppにまで駆動される。しかし、デコード入力DECODEがグランドレベルにある時、トランジスタＭ４がノードＢをグランド電位に保持し、従って、出力OUTが駆動されないようトランジスタＭ３を遮断する。図１に示す回路が３Ｖ以下の低い供給電圧Ｖccで機能するためには、トランジスタＭ２及びＭ３が非常に低いしきい電圧ＶtM2及びＶtM3を有していなければならない。しかしトランジスタのしきい電圧を低下させる種々の方法は、すべて、トランジスタがオフである時にソースからドレインへの大きな漏れ電流をひき起こす。通常、図１の高電圧パスゲートはプログラミング動作においてメモリアレイのワード線を駆動するのに使用される。メモリアレイは数千個のワード線を有することがある。しばしば１ワード線のみをプログラムし、他の全てのワード線をプログラムしないでおく。その場合、その１ワード線のみがＶppに昇圧され、他の全てのワード線はＶppに昇圧されない。もしトランジスタＭ３を低しきい値のデバイスとし、各ワード線に対して一回反復されるなら、プログラムしなかったワード線全てに生じる漏れ電流の和は非常に高くなる。従って、高電圧チャージポンプに高い電流要求を課すことになると共に、大量の電力を浪費することになる。さらに、ノードＢを高電圧から放電させるために、トランジスタＭ４はそのドレイン−ソース間電圧が約２０Ｖである時にオンしていなければならない。いくつかの技術では、トランジスタＭ４のドレイン電圧が高すぎると、Ｍ４をオンさせた時に「ホットスイッチング」が生じる。ドレインに約７Ｖを超える電圧が存在すると、非常に強い電界がデバイスにかかる。デバイスがオンし始める時はオンし難い。ドレイン−基板接合部の空乏領域に非常に大きな電界が存在するので、デバイスがオンする時にスナップバック効果が起きる。このスナップバック効果は、ＮＭＯＳ構造がＮＭＯＳトランジスタとしてよりもむしろＮＰＮバイポーラトランジスタのように動作し始めることの結果である。ＮＭＯＳトランジスタではドレイン−ソース間電流は基板表面のチャネルに限定される。しかしドレイン−基板接合部がブレークダウンすると、基板が局所的に帯電し、基板−ソース接合部が順方向にバイアスされるようになる。この時点でトランジスタはＮＰＮバイポーラトランジスタのように作用し始め、チャネル下方の基板表面の下側に電流が流れる。スナップバックが起きた後はソースからドレインへ流れる電流が生じる。このスナップバック電流は非常に急速にデバイスを消耗させる。図１に示す従来の回路の第２の欠点は、ノードＡでトランジスタＭ１及びＭ２のｎ⁺ドレイン領域がＶpp＋ＶtM1＋ＶtM2まで非常に高く昇圧される点である。普通、ｐ型基板は接地されるので、トランジスタＭ１及びＭ２のドレインにおける逆バイアスされたｎ⁺／ｐ−ダイオード接合部はこの非常に高い逆バイアス電圧を担持しなければならない。ノードＡにおけるこのような高電圧は、非常に高い接合ブレークダウン電圧をもつトランジスタをサポートするという技術にとって負担となる。以上の議論から明らかなように、異常に低いしきい値をもつトランジスタを必要とせずに低い供給電圧の条件下で機能する高電圧パスゲートが必要とされている。また、放電トランジスタにおいてホットスイッチングを起こす危険をおかさなくて済む高電圧パスゲートが必要とされている。発明の概要従来の高電圧ＮＭＯＳパスゲートは、通過させるべき高電圧よりもトランジスタのしきい電圧２つ分だけ高い電圧に昇圧しなければならない内部ノードを必要とする。このため、最小供給電圧及びトランジスタの最大しきい電圧に対してある制限が課されることになる。さらに、内部ノードをトランジスタのしきい電圧２つ分だけ高い電圧に昇圧しなければならないことによって、これらノードに接続している全てのトランジスタに接合ブレークダウンが起きる危険が増大する。それ故、本発明の目的は、十分な高電圧を出力端まで通過させるために内部ノードを最小限昇圧するだけで済む高電圧ＮＭＯＳパスゲートを創作することである。本発明によれば、２つのＮＭＯＳ昇圧トランジスタが、高電圧入力に接続されるソースを有すると共に、互いに交差結合された各ドレイン及びゲートを有している。２つの結合キャパシタが２つの反転位相クロックを、これら２つの交差結合された昇圧トランジスタのゲートに接続する。一つのＮＭＯＳパストランジスタは、そのゲートが上記ＮＭＯＳ昇圧トランジスタの一方のソースに接続され、ドレインは高電圧入力に接続され、ソースは出力端に接続される。反転位相クロックが、対応する昇圧トランジスタのゲートをそのしきい電圧より高い電圧に昇圧し、従って、キャパシタを充電させると共に昇圧トランジスタのソース電圧を増大させる。やがてＮＭＯＳパストランジスタのゲートは高電圧入力よりもしきい電圧１つ分だけ高い電圧に昇圧され、パストランジスタに前記高電圧を出力端まで駆動させる。本発明の一実施例では、２つのダイオード接続された調整トランジスタが昇圧トランジスタを高電圧入力に接続する。この接続は、昇圧トランジスタのゲート及びパストランジスタのゲートが決して高電圧入力よりもしきい電圧１つ分高い電圧に到達しないことを保証する。この構成では、高電圧入力が低くなると、調整トランジスタもまた昇圧トランジスタのゲート電圧を下げる。別の実施例では、２つの放電トランジスタが、デコード入力に接続されたソースを有し、昇圧トランジスタのゲートに接続されたドレインを有し、正の電源に接続されたゲートを有する。このデコード入力を０Ｖに設定することにより、昇圧トランジスタ及びパストランジスタのゲート電圧が０Ｖに保持され、その結果当該トランジスタを作動停止する。好適な実施例では、調整トランジスタ及び放電トランジスタは、共に高電圧パスゲートに包含される。デコード入力及び発振信号を入力として受け、反転クロックを出力する２入力ＮＡＮＤゲートにより、上記クロックが発生される。この反転クロックをインバータが入力として受け、非反転クロックを出力端に発生する。結合キャパシタは、反転位相クロックの上昇エッジで生じる昇圧トランジスタのゲート電圧の増分がしきい電圧よりも大きくなるように、大きさが定められる。このため、低い供給電圧及び高しきい電圧動作が確実に達成される。本発明の他の形態によれば、フラッシュメモリセルアレイのワード線に高電圧パスゲートが接続される。上記の特徴及び利点に加えて本発明の他の特徴及び利点は、添付図面に関連した発明の詳細な説明から明らかになるであろう。図面の簡単な説明図１は従来のＮＭＯＳトランジスタのみを用いた高電圧パス回路の例を示す。図２は本発明の一実施例に係るＮＭＯＳトランジスタのみを用いた高電圧パス回路を示す。図３は本発明の好適な一実施例に係るＮＭＯＳトランジスタのみを用いた高電圧パス回路を示す。図４は本発明の別の実施例を示すもので、いくつかの並列パストランジスタが同一の回路により制御されていくつかの出力端まで高電圧を通過させるようにした例を示している。図５は本発明に係る好適なクロック発生の実施例を示すもので、ワード線が非選択状態の時にクロックが作動停止される例を示している。図６は、２．０Ｖの供給電圧Ｖcc、２０Ｖのプログラミング電圧Ｖpp及び１６．７ＭＨｚの発振器周波数の下でワード線の充電動作のシミュレーション結果を示したもので、Ｖppが１マイクロ秒（μｓ）の間に０Ｖから２０Ｖまで充電される様子を示している。図７は本発明の一実施例に従う不揮発性メモリセルアレイを示す回路図である。図８は本発明に係る高電圧パスゲートを用いるのに適した不揮発性メモリ集積回路アーキテクチャを示すブロック図である。図９は本発明に係る高電圧パスゲートを用いるのに適した別の不揮発性メモリ集積回路アーキテクチャを示すブロック図である。各図は発明の詳細な説明において更に十分に説明されている。発明の詳細な説明図２は本発明の一実施例２００を示す。今、ノードＡ及びＢがグランドに対して荷電されるものと仮定する。デコード信号DECODEは０からＶccに、またノードＡ及びＢはＶcc−Ｖtに充電される。クロックCLKは０からＶccまでの間で発振し、反転クロック/CLKはクロックCLKの位相を反転させた位相をもつ。容量Ｃ１及びＣＢが中間のノードＢと直列であるため、クロックCLKが０からＶccになると、ノードＢの電圧は急速にＶcc＊Ｃ１／（Ｃ１＋ＣＢ）だけ増大する。なお、ＣＢはノードＢにおけるグランドに対する全容量を表す。容量ＣＢはトランジスタＭ２及びＭ７のドレイン容量とトランジスタＭ１及びＭ５のゲート容量の和である。クロックCLKがＶccにある間、トランジスタＭ１はノードＡをＶppに充電する。CLKが０に降下すると共に/CLKがＶccに上昇すると、トランジスタＭ１が遮断され、キャパシタＣ２はノードＡの電圧をＶcc＊Ｃ１／（Ｃ１＋ＣＢ）だけ増大する。ＣＡはノードＡにおけるグランドに対する全容量を表す。この容量ＣＡはトランジスタＭ１及びＭ６のドレイン容量とトランジスタＭ２のゲート容量との和である。CLKがＶccにある間、トランジスタＭ２がノードＢをＶppに充電する。通常、Ｖppは有限容量のチャージポンプによって生成される。プログラミング動作が行われる時、Ｖppは図６に追跡線６０２で示すように０からある高電圧まで線形に増大する。Ｖppのこの増大勾配はこのチャージポンプの容量によって決まる。ノードＡ及びＢ、並びに出力OUTは、選択されたパスゲートにおいて可能な限りＶppに密接に追随することが望ましい。CLK及び/CLKの上昇がトランジスタＭ１及びＭ２を遮断状態からオンさせるためには、次の不等式が成り立たなければならない。Ｖcc＊Ｃ１／（Ｃ１＋ＣＢ）＞ＶtM1（不等式１）Ｖcc＊Ｃ２／（Ｃ２＋ＣＡ）＞ＶtM2（不等式２）通常、トランジスタＭ１及びＭ２のしきい電圧は等しい（ＶtM1＝ＶtM2）。ノードＢは更に、これに接続された別の回路素子であるパストランジスタＭ５のゲートを有している。それ故、第１の不等式を満足することは通常困難である。容量Ｃ１の大きさは、この不等式が確実に満たされるように増大することができる。一般に、クロックが数サイクルを経過しトランジスタＭ１及びＭ２がスイッチオンとスイッチオフを繰り返した後はノードＢの電圧はＶppに等しい。しかし、ノードＡ及びノードＢの昇圧は互に対称とはならない。なぜなら、ノードＢはこれに接続されたＭ５のゲート容量をもち、ノードＡはこれに類似のゲート容量をもたないからである。ノードＢにおけるグランドに対する全負荷容量ＣＢはノードＢに接続される全ての回路素子の影響、特にトランジスタＭ５のゲート容量、トランジスタＭ２のドレイン容量、トランジスタＭ１のゲート容量及び好適な実施例のトランジスタＭ４のドレイン容量及びゲート容量の影響、を受ける。クロック入力CLKにＶccなる電圧増大が生じると、ノードＢの電圧はＶcc ＊Ｃ１／（Ｃ１＋ＣＢ）だけ増大する。トランジスタＭ１及びＭ２をオンさせるためには、ノードＢにおけるこの電圧増大がトランジスタＭ１のしきい電圧よりも大きくなければならない。従って、Ｖcc＊Ｃ１／（Ｃ１＋ＣＢ）＞ＶtM1でなければならない。この不等式が成り立たない限り、キャパシタＣ１はトランジスタＭ１のゲートを十分に高くしてこれをオンさせることはできない。それ故、ＣＢが大きい時はキャパシタＣ１を大きなものにする。Ｖppがその最高の最終値に到達した後にCLK及び/CLKが動作し続けると、クロックCLKの代替的な位相期間中、トランジスタを介して行われるＣ１及びＣ２の容量結合によってノードＡ及びＢが更に昇圧される。図２に示す実施例２００では、ノードＡの電圧が/CLKと同期してＶppとＶpp＋Ｖcc＊Ｃ２／（Ｃ２＋ＣＡ）との間で発振し、他方、ノードＢの電圧はCLKに同期してＶppとＶpp＋Ｖcc＊Ｃ１／（Ｃ１＋ＣＢ）の間で発振する。この実施例ではトランジスタＭ１はCLKの高位相期間にノードＡをＶppに充電した後も遮断状態に留まり、トランジスタＭ２は/CLKの高位相期間にノードＢをＶppに充電した後も遮断状態に留まる。トランジスタＭ１及びＭ２は遮断されているので、いずれのトランジスタもＶppからは全く電流を受けとらない。図２の回路２００は非常に頑丈である。この回路は非常に低い供給電圧Ｖcc及び非常に高いトランジスタしきい値Ｖtで動作する。上記の議論はトランジスタしきい電圧ＶtM1及びＶtM2を潜在的に異なる電圧として扱っている。しかしながら、通常は本発明の回路内の全てのトランジスタは同一のドーピングレベルその他の加工パラメータを用いて作製されるので、実際上、全てのトランジスタが同一のしきい電圧Ｖtを有している。図３は本発明の好適な実施例３００を例示する。図３の回路３００はノードＡ及びＢにそれぞれ接続された２つの調整デバイス３０１及び３０２を含む。調整デバイス３０１及び３０２を含めることにより、デコードトランジスタＭ６及びＭ７にホットスイッチングが生じる可能性を回避することが容易になる。Ｖppが放電する時にクロックが動作しているなら、トランジスタＭ３及びＭ４は不要である。本発明の通常の用途は、非常に大きなワード数をもつフラッシュメモリアレイのワード線を駆動することである。これらの高電圧パス回路は１ブロック毎に存在するようにしうる。それ故、フラッシュメモリアレイにはこのような回路が多数存在する。ワードプログラミングは、普通約２０Ｖの高プログラミング電圧Ｖppを必要とする。供給電圧としてはＶcc（約３Ｖ）とグランド電圧（０Ｖ）しか存在しないので、この高プログラミング電圧Ｖppはオンチップ高電圧チャージポンプによって発生される。いくつかのプログラミングモードでは一時に唯１語のみが書き込まれる。それゆえ、選択したブロックを駆動するための１組みの高電圧パストランジスタを作動させる一方、それ以外の全ての高電圧パストランジスタによる各々のワード線へのＶpp駆動は停止させることが望ましい。この場合、全ての非選択ブロックに対するノードＡ及びＢが０Ｖに放電されることを保証する機構が存在しなければならない。この作用を助けるため、本発明の一実施例に係るこの回路は、デコードトランジスタＭ６及びＭ７を備える。デコードトランジスタＭ６及びＭ７の各ソースはノードＡ及びＢに接続され、トランジスタＭ６及びＭ７の各ドレインはワードデコード信号DECODEに接続される。DECODE信号が電圧Ｖccでアサートされると、トランジスタＭ６及びＭ７は遮断される。従って、ノードＡ及びＢは自由に昇圧させることができる。DECODE信号がグランドレベルにある時、トランジスタＭ６及びＭ７がオンし、ノードＡ及びＢをグランド電位に保持する。ノードＡ及びＢは接地されたままなので、トランジスタＭ１及びＭ２のいずれもオンしない。パストランジスタＭ５もまたノードＢによるゲート制御によりオフとされる。従って、Ｖppチャージポンプ供給源から得た電力を非選択ワード線において消費することは全くない。更に重要なこととして、トランジスタＭ６及びＭ７は、前に選択されたワード線が非選択状態となった時、Ｖppを超える電圧にあるノードＡ及びＢをその電圧から放電させる。図３に示す好適な実施例３００では、トランジスタＭ３及びＭ４はノードＡ及びＢに接続される。その際、それらがダイオードのように作用するよう、ドレインがゲートに接続される。これらのトランジスタはそれぞれノードＡ及びＢの電圧を調整する。その結果、ノードＡの最大静電圧はＶpp＋ＶtM3であり、他方、ノードＢの最大静電圧はＶpp＋ＶtM4である。この回路の目的は高電圧Ｖppを、トランジスタＭ５を通して出力端OUTまで通過させることである。ノードＢはトランジスタＭ５のゲートを制御するので、ノードＢをＶpp＋ＶtV5に充電することが必要である。トランジスタＭ４及びＭ５が、同じしきい電圧をもつように加工してあれば（ＶtM4＝ＶtM5）、その時はダイオード接続した調整トランジスタＭ４が含まれていることがノードＢをある静的電圧に維持することを保証する。その電圧とは、Ｖppを出力端OUTに通過させるという所望の結果を達成するのにまさに必要な電圧である。図２に示す実施例では、ダイオード接続された調整トランジスタＭ３及びＭ４が無く、ノードＡはCLKの高位相期間中、静的に電圧Ｖpp＋Ｖcc＊Ｃ２／（Ｃ２＋ＣＡ）に維持され、ノードＢは/CLKの高位相期間中、静的に電圧Ｖpp＋Ｖcc＊Ｃ１／（Ｃ１＋ＣＢ）に維持される。トランジスタＭ３及びＭ４がダイオード接続された図３の実施例３００では、CLKの上昇エッジでノードＡが最大電圧Ｖpp ＋Ｖcc＊Ｃ２／（Ｃ２＋ＣＡ）に達するものの、CLKの下降エッジに前に調整トランジスタＭ３がノードＡを放電させ、Ｖpp＋ＶtM3にする。同様に、ノードＢは/CLKの上昇エッジでＶpp＋Ｖcc＊Ｃ１／（Ｃ１＋ＣＢ）まで昇圧されるが、調整トランジスタＭ４が/CLKの下降エッジ前にノードＢを放電させてＶpp＋ＶtM4 にする。さらに、Ｖppを発生するチャージポンプ（図示せず）がオフとされ、Ｖppがある低電圧（Ｖcc又はグランド電位）まで放電すると、好適な実施例に係る回路３００に含めたトランジスタＭ３及びＭ４が、トランジスタＭ３及びＭ４を通してノードＡ及びＢがＶppと共に自動的に放電することを可能にする。この放電はＶppよりしきい電圧Ｖt１つ分高い電圧でＶpp放電を追跡する。このように、Ｖppが減少するとノードＡ及びＢの電圧もまた減少するようにノードＡ及びＢが調整されるので、図３に示す好適な実施例３００は放電トランジスタＭ６及びＭ７にホットスイッチングが起きる可能性を最小限に減らす。その後、デコード信号がグランド電位に低下されるとノードＡ及びＢの電圧はもはや２０Ｖのプログラミング電圧近傍には存在しなくなる。本発明の別の形態に基づいて、図４は多重並列パストランジスタＭ５０−Ｍ５Ｎが同一のノードＢにより制御されながら多重ワード線ＷＬ０−ＷＬＮを駆動する様子を示す。この構成が望ましい状況がいくつかある。例えば、特定のメモリアレイが、各ワード毎にいくつかのワード線をもつことができるような物理的大きさをもつ必要があることがある。別の使用例では、この高電圧スイッチは同時的な数ワードのプログラミングにおいてのみ使用できるようにし得る。更に多重並列パストランジスタの別の使用例では、ＮＡＮＤフラッシュメモリアレイにおいてある特定のＮＡＮＤセルのワードの任意の一つをプログラムする時はいつも、当該セルに対応するすべてのパストランジスタを作動しなければならない場合がある。図４に示す多重パストランジスタＭ５０−Ｍ５Ｎの大きさに応じて、グランドに対するノードＢの容量ＣＢは大変に大きくなる。また、不等式（１）が満たされることを保証するために容量Ｃ１を十分大きくしなければならない。図５は本発明のさらに別の形態に基づく、クロック回路５００の好適な実施例５００を示す。この例は、図２及び３に示した高電圧スイッチ回路２００及び３００との関係で使用するものである。このクロックバッファ５００はスイッチ毎に存在する。それ故、各高電圧スイッチ２００又は３００ごとに、別個のクロックバッファ５００が存在する。オンチップで又は外部的入力により、単一位相発振信号OSCが発生される。２入力ＮＡＮＤゲート５０１がこの発振器信号及びデコード信号DECODEを入力として受け取り、反転クロック/CLK信号を発生する。インバータ５０２がこの反転クロック信号/CLKを入力として受け取り、非反転クロック信号CLKを出力として発生する。特定の高電圧スイッチ２００又は３００に対するDECODE信号が低レベルにある時、常にCLKが静的にグランドレベルに維持される一方、/CLKが静的にＶccに維持されるよう、クロックCLK及び/CLKの発振が作動停止される。トランジスタＭ６及びＭ７はノードＡ及びＢをグランドレベルに保持する。クロックCLK及び/CL Kが発振しない限り、高電圧スイッチ２００及び３００並びにクロック回路５００は静的電力を全く消費しない。作動停止された高電圧スイッチ２００及び３００並びにそれらに対応するクロック回路５００が全く静的電力を消費しないという事実は非常に重要である。なぜなら、これらの不作動回路が多数、任意のプログラミングサイクル期間中に存在する可能性があるからである。図６は本発明の好適な実施例３００の充電動作期間中の動作を示す。図６の例ではＶccは２Ｖであり、高プログラミング電圧は２０Ｖである。発振器信号OSC は図に示す軌跡６０１で示すように、６０ｎｓの周期（１６．６７ＭＨｚ）で０Ｖ（グランド電位）と２Ｖ（Ｖcc）との間で発振する。高電圧発生器（図示せず）はＶppをグランドレベルから２０Ｖまで増大するのに１μｓ（１０００ｎｓ）かかる。図上、Ｖppは軌跡６０２で示してある。ワード線出力OUT６０３は軌跡６０３で示す。図６の軌跡６０４はプログラミング動作期間中のノードＢにおける電圧を示す。時刻ｔ１の時、DECODE信号が高レベルとなり、従って、ノードＡ及びＢ並びに出力端OUTを上昇させる。クロックCLKの低位相期間中、トランジスタＭ２はノードＢをＶppに接続する。CLKの上昇エッジで、当初は容量結合がノードＢをＶpp＋Ｖcc＊Ｃ１／（Ｃ１＋ＣＢ）に充電するが、次第に調整トランジスタＭ４がノードＢを放電させてＶpp＋ＶtM4にする。チャージポンプがＶpp及びノードＢの電圧を増大するに伴い、基板効果によりトランジスタＭ４のしきい電圧ＶtM4が増大する。それ故、ノードＢのCLK上昇エッジ直後の電圧Ｖpp＋Ｖcc＊Ｃ１／（Ｃ１＋ＣＢ）とCLK下降エッジ直前の電圧Ｖpp＋ＶtM4 との間の差は、Ｖppの増大と共に減少する。図６は図３に示す実施例をシミュレーションした結果を示す。トランジスタの大きさとクロック周波数は、CLKの高位相期間中、出力OUT及びノードＡがＶppを追跡でき、CLKの低位相期間中はノードＢがＶppを追跡できるように選択しなければならない。例えば、トランジスタＭ２はCLKの高位相期間中にノードＢをＶp pに充電できるだけの十分な大きさのものでなければならない。図６にシミュレーション結果を示す本発明の回路実施例では、出力端OUTに接続されたワード線６０３はグランドに対し２ｐＦの容量を有する。容量Ｃ１は０．２ｐＦであるが、容量Ｃ２は０．１ｐＦにすぎない。パストランジスタＭ５は１０μｍチャネル幅と１．２μｍチャネル長を有する。昇圧トランジスタＭ１は４μｍチャネル幅と１．２μｍチャネル長を有する。昇圧トランジスタＭ２は３μｍチャネル幅と１．２μｍチャネル長を有する。調整トランジスタＭ３及びＭ４はデコードトランジスタＭ６及びＭ７と同様、それぞれ３μｍのチャネル幅と４μｍの長いチャネル長を有する。図７及び８を参照して本発明に基づくフラッシュメモリ回路セルアレイの一例を以下に説明する。図７の回路図は、本発明に基づく高電圧パスゲートを使用するのに好適なセルアレイ７００を示す。図８は不揮発性メモリ集積回路アーキテクチャ８００のブロック図で、このアーキテクチャは本発明の一実施例に基づく不揮発性メモリセルアレイ７００用のメモリ制御モジュールを含んでいる。図８に示すように、フラッシュメモリデバイスのような不発明の一実施例に基づく半導体メモリデバイス８００は、その枠組みとして、複数のメモリセルを有するセルアレイ７００、前記セルアレイ７００の１メモリを任意選択するためのＸ−デコーダ２６及びＹ−デコーダ２５、メモリセル読取りのためのセンス増幅器を有する増幅／入力バッファユニット２８、選択したメモリセルをプログラミングをするための又は選択したセルから情報を消去するためのプログラミング／消去電圧スイッチ２３、並びにメモリの状態に応じてイネーブル信号の１つを選択するための状態制御回路２２を含む。更に、図８のセルアレイ７００は、図７に示すように各ワード線及びビット線上に複数のメモリセルを含む。図７ではセルトランジスタＣの各ワード線は、セルトランジスタＣ1iないしＣ 1jの制御ゲートに共通に接続されている制御ゲートを有する。多重セルトランジスタＣの各コラムは各ドレインが共通にビット線ＢＬnに接続されている。各セルトランジスタＣはそのソースがグランド（ＧＮＤ）に接続されている。ビット線ＢＬ１ないしＢＬnには例えば負荷抵抗Ｒ2iないしＲ2jを介して電圧Ｖccが印加される。これはデータを当該セルトランジスタに書き込むか否かに応じてセルトランジスタの電位を確実に設定するためである。ワード線ＷＬ１ないしＷＬi 及びビット線ＢＬ１ないしＢＬjの中から、それぞれ１ワード線及び１ビット線が選択されると、単一のセルトランジスタが選択される。具達的にいうと、このように選択されたセルとは、選択されたワード線ＷＬmと選択されたビット線ＢＬnとが互いに交差するセルＣmnである。もしデータ値「０」がセルトランジスタＣmnに格納されるなら、このセルトランジスタＣmnは「オフ」となるが、選択されたビット線ＢＬnは抵抗器Ｒ2nによりプルアップされているのでＶccに留まる。もしデータ値「１」がセルトランジスタＣmnに格納されるなら、セルトランジスタＣmnはオンし、選択されたビット線ＢＬnがセルトランジスタＣmnにより低電圧にプルダウンされる。この時、ビット線ＢＬnの電位は増幅器／入力バッファブロック２８の増幅器によりセル情報として読み出される。図８にはセルアレイ７００をもつ半導体メモリデバイス８００が示される。このデバイスは高電圧（Ｖpp）検出器２１、状態制御回路２２、プログラム／消去電圧スイッチ２３、入力／出力バッファ２４、Ｘ−デコーダ２６、Ｙ−デコーダ２５、Ｙ−ゲート２７及び増幅器／入力バッファ２８を有する。この増幅器／入力バッファはセルトランジスタ内に格納されているデータ値を読み出すためのセンス増幅器を含む。高電圧（Ｖpp）検出器２１は高電圧Ｖppが利用可能であるか否かを判断する。高電圧Ｖppが利用可能であるなら、電圧検出器が状態制御回路２２に対して「高」信号Ｖhhを出力する。もしそうでないなら、「低」Ｖhh信号が出力される。状態制御回路２２は、高電圧検出器２１からの信号Ｖhhに加えて、外部からデバイス８００に入力されるチップイネーブル信号/CE、書込みイネーブル信号/WE及び出力イネーブル信号/OEを受信する。これらの信号から、状態制御回路２２が適当なモードの動作を決定する。例えば読み出し、書込み及び消去のモードすべてが決定される。状態制御回路２２はこれらの信号に応答して、出力制御信号/O、入力制御信号 /I、消去信号/E、書込み制御信号/W及び読み出し制御信号/Rを出力する。例えば、読み出しモードが選択されると、状態制御回路２２は「低」チップイネーブル信号/CE、「低」出力イネーブル信号/OE及び「高」書込みイネーブル信号/WEを受信する。この時、電圧信号Ｖhhは「低」であり、これは高電圧Ｖppがオンになっていないことを示している。翻って状態制御回路２２は「低」出力制御信号/O 及び低読み出し信号/Rを与える。/R信号はセルアレイ７００の内容を読み出すことを可能にし、/O信号は入力/出力バッファ２４がデバイス８００の出力ピンを駆動させることを可能にする。書込みモードが選択されると、状態制御回路２２は「高」電圧信号Ｖhh及び「高」出力イネーブル信号/OEを受信する。「高」電圧信号Ｖhhは高電圧Ｖppが存在することを示す。高出力イネーブル信号/OEは入力／出力ブロック２４がデバイス８００のピン（図示せず）を駆動することを停止させる。この時、チップイネーブル信号CE/CE及び書き込みイネーブル信号/WEは「低」である。翻って状態制御回路は「低」入力制御信号/I 及び「低」書込み信号/Wを出力する。消去モードを選択するために、外部回路（図示せず）は「高」へのチップイネーブル信号/CEをネゲートし、「高」への出力イネーブル信号/OEをネゲートし、「低」への書込みイネーブル信号/WEをアサートする。これに応答して、高電圧Ｖppが存在することを表すＶhhが「高」となり、次いで状態制御回路２２が「低」消去信号/Eをアサートする。プログラム／消去電圧スイッチ２３が「低」消去信号/Eを受信すると、この信号がセルアレイ７００の供給電源電圧を高電圧Ｖpp に切り換える。「低」消去信号/E又は「低」書込み信号/Wがプログラム／消去電圧スイッチ２３に入力されると、スイッチ２３は出力電圧Ｖ_PERを高電圧Ｖppに切り換える。ＶPERはＹ−デコーダ２５に供給される。入力／出力バッファ２４が、制御信号/Iの高から低への遷移時に起きる下降エッジを検出すると、入力／出力バッファ２４が外部デバイス（図示せず）から受信する入力データＤ₀−Ｄ₇ をラッチする。次いで、入力データＤ₀−Ｄ₇はデータ線Ｄ₁₀−Ｄ₁₇を介してセルアレイ７００へ送られる。これと対照的に、出力制御信号/Oの下降エッジが受信されると、バッファ２４はセルアレイから出力される出力データＤ₀₀−Ｄ₀₇をラッチし、次いでこのデータを双方向線Ｄ₀−Ｄ₇を介して外部デバイスへ出力する。Ｘ−デコーダはアドレス信号Ａｍ（ｍ＝０ないし９）、書込み信号/W、読み出し信号/R及び消去信号/E を受信するように構成されている。これらの入力に応答して、Ｘ−デコーダ２６は、ワード線ＷＬmに「高」レベル信号を送ることにより所望のワード線ＷＬmを選択するための選択信号をセルアレイに出力する。Ｙ−デコーダ２５は、アドレス信号Ａｎ（ｎ＝１０ないし１６）、書込み信号/W及び読み出し信号/Rを受信するよう構成されている。これらの入力に応答して、Ｙ−デコーダ２５はＹ−ゲート２７にビット線制御信号ＣＬｎを出力する。Ｙ−ゲート２７はビット線制御信号ＣＬnに対応するデータを読み出し／書き込むため、ビット線ＢＬｎを選択する。さらに特定すると、書込みモードでは（すなわち書込み信号/Wが「低」である時）選択されたビット線ＢＬnに高電圧Ｖppが供給される。次に入力データＤｉがバッファ２４からビット線に入力される。読み出しモードでは（すなわちＹ−ゲート２７に「低」読み出し信号/R が入力される時）、選択されたビット線ＢＬnがバッファ２８内のセンス増幅器に接続される。次いでバッファ２８内のセンス増幅器からセル情報が出力データＤｏとして出力される。図９は本発明に基づく高電圧スイッチに使用するのに適した別のフラッシュメモリアーキテクチャを示す。本発明の実施例を数例のみ例示したが、本発明の範囲から逸脱することなく多数の他の特定の形態で本発明を実施しうることは当業者に明白であろう。それ故、ここに示す例及び実施例は例示を目的とするものであって、発明を限定するためのものではなく、本発明はここに開示した詳細に限定されるべきものではなく、添付の請求の範囲内で設計変更しうる。上述したように本発明に基づく電気的に消去可能で且つ電気的にプログラム可能な不揮発性半導体デバイスは、浮遊ゲートを含む二重ゲート構造を備えたトンネル消去セルトランジスタからなるセルアレイを有する。本発明に基づくフラッシュメモリデバイスに関する上記議論から明らかなように、種々のメモリ動作を行うためにはいくつかのノードで適切な時点で高電圧Ｖ ppの切り換えをしなければならない。例えば、各ワード線ＷＬ及び各ビット線ＢＬはある時刻に高電圧Ｖppで駆動しなければならない。それ故、高電圧Ｖppをワード線上に送ることができるようにするため、図３に示すような本発明に基づく高電圧スイッチ３００をＸ−デコーダ２６中に構築することができる。各ワード線ＷＬは、ワード線ＷＬを選択的にＶppに接続する高電圧スイッチ３００を含む。従って、図３でOUTと表記したノードはワード線ＷＬに接続することができる。Ｘ−デコーダ２６が各ワード線ＷＬ毎に高電圧スイッチ３００を含むなら、各フラッシュメモリデバイス８００上には本発明に基づく高電圧スイッチ３００が多数存在する。高電圧スイッチ３００は、低電圧Ｖccで動作している時でも僅かな時間内に、かつＶppチャージポンプ（図示せず）からの漏れ電流を非選択ワード線に対してほとんど起こさずに、ワード線ＷＬを高電圧Ｖppに昇圧することができる。本発明は選択可能で且つ好適な幾つかの実施例に関連付けて説明されたが、これらの実施例は、限定的にというよりも、むしろ例示的に示されたものである。当業者は、本発明の要旨及び範囲から逸脱することなく、この開示に基づいて、記述された実施例に対し種々の変形及び変更を行うことができるであろう。従って、これらの変形及び変更は、添付の請求の範囲により特定されるように、本発明の要旨及び範囲内にあるものとみなされる。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１１年１月２６日（１９９９．１．２６）【補正内容】さらに、ノードＢを高電圧から放電させるために、トランジスタＭ４はそのドレイン−ソース間電圧が約２０Ｖである時にオンしていなければならない。いくつかの技術では、トランジスタＭ４のドレイン電圧が高すぎると、Ｍ４をオンさせた時に「ホットスイッチング」が生じる。ドレインに約７Ｖを超える電圧が存在すると、非常に強い電界がデバイスにかかる。デバイスがオンし始める時はオンし難い。ドレイン−基板接合部の空乏領域に非常に大きな電界が存在するので、デバイスがオンする時にスナップバック効果が起きる。このスナップバック効果は、ＮＭＯＳ構造がＮＭＯＳトランジスタとしてよりもむしろＮＰＮバイポーラトランジスタのように動作し始めることの結果である。ＮＭＯＳトランジスタではドレイン−ソース間電流は基板表面のチャネルに限定される。しかしドレイン−基板接合部がブレークダウンすると、基板が局所的に帯電し、基板−ソース接合部が順方向にバイアスされるようになる。この時点でトランジスタはＮＰＮバイポーラトランジスタのように作用し始め、チャネル下方の基板表面の下側に電流が流れる。スナップバックが起きた後はソースからドレインへ流れる電流が生じる。このスナップバック電流は非常に急速にデバイスを消耗させる。図１に示す従来の回路の第２の欠点は、ノードＡでトランジスタＭ１及びＭ２のｎ⁺ドレイン領域がＶpp＋ＶtM1＋ＶtM2まで非常に高く昇圧される点である。普通、ｐ型基板は接地されるので、トランジスタＭ１及びＭ２のドレインにおける逆バイアスされたｎ⁺／ｐ−ダイオード接合部はこの非常に高い逆バイアス電圧を担持しなければならない。ノードＡにおけるこのような高電圧は、非常に高い接合ブレークダウン電圧をもつトランジスタをサポートするという技術にとって負担となる。以上の議論から明らかなように、異常に低いしきい値をもつトランジスタを必要とせずに低い供給電圧の条件下で機能する高電圧パスゲートが必要とされている。また、放電トランジスタにおいてホットスイッチングを起こす危険をおかさなくて済む高電圧パスゲートが必要とされている。従来の高電圧ＮＭＯＳパスゲートは、通過させるべき高電圧よりもトランジスタのしきい電圧２つ分だけ高い電圧に昇圧しなければならない内部ノードを必要とする。このため、最小供給電圧及びトランジスタの最大しきい電圧に対してある制限が課されることになる。さらに、内部ノードをトランジスタのしきい電圧２つ分だけ高い電圧に昇圧しなければならないことによって、これらノードに接続している全てのトランジスタに接合ブレークダウンが起きる危険が増大する。ＵＳ−Ａ−５，３３３，１２２は、浮遊ゲートメモリセルの制御ゲートがワード線に結合され、昇圧回路が昇圧された供給電圧をＰＭＯＳトランジスタからなる高電圧スイッチを介してワード線に供給するよう構成されたフラッシュメモリを開示している。ＥＰ−Ａ−０，５７６，００８は、ワード線に昇圧電位を印加すると共に、２つのクロッキングされるドレインーゲート交差結合トランジスタを備えた昇圧電圧発生回路を開示している。本発明によれば、各々が制御ゲートを有する複数の浮遊ゲートメモリセルと、前記複数の浮遊ゲートメモリセルの制御ゲートに結合されたワード線と、ソース、ドレイン及びゲートを有するパストランジスタを含む高電圧スイッチと、昇圧回路とを備えたフラッシュ消去可能な不揮発性メモリにおいて、前記パストランジスタはＮＭＯＳパストランジスタであり、前記昇圧回路は、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ昇圧トランジスタと、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ昇圧トランジスタと、第１及び第２の端子を有する第１のＮＭＯＳ結合キャパシタと、第１及び第２の端子を有する第２のＮＭＯＳ結合キャパシタとを具備し、前記第１のＮＭＯＳ昇圧トランジスタのドレインが、前記第２のＮＭＯＳ昇圧トランジスタのゲート及び前記第２の結合キャパシタの第２の端子に接続され、前記第２のＮＭＯＳ昇圧トランジスタのドレインが、前記第１のＮＭＯＳ昇圧トランジスタのゲート、前記第１の結合キャパシタの第２の端子及び前記パストランジスタのゲートに接続され、前記高電圧スイッチの入力が、前記ＮＭＯＳパストランジスタのソース、前記第１のＮＭＯＳ昇圧トランジスタのソース及び前記第２のＮＭＯＳ昇圧トランジスタのソースに接続され、前記第１のＮＭＯＳ結合キャパシタの第１の端子が第１のクロック入力に接続されると共に、前記第２のＮＭＯＳ結合キャパシタの第１の端子が第２のクロック入力に接続され、前記ＮＭＯＳパストランジスタのドレインが前記ワード線に接続されていることを特徴とするフラッシュ消去可能な不揮発性メモリが提供される。このようにして、内部ノードを最小限に昇圧するだけで十分な高電圧をワード線に通過させることができる高電圧ＮＭＯＳパスゲートが創作される。動作に関しては、第１及び第２のクロックが、それぞれ対応する昇圧トランジスタを結合してそれぞれのしきい電圧を超えた電圧にし、それによってキャパシタを充電し昇圧トランジスタのソース電圧を増大させる。その後、ＮＭＯＳパストランジスタのゲートは高電圧入力よりしきい電圧１つ分高い電圧に昇圧され、これがパストランジスタに高電圧をワード線まで駆動させる。２つのクロックは逆位相クロックであることが好ましい。本発明の一実施例では、２つのダイオード接続された調整トランジスタが昇圧トランジスタを高電圧入力に接続する。この接続は、昇圧トランジスタのゲート及びパストランジスタのゲートが決して高電圧入力よりもしきい電圧１つ分高い電圧に到達しないことを保証する。この構成では、高電圧入力が低くなると、調整トランジスタもまた昇圧トランジスタのゲート電圧を下げる。別の実施例では、２つの放電トランジスタが、デコード入力に接続されたソースを有し、昇圧トランジスタのゲートに接続されたドレインを有し、正の電源に接続されたゲートを有する。このデコード入力を０Ｖに設定することにより、昇圧トランジスタ及びパストランジスタのゲート電圧が０Ｖに保持され、その結果当該トランジスタを作動停止する。好適な実施例では、調整トランジスタ及び放電トランジスタは、共に高電圧パスゲートに包含される。デコード入力及び発振信号を入力として受け、反転クロックを出力する２入力ＮＡＮＤゲートにより、上記クロックが発生される。この反転クロックをインバータが入力として受け、非反転クロックを出力端に発生する。結合キャパシタは、反転位相クロックの上昇エッジで生じる昇圧トランジスタのゲート電圧の増分がしきい電圧よりも大きくなるように、大きさが定められる。このため、低い供給電圧及び高しきい電圧動作が確実に達成される。例示のため、添付の図面に実施例を示す。図１は従来のＮＭＯＳトランジスタのみを用いた高電圧パス回路の例を示す。図２は本発明の一実施例に係るＮＭＯＳトランジスタのみを用いた高電圧パス回路を示す。図３は本発明の好適な一実施例に係るＮＭＯＳトランジスタのみを用いた高電圧パス回路を示す。図４は本発明の別の実施例を示すもので、いくつかの並列パストランジスタが同一の回路により制御されていくつかの出力端まで高電圧を通過させるようにした例を示している。図５は本発明に係る好適なクロック発生の実施例を示すもので、ワード線が非選択状態の時にクロックが作動停止される例を示している。図６は、２．０Ｖの供給電圧Ｖcc、２０Ｖのプログラミング電圧Ｖpp及び１６．７ＭＨｚの発振器周波数の下でワード線の充電動作のシミュレーション結果を示したもので、Ｖppが１マイクロ秒（μｓ）の間に０Ｖから２０Ｖまで充電される様子を示している。図７は本発明の一実施例に従う不揮発性メモリセルアレイを示す回路図である。図８は本発明に係る高電圧パスゲートを用いるのに適した不揮発性メモリ集積回路アーキテクチャを示すブロック図である。図９は本発明に係る高電圧パスゲートを用いるのに適した別の不揮発性メモリ集積回路アーキテクチャを示すブロック図である。各図は以下の記載において更に十分に説明されている。図２は本発明の一実施例２００を示す。今、ノードＡ及びＢがグランドに対して荷電されるものと仮定する。デコード信号DEC0DEは０からＶccに、またノードＡ及びＢはＶcc−Ｖtに充電される。クロックCLKは０からＶccまでの間で発振し、反転クロック/CLKはクロックCLKの位相を反転させた位相をもつ。容量Ｃ１及びＣＢが中間のノードＢと直列であるため、クロックCLKが０からＶccになると、ノードＢの電圧は急速にＶcc＊Ｃ１／（Ｃ１＋ＣＢ）だけ増大する。なお、ＣＢはノードＢにおけるグランドに対する全容量を表す。容量ＣＢはトランジスタＭ２及びＭ７のドレイン容量とトランジスタＭ１及びＭ５のゲート容量の和である。クロックCLKがＶccにある間、トランジスタＭ１はノードＡをＶppに充電する。CLKが０に降下すると共に/CLKがＶccに上昇すると、トランジスタＭ１が遮断され、キャパシタＣ２はノードＡの電圧をＶcc＊Ｃ１／（Ｃ１＋ＣＢ）だけ増大する。ＣＡはノードＡにおけるグランドに対する全容量を表す。この容量ＣＡはトランジスタＭ１及びＭ６のドレイン容量とトランジスタＭ２のゲート容量との和である。CLKがＶccにある間、トランジスタＭ２がノードＢをＶppに充電する。通常、Ｖppは有限容量のチャージポンプによって生成される。プログラミング動作が行われる時、Ｖppは図６に追跡線６０２で示すように０からある高電圧まで線形に増大する。Ｖppのこの増大勾配はこのチャージポンプの容量によって決まる。ノードＡ及びＢ、並びに出力0UT は、選択されたパスゲートにおいて可能な限りＶppに密接に追随することが望ましい。CLK及び/CLKの上昇がトランジスタＭ１及びＭ２を遮断状態からオンさせるためには、次の不等式が成り立たなければならない。Ｖcc＊Ｃ１／（Ｃ１＋ＣＢ）＞ＶtM1（不等式１）Ｖcc＊Ｃ２／（Ｃ２＋ＣＡ）＞ＶtM2（不等式２）通常、トランジスタＭ１及びＭ２のしきい電圧は等しい（ＶtM1＝ＶtM2）。ノードＢは更に、これに接続された別の回路素子であるパストランジスタＭ５のゲートを有している。それ故、第１の不等式を満足することは通常困難である。容量Ｃ１の大きさは、この不等式が確実に満たされるように増大することができる。一般に、クロックが数サイクルを経過しトランジスタＭ１及びＭ２がスイッチオンとスイッチオフを繰り返した後はノードＢの電圧はＶppに等しい。しかし、ノードＡ及びノードＢの昇圧は互に対称とはならない。なぜなら、ノードＢはこれに接続されたＭ５のゲート容量をもち、ノードＡはこれに類似のゲート容量をもたないからである。ノードＢにおけるグランドに対する全負荷容量ＣＢはノードＢに接続される全ての回路素子の影響、特にトランジスタＭ５のゲート容量、トランジスタＭ２のドレイン容量、トランジスタＭ１のゲート容量及び好適な実施例のトランジスタＭ４のドレイン容量及びゲート容量の影響、を受ける。クロック入力CLKにＶccなる電圧増大が生じると、ノードＢの電圧はＶcc ＊Ｃ１／（Ｃ１＋ＣＢ）だけ増大する。トランジスタＭ１及びＭ２をオンさせるためには、ノードＢにおけるこの電圧増大がトランジスタＭ１のしきい電圧よりも大きくなければならない。従って、Ｖcc＊Ｃ１／（Ｃ１＋ＣＢ）＞ＶtM1でなければならない。この不等式が成り立たない限り、キャパシタＣ１はトランジスタＭ１のゲートを十分に高くしてこれをオンさせることはできない。それ故、ＣＢが大きい時はキャパシタＣ１を大きなものにする。Ｖppがその最高の最終値に到達した後にCLK及び/CLKが動作し続けると、クロックCLKの代替的な位相期間中、トランジスタを介して行われるＣ１及びＣ２の容量結合によってノードＡ及びＢが更に昇圧される。請求の範囲１．各々が制御ゲートを有する複数の浮遊ゲートメモリセル（Ｃll−Ｃij）と、前記複数の浮遊ゲートメモリセルの制御ゲートに結合されたワード線（ＷＬ− ＷＬｉ）と、ソース、ドレイン及びゲートを有するパストランジスタ（Ｍ５）を含む高電圧スイッチと、昇圧回路とを備えたフラッシュ消去可能な不揮発性メモリにおいて、前記パストランジスタはＮＭＯＳパストランジスタであり、前記昇圧回路は、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ昇圧トランジスタ（Ｍ１）と、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ昇圧トランジスタ（Ｍ２）と、第１及び第２の端子を有する第１のＮＭＯＳ結合キャパシタ（Ｃ１）と、第１及び第２の端子を有する第２のＮＭＯＳ結合キャパシタ（Ｃ２）とを具備し、前記第１のＮＭＯＳ昇圧トランジスタのドレインが、前記第２のＮＭＯＳ昇圧トランジスタのゲート及び前記第２の結合キャパシタの第２の端子に接続され、前記第２のＮＭＯＳ昇圧トランジスタのドレインが、前記第１のＮＭＯＳ昇圧トランジスタのゲート、前記第１の結合キャパシタの第２の端子及び前記パストランジスタのゲートに接続され、前記高電圧スイッチの入力が、前記ＮＭＯＳパストランジスタのソース、前記第１のＮＭＯＳ昇圧トランジスタのソース及び前記第２のＮＭＯＳ昇圧トランジスタのソースに接続され、前記第１のＮＭＯＳ結合キャパシタの第１の端子が第１のクロック入力に接続されると共に、前記第２のＮＭＯＳ結合キャパシタの第１の端子が第２のクロック入力に接続され、前記ＮＭＯＳパストランジスタのドレインが前記ワード線に接続されていることを特徴とするフラッシュ消去可能な不揮発性メモリ。２．前記昇圧回路は更に、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ放電トランジスタ（Ｍ６）と、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ放電トランジスタ（Ｍ７）とを具備し、前記第１のＮＭＯＳ放電トランジスタのソースが前記第１のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記第２のＮＭＯＳ放電トランジスタのソースが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続されている、請求の範囲第１項に記載のフラッシュ消去可能な不揮発性メモリ。３．前記第１のＮＭＯＳ放電トランジスタのドレイン及び前記第２のＮＭＯＳ放電トランジスタのドレインがデコード入力に接続されている、請求の範囲第１項に記載のフラッシュ消去可能な不揮発性メモリ。４．前記第１のＮＭＯＳ放電トランジスタのゲート及び前記第２のＮＭＯＳ放電トランジスタのゲートが正の電源に接続されている、請求の範囲第２項又は第３項に記載のフラッシュ消去可能な不揮発性メモリ。５．前記第１のクロック入力と前記第２のクロック入力は決して同時にアサートされない、請求の範囲第１項から第４項のいずれか一項に記載のフラッシュ消去可能な不揮発性メモリ。６．更に、ソースが前記高電圧電源に接続され、ゲートが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続され、且つドレインが一つ以上の高電圧スイッチの出力（ＷＬ０−ＷＬＮ）に接続されている一つ以上のＮＭＯＳパストランジスタ（Ｍ５₀−Ｍ５_N）を具備する、請求の範囲第１項に記載のフラッシュ消去可能な不揮発性メモリ。７．更に、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ調整トランジスタ（Ｍ３）と、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ調整トランジスタ（Ｍ４）とを具備し、前記第１のＮＭＯＳ調整トランジスタのソース及びゲートが前記第１のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記第２のＮＭＯＳ調整トランジスタのソース及びゲートが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記高電圧スイッチの入力が、前記第１のＮＭＯＳ調整トランジスタのドレイン及び前記第２のＮＭＯＳ調整トランジスタのドレインに接続されている、請求の範囲第１項から第６項のいずれか一項に記載のフラッシュ消去可能な不揮発性メモリ。８．前記第２のクロック入力は前記第１のクロック入力の論理反転値である、請求の範囲第１項から第７項のいずれか一項に記載のフラッシュ消去可能な不揮発性メモリ。９．更に、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ調整トランジスタ（Ｍ３）と、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ調整トランジスタ（Ｍ４）と、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ放電トランジスタ（Ｍ６）と、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ放電トランジスタ（Ｍ７）とを具備し、前記第１のＮＭＯＳ調整トランジスタのソース及びゲートが前記第１のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記第２のＮＭＯＳ調整トランジスタのソース及びゲートが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記高電圧スイッチの入力が、前記第１のＮＭＯＳ調整トランジスタのドレイン及び前記第２のＮＭＯＳ調整トランジスタのドレインに接続され、前記第１のＮＭＯＳ放電トランジスタのソースが前記第１のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記第２のＮＭＯＳ放電トランジスタのソースが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続されている、請求の範囲第１項に記載のフラッシュ消去可能な不揮発性メモリ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ (72)発明者ビン・クワン・ラアメリカ合衆国、94043 カリフォルニア州、マウンテン・ビュウ、ナンバー16、スティアリン・ロード 405 (72)発明者ポウ・リン・チェンアメリカ合衆国、95070 カリフォルニア州、サラトガ、アロヨ・デ・アルグエッロ 12947 (72)発明者シェイン・ハルマーアメリカ合衆国、95132 カリフォルニア州、サン・ホセ、コニファー・レイン 1964 (72)発明者河村祥一アメリカ合衆国、94086 カリフォルニア州、サニィベイル、ナンバー101、ワシントン・アベニュー 555イー (72)発明者マイケル・シンチェ・チャンアメリカ合衆国、95129 カリフォルニア州、サン・ホセ、ロイヤル・アン・コート 1433 (72)発明者ヴィンセント・シー・ルンアメリカ合衆国、94041 カリフォルニア州、マウンテン・ビュウ、ミントン・レーン 520 (72)発明者矢野勝アメリカ合衆国、94086 カリフォルニア州、サニィベイル、ビー313、サウス・フェア・オークス・アベニュー 655 【要約の続き】より、昇圧トランジスタ及びパストランジスタの各ゲートの電圧を０Ｖに保持し、該トランジスタを作動停止させる。好適な実施例では、調整トランジスタ及び放電トランジスタは、共に高電圧パスゲート内に包含される。

Claims

【特許請求の範囲】１．高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリであって、各々が制御ゲートを有する複数の浮遊ゲートメモリセルと、前記複数の浮遊ゲートメモリセルの制御ゲートに結合されたワード線と、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ昇圧トランジスタと、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ昇圧トランジスタと、第１及び第２の端子を有する第１のＮＭＯＳ結合キャパシタと、第１及び第２の端子を有する第２のＮＭＯＳ結合キャパシタと、ソース、ドレイン及びゲートを有するＮＭＯＳパストランジスタと、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ放電トランジスタと、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ放電トランジスタとを具備し、前記第１のＮＭＯＳ昇圧トランジスタのドレインが、前記第２のＮＭＯＳ昇圧トランジスタのゲート及び前記第２の結合キャパシタの第２の端子に接続され、前記第２のＮＭＯＳ昇圧トランジスタのドレインが、前記第１のＮＭＯＳ昇圧トランジスタのゲート、前記第１の結合キャパシタの第２の端子及び前記パストランジスタのゲートに接続され、前記高電圧スイッチの入力が、前記ＮＭＯＳパストランジスタのソース、前記第１のＮＭＯＳ昇圧トランジスタのソース及び前記第２のＮＭＯＳ昇圧トランジスタのソースに接続され、前記第１のＮＭＯＳ結合キャパシタの第１の端子が第１のクロック入力に接続されると共に、前記第２のＮＭＯＳ結合キャパシタの第１の端子が第２のクロック入力に接続され、前記ＮＭＯＳパストランジスタのドレインが前記ワード線に接続され、前記第１のＮＭＯＳ放電トランジスタのソースが前記第１のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記第２のＮＭＯＳ放電トランジスタのソースが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続されている、高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。２．前記第１のＮＭＯＳ放電トランジスタのドレイン及び前記第２のＮＭＯＳ放電トランジスタのドレインがデコード入力に接続されている、請求の範囲第１項に記載の高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。３．前記第１のＮＭＯＳ放電トランジスタのゲート及び前記第２のＮＭＯＳ放電トランジスタのゲートが正の電源に接続されている、請求の範囲第２項に記載の高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。４．前記第１のクロック入力と前記第２のクロック入力は決して同時にアサートされない、請求の範囲第３項に記載の高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。５．更に、ソースが前記高電圧電源に接続され、ゲートが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続され、且つドレインが一つ以上の高電圧スイッチの出力に接続されている一つ以上のＮＭＯＳパストランジスタを具備する、請求の範囲第１項に記載の高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。６．高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリであって、各々が制御ゲートを有する複数の浮遊ゲートメモリセルと、前記複数の浮遊ゲートメモリセルの制御ゲートに結合されたワード線と、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ昇圧トランジスタと、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ昇圧トランジスタと、第１及び第２の端子を有する第１のＮＭＯＳ結合キャパシタと、第１及び第２の端子を有する第２のＮＭＯＳ結合キャパシタと、ソース、ドレイン及びゲートを有するＮＭＯＳパストランジスタと、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ調整トランジスタと、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ調整トランジスタとを具備し、前記第１のＮＭＯＳ昇圧トランジスタのドレインが、前記第２のＮＭＯＳ昇圧トランジスタのゲート及び前記第２の結合キャパシタの第２の端子に接続され、前記第２のＮＭＯＳ昇圧トランジスタのドレインが、前記第１のＮＭＯＳ昇圧トランジスタのゲート、前記第１の結合キャパシタの第２の端子及び前記パストランジスタのゲートに接続され、前記高電圧スイッチの入力が、前記ＮＭＯＳパストランジスタのソース、前記第１のＮＭＯＳ昇圧トランジスタのソース及び前記第２のＮＭＯＳ昇圧トランジスタのソースに接続され、前記第１のＮＭＯＳ結合キャパシタの第１の端子が第１のクロック入力に接続されると共に、前記第２のＮＭＯＳ結合キャパシタの第１の端子が第２のクロック入力に接続され、前記ＮＭＯＳパストランジスタのドレインが前記ワード線に接続され、前記第１のＮＭＯＳ調整トランジスタのソース及びゲートが前記第１のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記第２のＮＭＯＳ調整トランジスタのソース及びゲートが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記高電圧スイッチの入力が、前記第１のＮＭＯＳ調整トランジスタのドレイン及び前記第２のＮＭＯＳ調整トランジスタのドレインに接続されている、高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。７．前記第１のクロック入力と前記第２のクロック入力は決して同時にアサートされない、請求の範囲第６項に記載の高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。８．前記第２のクロック入力は前記第１のクロック入力の論理反転値である、請求の範囲第７項に記載の高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。９．更に、ソースが前記高電圧電源に接続され、ゲートが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続され、且つドレインが一つ以上の高電圧スイッチの出力に接続されている一つ以上のＮＭＯＳパストランジスタを具備する、請求の範囲第６項に記載の高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。１０．高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリであって、各々が制御ゲートを有する複数の浮遊ゲートメモリセルと、前記複数の浮遊ゲートメモリセルの制御ゲートに結合されたワード線と、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ昇圧トランジスタと、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ昇圧トランジスタと、第１及び第２の端子を有する第１のＮＭＯＳ結合キャパシタと、第１及び第２の端子を有する第２のＮＭＯＳ結合キャパシタと、ソース、ドレイン及びゲートを有するＮＭＯＳパストランジスタと、ソース、ドレイン及びゲートを有する第１のＮＭＯＳ調整トランジスタと、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ調整トランジスタとソース、ドレイン及びゲートを有する第１のＮＭＯＳ放電トランジスタと、ソース、ドレイン及びゲートを有する第２のＮＭＯＳ放電トランジスタとを具備し、前記第１のＮＭＯＳ昇圧トランジスタのドレインが、前記第２のＮＭＯＳ昇圧トランジスタのゲート及び前記第２の結合キャパシタの第２の端子に接続され、前記第２のＮＭＯＳ昇圧トランジスタのドレインが、前記第１のＮＭＯＳ昇圧トランジスタのゲート、前記第１の結合キャパシタの第２の端子及び前記パストランジスタのゲートに接続され、前記高電圧スイッチの入力が、前記ＮＭＯＳパストランジスタのソース、前記第１のＮＭＯＳ昇圧トランジスタのソース及び前記第２のＮＭＯＳ昇圧トランジスタのソースに接続され、前記第１のＮＭＯＳ結合キャパシタの第１の端子が第１のクロック入力に接続されると共に、前記第２のＮＭＯＳ結合キャパシタの第１の端子が第２のクロック入力に接続され、前記ＮＭＯＳパストランジスタのドレインが前記ワード線に接続され、前記第１のＮＭＯＳ調整トランジスタのソース及びゲートが前記第１のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記第２のＮＭＯＳ調整トランジスタのソース及びゲートが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記高電圧スイッチの入力が、前記第１のＮＭＯＳ調整トランジスタのドレイン及び前記第２のＮＭＯＳ調整トランジスタのドレインに接続され、前記第１のＮＭＯＳ放電トランジスタのソースが前記第１のＮＭＯＳ昇圧トランジスタのドレインに接続され、前記第２のＮＭＯＳ放電トランジスタのソースが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続されている、高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。１１．前記第１のＮＭＯＳ放電トランジスタのドレイン及び前記第２のＮＭＯＳ放電トランジスタのドレインがデコード入力に接続されている、請求の範囲第１０項に記載の高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。１２．前記第１のＮＭＯＳ放電トランジスタのゲート及び前記第２のＮＭＯＳ放電トランジスタのゲートが正の電源に接続されている、請求の範囲第１１項に記載の高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。１３．前記第１のクロック入力と前記第２のクロック入力は決して同時にアサートされない、請求の範囲第１２項に記載の高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。１４．更に、ソースが前記高電圧電源に接続され、ゲートが前記第２のＮＭＯＳ昇圧トランジスタのドレインに接続され、且つドレインが一つ以上の高電圧スイッチの出力に接続されている一つ以上のＮＭＯＳパストランジスタを有する、請求の範囲第１０項に記載の高電圧スイッチを有するフラッシュ消去可能な不揮発性メモリ。