JP2000511677A - ダイナミック半導体メモリの読み出し及びリフレッシュのための方法 - Google Patents

Abstract

(57)【要約】 本発明は、行及び列にマトリクス状に配置された多数の揮発性メモリセルを有するダイナミック半導体メモリのデータ内容の読み出し及びリフレッシュのための方法に関し、アドレス指定されたメモリセルからのデータ内容の読み出しは少なくとも２つのデータバス（ＤＱ１，ＤＱ２）を用いて行われ、これら少なくとも２つのデータバス（ＤＱ１，ＤＱ２）にデータ内容がワード毎に印加され、メモリセルのデータ内容のリフレッシュはリフレッシュパルスによって行われる。本発明では、リフレッシュパルスのトリガの後でデータバス（ＤＱ１，ＤＱ２）に存在しているデータワード（Ｄ１，Ｄ３）は所定の時間の間全データバスにおいて保持されたままであり、この所定の時間の後ではじめてスイッチオフパルスによってスイッチオフされる。

Description

【発明の詳細な説明】 ダイナミック半導体メモリの読み出し 及びリフレッシュのための方法 本発明は、行及び列にマトリクス状に配置された多数の揮発性メモリセルを有 するダイナミック半導体メモリのデータ内容の読み出し及びリフレッシュのため の方法であって、アドレス指定されたメモリセルからのデータ内容の読み出しは 少なくとも２つのデータバスを用いて行われ、これら少なくとも２つのデータバ スにデータ内容がワード毎に印加され、メモリセルのデータ内容のリフレッシュ はリフレッシュパルスによって行われる、ダイナミック半導体メモリのデータ内 容の読み出し及びリフレッシュのための方法に関する。 ダイナミック半導体メモリでは情報の格納は各メモリセルに配属されたキャパ シタに電荷を注入しこのキャパシタから取り出すことによって行われる。このキ ャパシタは、ワードラインを介して制御可能な選択トランジスタに結合されてい る。この選択トランジスタを介してこのキャパシタは充電及び放電される。メモ リセルに出入りする情報は同様にこの選択トランジスタに接続されたビットライ ンを介して流れる。読み出しの場合には、要求されたセルがビットラインに接続 され、これによりこのビットラインにおける電荷状況が変化する。読み出し増幅 器の活性化によってビットラインにおける電荷変化が論理１又は論理０の出力の ために増幅される。リーク電流によって周知のごとくキャパシタは時間とともに その電荷を失っていく。このため、メモリセルの情報は規則的な間隔でリフレッ シュされなければならない。ダイナミック半導体メモリを制御するために必要な 信号及び読み出し、書き込み及びリフレッシュ機能のための信号の組み合わせは 標準化されている。データ内容を読み出し及び同時にリフレッシュするための非 常に効果的な方法を有する本発明の対象の基礎になっているこのような標準は、 ＥＤＯ規格によるいわゆるヒドゥンリフレッシュ（Hidden Refresh）を有する拡 張データ出力モード（Enhanced Data Out）である。この拡張データ出力モード によってセルのデータへの迅速なアクセスが可能になる。というのも、大部分の 他のデータ出力モードの場合のように、データは列アドレス信号の非活性化によ ってスイッチオフされないからである。瞬時に残っているデータは次のデータが 出力側に印加されるまでアクティブのままである。これによりデータは例えばプ ロセッサによる後続処理のためにできるだけ長く保持される。ヒドゥンリフレッ シュはハードウェアの使用を低減するために導入された。半導体メモリの外部で はリフレッシュがいつ行われるかのみが決定される。 どのデータワードがリフレッシュされるかは、メモリ内部で決定される。この目 的のために、内部アドレスカウンタが設けられている。この内部アドレスカウン タは各リフレッシュ指示毎に１だけカウントアップされ、カウンタアドレスを出 力する。このカウンタアドレスは内部論理回路に行アドレスとして供給される。 リフレッシュ指示を識別するために、列アドレス信号は行アドレス信号の前に活 性化される。これにより、アドレスバスに存在しているアドレスに列アドレス乃 至は行アドレスの機能が割り当てられる。このリフレッシュ中には、出力される データワードはアクティブ状態でデータバスに印加されたままであり、同時にメ モリセルをリフレッシュしながらプロセッサはこのデータワードの後続処理に時 間を役立てることができる。２つ又はそれ以上の複数のデータバスを有するダイ ナミック半導体メモリの場合、この拡張データ出力モードの標準（ＥＤＯ規格） に従って、各データバス毎に列アドレス信号を印加するための信号入力側が設け られている。ヒドゥンリフレッシュを有する拡張データ出力モードの間には、次 のような列アドレス信号のみがアクティブである。すなわち、最後にデータワー ドが印加されたデータバスに対応する列アドレス信号のみがアクティブである。 ヒドゥンリフレッシュは、少なくとも１つの列アドレス信号のパッシブ状態の際 に行アドレス信号の時間限定的な非活性化によって開 始される。このことは他方でこのパッシブな列アドレス信号に割り当てられたデ ータバスにおけるデータワードの非活性化を惹起する。従って、アクティブな列 アドレス信号に割り当てられたデータバスに最後に印加されたデータワードだけ がアクティブのままであり、プロセッサにより処理可能であり、他方でその他の データバスは次に読み出されるデータワードの活性化まで利用されないままであ り、スイッチオフされたデータワードは例えばプロセッサにはもはや処理できな い。 本発明の課題は、少なくとも２つのデータバスを有するダイナミック半導体メ モリのデータ内容をＥＤＯ規格に従って読み出し及びリフレッシュするための方 法を提供することである。この方法ではリフレッシュ指示によってデータバスに 読み出しのために存在しているデータワードのうちのいずれもスイッチオフされ ない。 上記課題は請求項１記載の方法によって解決される。 本発明ではリフレッシュパルスのトリガの後でデータバスに存在しているデー タワードが所定の時間の間全データバスで保持されたままであり、この所定の時 間の後でスイッチオフパルスを用いてスイッチオフされる。このことは、ＥＤＯ 規格による拡張データ出力モードに規定された２つ又はそれ以上の複数のデータ バスを有するダイナミック半導体メモリの回路論理の真理値表の効果的な変更に 相応する。この真理値表は、この拡張データ出力モード（ＥＤＯ）に従って規定 された半導体メモリの回路の内部論理の比較的僅かな変更によって置き換えられ る。ヒドゥンリフレッシュ（Hidden Refresh）を有する拡張データ出力モード（ ＥＤＯ）に対して、本発明は次のような利点を有する。すなわち、リフレッシュ 指示の時点でデータバスに読み出しのために存在している全てのデータワードは このリフレッシュの間でもこれらデータバスに存在しており、スイッチオフパル スによって初めてスイッチオフされる。これによって、このリフレッシュの間に 各データバスのプロセッサはそれぞれデータワードを後続処理のために処理でき る。しかもこの際ＥＤＯ規格の他の有効な可能性を制限する必要がない。 本発明の原理によれば、行アドレス信号のアクティブ状態への移行によってア ドレスバスに存在しているアドレスに行アドレスが割り当てられ、列アドレス信 号のアクティブ状態への移行によってアドレスバスに存在しているアドレスに列 アドレスが割り当てられ、少なくとも１つの列アドレス信号の同時的なパッシブ 状態における行アドレス信号の短時間のパッシブ状態はリフレッシュ信号に相応 し、両方の列アドレス信号の同時的なパッシブ状態における行アドレス信号のパ ッシブ状態への移行によって、データバスに存在して いる全てのデータワードはスイッチオフされる。このことは、アクティブな読み 出し信号によってスイッチオンされる読み出し状態の間にさらに別のデータワー ドがメモリセルから同一のデータバスに印加されるまでは１つのデータワードが このデータバスに存在していることを惹起する。このことによって、データバス に存在しているデータワードを最大限可能な時間プロセッサが処理できる。スイ ッチオフパルスが全ての列アドレス信号の同時的なパッシブ状態における列アド レス信号のパッシブ状態への移行から構成されることによって、リフレッシュパ ルスによってデータバスに存在しているデータワードはスイッチオフされない。 このリフレッシュパルスそれ自体は少なくとも１つの列アドレス信号のパッシブ 状態の間の行アドレス信号の時間的に限定された状態から構成される。行アドレ ス信号のパッシブ状態への移行によって初めてデータバスに存在しているデータ ワードがスイッチオフされる。この行アドレス信号のパッシブ状態への移行の際 には、同時に全列アドレス信号はパッシブ状態にある。本発明によって構成され るダイナミック半導体メモリでは、読み出し状態でもヒドゥンリフレッシュなし にデータバスに存在しているデータワードは、行アドレス信号及び列アドレス信 号が同時にパッシブである場合に初めてスイッチオフされる。そしてこれによっ て不利な点は生じない。というのも、読み出し信号の パッシブ状態への移行又は書き込み信号のアクティブ状態への移行とともに生じ る、データバスに存在しているデータワードのさらに別のスイッチオフの可能性 には触れていないからである。 読み出されるべきデータワードをデータバスに印加するために、行アドレス信 号、読み出し信号及び列アドレス信号のアクティブ状態への移行の後で、アドレ ス指定されたメモリセルに格納されているデータワードはアクティブ状態の列ア ドレス信号に割り当てられたデータバスに印加される。 さらに、読み出されるべきデータワードの印加持続時間を最大にするために、 有利には、行アドレス信号及び読み出し信号のアクティブ状態及び列アドレス信 号及び書き込み信号のパッシブ状態において、パッシブ状態の列アドレス信号に 割り当てられたデータバスに存在しているデータワードは保持されたままである 。 読み出すべきデータワードをデータバスに印加するために、ＥＤＯ規格によれ ば、全ての他のデータバスに割り当てられた列アドレス信号はパッシブ状態にあ ることが必要とされる。列アドレス信号の移行によって相応のデータワードがさ らに印加されたままになることによって、２つのデータワードの印加の間の時間 的間隔が小さく保持される。 データバスに結合された他の回路がデータワードの 確実な出力をできるために、行アドレス信号及び全列アドレス信号のパッシブ状 態において全データバスでトライステート状態がスイッチオンされる。 データを出力するための半導体メモリ制御の他の手段として、有利には、行ア ドレス信号及び列アドレス信号のアクティブ状態及び書き込み信号のパッシブ状 態の際に読み出し信号をアクティブ状態にセットすることによってこの半導体メ モリは読み出し状態にシフトされる。 読み出し状態又は書き込み状態を明確に定めるために、有利には、行アドレス 信号、列アドレス信号及び読み出し信号のアクティブ状態の際には書き込み信号 のアクティブ状態への移行は阻止される。 有利な実施形態では、アクティブ状態には論理０が相応し、バイナリ制御信号 のパッシブ状態には論理１が相応する。 本発明のさらに別の特徴部分の構成、利点は、唯一の図に基づく実施例の以下 の記述から得られる。 図は、行アドレス信号ＲＡＳ（Row Access Strobe）、それぞれ２つのデータ バスＤＱ１及びＤＱ２に割り当てられた列アドレス信号ＣＡＳ１乃至はＣＡＳ２ （Column Access Strobe）、読み出し信号ＯＥ（Output Enable）及び書き込み 信号ＷＥ（Write Enable）ならびにアドレスバスＡｄｒに存在している行アドレ スＲ及び列アドレスＣ１、Ｃ２、Ｃ３及び２つのデー タバスＤＱ１、ＤＱ２に存在しているデータワードＤ１、Ｄ２、Ｄ３の、ダイナ ミック半導体メモリにおいてヒドゥンリフレッシュを有する読み出し状態の間の 時間的な経過を示している。このダイナミック半導体メモリが行アドレス信号Ｒ ＡＳ、第ｌのデータバスＤＱ１に割り当てられた第１の列アドレス信号ＣＡＳ１ 、第２のデータバスＤＱ２に割り当てられた第２の列アドレス信号ＣＡＳ２、読 み出し信号ＯＥ及び書き込み信号ＷＥによりＥＤＯ規格に従ってクロックパルス によって制御されることは当業者にとって周知であり、ここでは詳細については 説明する必要はない。これについてはＤＲＡＭに対するＪＥＤＥＣ規格、Extend ed Data Output（ＥＤＯ）を内容全体について参照すること。 制御信号は最初はパッシブ状態、つまり論理１乃至は約＋５Ｖの比較的高い電 圧レベルにある。行アドレス信号ＲＡＳのアクティブ状態への移行１によってア ドレスバスＡｄｒに存在している第１のアドレスには行アドレスＲの機能が割り 当てられる。読み出し信号ＯＥの活性化２は半導体メモリを読み出し状態にシフ トさせ、メモリセルからのデータの出力が可能になる。そのすぐ後に行われる第 １の列アドレス信号ＣＡＳ１の活性化３はアドレスバスＡｄｒに存在している第 ２のアドレスに第１の列アドレスＣ１の機能を割り当てる。第１の行アドレスＲ 及び第１の列アドレスＣ１ はメモリセルの１つのグループに割り当てられ、メモリセルのこのグループに存 在しているデータワードＤ１を検出する。活性化された第１の列アドレス信号Ｃ ＡＳ１はこの第１の列アドレス信号ＣＡＳ１に割り当てられるデータバスＤＱ１ を検出し、アクティブ状態の読み出し信号ＯＥは半導体メモリが読み出し状態に あることを確定する。この結果、第１の行アドレスＲ及び第１の列アドレスＣ１ に割り当てられた第１のデータワードＤ１が第１のデータバスＤＱ１に印加され る。第１の列アドレス信号ＣＡＳ１の非活性化４の後でも第１のデータワードＤ １は第１のデータバスＤＱ１にてアクティブなままである。よって、この第１の データワードＤ１はさらに他の回路部分、例えば半導体メモリに接続されたプロ セッサで処理できる。第２の列アドレス信号ＣＡＳ２の活性化５によってアドレ スバスＡｄｒに存在している第３のアドレスに第２の列アドレスＣ２の機能が割 り当てられる。そして行アドレスＲ及び第２の列アドレスＣ２に割り当てられた 第２のデータワードＤ２が第２のデータバスＤＱ２に印加される。第２の列アド レス信号ＣＡＳ２の非活性化６の後でも第２のデータワードＤ２は第２のデータ バスＤＱ２にてアクティブなままであり、従って同様にさらにプロセッサによっ て読み出される。第１の列アドレス信号ＣＡＳ１の更なる活性化７の後でアドレ スバスＡｄｒに存在している第４のアドレスに第３の 列アドレスＣ３の機能が割り当てられる。そして行アドレスＲ及び第３の列アド レスＣ３に割り当てられた第３のデータワードＤ３が第１のデータバスＤＱ１に 印加される。この場合、第１のデータワードＤ１はこの第３のデータワードＤ３ の印加の直前までアクティブである。その限りでは、データバスＤＱ１、ＤＱ２ に存在しているデータワードＤ１、Ｄ２、Ｄ３を制御信号ＲＡＳ，ＣＡＳ１，Ｃ ＡＳ２，ＯＥ，ＷＥの状態に基づいてここに図示されているように実装すること は、標準化された拡張データ出力モード（ＥＤＯ）に相応する。ここで図に示さ れた時間区間は次のような意味を有する： ｔ_RAC 行アドレス信号の後の最大アクセス時間 ｔ_AA 列アドレスの後の最大アクセス時間 ｔ_OEA 読み出し信号の後の最大アクセス時間 ｔ_CAC 列アドレス信号の後の最大アクセス時間 ｔ_CP ２つの列アドレス信号の間の最小時間 ｔ_DOH 先行するＣＡＳアクセスの最小保持時間 ｔ_RP リフレッシュ指示の持続時間 ｔ_REZ 行アドレス信号のスイッチオフを基準としたデータ出力の最大スイッチ オフ時間 図の中で斜線で示されたアドレスバスＡｄｒ及びデータバスＤＱ1、ＤＱ２の 信号の際には、全てのビットラインに論理１か又は論理０かが存在している。こ の図でデータバスＤＱ1、ＤＱ２の信号が1本の水平ラインによって示されている 際には、それぞれのデータバスＤＱ1乃至はＤＱ２はトライステート状態にある 。 本発明では、時間ｔ_RPで限定される行アドレス信号ＲＡＳの非活性化８による メモリセルのリフレッシュが設けられている。この場合、行アドレス信号ＲＡＳ の非活性化８の際に、第２の列アドレス信号ＣＡＳ２はパッシブ状態にあるが、 列アドレス信号のうちの少なくとも１つＣＡＳ1はアクティブに切り換えられて いる。第１の列アドレス信号ＣＡＳ１が改めて非活性化９した後でも、第２のデ ータワードＤ２は第２のデータバスＤＱ２において及び第３のデータワードＤ３ は第１のデータバスＤＱ１において引き続きアクティブのままであり、プロセッ サにより処理可能である。ようやく行アドレス信号ＲＡＳが非活性化１０される ことによって両方のデータワードＤ２，Ｄ３はスイッチオフされ、データバスＤ Ｑ１、ＤＱ２はトライステ ート状態１１にセットされる。リフレッシュなしの読み出しの際にも、データバ スＤＱ１、ＤＱ２に存在している読み出すべきデータワードＤ２，Ｄ３は、行ア ドレス信号ＲＡＳ及び両方の列アドレス信号ＣＡＳ１、ＣＡＳ２がパッシブ状態 になってようやく初めてスイッチオフされる。このことによってＥＤＯ規格は制 限されないし、不利な点も発生しない。というのも、読み出し信号（ＯＥ）のパ ッシブ状態への移行又は書き込み信号（ＷＥ）のアクティブ状態への移行による 他のスイッチオフの可能性が存在するからである。 参照符号リスト １ 行アドレス信号のアクティブ状態への移行 ２ 読み出し信号のアクティブ状態への移行 ３ 第１の列アドレス信号のアクティブ状態への移行 ４ 第１の列アドレス信号のパッシブ状態への移行 ５ 第２の列アドレス信号のアクティブ状態への移行 ６ 第２の列アドレス信号のパッシブ状態への移行 ７ 第１の列アドレス信号のアクティブ状態への移行 ８ 行アドレス信号の時間限定的なパッシブ状態への移行 ９ 第１の列アドレス信号のパッシブ状態への移行 １０ 行アドレス信号のパッシブ状態への移行 １１ トライステート状態 ＲＡＳ 行アドレス信号 ＣＡＳ１ 第１の列アドレス信号 ＣＡＳ２ 第２の列アドレス信号 ＯＥ 読み出し信号 ＷＥ 書き込み信号 Ａｄｒ アドレスバス ＤＱ１ 第１のデータバス ＤＱ２ 第２のデータバス Ｒ 行アドレス Ｃ１ 第１の列アドレス Ｃ２ 第２の列アドレス Ｃ３ 第３の列アドレス Ｄ１ 第１の読み出すべきデータワード Ｄ２ 第２の読み出すべきデータワード Ｄ３ 第３の読み出すべきデータワード

Claims (1)

1. 【特許請求の範囲】 １．行及び列にマトリクス状に配置された多数の揮発性メモリセルを有するダイ ナミック半導体メモリのデータ内容の読み出し及びリフレッシュのための方法で あって、 アドレス指定されたメモリセルからのデータ内容の読み出しは少なくとも２ つのデータバス（ＤＱ１，ＤＱ２）を用いて行われ、該少なくとも２つのデータ バス（ＤＱ１，ＤＱ２）にデータ内容がワード毎に印加され、メモリセルのデー タ内容のリフレッシュはリフレッシュパルスによって行われる、ダイナミック半 導体メモリのデータ内容の読み出し及びリフレッシュのための方法において、 リフレッシュパルスのトリガの後でデータバス（ＤＱ１，ＤＱ２）に存在し ているデータワード（Ｄ１，Ｄ３）は所定の時間の間全てのデータバスにおいて 保持されたままであり、この所定の時間の後ではじめてスイッチオフパルスによ ってスイッチオフされることを特徴とする、ダイナミック半導体メモリのデータ 内容の読み出し及びリフレッシュのための方法。 ２．アクティブ状態への行アドレス信号（ＲＡＳ）の移行（１）によって、アド レスバス（Ａｄｒ）に存在しているアドレスに行アドレス（Ｒ）が割り当て られ、 アクティブ状態への列アドレス信号（ＣＡＳ１，ＣＡＳ２）の移行（３、５ 、７）によって、アドレスバス（Ａｄｒ）に存在しているアドレスに列アドレス （Ｃ１，Ｃ２，Ｃ３）が割り当てられ、 少なくとも１つの列アドレス信号（ＣＡＳ１，ＣＡＳ２）の同時的なパッシ ブ状態における行アドレス信号（ＲＡＳ）の短時間（ｔ_RP）のパッシブ状態（８ ）はリフレッシュ信号に相応し、 両方の列アドレス信号（ＣＡＳ１，ＣＡＳ２）の同時的なパッシブ状態にお ける行アドレス信号（ＲＡＳ）のパッシブ状態への移行（１０）によって、デー タバス（ＤＱ１，ＤＱ２）に存在している全てのデータワード（Ｄ１，Ｄ２，Ｄ ３）はスイッチオフされることを特徴とする請求項１記載の方法。 ３．行アドレス信号（ＲＡＳ）のアクティブ状態への移行（１）、読み出し信号 （ＯＥ）のアクティブ状態への移行（２）及び列アドレス信号（ＣＡＳ１，ＣＡ Ｓ２）のアクティブ状態への移行（３）の後で、アドレス指定されたメモリセル に格納されたデータワード（Ｄ１，Ｄ２，Ｄ３）はアクティブ状態の前記列アド レス信号（ＣＡＳ１，ＣＡＳ２）に割り当てられたデータバス（ＤＱ１，ＤＱ２ ）に印加されることを特徴とする請求項１又は２記載の方法。 ４．行アドレス信号（ＲＡＳ）、読み出し信号（ＯＥ ）のアクティブ状態及び列アドレス信号（ＣＡＳ１，ＣＡＳ２）、書き込み信号 （ＷＥ）のパッシブ状態の際に、パッシブ状態の前記列アドレス信号（ＣＡＳ１ ，ＣＡＳ２）に割り当てられたデータバス（ＤＱ１，ＤＱ２）に存在しているデ ータワード（Ｄ１,Ｄ２，Ｄ３）は保持されたままであることを特徴とする請求 項１〜３までのうちの１項記載の方法。 ５．行アドレス信号（ＲＡＳ）及び全ての列アドレス信号（ＣＡＳ１，ＣＡＳ２ ）のパッシブ状態の際には、全てのデータバス（ＤＱ１，ＤＱ２）でトライステ ート状態（１１）がスイッチオンされることを特徴とする請求項１〜４までのう ちの１項記載の方法。 ６．行アドレス信号（ＲＡＳ）、列アドレス信号（ＣＡＳ１，ＣＡＳ２）のアク ティブ状態及び書き込み信号（ＷＥ）のパッシブ状態の際に、読み出し信号（Ｏ Ｅ）のアクティブ状態へのセットによって半導体メモリは読み出し状態にシフト されることを特徴とする請求項１〜５までのうちの１項記載の方法。 ７．行アドレス信号（ＲＡＳ）、列アドレス信号（ＣＡＳ１，ＣＡＳ２）及び読 み出し信号（ＯＥ）のアクティブ状態の際に、書き込み信号（ＷＥ）のアクティ ブ状態への移行は阻止されることを特徴とする請求項１〜６までのうちの１項記 載の方法。 ８．論理０はアクティブ状態に相応し、論理１はパッシブ状態に相応することを 特徴とする請求項１〜７までのうちの１項記載の方法。