JP2000513478A - シンクロナス・ダイナミック・ランダム・アクセス・メモリの自動活性化 - Google Patents

シンクロナス・ダイナミック・ランダム・アクセス・メモリの自動活性化

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Abstract

(57)【要約】 開示されるシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）はメモリ・アレイを含んで、コマンド信号及びアドレス・ビットに応答する。コマンド・デコーダ／コントローラが、選択されたコマンド信号に応答して、プリチャージ・コマンド、アクティブ・コマンド、並びに転送コマンドを異なる時刻に始動する。コマンド・デコーダ／コントローラは、プリチャージ・コマンド中にアクティブ・コマンドを始動する。指示回路が、プリチャージ・コマンドに応答して、プリチャージ・コマンド動作の完了を指示するプリチャージ完了信号を提供する。行アドレス・ラッチが、アクティブ・コマンドに応答して、アクティブ・コマンドの始動時に提供されるアドレス・ビットによって指示される、メモリ・アレイの行アドレスを表す値を受け取り、これを保持し、プリチャージ完了信号に応答して、この行アドレスをリリースする。

Description

【発明の詳細な説明】 シンクロナス・ダイナミック・ランダム・アクセス・メモリの自動活性化 技術分野 本発明は、半導体メモリ集積回路に関し、詳細には同期ダイナミック・ランダ ム・アクセス・メモリに関する。 背景技術 同期ダイナミック・ランダム・アクセス・メモリ又はシンクロナス・ダイナミ ック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）は、同期型メモリ・システム 中で動作するように設計されている。したがって、電圧低下及びセルフ・リフレ ッシュ・モード時のクロック・イネーブル信号を除く全ての入出力信号がシステ ム・クロックのアクティブ・エッジに同期される。 ＳＤＲＡＭは、ダイナミック・メモリの動作性能を大幅に向上させる。例えば 、幾つかのＳＤＲＡＭは、列アドレスを自動的に生成して、データを記憶するた めにＳＤＲＡＭ内で行及び列に組織された記憶セルのメモリ・アレイにアドレス することによって、バースト・モードのバースト・データを高速なデータ転送速 度で同期的に提供することができる。更に、ＳＤＲＡＭが２つのメモリ・アレイ ・バンクを有する場合は、２つのバンク間のインターリーブによってプリチャー ジ時間を隠すことができることが好ましい。 非同期型ＤＲＡＭでは、ひとたび行アドレス及び列アドレスがそのＤＲＡＭに 発せられ、行アドレス・ストローブ信号及び列アドレス・ストローブ信号が不活 性化されると(deactivated)、ＤＲＡＭメモリは、プリチャージされ(precharged )、他のアクセスに対して使用可能となる。しかしながら、以前の列アクセスが 完了するまでは、ＤＲＡＭアレイ内において他の行にアクセスすることができな い。 対照的にＳＤＲＡＭは、そのＳＤＲＡＭメモリ・アレイにおける複数の記憶セ ルから成る行にアクセスし、プリチャージするのに別個のコマンドを必要とする 。複数のバンク・メモリ・アレイを有するＳＤＲＡＭのようなＳＤＲＡＭに行ア ド レス及び列アドレスが一旦提供されると、アクセスされたバンク・メモリ・アレ イは、その後も活性化状態を維持する。ＰＲＥＣＨＡＲＧＥ（プリチャージ）コ マンドがメモリ・アレイの選択された行を不活性化し、プリチャージするまでは 、内部的に生成された行アドレス・ストローブは活性化状態を維持し、その選択 された行はオープンしている。 ＳＤＲＡＭの転送動作には、以前にアクセスされたバンク・メモリ・アレイを 不活性化し、プリチャージするＰＲＥＣＨＡＲＧＥコマンド動作を実行すること と、行アドレスをレジスタ（記録）し、転送動作中にアクセスされるべきバンク ・メモリ・アレイを活性化するＡＣＴＩＶＥ（アクティブ：活性）コマンド動作 を実行することと、列アドレスをレジスタし、バースト・サイクルを始動する転 送ＲＥＡＤ（リード）コマンド或いは転送ＷＲＩＴＥ（ライト）コマンドを実行 することとが含まれる。多くの周波数で、ＰＲＥＣＨＡＲＧＥコマンド動作及び ＡＣＴＩＶＥコマンド動作を実行する時間は、余分なクロック・サイクルにまで 加算され、待ちサイクルとなる無駄な時間となる。よって、ＳＤＲＡＭでのラン ダム読出し（ＲＥＡＤＳ）及びランダム書込み（ＷＲＩＴＥＳ）の間に起こりう る無駄なクロック・サイクルを排除する必要がある。 発明の開示 本発明は、データを記憶するために行及び列に組織された複数の記憶セルから 成るメモリ・アレイを有する記憶装置であり、コマンド信号に応答する記憶装置 を提供する。この記憶装置は、システム・クロックのアクティブ・エッジに同期 して動作し、選択されたコマンド信号に応答して、システム・クロックの第１の アクティブ・エッジで、メモリ・アレイ上での第１の動作を制御する第１のコマ ンドを始動するコマンド・デコーダ／コントローラを有する。更にコマンド・デ コーダ／コントローラは、システム・クロックの第２のアクティブ・エッジで、 メモリ・アレイ上での第２の動作を制御する第２のコマンドを始動する。システ ム・クロックのこの第２アクティブ・エッジは、第１動作中に発生する。指示回 路が、第１コマンドに応答し、第１動作の完了を指示する第１コマンド完了信号 を提供する。第２回路が、第２コマンドに応答して第２動作の第１の部分を実行 し、第１コマンド完了信号に応答して第２動作の第２の部分を実行する。 本発明の好適実施例では、第２のコマンドはアクティブ・コマンドである。こ の実施例では、第２動作の第１部分が、メモリ・アレイの行アドレスを表す値を 受け取り、これを保持する。第２動作第２の部分が、行アドレスをリリースし、 メモリ・アレイにおける複数の記憶セルから成る行を活性化する。 本発明の好適実施例では、第１コマンドはプリチャージ・コマンドであり、第 １動作が、メモリ・アレイに対するプリチャージと不活性化とを含む。任意選択 で、第１のコマンドが転送コマンドであり、第１動作が、メモリ・アレイの記憶 セルへ、或いは該記憶セルからデータを転送する第１の転送動作部分と、コマン ド・デコーダ／コントローラが前記転送動作部分後に自動的に自動プリチャージ 動作部分を始動する第２の自動プリチャージ動作部分とを含む。転送コマンドは 、読出しコマンドでも書込みコマンドでもよい。 メモリ装置の好適実施例では、指示回路が、タイムアウト回路を含む。メモリ 装置の他の好適実施例では、指示回路が監視回路を含む。 本発明の一好適実施例では、記憶装置はシンクロナス・ダイナミック・ランダ ム・アクセス・メモリ（ＳＤＲＡＭ）である。ＳＤＲＡＭが、第２のメモリ・ア レイを有し、このＳＤＲＡＭが、２つのバンク・メモリ・アレイを含むように構 築されることが好ましい。本発明の好ましいこの形態では、ＳＤＲＡＭは、バン ク・メモリ・アレイを選択して転送動作を行うように為すバンク選択ビットに応 答する。 図面の簡単な説明 第１図は、本発明に従ったＳＤＲＡＭのブロック図である。 第２図は、４サイクル読出し・バースト転送動作を示すタイミング図である。 第３図は、４サイクル書込みバースト転送動作を示すタイミング図である。 第４図は、ＲＥＡＤコマンドに続いてＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンド を実施する４サイクル読出し・バースト転送動作を示すタイミング図である。 発明を実施するための最良の形態 好適実施例の以下の詳細説明では、本明細書の一部を構成し、本発明を実施す ることのできる具体的な実施例を例示的に示す添付図面を参照する。他の実施例 を利用することができ、構造的及び論理的な変更は、本発明の範囲から逸脱する ことなく実施可能であることを理解されたい。よって、以下の詳細説明を限定的 な意味で受け取るべきではなく、本発明の範囲は、添付の請求の範囲によって画 定されるものである。 本発明に従ったシンクロナス・ダイナミック・ランダム・アクセス・メモリ又 は同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）の概要を、ブ ロック図の形で第１図の２０に示す。このＳＤＲＡＭ２０の回路の多くは、Micr on Technology，Inc.社のMT48LC4M4R1 S 4 MEG X 4 SDRAM等の周知のＳＤＲＡＭ の回路と類似のものであり、引用することで本明細書に組み込む同社の機能仕様 書に詳細に説明されている。ＳＤＲＡＭ２０は、バンク０メモリ・アレイ２２及 びバンク１メモリ・アレイ２４を含み、双方ともに行及び列に組織されたデータ 記憶用の複数の記憶セルを有する。ＳＤＲＡＭ２０の一実施例において、各バン ク・メモリ・アレイは、２０４８行×１０２４列の個別アレイを４つ含む。 第１図に示すように、電源は、ＳＤＲＡＭ２０のピンＶｃｃ及びＶｓｓに提供 される。一般的なＳＤＲＡＭ２０は、３．３Ｖ環境などの低電圧環境で最適なメ モリ性能を示す。システム・クロック（ＣＬＫ）信号はＣＬＫ入力ピンを通して ＳＤＲＡＭ２０に提供され、クロック・イネーブル信号（ＣＫＥ）はＣＫＥ入力 ピンを通して提供される。ＣＬＫ信号は、ＣＫＥ信号の状態に基づいて活性化・ 不活性化される。電圧低下時及びセルフ・リフレッシュ・モード時のＣＫＥ入力 信号を除いて、ＳＤＲＡＭ２０の全ての入出力信号は、ＣＬＫ信号のアクティブ ・ゴーイング・エッジ（第１図に示す実施例のポジティブ・ゴーイング・エッジ ）に同期される。 チップ・セレクト（ＣＳ*）入力ピンはＣＳ*信号を入力し、それがローの時に コマンド・デコーダ２６を許可し（イネーブル）、ハイの時にコマンド・デコー ダ２６を禁止する（ディスエーブル）。コマンド・デコーダ２６は、コマンド・ コントローラ２８内に含まれる。コマンド・デコーダ２６は、ＲＡＳ*ピン上で 行アドレス・ストローブ（ＲＡＳ*）信号、ＣＡＳ*ピン上で列アドレス・ストロ ーブ（ＣＡＳ*）信号、ＷＥ*ピン上で書込みイネーブル（ＷＥ*）信号を含む制 御信号を受け取る。コマンド・デコーダ２６は、ＲＡＳ*信号、ＣＡＳ*信号、並 びにＷＥ*信号をデコードし、コマンド・コントローラ２８を、特定の コマンド動作シーケンス中に置く。コマンド・コントローラ２８は、バンク０メ モリ・アレイ２２及びバンク１メモリ・アレイ２４からの読出し、或いはこれら への書込みの制御時等でのデコードされたコマンドに基づいて、ＳＤＲＡＭ２０ の各種回路を制御する。バンク・アドレス（ＢＡ）信号がＢＡ入力ピンに提供さ れ、コマンド・コントローラ２８によって発せられたコマンドによって何れのバ ンク・メモリ・アレイを動作させなければならないかを規定する。 アドレス入力ビットは、入力ピンＡＯ〜Ａ１０に提供される。後述するように 、行アドレス入力ビット及び列アドレス入力ビットは共にアドレス入力ピンに提 供される。書込み転送動作時に、データは、入出力ピン（ＤＱ１〜ＤＱ４）を通 してＳＤＲＡＭ２０に提供される。読出し転送動作時に、データは、入出力ピン ＤＱ１〜ＤＱ４を介してＳＤＲＡＭ２０から出力される。入出力マスク信号が、 ＤＱＮ入力ピンに提供され、データ・イン・バッファ３０及びデータ・アウト・ バッファ３２を非持続的にバッファ制御する。 ＳＤＲＡＭ２０は、予め規定された方法で、パワー・アップ及び初期化が実施 されなければならない。更に、バンク０メモリ・アレイ２２及びバンク１メモリ ・アレイ２４が、プリチャージされ、アイドル状態に置かれなければならない。 バンク・メモリ・アレイのプリチャージは、後に詳述するプリチャージ・コマン ド動作で実行される。アイドル状態になった後、２つのＡＵＴＯ−ＲＥＦＲＥＳ Ｈ（自動リフレッシュ）動作が実行されなければない。一般に、ＡＵＴＯ−ＲＥ ＦＲＥＳＨコマンド及びＳＥＬＦ−ＲＥＦＲＥＳＨ（セルフ・リフレッシュ）コ マンドの２つのリフレッシュ・コマンドがＳＤＲＡＭ２０で使用可能である。メ モリ・アレイをリフレッシュするために、ＡＵＴＯ−ＲＥＦＲＥＳＨ及びＳＥＬ Ｆ−ＲＥＦＲＥＳＨコマンドが、リフレッシュ・コントローラ３４、セルフ・リ フレッシュ・オシレータ及びタイマ３６、並びにリフレッシュ・カウンタ３８を 使って当業界で公知の方法にて実行される。２つのＡＵＴＯ−ＲＥＦＲＥＳＨ動 作が実行されると、ＳＤＲＡＭ２０は、モード・レジスタ４０のプログラミング に使用可能となる。ＳＤＲＡＭ２０がパワーアップされたときに、モード・レジ スタ４０は未知状態を有しているとみなされる。従って、動作コマンドを実行す る前に、モード・レジスタ４０をセット或いはプログラムしなければならない。 モード・レジスタ４０は一般に持続性のレジスタであり、一旦プログラムされ ると、再びプログラムされるか、ＳＤＲＡＭ２０が電源供給を失うまで、プログ ラム操作コードを維持し続ける。ＳＤＲＡＭ２０で起こりうるプログラマブル・ オプションの殆どは、モード・レジスタ４０に記憶された操作コード中に規定さ れる。一般に、モード・レジスタ４０は、ＣＳ*、ＲＡＳ*、ＣＡＳ*及びＷＥ*が ローにレジスタされているときに決定されるＳＥＴ ＭＯＤＥ ＲＥＧＩＳＴＥ Ｒ（モード・レジスタ設定）コマンドを使って、ＢＡ入力ピン及びアドレス入力 Ａ０〜Ａ１０を介して所望の命令コードを提供することによってプログラムされ る。 ＣＬＫ信号の立上がりエッジで、ＣＳ*及びＲＡＳ*信号がロー、ＣＡＳ*及び ＷＥ*信号がハイのとき、有効なＡＣＴＩＶＥ（アクティブ）コマンドがコマン ド・コントローラ２８によって始動される。ＡＣＴＩＶＥコマンド時でのＢＡ信 号の状態が、何れのバンク・メモリ・アレイを活性化し、アドレス指定すべきか を決定する。ＡＣＴＩＶＥコマンド時に、入力ピンＡＯ〜Ａ１０上のアドレス・ ビットによって指示されたような選択されたバンク・メモリ・アレイの行アドレ スを表す値が、クロック・ジェネレータ回路４４から生成されたクロック信号に 応答して行アドレス・ラッチ４２にラッチされる。ラッチされた行アドレスは行 マルチプレクサ４６に提供され、該行マルチプレクサ４６は、ＢＡ信号の状態に 従って、バンク０メモリ・アレイ２２に提供すべき行アドレスを行アドレス・バ ッファ４８に提供するか、或いは、バンク１メモリ・アレイ２４に提供すべき行 アドレスを行アドレス・バッファ５０に提供する。行デコーダ５２は、行アドレ ス・バッファ４８から提供された行アドレスをデコードして、読出し転送動作或 いは書込み転送動作のために、その行アドレスに対応する２，０４８本の内の１ ライン又は１行を活性化し、これによってバンク０メモリ・アレイ２２の複数記 憶セルの内の対応行を活性化する。行デコーダ５４も同様にして、行アドレス・ バッファ５０中の行アドレスをデコードして、読出し転送動作或いは書込み転送 動作のために、その行アドレスに対応する、バンク１メモリ・アレイ２４に関す る２，０４８本の内の１ライン又は１行を活性化し、これによってバンク１メモ リ・アレイ２４の複数記憶セルの内の対応行を活性化する。選択されたバン ク・メモリの１行がＡＣＴＩＶＥコマンドで活性化した後に、行にアクセスする ためには、別のＡＣＴＩＶＥコマンドがバンク・メモリ・アレイに付与される前 に、後述するＰＲＥＣＨＡＲＧＥコマンド或いはＡＵＴＯ−ＰＲＥＣＨＡＲＧＥ コマンドでこのバンク・メモリ・アレイがプリチャージされなければならない。 ＣＬＫ信号の立上がりエッジで、ＣＳ*及びＣＡＳ*信号がロー、ＲＡＳ*及び ＷＥ*信号がハイのとき、有効なＲＥＡＤコマンドが始動される。コマンド・コ ントローラ２８からのＲＥＡＤコマンドが、列アドレス・ラッチ５６を制御する 。列アドレス・ラッチ５６は、ＲＥＡＤコマンドの始動時に、アドレス・ビット ＡＯ〜Ａ９を受け取り、ＢＡ信号によって選択されたバンク・メモリ・アレイの 列アドレスを表す値を保持する。列アドレス・ラッチ５６は、クロック・ジェネ レータ５８によって生成されたクロック信号に応答してこの列アドレスをラッチ する。アドレス・ピンＡ１０は、ＲＥＡＤコマンド後に、後に詳述するＡＵＴＯ −ＰＲＥＣＨＡＲＧＥ（自動プリチャージ）コマンドを自動的に始動すべきかど うかを決定するコマンド信号の入力経路を提供する。コマンド・コントローラ２ ８から提供されたＲＥＡＤコマンドはまた、バースト・カウンタ６０を始動させ ることによって、後に詳述するバースト読出しサイクルを始動する。 列アドレス・バッファ６２は、バースト・カウンタ６０の出力を受け取り、列 アドレスの現在のカウントを列デコーダ６４に提供する。列デコーダ６４は１， ０２４×４本のライン又は列の内の４ライン又は４列を活性化して、現在の列ア ドレスに対応するセンス増幅器及び入出力（Ｉ／Ｏ）ゲーティング回路６６と、 センス増幅器及び入出力（Ｉ／Ｏ）ゲーティング回路６８とに提供する。センス 増幅器及びＩ／０ゲーティング回路６６及び６８は、アクティブな行デコーダ・ ライン及びアクティブな列デコーダ・ラインによってアドレス指定された記憶セ ルに記憶されたデータを当業界で周知な方法で検出するよう動作し、読出し動作 時に、バンク０メモリ・アレイ２２或いはバンク１メモリ・アレイ２４からこう して選択された４ビット・バイト・データをそれぞれデータ・アウト・バッファ ３２に提供する。データ・アウト・バッファ３２は、その被選択４ビット・バイ トのデータを入力／出力データ・ピンＤＱ１〜ＤＱ４に提供する。 長さ４を有するバースト読出しにおいて、列アドレス・ラッチ５６に記憶され た最初の列アドレスを使用して、バースト読出し動作の最初のバースト・サイク ル中に、センス増幅器及び入出力ゲーティング回路６６或いは６８を活性化させ る。次いで、次の３クロック・サイクル中に、バースト・カウンタ６０は、シー ケンス・タイプによって規定されたとおりに、列アドレス・ラッチ５６に記憶さ れた列アドレスからカウント・アップし、次の３つのデータ・メモリ位置を「バ ースト」又はクロックアウトする。フルページ・バーストは、ＢＵＲＳＴ ＴＥ ＲＭＩＮＡＴＩＯＮ（バースト終了）コマンド或いはＰＲＥＣＨＡＲＧＥコマン ドがコマンド・コントローラ２８によって指示されるまで、或いは他のパースト 動作で中断されるまで、ラップ・アラウンドし、「バースト」動作を再開し続け る。 ＣＬＫ信号の立上がりエッジで、ＣＳ*、ＣＡＳ*、ＷＥ*信号がロー、ＲＡＳ* 信号がハイのとき、有効なＷＲＩＴＥコマンドが始動される。コマンド・コント ローラ２８から提供されたＷＲＩＴＥコマンドは、クロック・ジェネレータ５８ を制御し、クロック・ジェネレータ５８に列アドレス・ラッチ５６を刻時させる 。列アドレス・ラッチ５６は、ＷＲＩＴＥコマンドの始動時に、アドレス入力ピ ンＡＯ〜Ａ９に提供されたアドレスによって指示されるとおりに、ＢＡ信号の状 態によって選択されたバンク・メモリ・アレイの列アドレスを表す値を受け取り 、これを保持する。読出し動作と同様に、ＷＲＩＴＥコマンド中、アドレス・ピ ンＡ１０は、ＷＲＩＴＥコマンドに続けて後述のＡＵＴＯ ＰＲＥＣＨＡＲＧＥ コマンドを始動すべきかどうかを選択する追加機能を提供する。バースト・カウ ンタ６０は、バースト書込みサイクルを始動する。列アドレス・バッファ６２は 、バースト・カウンタ６０の出力を受け取り、現在の列アドレスを列デコーダ６ ４に提供する。列デコーダ６４は、この列アドレスに対応して、センス増幅器及 び入出力ゲーティング回路６６及び６８に対して１，０２４×４本のラインの内 の４本を活性化し、その入力されてくる４ビット・バイト・データがバンク０メ モリ・アレイ２２或いはバンク１メモリ・アレイ２４のどこに記憶されるべきか を指示する。 ＷＲＩＴＥコマンド動作中に、データは、入出力ピンＤＱ１〜ＤＱ４を通して データ・イン・バッファ３０に提供される。データ・イン・バッファ３０は、バ ンク０メモリ・アレイ２２に対応するラッチ７０と、バンク１メモリ・アレイ２ ４に対応するラッチ７２とに、入力書込みデータを提供する。４ビット・バイト の入力書込みデータは、現在の列アドレスに対応する活性化された４本のライン に基づいて、当業界で周知な方法で、ラッチ７０或いは７２から、センス増幅器 及び入出力ゲーティング回路６６或いは６８で選択されたバンク・メモリ・アレ イに提供される。 長さ４を有するバースト書込み動作中、データの最初のバイトが、列アドレス ・ラッチ５６に記憶された列アドレスによってアドレス指定されたメモリ・アレ イ位置に記憶される。読出しバースト動作と同様に、次いで、次の３クロック・ サイクル中に、バースト・カウンタ６０は、シーケンス・タイプによって規定さ れた通りに、列ラッチ５６に記憶された列アドレスからカウント・アップし、次 の３つのメモリ位置に記憶されるべきデータを「バースト」又はクロック・イン する。フルページ・バーストは、ＢＵＲＳＴ ＴＥＲＭＩＮＡＴＩＯＮコマンド 或いはＰＲＥＣＨＡＲＧＥコマンドによって終了されるまで、或いは他のパース ト動作で中断されるまで、ラップ・アラウンドしデータの書込みを継続する。 バースト読出し動作及びバースト書込み動作は、ＳＥＴ ＭＯＤＥ ＲＥＧＩ ＳＴＥＲコマンド中にプログラム可能なモード・レジスタ４０内に規定されたバ ースト・モードによって制御される。バースト動作は、読出し或いは書込みアク セス中における、指定されたメモリ・アレイ位置からの、或いはこれに対する連 続するデータ・フローを提供するものである。ＳＤＲＡＭ２０の一実施例では、 長さが２、４、８、或いはフルページ（１，０２４）サイクルのバーストを、モ ード・レジスタ４０にプログラムすることが可能である。本発明の一実施例にお いて、バースト読出し／シングル書込みモードは、書込み動作を１バースト長さ として許容し、しかも、読出し動作を、モード・レジスタ４０に規定された通り のプログラムされたバースト長さとすることを許容するものである。 加えて、バースト・シーケンスは、ＳＥＴ ＭＯＤＥ ＲＥＧＩＳＴＥＲコマ ンド中にモード・レジスタ４０にプログラムされるプログラマブル機能である。 一般に、順次シーケンス或いはインタリービング（交錯）・シーケンスを含む２ 種類のバースト・シーケンスが選択可能である。シーケンシャル・シーケンスは 、 ２つのバンク・メモリ・アレイの１つの中の連続した位置をバーストする。イン タリービング・シーケンスは、バンク０メモリ・アレイ２２とバンク１メモリ・ アレイ２４との間を交錯（インタリーブ）する。ＳＤＲＡＭ２０一実施例では、 シーケンシャル・シーケンス及びインタリービング・シーケンスは２、４、及び ８サイクルのバーストをサポートする。この実施例では、シーケンシャル・シー ケンスは、フルページ長のバースト・サイクルをサポートする。 ＣＬＫ信号のポジティブ・ゴーイング・エッジで、ＣＳ*、ＷＥ*、ＲＡＳ*信 号がロー、ＣＡＳ*信号がハイのとき、コマンド・コントローラは、有効なＰＲ ＥＣＨＡＲＧＥコマンドを始動する。ＰＲＥＣＨＡＲＧＥコマンド動作は、ＰＲ ＥＣＨＡＲＧＥコマンド始動時のＢＡ信号の状態によって、選択されたバンク・ メモリ・アレイを不活性化し、プリチャージする。このようにして、以前にアク セスされた行は不活性化され、ブリチャージされて、この行がリフレッシュされ たり、或いは別の行がアクセスされたりすることができるようになる。バンク・ メモリ・アレイがプリチャージされた後は、このバンク・メモリ・アレイはアイ ドル状態となり、このバンク・メモリ・アレイに別のＲＥＡＤコマンド或いはＷ ＲＩＴＥコマンドが発せられる際にはこれに先立って、このバンク・メモリ・ア レイを活性化しなければならない。ＳＤＲＡＭ２０のこの好適実施例では、同じ 行にアクセスしているかぎり、複数のＲＥＡＤコマンド及びＷＲＩＴＥコマンド を実行するのに、それぞれのコマンドの間にプリチャージを実行する必要がない 。 ＳＤＲＡＭ２０の好適一実施例において、ＰＲＥＣＨＡＲＧＥコマンドは、ど ちらか一方成いは両方のバンクをプリチャージすることができる。ＰＲＥＣＨＡ ＲＧＥコマンドの始動時にアドレス入力ピンＡ１０の値がローにレジスタされて いる場合に、個々のバンクのプリチャージが実行される。個々のバンクのプリチ ャージの際、ＢＡ信号の状態が、どちらのバンクがプリチャージされるかを規定 する。ＰＲＥＣＨＡＲＧＥコマンドの始動時にＡ１０がハイにレジスタされてい る場合は、両方のバンクがプリチャージされる。ＰＲＥＣＨＡＲＧＥコマンドの 始動時にＡ１０がハイにレジスタされている場合、ＢＡは「ドント・ケア（don' t care）」とみなされる。 ＡＣＴＩＶＥ、ＲＥＡＤ、ＷＲＩＴＥ、或いはＰＲＥＣＨＡＲＧＥコマンドの 何れの場合の間でも、どのバンク・メモリ・アレイにアクセスすべきかは、その コマンド始動時のＢＡ信号のレジスタ記録によって決定される。ＢＡ信号の値が ローにレジスタされている場合、バンク０メモリ・アレイ２２が選択され、ＢＡ 信号の値がハイにレジスタされている場合、バンク１メモリ・アレイ２４が選択 される。前述のように、ＰＲＥＣＨＡＲＧＥコマンド時に、ＢＡ信号がどのバン クを選択するかを決定するのは、入力ピンＡ１０の値がローである場合だけであ る。ＰＲＥＣＨＡＲＧＥコマンド時に入力ピンＡ１０の値がハイの場合は、ＢＡ は「ドント・ケア」となる。 被選択バンク・メモリ・アレイの行がＡＣＴＩＶＥコマンドで選択されると、 バンク・メモリ・アレイのこの行は活性化され、ＰＲＥＣＨＡＲＧＥコマンドが この選択されたバンク・メモリ・アレイに発せられるまでは活性化状態であり続 ける。言い換えると、ＲＡＳ*信号が外部から一旦レジスタされると、選択され たバンク・メモリ・アレイに内部的に生成されたＲＡＳ*信号は、ＰＲＥＣＨＡ ＲＧＥコマンドが提供されるまでアクティブであり続ける。ＲＥＡＤコマンド及 びＷＲＩＴＥコマンドの後に、ＰＲＥＣＨＡＲＧＥコマンドを行う必要は必ずし もないが、バンク・メモリ・アレイは、新しい行アドレスをレジスタする前にプ リチャージされなければならない。バンク・メモリ・アレイ内の行を選択すると きには、もう一方のバンク・メモリ・アレイは、ＲＥＡＤコマンド及びＷＲＩＴ Ｅコマンドが２つのバンク・メモリ・アレイ間でインタリーブできるように、ア クティブのままであり続けることができる。 バンク・メモリ・アレイのプリチャージは、ＳＤＲＡＭ２０の二重バンク構造 のためにほとんどの場合隠される。プリチャージを隠すため、アクセスされてい るバンク・メモリ・アレイがバースト・モードにある間に、アクセスされていな いバンク・メモリ・アレイにＰＲＥＣＨＡＲＧＥコマンドが発せられる。 同じバンク内での読出し動作中、１つの行から別の行へ移るときには、プリチ ャージ時間ＴRPの多くは依然として隠される。読出し動作時、読出し待ち時間が ２クロック以上の場合、ＰＲＥＣＨＡＲＧＥコマンドを、最後のデータ・アウト の最大１クロック・サイクル前に始動することができる。読出し待ち時間が１ク ロックの場合には、最後のデータ・アウトが使用可能である時にのみ、ＰＲ ＥＣＨＡＲＧＥコマンドは発せられる。いずれにせよ、最後のデータ・アウトが 有効に保持されているサイクルの間に、少なくとも１クロック・サイクルのプリ チャージ時間ＴRPが必ず発生する。すなわち、読出し待ち時間が２クロック・サ イクル以上ならば、２クロック・サイクルのプリチャージ時間ＴRPうちの１クロ ック・サイクル、或いは３クロック・サイクルのうちの２クロック・サイクルを 隠すことができる。これ以外では、１クロックのプリチャージのみが隠される。 同じバンク・メモリ・アレイがＷＲＩＴＥコマンドからＰＲＥＣＨＡＲＧＥコ マンドに移行するときに、ＷＲＩＴＥコマンドは、最後のデータ・イン要素から ＰＲＥＣＨＡＲＧＥコマンドの始動までに書込みリカバリ時間（ＴWR）を必要と する。 ＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンドは、ＳＤＲＡＭ２０の非持続性の機能 であり、ＰＲＥＣＨＡＲＧＥコマンドに関して前述した個々のバンク・プリチャ ージ機能の全てを同じように実行する。ＳＤＲＡＭ２０の好適実施例のＡＵＴＯ −ＰＲＥＣＨＡＲＧＥコマンドの機能により、ユーザが、ＲＥＡＤコマンド或い はＷＲＩＴＥコマンドの終了後にプリチャージを自動的に実行するＲＥＡＤコマ ンド或いはＷＲＩＴＥコマンドをプログラムすることが可能となる。 ＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンド機能を使用することによって、ＳＤＲ ＡＭ２０の機能動作中に手動でＰＲＥＣＨＡＲＧＥコマンドを発する必要がなく なる。ＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンドは、バースト・サイクル内の最も 早い有効な段階に確実にプリチャージを始動させる。ユーザは、プリチャージ時 間（ＴRP）が終了するまで別のコマンドを発することができない。したがって、 ＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンドがＳＤＲＡＭ２０に使用されるときには 、ＴRPが終了するまで、被選択バンク・メモリ・アレイに再びアクセスすること が禁止される。例えば、２サイクルの読出しが選択され、ＴRPを満たすために３ クロック周期が必要な場合、バースト動作終了後２クロックの間はバンク・メモ リ・アレイにアクセスすることができない。例えば、４サイクルのバーストがプ ログラムされ、ＴRPを満たすために３クロック周期が必要な場合、読出し待ち時 間が２クロック以上であれば、バースト終了後１クロック・サイクルの間は バンク・メモリ・アレイにアクセスすることができず、読出し待ち時間が前記以 外であれば、バースト・サイクル終了後２クロックの間はバンク・メモリ・アレ イにアクセスすることができない。 １クロックの場合には、最後のデータ・アウトが使用可能である時にのみ、ＰＲ ＥＣＨＡＲＧＥコマンドは発せられる。いずれにせよ、最後のデータ・アウトが 有効に保持されているサイクルの間に、少なくとも１クロック・サイクルのプリ チャージ時間ＴRPが必ず発生する。すなわち、読出し待ち時間が２クロック・サ イクル以上ならば、２クロック・サイクルのプリチャージ時間ＴRPうちの１クロ ック・サイクル、或いは３クロック・サイクルのうちの２クロック・サイクルを 隠すことができる。これ以外では、１クロックのプリチャージのみが隠される。 同じバンク・メモリ・アレイがＷＲＩＴＥコマンドからＰＲＥＣＨＡＲＧＥコ マンドに移行するときに、ＷＲＩＴＥコマンドは、最後のデータ・イン要素から ＰＲＥＣＨＡＲＧＥコマンドの始動までに書込みリカバリ時間（ＴWR）を必要と する。 ＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンドは、ＳＤＲＡＭ２０の非持続性の機能 であり、ＰＲＥＣＨＡＲＧＥコマンドに関して前述した個々のバンク・プリチャ ージ機能の全てを同じように実行する。ＳＤＲＡＭ２０の好適実施例のＡＵＴＯ −ＰＲＥＣＨＡＲＧＥコマンドの機能により、ユーザが、ＲＥＡＤコマンド或い はＷＲＩＴＥコマンドの終了後にプリチャージを自動的に実行するＲＥＡＤコマ ンド或いはＷＲＩＴＥコマンドをプログラムすることが可能となる。 ＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンド機能を使用することによって、ＳＤＲ ＡＭ２０の機能動作中に手動でＰＲＥＣＨＡＲＧＥコマンドを発する必要がなく なる。ＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンドは、バースト・サイクル内の最も 早い有効な段階に確実にプリチャージを始動させる。ユーザは、プリチャージ時 間（ＴRP）が終了するまで別のコマンドを発することができない。したがって、 ＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンドがＳＤＲＡＭ２０に使用されるときには 、ＴRPが終了するまで、被選択バンク・メモリ・アレイに再びアクセスすること が禁止される。例えば、２サイクルの読出しが選択され、ＴRPを満たすために ３クロック周期が必要な場合、バースト動作終了後２クロックの間はバンク・メ モリ・アレイにアクセスすることができない。例えば、４サイクルのバーストが プログラムされ、ＴRPを満たすために３クロック周期が必要な場合、読出し待ち 時間が２クロック以上であれば、バースト終了後１クロック・サイクルの間はバ ンク・メモリ・アレイにアクセスすることができず、読出し待ち時間が前記以外 であれば、バースト・サイクル終了後２クロックの間はバンク・メモリ・アレイ にアクセスすることができない。 同じバンク・メモリ・アレイがアクセスされているとき、書込み動作は、最後 のデータ・イン要素からＰＲＥＣＨＡＲＧＥコマンドの始動までの書込みリカバ リ時間（ＴWR）を必要とする。したがって、最後のデータ・イン要素からＴWR＋ ＴRPの間はバンク・メモリ・アレイに再アクセスすることができない。 読出し待ち時間は、ＳＥＴ ＭＯＤＥ ＲＥＧＩＳＴＥＲコマンド中にモード ・レジスタ４０に規定されるＳＤＲＡＭ２０のプログラム可能な機能である。一 般に、１、２、及び３クロックの読出し待ち時間が使用可能である。読出し待ち 時間は、システム・クロックの速度とは無関係に、このクロックでデータが使用 可能になることを保証するものである。データは、システム・クロックの周波数 に応じて読出し待ち時間より最大１クロック・サイクル短い時間で入出力ピンＤ Ｑ１〜ＤＱ４上で使用可能になる。最小アクセス時間より大きなサイクル速度で プログラムされた２クロックの読出し待ち時間は、最初のクロックのほぼ直後に データを提供する。 アイドル状態或いは待ち状態の間に他の不必要なコマンドがレジスタされるこ とを防ぐために、ノー・オペレーション（ＮＯＰ）コマンドをＳＤＲＡＭ２０に 提供することができる。 ４サイクル・バースト読出し動作を第２図のタイミング図に示す。図示のとお り、システム・クロックのサイクル時間は、ｔCKで示されている。ＡＣＴＩＶＥ コマンドの始動からＲＥＡＤコマンドの始動まで時間はｔRCDで表示され、時刻 ｔ0から時刻ｔ2までの２クロック・サイクルとなっている。第２図に示すとおり 、読出しバースト転送サイクル全体の期間はｔRCで表され、９クロック・サイク ルである。第２図に示すとおり、行アドレス・ストローブが活性であるＡ ＣＴＩＶＥコマンド全体の期間はｔRASで表され、４クロック・サイクルである 。各サイクル・バーストのＲＥＡＤアクセス時間はｔACで表されている。第２図 に示すとおり、ＲＥＡＤコマンドの始動からＤＱの最初のクロック・データ・ア ウト・サイクルまでの時間はｔAAで表される。これは列アドレス・ストローブ待 ち時間を表すものであり、２クロック期間である。第２図に示すとおり、ＰＲＥ ＣＨＡＲＧＥコマンド期間（ＴRP）は３システム・クロック・サイクルである。 第２図に示すとおり、ＡＣＴＩＶＥコマンドはコマンド・コントローラ２８に よって時刻ｔ0に始動される。対応するＲＥＡＤコマンドは時刻ｔ2に始動される 。最初のサイクル・バースト・データは時刻ｔ4に出力される。４回のサイクル ・データ・バーストの最終のバーストは時刻ｔ7に出力される。時刻ｔ6で、最後 から２番目のデータ・バーストが出力されるとき、ＰＲＥＣＨＡＲＧＥコマンド が始動され、時刻ｔ6でのＰＲＥＣＨＡＲＧＥコマンドから３クロック・サイク ル遅れて、次のＡＣＴＩＶＥコマンドが時刻ｔ9に始動される。 ４サイクル転送動作を第３図のタイミング図に示す。第３図のタイミング図は 、４サイクル読出しバースト転送動作を示す第２図のタイミング図とよく似てい る。よって、ＷＲＩＴＥコマンドとＲＥＡＤコマンドの間の違いのみを以下に説 明する。書込み動作時の、データ・イン・セットアップ時間はｔDSで表され、デ ータ・イン・ホールド時間はｔDHで表されている。書込みリカバリ時間はＴWRで 示され、第３図の時刻ｔ5〜時刻ｔ6の間の１クロック・サイクルである。 ＷＲＩＴＥコマンドがｔ2で始動されてから、４回のデータ・バーストがバン ク・メモリ・アレイの１つに書き込まれ、書込みリカバリ時間が終了するまでの 時間は、第３図の時刻ｔ2〜時刻ｔ6の間の４クロック・サイクルである。したが って、４サイクル読出し・バースト転送動作と同様に、４サイクル書込みバース ト転送動作のコマンド全体の期間（ｔRC）はやはり９クロック・サイクルとなる 。 第２図及び第３図はともに４サイクル・バースト転送動作を表すものであるが 、前述のとおり、ＳＤＲＡＭ２０は、２、４、８、或いはフルページ・サイクル のバースト動作を実行するようにプログラムできることが好ましいのであり、本 発 明は４バースト転送動作に限定されるものではない。 実際のＰＲＥＣＨＡＲＧＥコマンドを発する必要のない、ＡＵＴＯ−ＰＲＥＣ ＨＡＲＧＥコマンドを自動的に発するようにプログラムされたＲＥＡＤコマンド を利用する４サイクル読出し・バースト転送動作を第４図のタイミング図に示す 。ＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンドが時刻ｔ6で内部的に実行されるため 、時刻ｔ6で、ＰＲＥＣＨＡＲＧＥコマンドに代わってＮＯＰコマンドが発せら れる以外は、第４図は第２図と同様である。第３図を同様に修正して、ＷＲＩＴ Ｅコマンドに続いてＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンドを示すことが可能で ある。 システム・クロック（ＣＬＫ）信号の多くの周波数で、ＰＲＥＣＨＡＲＧＥコ マンドの実行時間（ＴRP）と、読出しアドレス・ストローブから列アドレス・ス トローブまでの遅延時間（ｔRCD）とは、ＳＤＲＡＭの一般的なタイミング仕様 を満足しない。遅延ｔRCDは、ＡＣＴＩＶＥコマンドの始動からＲＥＡＤコマン ド或いはＷＲＩＴＥコマンドの始動までの時間を表す。より速い周波数のＣＬＫ 信号、或いはより低速のＳＤＲＡＭでは、ｔRP及びｔRCDに要する合計時間は、 ２つ（ｔRP及びｔRCD）を単一のパラメータとして実現できる場合と比べて、１ クロック・サイクル又は１システム・クロック・サイクル（ｔCK）余計にかかり 、そのため待ちサイクルが生じる。 ＲＥＡＤコマンド或いはＷＲＩＴＥコマンドに続いてＰＲＥＣＨＡＲＧＥコマ ンド或いはＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンドが実行されるＲＥＡＤコマン ド或いはＷＲＩＴＥコマンドでは、ＴRPにｔRCDを加えた合計時間が非常に大き くなるという前述の問題は、追加の待ちサイクルにつながる可能性がある。例え ば、第２図乃至第４図で、時刻ｔ6でのＰＲＥＣＨＡＲＧＥコマンドの始動と時 刻ｔ9でのＡＣＴＩＶＥコマンドの始動の間に、時刻ｔ7及び時刻ｔ8で発せられ る２つのＮＯＰコマンドが、時刻ｔ1で発せられるＮＯＰコマンドのようなＡＣ ＴＩＶＥコマンドと次のＲＥＡＤコマンドの間のＮＯＰコマンドに加わって、ＴRP にｔRCDを加えた合計時間を包含するには十分ではない。こうした場合、ＰＲ ＥＣＨＡＲＧＥコマンドとＡＣＴＩＶＥコマンドの間に、第２図乃至第４図の時 刻ｔ9などで、全転送動作サイクルに追加の待ちサイクルを加えるＡＣＴＩ ＶＥコマンドの代わりに追加のＮＯＰコマンドを挿入する必要がある。例えば、 システム・クロック・サイクルｔCKが１０ナノ秒、ＰＲＥＣＨＡＲＧＥコマンド を実行する実内部時間が３４ナノ秒、ＡＣＴＩＶＥコマンドの始動とＲＥＡＤコ マンド或いはＷＲＩＴＥコマンドの始動の間の実内部時間が１４ナノ秒である場 合、３４ナノ秒の時間は、４クロック、すなわち時間ＴRPの４０ナノ秒に増加さ れ、１４ナノ秒のｔRCDが、２クロック・サイクルすなわち２０ナノ秒になる。 前述の例では、プリチャージの実内部時間に行アドレスが使用可能となるのに 必要な実内部時間を加えた時間は、１４ナノ秒プラス３４ナノ秒で、合わせて４ ８ナノ秒となり、５クロック・サイクルよりわずかに短いものとなる。それにも かかわらず、前述のとおり、従来技術のＳＤＲＡＭでは、ＰＲＥＣＨＡＲＧＥコ マンドの始動からＲＥＡＤコマンド或いはＷＲＩＴＥコマンドの始動までに６０ ナノ秒、すなわち６クロック・サイクルが必要であった。本発明のＳＤＲＡＭ２ ０は、ＡＣＴＩＶＥコマンドを１サイクル早く、例えば時刻ｔ9で始動させるこ とによって、この問題を解決する。この早い時期のＡＣＴＩＶＥコマンドの始動 を可能とするために、指示回路８０は、コマンド・コントローラ２８からのＰＲ ＥＣＨＡＲＧＥコマンドに応答して、ＰＲＥＣＨＡＲＧＥが内部的に終了すると ＰＲＥＣＨＡＲＧＥ完了信号をライン８２に発行する。ＡＣＴＩＶＥコマンドが コマンド・コントローラ２８によって始動されたとき、クロック・ジェネレータ ４４は、アドレス入力ピンＡＯ〜Ａ１０からの入力された行アドレスを行アドレ ス・ラッチ４２にラッチしている。しかし、行アドレス４２は、ライン８２から のＰＲＥＣＨＡＲＧＥ完了信号によって指示される内部プリチャージ動作の完了 まで、内部的に行アドレスを保持する。このようにして、無駄な待ちサイクルは 排除される。 本発明の一実施例では、指示回路８０は、内部タイマに基づいて、時刻ｔ6な どの、ＰＲＥＣＨＡＲＧＥコマンド或いはＡＵＴＯ−ＰＲＥＣＨＡＲＧＥコマン ドの始めから時間を計り始めるタイム・アウト回路とともに実現される。本発明 のこの実施例に基づいてＳＤＲＡＭ２０を製造する場合には、ＳＤＲＡＭは、プ リチャージ動作を実行するために概算の内部時間を決定することが一般に特徴で あり、金属マスクやヒューズで「結線（hardwired）」される。 本発明の他の実施例では、指示回路８０は、適当なバンク・メモリ・アレイが 活性化され、行アドレスが行アドレス・ラッチ４２から行マルチプレクサ４６に 転送され、この行アドレスが更に選択された適当なバンク・メモリ・アレイに提 供されるように、ＳＤＲＡＭ２０の適当な回路を監視して内部プリチャージ動作 の完了を判定する監視回路として実現される。 本発明に基づく指示回路８０及び行アドレス・ラッチ４２は、ＡＣＴＩＶＥコ マンドとＰＲＥＣＨＡＲＧＥコマンドのパイプライン処理を可能とする本発明の 機能を包含する他の周知の方法で動作することができる。例えば、ＰＲＥＣＨＡ ＲＧＥコマンドに続くＡＣＴＩＶＥコマンドを１クロック早く始動する前述の方 法は、より速い周波数のシステム・クロック信号ＣＬＫ、或いはより低速のＳＤ ＲＡＭにおいて、１クロック・サイクルを節約する。加えて本発明は同様に、Ａ ＵＴＯ−ＰＲＥＣＨＡＲＧＥコマンド成いはＰＲＥＣＨＡＲＧＥコマンドに適用 される。 以上、特定の実施例を、好適実施例の説明の目的で図示し説明したが、同じ目 的を達成するように計画された様々な代替実施例及び／或いは等価な実施例が、 本発明の範囲から逸脱することなく、図示し説明した具体的な実施例に代わりう ることを当業者は理解しよう。電気、コンピュータ、及び電気通信技術の熟練者 は、本発明が、非常に多様な実施例において実施可能なことを容易に理解しよう 。本出願は、本明細書に論じた好適実施例の一切の翻案或いは変形をカバーする ことを意図したものである。よって、本発明が、請求の範囲及びその等価物のみ によって限定されるものであることを明白に主張するものである。
【手続補正書】特許法第１８４条の８第１項 【提出日】平成９年８月２５日（１９９７．８．２５） 【補正内容】 コマンド動作シーケンス中に置く。コマンド・コントローラ２８は、バンク０メ モリ・アレイ２２及びバンク１メモリ・アレイ２４からの読出し、或いはこれら への書込みの制御時等でのデコードされたコマンドに基づいて、ＳＤＲＡＭ２０ の各種回路を制御する。バンク・アドレス（ＢＡ）信号がＢＡ入力ピンに提供さ れ、コマンド・コントローラ２８によって発せられたコマンドによって何れのバ ンク・メモリ・アレイを動作させなければならないかを規定する。 アドレス入力ビットは、入力ピンＡＯ〜Ａ１０に提供される。後述するように 、行アドレス入力ビット及び列アドレス入力ビットは共にアドレス入力ピンに提 供される。書込み転送動作時に、データは、入出力ピン（ＤＱ１〜ＤＱ４）を通 してＳＤＲＡＭ２０に提供される。読出し転送動作時に、データは、入出力ピン ＤＱ１〜ＤＱ４を介してＳＤＲＡＭ２０から出力される。入出力マスク信号が、 ＤＱＭ入力ピンに提供され、データ・イン・バッファ３０及びデータ・アウト・ バッファ３２を非持続的にバッファ制御する。 ＳＤＲＡＭ２０は、予め規定された方法で、パワー・アップ及び初期化が実施 されなければならない。更に、バンク０メモリ・アレイ２２及びバンク１メモリ ・アレイ２４が、プリチャージされ、アイドル状態に置かれなければならない。 バンク・メモリ・アレイのプリチャージは、後に詳述するプリチャージ・コマン ド動作で実行される。アイドル状態になった後、２つのＡＵＴＯ−ＲＥＦＲＥＳ Ｈ（自動リフレッシュ）動作が実行されなければない。一般に、ＡＵＴＯ−ＲＥ ＦＲＥＳＨコマンド及びＳＥＬＦ−ＲＥＦＲＥＳＨ（セルフ・リフレッシュ）コ マンドの２つのリフレッシュ・コマンドがＳＤＲＡＭ２０で使用可能である。メ モリ・アレイをリフレッシュするために、ＡＵＴＯ−ＲＥＦＲＥＳＨ及びＳＥＬ Ｆ−ＲＥＦＲＥＳＨコマンドが、リフレッシュ・コントローラ３４、セルフ・リ フレッシュ・オシレータ及びタイマ３６、並びにリフレッシュ・カウンタ３８を 使って当業界で公知の方法にて実行される。２つのＡＵＴＯ−ＲＥＦＲＥＳＨ動 作が実行されると、ＳＤＲＡＭ２０は、モード・レジスタ４０のプログラミング に使用可能となる。ＳＤＲＡＭ２０がパワーアップされたときに、モード・レジ スタ４０は未知状態を有しているとみなされる。従って、動作コマンドを実行す る前に、モード・レジスタ４０をセット或いはプログラムしなければならない。 ＣＴＩＶＥコマンド全体の期間はｔRASで表され、４クロック・サイクルである 。各サイクル・バーストのＲＥＡＤアクセス時間はｔACで表されている。第２図 に示すとおり、ＲＥＡＤコマンドの始動からＤＱの最初のクロック・データ・ア ウト・サイクルまでの時間はｔAAで表される。これは列アドレス・ストローブ待 ち時間を表すものであり、２クロック期間である。第２図に示すとおり、ＰＲＥ ＣＨＡＲＧＥコマンド期間（ＴRP）は３システム・クロック・サイクルである。 第２図に示すとおり、ＡＣＴＩＶＥコマンドはコマンド・コントローラ２８に よって時刻ｔ0に始動される。対応するＲＥＡＤコマンドは時刻ｔ2に始動される 。最初のサイクル・バースト・データは時刻ｔ4に出力される。４回のサイクル ・データ・バーストの最終のバーストは時刻ｔ7に出力される。時刻ｔ6で、最後 から２番目のデータ・バーストが出力されるとき、ＰＲＥＣＨＡＲＧＥコマンド が始動され、時刻ｔ6でのＰＲＥＣＨＡＲＧＥコマンドから３クロック・サイク ル遅れて、次のＡＣＴＩＶＥコマンドが時刻ｔ9に始動される。 ４サイクル書込み転送動作を第３図のタイミング図に示す。第３図のタイミン グ図は、４サイクル読出しバースト転送動作を示す第２図のタイミング図とよく 似ている。よって、ＷＲＩＴＥコマンドとＲＥＡＤコマンドの間の違いのみを以 下に説明する。書込み動作時の、データ・イン・セットアップ時間はｔDSで表さ れ、データ・イン・ホールド時間はｔDHで表されている。書込みリカバリ時間は ＴWRで示され、第３図の時刻ｔ5〜時刻ｔ6の間の１クロック・サイクルである。 ＷＲＩＴＥコマンドがｔ2で始動されてから、４回のデータ・バーストがバン ク・メモリ・アレイの１つに書き込まれ、書込みリカバリ時間が終了するまでの 時間は、第３図の時刻ｔ2〜時刻ｔ6の間の４クロック・サイクルである。したが って、４サイクル読出し・バースト転送動作と同様に、４サイクル書込みバース ト転送動作のコマンド全体の期間（ｔRC）はやはり９クロック・サイクルとなる 。 第２図及び第３図はともに４サイクル・バースト転送動作を表すものであるが 、前述のとおり、ＳＤＲＡＭ２０は、２、４、８、或いはフルページ・サイクル のバースト動作を実行するようにプログラムできることが好ましいのであり、本 発 【図３】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＢＢ ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ， ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

  1. 【特許請求の範囲】 １． データを記憶するために行及び列に組織されて、コマンド信号に応答 する複数の記憶セルから成るメモリ・アレイを含み、システム・クロックのアク ティブ・エッジに同期して動作する記憶装置であって、 選択されたコマンド信号に応答して、前記システム・クロックの第１アクティ ブ・エッジで、メモリ・アレイ上での第１動作を制御する第１コマンドを始動し 、前記第１動作中に発生するシステム・クロックの第２アクティブ・エッジで、 メモリ・アレイ上での第２動作を制御する第２コマンドを始動するコマンド・デ コーダ／コントローラと、 前記第１コマンドに応答して、前記第１動作の完了を指示する第１コマンド完 了信号を提供する指示回路と、 前記第２コマンドに応答して前記第２動作の第１部分を実行し、前記第１コマ ンド完了信号に応答して前記第２動作の第２部分を実行する第２の回路と、を備 える記憶装置。 ２． 前記第２コマンドがアクティブ・コマンドであり、前記第２動作の前 記第１部分が、前記メモリ・アレイの行アドレスを表す値を受容し保持する、請 求項１に記載の記憶装置。 ３． 前記第２動作の前記第２部分が前記行アドレスをリリースすることを 含んで、前記メモリ・アレイ中の複数の記憶セルから成る行を活性化する、請求 項２に記載の記憶装置。 ４． 前記第１コマンドがプリチャージ・コマンドであり、前記第１動作が 前記メモリ・アレイをプリチャージし、該メモリ・アレイを不活性化する、請求 項１に記載の記憶装置。 ５． 前記第１コマンドが転送コマンドであり、前記第１動作が、前記メモ リ・アレイの１つの記憶セルに関してのデータ転送を為す第１転送動作部分と、 前記コマンド・デコーダ／コントローラが前記転送動作部分の後に自動プリチャ ージ動作部分を自動的に始動する第２自動プリチャージ動作部分とを含む、請求 項１に記載のメモリ装置。 ６． 前記転送コマンドが読出しコマンドであり、前記第１転送動作部分が 前記メモリ・アレイ内の１つの記憶セルからデータを読み出す、請求項５に記載 の記憶装置。 ７． 前記転送コマンドが書込みコマンドであり、前記第１転送動作部分が 前記メモリ・アレイ内の１つの記憶セルへデータを書き込む、請求項５に記載の 記憶装置。 ８． 前記記憶装置が、シンクロナス・ダイナミック・ランダム・アクセス ・メモリ（ＳＤＲＡＭ）である、請求項１に記載の記憶装置。 ９． 前記指示回路がタイムアウト回路を含む、請求項１に記載の記憶装置 。 １０． 前記指示回路が監視回路を含む、請求項１に記載の記憶装置。 １１． データを記憶するために行及び列に組織されて、コマンド信号に応答 する複数の記憶セルから成るメモリ・アレイを含んで、システム・クロックのア クティブ・エッジに同期して動作する記憶装置の内部で、コマンドをパイプライ ン処理する方法であって、 前記システム・クロックの第１アクティブ・エッジで、前記メモリ・アレイ上 での高速動作を制御する第１コマンドを始動する段階と、 前記第１動作中に発生する前記システム・クロックの第２アクティブ・エッジ で、前記メモリ・アレイ上での第２動作を制御する第２コマンドを始動する段階 と、 前記コマンドに応答して、前記第１動作の完了を指示する段階と、 前記第２コマンドに応答して前記第２動作の第１部分を実行する段階と、 前記第１動作が完了したことを指示する前記指示段階に応答して前記第２動作 の第２部分を実行する段階と、 の諸段階を含む方法。 １２． 前記第２コマンドがアクティブ・コマンドであり、前記第２動作の前 記第１部分を実行する前記段階が、前記メモリ・アレイの行アドレスを表す値を 受容し保持する段階を含む、請求項１１に記載の方法。 １３． 前記第２動作の前記第２の部分を実行する前記段階が、前記行アドレ スをリリースし、前記メモリ・アレイ中の複数の記憶セルから成る行を活性化す る段階を含む、請求項１２に記載の方法。 １４． 前記第１コマンドがプリチャージ・コマンドであり、前記方法が、前 記メモリ・アレイをプリチャージし、該メモリ・アレイを不活性化する段階を含 む前記第１動作を実行する段階を更に含む、請求項１１に記載の方法。 １５． 前記第１コマンドが転送コマンドであり、前記方法が、前記メモリ・ アレイ内の１つの記憶セルに関してのデータ転送を為す転送段階を含むと共に前 記メモリ・アレイを自動的にプリチャージし不活性化する自動プリチャージ段階 とを含む前記第１動作を実行する段階を更に含む、請求項１１に記載の方法。 １６． 前記転送コマンドが読出しコマンドであり、前記転送段階が、前記メ モリ・アレイの記憶セルからデータを読み出す段階を含む、請求項１５に記載の 方法。 １７． 前記転送コマンドが書込みコマンドであり、前記転送段階が、前記メ モリ・アレイの記憶セルへデータを書き込む段階を含む、請求項１５に記載の方 法。 １８． 前記方法が、シンクロナス・ダイナミック・ランダム・アクセス・メ モリ（ＳＤＲＡＭ）中でコマンドをパイプライン処理する、請求項１１に記載の 方法。 １９． 前記指示段階が、前記第１コマンドの始動の始めから、該第１コマン ドを実行する概算の時刻まで時間を計る段階を含む、請求項１１に記載の方法。 ２０． 前記指示段階が、前記第１動作の完了を決定すべく、前記記憶装置中 の回路を監視する段階を含む、請求項１１に記載の方法。 ２１． コマンド信号及びアドレス・ビットに応答すると共に、データを記憶 するために行及び列に組織された複数の記憶セルから成るメモリ・アレイを有す るシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）中 で転送動作を実行する方法であって、 異なる時刻に、プリチャージ・コマンド、該プリチャージ・コマンド中に始動 されるアクティブ・コマンド、並びに転送コマンドを始動する段階と、 前記プリチャージ・コマンドに応答して前記メモリ・アレイを不活性化しプリ チャージする段階と、 プリチャージ・コマンド動作の完了を指示する段階と、 前記アクティブ・コマンドの始動時に提供されるアドレス・ビットによって指 示される、前記メモリ・アレイの行アドレスを表す値を受容し保持する段階と、 プリチャージ・コマンド動作の完了を指示する前記指示段階に応答して、前記 行アドレスをリリースし、前記メモリ・アレイ中の複数の記憶セルから成る行を 活性化する段階と、 前記転送コマンドの始動時に提供されるアドレス・ビットによって指示される 、前記メモリ・アレイの列アドレスを表す値を受容し保持する段階と、 リリースされた前記行アドレス及び保持された前記列アドレスによって識別さ れた前記メモリ・アレイの記憶セルに関してのデータ転送を為す段階と、の諸段 階を含む方法。 ２２． 前記転送コマンドが、前記転送段階中に前記メモリ・アレイからデー タが読み出されるような読出しコマンドである、請求項２１に記載の方法。 ２３． 前記転送コマンドが、前記転送段階中に前記メモリ・アレイへデータ が書き込まれるような書込みコマンドである、請求項２１に記載の方法。 ２４． 始動されている前記転送コマンド及びコマンド信号ビットの前記状態 に基づいて、前記プリチャージ・コマンドの代わりに、自動プリチャージ・コマ ンドを自動的に始動する段階を更に含む、請求項２３に記載の方法。
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Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69324508T2 (de) 1992-01-22 1999-12-23 Enhanced Memory Systems, Inc. DRAM mit integrierten Registern
US6175901B1 (en) * 1994-04-15 2001-01-16 Micron Technology, Inc. Method for initializing and reprogramming a control operation feature of a memory device
JP2705590B2 (ja) * 1994-10-28 1998-01-28 日本電気株式会社 半導体記憶装置
US6008823A (en) * 1995-08-01 1999-12-28 Rhoden; Desi Method and apparatus for enhancing access to a shared memory
US5684978A (en) * 1995-10-20 1997-11-04 International Business Machines Corporation Synchronous DRAM controller with memory access commands timed for optimized use of data bus
US6243768B1 (en) * 1996-02-09 2001-06-05 Intel Corporation Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus
US5587961A (en) * 1996-02-16 1996-12-24 Micron Technology, Inc. Synchronous memory allowing early read command in write to read transitions
US5950219A (en) * 1996-05-02 1999-09-07 Cirrus Logic, Inc. Memory banks with pipelined addressing and priority acknowledging and systems and methods using the same
KR100212142B1 (ko) * 1996-09-12 1999-08-02 윤종용 매크로 명령기능을 가진 동기식 반도체 메모리장치와 매크로 명령의 저장 및 실행방법
US5784582A (en) * 1996-10-28 1998-07-21 3Com Corporation Data processing system having memory controller for supplying current request and next request for access to the shared memory pipeline
US5982697A (en) * 1996-12-02 1999-11-09 Micron Technology, Inc. Method for initializing and reprogramming a control operation feature of a memory device
US6230245B1 (en) 1997-02-11 2001-05-08 Micron Technology, Inc. Method and apparatus for generating a variable sequence of memory device command signals
US6175894B1 (en) 1997-03-05 2001-01-16 Micron Technology, Inc. Memory device command buffer apparatus and method and memory devices and computer systems using same
KR100253564B1 (ko) * 1997-04-25 2000-05-01 김영환 고속 동작용 싱크로노스 디램
JP3294153B2 (ja) * 1997-05-28 2002-06-24 株式会社東芝 半導体メモリ
US5996043A (en) 1997-06-13 1999-11-30 Micron Technology, Inc. Two step memory device command buffer apparatus and method and memory devices and computer systems using same
US5825711A (en) * 1997-06-13 1998-10-20 Micron Technology, Inc. Method and system for storing and processing multiple memory addresses
US6484244B1 (en) 1997-06-17 2002-11-19 Micron Technology, Inc. Method and system for storing and processing multiple memory commands
US5999481A (en) * 1997-08-22 1999-12-07 Micron Technology, Inc. Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals
US5856947A (en) * 1997-08-27 1999-01-05 S3 Incorporated Integrated DRAM with high speed interleaving
JPH1196760A (ja) * 1997-09-24 1999-04-09 Fujitsu Ltd 半導体記憶装置
US6226754B1 (en) 1997-10-10 2001-05-01 Rambus Incorporated Apparatus and method for device timing compensation
US6202119B1 (en) 1997-12-19 2001-03-13 Micron Technology, Inc. Method and system for processing pipelined memory commands
US5959929A (en) 1997-12-29 1999-09-28 Micron Technology, Inc. Method for writing to multiple banks of a memory device
EP0935199B1 (en) * 1998-02-04 2011-05-04 Panasonic Corporation Memory control unit and memory control method and medium containing program for realizing the same
JP3313641B2 (ja) * 1998-02-27 2002-08-12 エヌイーシーマイクロシステム株式会社 半導体記憶装置
JPH11297072A (ja) * 1998-04-13 1999-10-29 Nec Corp 半導体記憶装置とその制御方法
US5963481A (en) * 1998-06-30 1999-10-05 Enhanced Memory Systems, Inc. Embedded enhanced DRAM, and associated method
US6175905B1 (en) 1998-07-30 2001-01-16 Micron Technology, Inc. Method and system for bypassing pipelines in a pipelined memory command generator
US6178488B1 (en) 1998-08-27 2001-01-23 Micron Technology, Inc. Method and apparatus for processing pipelined memory commands
JP3362775B2 (ja) * 1998-12-25 2003-01-07 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法
US6330636B1 (en) 1999-01-29 2001-12-11 Enhanced Memory Systems, Inc. Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank
JP2000268565A (ja) 1999-03-16 2000-09-29 Toshiba Corp 同期型半導体記憶装置
US6542159B1 (en) * 1999-05-19 2003-04-01 Ati International S.R.L. Apparatus to control memory accesses in a video system and method thereof
KR100336838B1 (ko) * 1999-06-17 2002-05-16 윤종용 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치
US6469703B1 (en) * 1999-07-02 2002-10-22 Ati International Srl System of accessing data in a graphics system and method thereof
DE10004110B4 (de) * 2000-01-31 2005-12-08 Infineon Technologies Ag Verfahren und Schaltungsanordnung zur Lese/Schreibsteuerung eines synchronen Speichers
US6348827B1 (en) 2000-02-10 2002-02-19 International Business Machines Corporation Programmable delay element and synchronous DRAM using the same
US6314049B1 (en) 2000-03-30 2001-11-06 Micron Technology, Inc. Elimination of precharge operation in synchronous flash memory
US7073014B1 (en) * 2000-07-28 2006-07-04 Micron Technology, Inc. Synchronous non-volatile memory system
US6654847B1 (en) 2000-06-30 2003-11-25 Micron Technology, Inc. Top/bottom symmetrical protection scheme for flash
US6615307B1 (en) * 2000-05-10 2003-09-02 Micron Technology, Inc. Flash with consistent latency for read operations
US6785764B1 (en) 2000-05-11 2004-08-31 Micron Technology, Inc. Synchronous flash memory with non-volatile mode register
US6851026B1 (en) 2000-07-28 2005-02-01 Micron Technology, Inc. Synchronous flash memory with concurrent write and read operation
US6728161B1 (en) 2000-06-30 2004-04-27 Micron Technology, Inc. Zero latency-zero bus turnaround synchronous flash memory
JP2001357670A (ja) * 2000-04-14 2001-12-26 Mitsubishi Electric Corp 半導体記憶装置
US6470433B1 (en) * 2000-04-29 2002-10-22 Hewlett-Packard Company Modified aggressive precharge DRAM controller
US6442076B1 (en) 2000-06-30 2002-08-27 Micron Technology, Inc. Flash memory with multiple status reading capability
US20050135180A1 (en) * 2000-06-30 2005-06-23 Micron Technology, Inc. Interface command architecture for synchronous flash memory
US6785765B1 (en) 2000-06-30 2004-08-31 Micron Technology, Inc. Status register to improve initialization of a synchronous memory
US6675255B1 (en) 2000-06-30 2004-01-06 Micron Technology, Inc. Device initialize command for a synchronous memory
US6697907B1 (en) 2000-06-30 2004-02-24 Micron Technology, Inc. Hardware initialization of a synchronous memory
US6304497B1 (en) 2000-06-30 2001-10-16 Micron Technology, Inc. Synchronous memory status register
US6278654B1 (en) 2000-06-30 2001-08-21 Micron Technology, Inc. Active terminate command in synchronous flash memory
US6246626B1 (en) 2000-07-28 2001-06-12 Micron Technology, Inc. Protection after brown out in a synchronous memory
US6883044B1 (en) * 2000-07-28 2005-04-19 Micron Technology, Inc. Synchronous flash memory with simultaneous access to one or more banks
US6728798B1 (en) 2000-07-28 2004-04-27 Micron Technology, Inc. Synchronous flash memory with status burst output
US6307779B1 (en) 2000-07-28 2001-10-23 Micron Technology, Inc. Method and circuitry for bank tracking in write command sequence
US6366524B1 (en) 2000-07-28 2002-04-02 Micron Technology Inc. Address decoding in multiple-bank memory architectures
US6396728B1 (en) 2000-07-28 2002-05-28 Micron Technology, Inc. Array organization for high-performance memory devices
US6445603B1 (en) 2000-08-21 2002-09-03 Micron Technology, Inc. Architecture, package orientation and assembly of memory devices
US6496425B1 (en) 2000-08-21 2002-12-17 Micron Technology, Inc Multiple bit line column redundancy
US6310809B1 (en) 2000-08-25 2001-10-30 Micron Technology, Inc. Adjustable pre-charge in a memory
US6541849B1 (en) * 2000-08-25 2003-04-01 Micron Technology, Inc. Memory device power distribution
US6304488B1 (en) 2000-08-25 2001-10-16 Micron Technology, Inc. Current limiting negative switch circuit
US6691204B1 (en) * 2000-08-25 2004-02-10 Micron Technology, Inc. Burst write in a non-volatile memory device
US6507525B1 (en) 2000-08-25 2003-01-14 Micron Technology, Inc. Differential sensing in a memory
US6275446B1 (en) 2000-08-25 2001-08-14 Micron Technology, Inc. Clock generation circuits and methods
US6445625B1 (en) 2000-08-25 2002-09-03 Micron Technology, Inc. Memory device redundancy selection having test inputs
US6496434B1 (en) 2000-08-25 2002-12-17 Micron Technology Inc. Differential sensing in a memory using two cycle pre-charge
US6877100B1 (en) 2000-08-25 2005-04-05 Micron Technology, Inc. Adjustable timing circuit of an integrated circuit by selecting and moving clock edges based on a signal propagation time stored in a programmable non-volatile fuse circuit
US6359821B1 (en) 2000-08-25 2002-03-19 Micron Technology, Inc. Differential sensing in a memory with reference current
US6504768B1 (en) 2000-08-25 2003-01-07 Micron Technology, Inc. Redundancy selection in memory devices with concurrent read and write
US6327202B1 (en) 2000-08-25 2001-12-04 Micron Technology, Inc. Bit line pre-charge in a memory
US6580659B1 (en) * 2000-08-25 2003-06-17 Micron Technology, Inc. Burst read addressing in a non-volatile memory device
US6711701B1 (en) * 2000-08-25 2004-03-23 Micron Technology, Inc. Write and erase protection in a synchronous memory
US6307790B1 (en) 2000-08-30 2001-10-23 Micron Technology, Inc. Read compression in a memory
US6304510B1 (en) 2000-08-31 2001-10-16 Micron Technology, Inc. Memory device address decoding
US6728150B2 (en) 2002-02-11 2004-04-27 Micron Technology, Inc. Method and apparatus for supplementary command bus
US6928026B2 (en) * 2002-03-19 2005-08-09 Broadcom Corporation Synchronous global controller for enhanced pipelining
US6690606B2 (en) * 2002-03-19 2004-02-10 Micron Technology, Inc. Asynchronous interface circuit and method for a pseudo-static memory device
JP2003308246A (ja) * 2002-04-17 2003-10-31 Fujitsu Ltd メモリコントローラのクロック制御装置及び方法
US7251711B2 (en) 2002-05-28 2007-07-31 Micron Technology, Inc. Apparatus and methods having a command sequence
US6920524B2 (en) 2003-02-03 2005-07-19 Micron Technology, Inc. Detection circuit for mixed asynchronous and synchronous memory operation
CA2479868A1 (en) * 2003-09-02 2005-03-02 Ronald E. Brick Light fixture
US7560956B2 (en) * 2005-08-03 2009-07-14 Micron Technology, Inc. Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals
JP4848564B2 (ja) * 2005-09-29 2011-12-28 株式会社ハイニックスセミコンダクター 半導体メモリ装置のリセット制御回路
US7286423B2 (en) * 2006-02-27 2007-10-23 Freescale Semiconductor, Inc. Bit line precharge in embedded memory
US7436708B2 (en) * 2006-03-01 2008-10-14 Micron Technology, Inc. NAND memory device column charging
US7440335B2 (en) * 2006-05-23 2008-10-21 Freescale Semiconductor, Inc. Contention-free hierarchical bit line in embedded memory and method thereof
US7729191B2 (en) * 2007-09-06 2010-06-01 Micron Technology, Inc. Memory device command decoding system and memory device and processor-based system using same
KR101198139B1 (ko) * 2010-11-23 2012-11-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 프리차지 신호 발생 회로
US9202551B2 (en) * 2012-06-28 2015-12-01 Intel Corporation Flexible command addressing for memory
CN103927286B (zh) * 2013-01-16 2018-05-15 森富科技股份有限公司 降低反射讯号的内存结构
CN113299328B (zh) * 2021-05-21 2024-07-09 深圳市格灵精睿视觉有限公司 随机寻址读写控制方法、控制系统及存储介质
US11600312B1 (en) 2021-08-16 2023-03-07 Micron Technology, Inc. Activate commands for memory preparation

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5257233A (en) * 1990-10-31 1993-10-26 Micron Technology, Inc. Low power memory module using restricted RAM activation
US5229970A (en) * 1991-04-15 1993-07-20 Micron Technology, Inc. Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown
US5208779A (en) * 1991-04-15 1993-05-04 Micron Technology, Inc. Circuit for providing synchronous refresh cycles in self-refreshing interruptable DRAMs
US5229969A (en) * 1991-04-15 1993-07-20 Micron Technology, Inc. Method for synchronizing refresh cycles in self-refreshing DRAMs having timing circuit shutdown
US5335201A (en) * 1991-04-15 1994-08-02 Micron Technology, Inc. Method for providing synchronous refresh cycles in self-refreshing interruptable DRAMs
JP2740097B2 (ja) * 1992-03-19 1998-04-15 株式会社東芝 クロック同期型半導体記憶装置およびそのアクセス方法
JP2605576B2 (ja) * 1993-04-02 1997-04-30 日本電気株式会社 同期型半導体メモリ
JP3244340B2 (ja) * 1993-05-24 2002-01-07 三菱電機株式会社 同期型半導体記憶装置
JP2697568B2 (ja) * 1993-08-26 1998-01-14 日本電気株式会社 半導体記憶装置

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