JP2000513853A - 精密バンドギャップ基準回路 - Google Patents

Abstract

(57)【要約】 精密バンドギャップ基準回路は、ダイオード／抵抗器の組み合わせ（５２Ａおよび５２Ｂ）ならびにダイオード（５０）にそれぞれ結合される正および負の入力端子を有する演算増幅器（３４）を用いる。この回路はまた、演算増幅器によって駆動される出力段（６４および６６）であって、ＰＴＡＴ電流でバイアスされる出力段を含む。

Description

【発明の詳細な説明】 精密バンドギャップ基準回路 発明の背景発明の分野 ： 本発明は、概して、バンドギャップ基準回路に関し、特に、温度、電源電圧(s upply voltage)およびプロセス変動を感知しない（insensitive）精密バンドギ ャップ基準回路に関する。従来技術の説明 ： 図１は、最も一般的なＣＭＯＳバンドギャップ基準回路を示す。現在のＣＭＯ Ｓバンドギャップ基準回路の主要な問題点は、出力基準電圧が、温度、電源電圧 、およびプロセス変動によって変化するということである。さらに、図１から理 解され得るように、基本的ＣＭＯＳバンドギャップ基準回路は、非常に低い利得 を有しており、そのことが抵抗器／ダイオードの組み合わせの入力とダイオード 入力との間にエラーを引き起こし得る。基本的ＣＭＯＳバンドギャップ基準回路 はさらに、バランスがとれていない。複数のトランジスタのドレイン−ソース電 圧は、あるものはダイオードとして接続されており別のものはされていないため 、異なる。 従って、精密バンドギャップ基準回路を提供する必要性があった。精密バンド ギャップ基準回路は、温度、電源電圧、およびプロセス変動を感知しないもので なければならない。精密バンドギャップ基準回路は、標準的ＣＭＯＳプロセスで 製造されなければならない。抵抗器／ダイオード組の入力とダイオード入力との 間のエラーを最小にするためには、精密バンドギャップ基準回路はさらに、利得 を増加させなければならない。精密バンドギャップ基準回路の出力ステージはさ らに、絶対温度比例（Proportional To Absolute Temperature）（ＰＴＡＴ）電 流でバイアスをかけられなければならない。それによって良好に制御された感知 しないバンドギャップ基準回路が生成される。 発明の要旨 本発明の一実施形態によると、本発明の目的は、改良されたバンドギャップ基 準回路を提供することである。 本発明の別の目的は、温度、電源電圧、およびプロセス変動を感知しない精密 バンドギャップ基準回路を提供することである。 本発明のさらに別の目的は、標準的ＣＭＯＳプロセスで製造される精密バンド ギャップ基準回路を提供することである。 本発明のさらに別の目的は、抵抗器／ダイオード組の入力とダイオード入力と の間のエラーを最小にするために、増加した利得を有する、精密バンドギャップ 基準回路を提供することである。 本発明のさらに別の目的は、絶対温度比例（Proportional To Absolute Tempe rature）（ＰＴＡＴ）電流でバイアスをかけられる出力ステージを有する精密バ ンドギャップ基準回路を提供することであり、それにより良好に制御された感知 しないバンドギャップ基準回路が生成される。 好適な実施形態の簡単な説明 本発明の一実施形態によると、精密バンドギャップ基準回路が開示される。精 密バンドギヤップ基準回路は、絶対温度比例（Proportional To Absolute Tempe rature）（ＰＴＡＴ）電流を生成する入力回路を用いる。演算増幅器回路は、入 力回路に結合されており、ＰＴＡＴ電流を正確に転送（transfer）する。カレン トミラー回路は、演算増幅器と入力回路とに結合されており、演算増幅器と共に 帰還ループを形成し、且つ入力回路により生成され演算増幅器により正確に転送 されたＰＴＡＴ電流を出力する。出力基準回路は、カレントミラー回路に結合さ れ、入力回路により生成され演算増幅器により正確に転送されたＰＴＡＴ電流を 受け取り、約ゼロの温度係数を有する基準電圧を生成する。 本発明の、上記および他の目的、特徴、および利点は、以下、より特定すると 、添付の図面に示す本発明の好適な実施形態の説明から明らかになる。 図面の簡単な説明 図１は、従来のバンドギャップ基準回路の電気的模式図である。 図２は、本発明の精密バンドギャップ基準回路の電気的模式図である。 好適な実施形態の詳細な説明 図１を参照すると、従来のＣＭＯＳバンドギャップ基準回路１０（以下、回路 １０と呼ぶ）を示す。回路１０は、演算増幅器１２を含む。ダイオード１４は演 算増幅器１２の正の端子に結合され、抵抗器／ダイオード組１６は演算増幅器１ ２の負の端子に結合される。上述したように、回路１０の主要な問題点は、出力 基準電圧Ｖ_REFが、温度、電源電圧、およびプロセス変動によって変化すること である。さらに、演算増幅器１２は非常に低い利得を有しており、そのことが抵 抗器／ダイオード組１６の入力ステージとダイオード１４の入力ステージとの間 にエラーを引き起こし得る。演算増幅器１２はさらに、バランスがとれていない 。演算増幅器１２のトランジスタ１８および２０のドレイン−ソース電圧は、電 源電圧によって異なり且つ変化するため、エラーを引き起こす。 図２を参照すると、精密バンドギャップ基準回路３０（以下、回路３０と呼ぶ ）を示す。回路３０は、複数の要素を含み、そのうちの１つが演算増幅器３４で ある。カレントミラー回路３６は、演算増幅器３４の入力および出力端子に結合 され、帰還ループを形成する。カレントミラー回路３６により形成された帰還ル ープは、演算増幅器３４の入力ノードＮ１およびＮ２を強制的に均等にする電流 が流れることを可能にする。このことは、入力回路３２が絶対温度比例（Propor tional To Absolute Temperature）（ＰＴＡＴ）電流を生成することを可能にす る。ＰＴＡＴ電流は、演算増幅器３４に送られる。演算増幅器３４は、ＰＴＡＴ 電流をカレントミラー回路３６に正確に転送する。ミラーされたＰＴＡＴ電流は 、基準電圧（すなわち、好適な実施形態において、温度係数がゼロの場合に約１ ．２ボルト、すなわちバンドギャップ電圧）を生成する出力回路３８を駆動する ために用いられる。 演算増幅器３４は、３端子演算増幅器である。従来技術の演算増幅器１２（図 １）とは異なり、演算増幅器３４はバランス化されている。本発明の好適な実施 形態において、演算増幅器は５個のＣＭＯＳトランジスタを有する。第１のトラ ンジスタ４０は、演算増幅器３４の正の入力として用いられるゲート端子を有し ている。第１のトランジスタ４０のソース端子は、カレントミラー回路３６なら びに第２のトランジスタ４２のソース端子に結合されている。第２のトランジス タ４２のゲート端子は、演算増幅器３４の負の入力として用いられる。第３のト ランジスタ４４はドレイン端子、ゲート端子、およびソース端子を有し、第３の トランジスタ４４のドレイン端子は第１のトランジスタ４０のドレイン端子に結 合され、第３のトランジスタ４４のゲート端子は第１のトランジスタ４０および 第３のトランジスタ４４のドレイン端子に結合され、第３のトランジスタ４４の ソース端子は接地されている。第４のトランジスタ４６もまたドレイン端子、ゲ ート端子およびソース端子を有する。第４のトランジスタ４６のドレイン端子は 、第２のトランジスタ４２のドレイン端子に結合されている。第４のトランジス タ４６のゲート端子は、第３のトランジスタ４４のドレイン端子およびゲート端 子に結合されている。第４のトランジスタ４６のソース端子は接地されている。 第５のトランジスタ４８もまたドレイン端子、ゲート端子およびソース端子を有 する。第５のトランジスタ４８のドレイン端子は、カレントミラー回路３６に結 合されている。第５のトランジスタ３６のゲート端子は第４のトランジスタ４６ のドレイン端子および、第２のトランジスタ４２のドレイン端子に結合されてい る。第５のトランジスタ４８のソース端子は接地されている。本発明の好適な実 施形態において、トランジスタ４０および４２はＰＭＯＳトランジスタであり、 トランジスタ４４、４６および４８はＮＭＯＳトランジスタである。 トランジスタ４０および４２のゲート端子は演算増幅器３４の入力端子Ｎ１お よびＮ２として用いられる。従って、トランジスタ４０および４２の両ゲート端 子は入力回路３２にも結合されている。本発明の好適な実施形態において、入力 回路３２は第１のダイオード５０を有している。第１のダイオード５０のアノー ドは、第１のトランジスタ４０のゲート端子に結合されている。第１のダイオー ド５０のカソードは接地されている。入力回路３２はさらに、抵抗器／ダイオー ド組５２を有している。抵抗器５２Ａの一方の端子は、第２のトランジスタ４２ のゲート端子に結合されている。抵抗器５２Ａの第２の端子は、第２のダイオー ド５２Ｂのアノード端子に結合されている。第１のダイオード５０ど同様に、第 ２のダイオード５２Ｂのカソードは接地されている。 理想的には、演算増幅器３４の入力ノードＮ１およびＮ２における電圧は等し くなるべきである。電圧がほぼ等しければ、この実施形態におけるダイオード５ ０および５２Ｂは、約５４ミリボルトの電圧降下が抵抗器５２Ａの両端に現れる ようなサイズにされなければならない。これにより、出力回路３８の抵抗器６４ およびダイオード６６の直列組を通じて駆動される、ＰＴＡＴ電流が発生される 。抵抗器６４およびダイオード６６の直列組は、温度係数ゼロを有する約１．２ ボルト（すなわちバンドギャップ電圧）の電圧を発生するようなサイズにされな ければならない。 トランジスタ４８のドレイン端子は、カレントミラー回路３６のダイオード接 続されたトランジスタ５４に結合されることにより、バイアス線ノードＡ上に基 準を設定する。演算増幅器３４の出力をカレントミラー回路３６のダイオード接 続されたトランジスタ５４に結合することにより、回路３０は、トランジスタ５ ４、５６、５８、６０および６２を介してカレントミラー回路３６によって等し く分配されることが可能であるよく制御された電流を発生するように、制御(reg ulation)される。ここで、上述のトランジスタ（すなわちトランジスタ５４、５ ６、５８、６０および６２）は全て等しいサイズを有し、全て同じタイプである ことを仮定している。本発明の好適な実施態様において、トランジスタ５４、５ ６、５８、６０および６２はＰＭＯＳトランジスタである。 トランジスタ５４、５６、５８、６０および６２を有する、よく制御されたカ レントミラーを有することにより、トランジスタ５６および５８のドレイン電流 は強制的に等しくされる。このことにより演算増幅器３４の入力ノードＮ１およ びＮ２における電圧が強制的に等しくされる。約５４ミリボルトの電圧降下が抵 抗器５２Ａの両端に現れるようなサイズにダイオード５０および５２Ｂがなされ ていれば、ＰＴＡＴ電流が発生され、これは、出力回路３８の適正なサイズを有 する抵抗器６４およびダイオード６６の直列組を通じて駆動された際に、温度係 数がゼルの約１．２ボルトのバンドギャップ電圧を発生させる。ダイオード５２ Ｂがダイオード５０よりも実質的に大きなサイズにされなければならないことに 留意せよ。もしダイオード５２Ｂがダイオード５０より実質的に大きくなければ 、帰還ループを安定させるために十分な量の負帰還が得られない。 上述のように、よく制御された電流はトランジスタ５４および６０を介しても ミラーリングされる。トランジスタ５４および６０を流れる電流はほぼ同じであ るため、トランジスタ４４、４６および４８は、トランジスタ４６のドレイン− ソース電圧が、トランジスタ４４のドレイン−ソース電圧とほぼ等しくなるよう なサイズにされ得る。これは、トランジスタ４６のドレイン−ゲート電圧がほぼ ゼロであることを意味する。ドレイン電圧がソース電圧により近くなるにつれ、 トランジスタ４６の出力インピーダンスは劇的に減少しエラーを起こす。 回路３０の精度を上げるためには、抵抗器５２Ａおよび６４は、同様なタイプ の抵抗器（すなわちポリマー、拡散など）であるべきである。このことにより、 抵抗器５２Ａおよび６４におけるプロセス変動が相殺され、回路３０の精度を増 大させる。 回路３０はさらに、カスコード(cascode)回路６８を有していてもよい。カス コード回路６８は、カレントミラー回路３６および出力回路３８に結合される。 カスコード回路６８は、５個のトランジスタ７０、７２、７４、７６、および７ ８を有する。本発明の好適な実施形態においては、５個のトランジスタ７０、７ ２、７４、７６、および７８はＰＭＯＳトランジスタである。 トランジスタ７０、７２、７４、７６および７８のそれぞれは個別に、カレン トミラー回路３６および出力回路３８の各トランジスタに直列接続される。５個 のトランジスタ７０、７２、７４、７６および７８は、トランジスタ７０がトラ ンジスタ５６に直列接続されるように結合される。従って、トランジスタ７０の ソース端子は、トランジスタ５６のドレイン端子に結合され、トランジスタ７０ のドレイン端子は、演算増幅器３４の入力端子Ｎ１に結合される。同様にして、 トランジスタ７２のソース端子はトランジスタ５８のドレイン端子に結合され、 トランジスタ７２のドレイン端子は、演算増幅器３４の入力端子Ｎ２に結合され る。トランジスタ７４はトランジスタ６０に、トランジスタ７４のソース端子が トランジスタ６０のドレイン端子に結合され、トランジスタ７４のドレイン端子 が、演算増幅器３４に結合されるように直列接続される。出力回路３８のトラン ジスタ６２は、トランジスタ７６に直列接続される。トランジスタ７６のソース 端子はトランジスタ６２のドレイン端子に結合され、トランジスタ７６のドレイ ン端子は出力回路３８の抵抗器６４に結合される。トランジスタ７８は、トラン ジスタ５４と直列接続されるダイオード接続されたトランジスタである。トラン ジスタ７８のソース端子はトランジスタ５４のゲートおよびドレイン端子に結合 され、トランジスタ７８のドレイン端子はトランジスタ７８のゲート端子および 演算増幅器３４に結合される。トランジスタ７０、７２、７４、７６および７８ はすべて互いに結合される。 カスコード回路６８は、トランジスタ５４、５６、５８、６０および６２の出 力インピーダンスを飛躍的に増大させる。これにより、演算増幅器３４の周りの 帰還ループの全体的な利得が増大する。これはまた、回路３０の電圧感度を最小 限にする。従って、電源電圧Ｖ_ddが変化しても、トランジスタ５４、５６、５８ および６０、ならびに駆動してＶ_REFとなるトランジスタ６２の電流は電源電圧 の関数として変化しない。 本発明を特に好適な実施形態を参照して示し且つ記述したが、本発明の精神お よび範囲から逸脱することなく、形態および詳細における上述のおよび他の変更 がなされ得ることは、当業者には理解され得る。

Claims (1)

1. 【特許請求の範囲】 １．精密バンドギャップ基準回路であって、 ＰＴＡＴ電流を生成する入力回路と、 該入力回路に結合され、該ＰＴＡＴ電流を受け取り正確に転送する演算増幅器 と、 該演算増幅器および該入力回路に結合され、該演算増幅器と帰還ループを形成 し、該入力回路によって生成され該演算増幅器によって正確に転送された該ＰＴ ＡＴ電流を出力するカレントミラー回路と、 該カレントミラー回路に結合され、該入力回路によって生成され該演算増幅器 によって正確に転送された該ＰＴＡＴ電流を受け取り、ほぼゼロの温度係数を有 する基準電圧を生成する出力基準回路と、 を組み合わせて備えた回路。 ２．前記入力回路が、 前記カレントミラー回路と前記演算増幅器の第１の入力端子とに結合される第 １のダイオードと、 該カレントミラー回路と該演算増幅器の第２の端子とに結合される抵抗器と、 該抵抗器に直列接続される第２のダイオードと、 を備えている、請求項１に記載の精密バンドギャップ基準回路。 ３．前記第２のダイオードが、前記第１のダイオードより大きなサイズであり、 これにより負の帰還を生成して前記帰還ループを安定させる、請求項２に記載の 精密バンドギャップ基準回路。 ４．前記カレントミラー回路が、 第１のトランジスタであって、ドレイン、ゲートおよびソース端子を有するダ イオード接続されたトランジスタであり、該第１のトランジスタの該ソース端子 が供給電圧源に結合され、該第１のトランジスタの該ゲート端子が該第１のトラ ンジスタの該ドレイン端子に結合され、該第１のトランジスタの該ドレイン端子 が前記演算増幅器に結合される、第１のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第２のトランジスタであって、該 第２のトランジスタの該ソース端子が該供給電圧源に結合され、該第２のトラン ジスタの該ゲート端子が該第１のトランジスタの該ゲート端子に結合され、該第 ２のトランジスタの該ドレイン端子が該演算増幅器の第１の入力端子に結合され る、第２のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第３のトランジスタであって、該 第３のトランジスタの該ソース端子が該供給電圧源に結合され、該第３のトラン ジスタの該ゲート端子が該第１のトランジスタの該ゲート端子に結合され、該第 ３のトランジスタの該ドレイン端子が該演算増幅器の第２の入力端子に結合され る、第３のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第４トランジスタであって、該第 ４トランジスタの該ソース端子が該供給電圧源に結合され、該第４トランジスタ の該ゲート端子が該第１のトランジスタの該ゲート端子に結合され、該第４トラ ンジスタの該ドレイン端子が該演算増幅器に結合される、第４トランジスタと、 を備えている、請求項１に記載の精密バンドギャップ基準回路。 ５．前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジス タ、および前記第４トランジスタがすべて同じサイズのトランジスタである、請 求項４に記載の精密バンドギャップ基準回路。 ６．前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジス タ、および前記第４トランジスタがすべてＰＭＯＳトランジスタである、請求項 ４に記載の精密バンドギャップ基準回路。 ７．前記出力基準回路が、 ドレイン、ゲートおよびソース端子を有するトランジスタであって、該ソース 端子が供給電圧源に結合され、該ゲート端子が前記カレントミラー回路に結合さ れるトランジスタと、 該トランジスタの該ドレイン端子に結合される抵抗器と、 該抵抗器に直列接続されるダイオードと、 を備えている請求項１に記載の精密バンドギャップ基準回路。 ８．前記トランジスタがＰＭＯＳトランジスタである、請求項７に記載の精密バ ンドギャップ基準回路。 ９．前記演算増幅器が、 ドレイン、ゲートおよびソース端子を有する第１のトランジスタであって、該 第１のトランジスタの該ソース端子が、前記カレントミラー回路に結合され、該 第１のトランジスタの該ゲート端子が、前記入力回路に結合される、第１のトラ ンジスタと、 ドレイン、ゲートおよびソース端子を有する第２のトランジスタであって、該 第２のトランジスタの該ソース端子が、該カレントミラー回路と該第１のトラン ジスタの該ソース端子とに結合され、該第２のトランジスタのゲート端子が、該 入力回路に結合される、第２のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第３のトランジスタであって、該 第３のトランジスタの該ドレイン端子が、該第１のトランジスタの該ドレイン端 子に結合され、該第３のトランジスタの該ゲートトランジスタが、該第１のトラ ンジスタおよび該第３のトランジスタの該ドレイン端子に結合され、該第３のト ランジスタの該ソース端子が、接地される、第３のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第４のトランジスタであって、該 第４のトランジスタの該ドレイン端子が、該第２のトランジスタの該ドレイン端 子に結合され、該第４のトランジスタの該ゲート端子が、該第３のトランジスタ の該ゲート端子および該ドレイン端子に結合され、該第４のトランジスタの該ソ ース端子が、接地される、第４のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第５のトランジスタであって、該 第５のトランジスタの該ドレイン端子が、該カレントミラー回路に結合され、該 第５のトランジスタの該ゲート端子が、該第４のトランジスタの該ドレイン端子 と、該第２のトランジスタの該ドレイン端子に結合され、該第５のトランジスタ の該ソース端子が接地される、第５のトランジスタと、 を含む、請求項１に記載の精密バンドギャップ基準回路。 １０．前記演算増幅器の前記第１のトランジスタおよび前記第２のトランジスタ が、ＰＭＯＳトランジスタである、請求項９に記載の精密バンドギャップ基準回 路。 １１．前記演算増幅器の前記第３のトランジスタ、前記第４のトランジスタおよ び前記第５のトランジスタが、ＮＭＯＳトランジスタである、請求項９に記載の 精密バンドギャップ基準回路。 １２．前記演算増幅器の前記第３のトランジスタ、前記第４のトランジスタおよ び前記第５のトランジスタが、該演算増幅器の該第４のトランジスタのドレイン −ソース電圧が、該演算増幅器の該第３のトランジスタのドレイン−ソース電圧 とほぼ等しくなるような大きさに形成される、請求項９に記載の精密バンドギャ ップ基準回路。 １３．前記カレントミラー回路に結合され、且つ前記出力基準回路に結合される 、カスコード回路をさらに含み、これにより前記演算増幅器の周囲の前記帰還ル ープの全体的な利得を増大させるとともに、前記精密バンドギャップ基準回路の 電圧感度を最小化する、請求項１に記載の精密バンドギャップ基準回路。 １４．前記カスコード回路が、 ドレイン、ゲートおよびソース端子を有する第１のトランジスタであって、該 第１のトランジスタの該ソース端子が、前記カレントミラー回路に結合され、該 第１のトランジスタの該ドレイン端子が、前記入力回路に結合される、第１のト ランジスタと、 ドレイン、ゲートおよびソース端子を有する第２のトランジスタであって、該 第２のトランジスタの該ソース端子が、該カレントミラー回路に結合され、該第 ２のトランジスタの該ゲート端子が、該第１のトランジスタの該ゲート端子に結 合され、該第２のトランジスタの該ドレイン端子が、該入力回路に結合される、 第２のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第３のトランジスタであって、該 第３のトランジスタの該ソース端子が、該カレントミラー回路に結合され、該第 ３のトランジスタの該ゲート端子が、該第２のトランジスタの該ゲート端子に結 合され、該第３のトランジスタの該ドレイン端子が、前記演算増幅器に結合され る、第３のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第４のトランジスタであって、該 第４のトランジスタの該ソース端子が、前記出力基準回路に結合され、該第４の トランジスタの該ゲート端子が、該第３のトランジスタの該ゲート端子に結合さ れ、該第４のトランジスタの該ドレイン端子が、該出力基準回路に結合される、 第４のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第５のトランジスタであって、該 第５のトランジスタの該ソース端子が、該カレントミラー回路に結合され、該第 ５のトランジスタの該ゲート端子が、該第４のトランジスタの該ゲート端子と該 第５のトランジスタの該ドレイン端子とに結合され、該第５のトランジスタの該 ドレイン端子が、該演算増幅器に結合される、第５のトランジスタと、 を含む、請求項１３に記載の精密バンドギャップ基準回路。 １５．前記カスコード回路の前記第１のトランジスタ、前記第２のトランジスタ 、前記第３のトランジスタ、前記第４のトランジスタおよび前記第５のトランジ スタが、ＰＭＯＳトランジスタである、請求項１４に記載の精密バンドギャップ 基準回路。 １６．精密バンドギャップ基準回路であって、 比例対絶対温度（ＰＴＡＴ）電流を受け、正確に転送するための演算増幅器回 路であって、 ドレイン、ゲートおよびソース端子を有する第１のトランジスタであって、該 第１のトランジスタの該ソース端子が、カレントミラー回路に結合され、該第１ のトランジスタの該ゲート端子が、入力回路に結合されている、第１のトランジ スタと、 ドレイン、ゲートおよびソース端子を有する第２のトランジスタであって、該 第２のトランジスタの該ソース端子が、該カレントミラー回路および該第１のト ランジスタの該ソース端子に結合され、該第２のトランジスタの該ゲート端子が 、該入力回路に結合されている、第２のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第３のトランジスタであって、該 第３のトランジスタの該ドレイン端子が、該第１のトランジスタの該ドレイン端 子に結合され、該第３のトランジスタの該ゲート端子が、該第１のトランジスタ および該第３のトランジスタの該ドレイン端子に結合され、該第３のトランジス タの該ソース端子が接地されている、第３のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第４のトランジスタであって、該 第４のトランジスタの該ドレイン端子が、該第２のトランジスタの該ドレイン端 子に結合され、該第４のトランジスタの該ゲート端子が、該第３のトランジスタ の該ゲート端子および該ドレイン端子に結合され、該第４のトランジスタの該ソ ース端子が接地されている、第４のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第５のトランジスタであって、該 第５のトランジスタの該ドレイン端子が、該カレントミラー回路に結合され、該 第５のトランジスタの該ゲート端子が、該第４のトランジスタの該ドレイン端子 および該第２のトランジスタの該ドレイン端子に結合され、該第５のトランジス タの該ソース端子が接地されている、第５のトランジスタとを有する演算増幅器 回路と、 該ＰＴＡＴ電流を生成するための、該演算増幅器回路および該カレントミラー 回路に結合された入力回路であって、 該カレントミラー回路および該演算増幅器回路の該第１のトランジスタの該ゲ ート端子に結合された第１のダイオードと、 該カレントミラー回路および該演算増幅器回路の該第２のトランジスタの該ゲ ート端子に結合された第１の抵抗器と、 該第１の抵抗器に直列に結合された第２のダイオードとを有する入力回路と、 該演算増幅器回路と帰還ループを形成し、該入力回路によって生成され、該演 算増幅器回路によって正確に転送された該ＰＴＡＴを出力するための、該演算増 幅器回路および該入力回路に結合されたカレントミラー回路と、 該入力回路によって生成され、該演算増幅器回路によって正確に転送された該 ＰＴＡＴ電流を受け、約ゼロの温度係数を有する基準電圧を生成するための、該 カレントミラー回路に結合された出力基準回路であって、 ドレイン、ゲートおよびソース端子を有する第６のトランジスタであって、該 第６のトランジスタの該ソース端子が、供給電圧源に結合され、該第６のトラン ジスタの該ゲート端子が、該カレントミラー回路に結合されている、第６のトラ ンジスタと、 該第６のトランジスタの該ドレイン端子に結合された第２の抵抗器と、 該第２の抵抗器に直列に結合された第３のダイオードとを有する出力基準回路 と、 を組み合わせて有する精度バンドギャップ基準回路。 １７．前記カレントミラー回路が、 第７のトランジスタであって、該第７のトランジスタが、ドレイン、ゲートお よびソース端子を有するダイオード接続されたトランジスタであり、該第７のト ランジスタの該ソース端子が前記供給電圧源に結合され、該第７のトランジスタ の該ゲート端子が、該第７のトランジスタの該ドレイン端子および前記第６のト ランジスタの前記ゲート端子に結合され、該第７のトランジスタの該ドレイン端 子が、前記第５のトランジスタの前記ドレイン端子に結合されている、第７のト ランジスタと、 ドレイン、ゲートおよびソース端子を有する第８のトランジスタであって、該 第８のトランジスタの該ソース端子が該供給電圧源に結合され、該第８のトラン ジスタの該ゲート端子が、該第７のトランジスタの該ゲート端子に結合され、該 第８のトランジスタの該ドレイン端子が、前記第１のダイオードおよび前記第１ のトランジスタの前記ゲート端子に結合されている、第８のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第９のトランジスタであって、該 第９のトランジスタの該ソース端子が該供給電圧源に結合され、該第９のトラン ジスタの該ゲート端子が、該第７のトランジスタの該ゲート端子に結合され、該 第９のトランジスタの該ドレイン端子が、前記第１の抵抗器および前記第２のト ランジスタの前記ゲート端子に結合されている、第９のトランジスタと、 ドレイン、ゲートおよびソース端子を有する第１０のトランジスタであって、 該第１０のトランジスタの該ソース端子が該供給電圧源に結合され、該第１０の トランジスタの該ゲート端子が、該第７のトランジスタの該ゲート端子に結合さ れ、該第１０のトランジスタの該ドレイン端子が、該第１のトランジスタおよび 該第２のトランジスタの前記ソース端子に結合されている、第１０のトランジス タとを有する、請求項１６に記載の精度バンドギャップ基準回路。 １８．前記第２のダイオードが、前記第１のダイオードよりも大きいサイズにさ れ、負帰還を生成して、前記帰還ループを安定化させる、請求項１６に記載の精 密バンドギャップ基準回路。 １９．前記第６のトランジスタ、前記第７のトランジスタ、前記第８のトランジ スタ、前記第９のトランジスタ、および前記第１０のトランジスタがすべて、等 しいサイズのトランジスタである、請求項１６に記載の精密バンドギャップ基準 回路。 ２０．前記第６のトランジスタ、前記第７のトランジスタ、前記第８のトランジ スタ、前記第９のトランジスタ、および前記第１０のトランジスタがすべて、Ｐ ＭＯＳトランジスタである、請求項１９に記載の精密バンドギャップ基準回路。 ２１．前記演算増幅器の前記第１のトランジスタおよび前記第２のトランジスタ が、ＰＭＯＳトランジスタである、請求項１６に記載の精密バンドギャップ基準 回路。 ２２．前記演算増幅器の前記第３のトランジスタ、前記第４のトランジスタおよ び前記第５のトランジスタが、ＮＭＯＳトランジスタである、請求項１６に記載 の精密バンドギャップ基準回路。 ２３．前記演算増幅器の前記第３のトランジスタ、前記第４のトランジスタおよ び前記第５のトランジスタが、該演算増幅器の該第４のトランジスタのドレイン −ソース電圧を、該演算増幅器の該第３のトランジスタのドレイン−ソース電圧 とほぼ等しくさせるようなサイズにされる、請求項２２に記載の精密バンドギャ ップ基準回路。 ２４．前記カレントミラー回路に結合され、且つ、前記出力基準回路に結合され て、前記演算増幅器周囲の前記帰還ループの全体的な利得を増加し、前記精密バ ンドギャップ基準回路の電圧感度を最小にする、請求項１６に記載の精密バンド ギャップ基準回路。 ２５．前記カソード回路が、 ドレイン端子、ゲート端子およびソース端子を有する第１１のトランジスタで あって、該第１１のトランジスタの該ソース端子が、前記第８のトランジスタの 前記ドレイン端子に結合され、該第１１のトランジスタの該ドレイン端子が、前 記入力回路の前記第１のダイオードと、前記第１のトランジスタの前記ゲート端 子とに結合される第１１のトランジスタと、 ドレイン端子、ゲート端子およびソース端子を有する第１２のトランジスタで あって、該第１２のトランジスタの該ソース端子が、前記第９のトランジスタの 前記ドレイン端子に結合され、該第１２のトランジスタの該ゲート端子が、該第 １１のトランジスタの該ゲート端子に結合され、該第１２のトランジスタの該ド レイン端子が、該入力回路の前記第１の抵抗器に結合される第１２のトランジス タと、 ドレイン端子、ゲート端子およびソース端子を有する第１３のトランジスタで あって、該第１３のトランジスタの該ソース端子が、前記第１０のトランジスタ の前記ドレイン端子に結合され、該第１３のトランジスタの該ゲート端子が、該 第１２のトランジスタの該ゲート端子に結合され、該第１３のトランジスタの該 ドレイン端子が、該第１のトランジスタおよび前記第２のトランジスタの前記ソ ース端子に結合される第１３のトランジスタと、 ドレイン端子、ゲート端子およびソース端子を有する第１４のトランジスタで あって、該第１４のトランジスタの該ソース端子が、前記第６のトランジスタの 前記ドレイン端子に結合され、該第１４のトランジスタの該ゲート端子が、該第 １３のトランジスタの該ゲート端子に結合され、該第１４のトランジスタの該ド レイン端子が、前記出力基準回路の前記第２の抵抗器に結合される第１４のトラ ンジスタと、 ドレイン端子、ゲート端子およびソース端子を有する第１５のトランジスタで あって、該第１５のトランジスタの該ソース端子が、前記第７のトランジスタの 前記ドレインおよびゲート端子に結合され、該第１５のトランジスタの該ゲート 端子が、該第１４のトランジスタの該ゲート端子に結合され、該第１５のトラン ジスタの該ドレイン端子が、前記第５のトランジスタの前記ドレイン端子に結合 される第１５のトランジスタとを含む、請求項２４に記載の精密バンドギャップ 基準回路。 ２６．前記第１１のトランジスタ、前記第１２のトランジスタ、前記第１３のト ランジスタ、前記第１４のトランジスタおよび前記第１５のトランジスタがＰＭ ＯＳトランジスタである、請求項２５に記載の精密バンドギャップ基準回路。