JP2000515276A - スーパースカラマイクロプロセッサのための非ブロッキングロードを実現するロード／ストアユニットおよびロード／ストアバッファから非ブロッキング的にロードを選択する方法 - Google Patents

Abstract

(57)【要約】 ロードメモリ動作およびストアメモリ動作の両方を記憶できるロード／ストアバッファが提供される。データキャッシュへアクセスするためのメモリ動作がロード／ストアバッファから選択され、これは選択されるメモリ動作が、プログラムの順番において、データキャッシュをミスすることが知られかつバッファに記憶されているメモリ動作の後である場合も含む。このように、データキャッシュにアクセスする機会を待っている他のメモリ動作はそうしたアクセスを行なうことができ、ミスしたメモリ動作はメインメモリ要求を行なう機会を待つ。ミスしたメモリ動作はセットされたミスビットにより示され、そのためデータキャッシュにアクセスするメモリ動作を選択する機構が、これらが非投機的になるまでこれらを無視できるようにする。

Description

【発明の詳細な説明】 名称：スーパースカラマイクロプロセッサのための非ブロッキングロードを実現 するロード／ストアユニットおよびロード／ストアバッファから非ブロッキング 的にロードを選択する方法 発明の背景 １．発明の分野 この発明は、スーパースカラマイクロプロセッサに関し、より特定的にはスー パースカラマイクロプロセッサのロード／ストアユニットに関する。 ２．背景技術の説明 スーパースカラマイクロプロセッサは、多数の命令を同時に実行しようと試み ることによって、コンピュータシステムにおいて高性能を達成する。スーパース カラマイクロプロセッサが高性能を達成する重要な方策の１つは、命令の投機的 実行を使用することによる。ここでは、実行中のプログラムにより命令の実行が 必要とされているとわかる前にその命令が実行される場合、その命令は投機的に 実行されるという。たとえば、もしプログラム命令シーケンス内でその命令の前 に分岐命令があり、プログラム内のどの経路をその分岐が選択するかをプロセッ サがまだ計算していない場合、命令が投機的に実行されるであろう。スーパース カラマイクロプロセッサには、これ以外にも多くの投機的な命令の実行例がある 。 ｘ８６アーキテクチャが広範に使用されかつ受入れられているため、マイクロ プロセッサ設計者は、このアーキテクチャを実現するスーパースカラマイクロプ ロセッサを作るべく努力している。このアーキテクチャをサポートすることによ り、設計者は、８０８６、８０２８６、８０３８６および８０４８６などのこれ までの実現例およびこれらの実現例用に書かれた大量のソフトウェアとの旧版互 換性を有利に維持する。 スーパースカラマイクロプロセッサは、コンピュータシステム内で用いられる 。これらのコンピュータシステムは、固定ディスクドライブ、ビデオディスプレ イアダプタ、フロッピィディスクドライブなどを含むさまざまな他の装置を含む の が典型的である。また、コンピュータシステム内には、マイクロプロセッサが要 求するまで、マイクロプロセッサが実行する命令およびマイクロプロセッサが操 作するデータを記憶する比較的大きなメインメモリが必要である。このメモリは 、ここでは「ＤＲＡＭ」と呼ぶ、ダイナミックランダムアクセスメモリチップで 構成されるのが典型的である。ＤＲＡＭ内の記憶ロケーションの要求からＤＲＡ Ｍチップの出力においてそのデータが利用可能になるまでに必要とされる時間の 量を、ここではＤＲＡＭアクセス時間と呼ぶが、これは著しい減少を見てはいな い。むしろ、半導体作製技術が改良されるに伴い、ＤＲＡＭ製造業者は、単一の モノリシックチップ上で利用可能なＤＲＡＭメモリの量を増加させることを選択 してきた。現在のＤＲＡＭ内の単一のメモリロケーションは以前のＤＲＡＭ内の メモリロケーションよりもはるかに高速で反応できるが、より多数の利用可能な ロケーションがＤＲＡＭの出力に負荷をかけ、そのためＤＲＡＭデバイスの世代 間でＤＲＡＭアクセス時間は実質的に同一になっている。しかし、スーパースカ ラマイクロプロセッサ設計者は、より高速のクロック速度で動作し同時により多 くの命令を実行することができるマイクロプロセッサを作り出すため、半導体製 造技術の改良を使用している。ここで使用する「クロックサイクル」または「ク ロック速度」とは、マイクロプロセッサが命令実行、メモリ要求などのそのさま ざまな機能を実行する時間の単位である。クロックサイクルの終わりに、そのサ イクルの結果（たとえば命令実行手続きの結果など）がセーブされ、それによっ て、マイクロプロセッサの他の部分（すなわち続くパイプ段）が次のクロックサ イクルにおいてこの結果を利用して次の操作または記憶することが可能である。 上に説明した現在のマイクロプロセッサとＤＲＡＭメモリとの速度差のために、 マイクロプロセッサのメモリ帯域幅要求は増加してきたが、利用可能なメモリ帯 域幅は増加していない。言換えると、より最近のマイクロプロセッサは以前のマ イクロプロセッサよりも実質的に高速で動作し、これまでの型のＤＲＡＭメモリ と同様の速度で動作する（より大きなアプリケーションおよびデータセットが可 能である）より大きなＤＲＡＭメモリに結合される。この構成においては、多く の場合マイクロプロセッサはメモリから供給されるべき命令およびデータを持つ こととなり、そのコンピュータシステムの全体性能を減じるという、大きな性能 の問 題が認められる。 スーパースカラマイクロプロセッサ設計者たちは、低速のメモリにアクセスす る問題を解決するため努力している。その解決策は一部分、マイクロプロセッサ の設計の中にキャッシュを設けることを含んでいる。キャッシュは、マイクロプ ロセッサのコアと同じモノリシックチップ上に含まれるかまたはその近くに結合 される小型の高速メモリである。マイクロプロセッサが最近使用したデータおよ び命令は、典型的にはこれらのキャッシュ内に記憶され、その命令およびデータ がある期間にわたってマイクロプロセッサによりアクセスされないと、その後メ モリに再び書込まれる。命令およびデータがキャッシュから取除かれるまでに必 要とされる時間の量およびそこで使用される特定のアルゴリズムは、マイクロプ ロセッサの設計によって大きく異なっており、広く知られている。データおよび 命令は、組合せキャッシュまたはユニファイドキャッシュなどとさまざまに呼ば れる、共用キャッシュ内に記憶されるであろう。また、データおよび命令は、典 型的には命令キャッシュおよびデータキャッシュと呼ばれる明確に別個のキャッ シュ内に記憶されてもよい。 キャッシュは、「ライン」のアレイに編成されるのが典型的である。ここで使 用する「ライン」という語は、メインメモリからのデータまたは命令の連続した バイトを記憶するため構成されるいくつかの数のメモリロケーションを指す。マ イクロプロセッサがキャッシュにアクセスするとき、アドレスの一部がキャッシ ュを「インデックスする」ため使用される。キャッシュをインデックスするとは 、要求されているアドレスの内容を探索して、アクセスするラインまたはライン の組を選択することである。もしこのようにして調べられたラインの１つが、メ インメモリ内の要求されたアドレスにあるデータまたは命令を含んでいれば、こ のアクセスは「ヒット」であるという。もし上述のインデックスにしたがって選 択されたラインがいずれもメインメモリ内の要求されたアドレスにあるデータま たは命令を含んでいなければ、このアクセスは「ミス」であるという。２つ以上 のラインが所与のインデックスに関連付けられるようにキャッシュが構成される とき、そのラインは典型的にはインデックスの「ウェイ」と呼ばれる。 いくつかのキャッシュは、多数のアクセスを同時に処理することができる。こ の態様で構成されるキャッシュは、「バンク」を有するであろうし、その場合キ ャッシュメモリのセルは別個にアクセス可能な部分に構成される。したがって、 １つのアクセスが１つのバンクをアドレス指定することができ、第２のアクセス で第２の独立したバンクをアドレス指定することができる。 スーパースカラマイクロプロセッサ設計者たちが、同時に実行される命令の数 を増加させ続けるに伴い、大きい低速のメモリの関連する性能の問題に対する解 決策としてはキャッシュは不十分なものとなっている。第１に、キャッシュはメ インメモリよりもはるかに小さい。したがって、マイクロプロセッサが要求する データまたは命令のいくつかが現在キャッシュ内に存在しないというのは常に真 である。キャッシュを構築するために必要とされるチップおよび／またはシリコ ンの面積は高価であり、したがって、キャッシュを大きくするとコンピュータシ ステム全体のコストが著しく上がる。第２に、キャッシュは、典型的には、マイ クロプロセッサが以前に要求したデータおよび命令を保持する。したがって、マ イクロプロセッサが新しいプログラムを開始するかまたはあるメモリロケーショ ンに初めてアクセスするときは常に、メインメモリへの相当数のアクセスが必要 である。ここで説明するようなスーパースカラマイクロプロセッサの文脈で使用 されるときは、アクセスとは、メモリロケーションの内容に対する要求またはメ モリロケーションの内容の変更のいずれかを意味する。第３に、現代のマイクロ プロセッサにおいては、キャッシュ内のデータまたは命令にアクセスするために 必要な時間の量が、ＤＲＡＭアクセス時間がそうであったのと同じ態様で、性能 の問題となっている。 キャッシュに関連する問題のいくつかを解決しようとする試みにおいて、いく つかのマイクロプロセッサは、近い将来にそれがアクセスするであろうメモリロ ケーションを推定しメインメモリにそれらの場所への要求を行わせるという、「 プリフェッチアルゴリズム」を実現している。これらの方式はこれまでさまざま な程度の成功を収めている。しかし、これらの機構はある状況においてはマイク ロプロセッサの性能に対し有害な影響を及ぼす可能性がある。相当数の誤った推 定がなされるたびに、マイクロプロセッサはそれが必要としないメモリロケーシ ョンの内容と、キャッシュ内のデータまたは命令とを置換えることになる。こ れは今度は、プリフェッチされたデータにより置換えられたデータを検索するた めのメモリ参照を引き起こすことになる。 メインメモリからのデータの取出しは、典型的には、スーパースカラマイクロ プロセッサにおいてはロード命令を使用することによって行われる。この命令は 明示的なものであってもよく、その場合ロード命令は実行されるソフトウェア内 に実際にコード化される。またこの命令は暗黙のものであってもよく、その場合 いくつかの他の命令（たとえば加算）が直接その入力オペランドの部分としてメ モリロケーションの内容を要求する。 命令の結果をメインメモリに記憶し直すことは、典型的には、スーパースカラ マイクロプロセッサにおいてはストア命令を使用することにより行われる。上述 のロード命令と同様、ストア命令も明示的なものであっても暗黙のものであって もよい。ここでは、「メモリ動作」とは、ロード命令および／またはストア命令 を指すために使用される。 現在のスーパースカラマイクロプロセッサにおいては、メモリ動作は、１以上 のロード／ストアユニット内で実行されるのが典型的である。これらのユニット は、命令を実行し、要求されたデータを発見しようと試みて（もしあれば）デー タキャッシュにアクセスし、アクセスの結果を処理する。上に説明したように、 データキャッシュへのアクセスは典型的には２つの結果、すなわちミスまたはヒ ットの１つである。 ロード／ストアユニットはまた、典型的には、メモリ動作に関連する他の特別 な条件を扱う。たとえば、アクセスは「非整列」かまたは「誤整列」かもしれな い。メモリ動作は、典型的にはバイトで測られる、特定のサイズのデータを要求 または変更する。特定のメモリ動作についてのサイズは多くに依存しており、マ イクロプロセッサが実装されるアーキテクチャおよびメモリ動作を生ぜしめた特 定の命令を含む等に依存する。メモリ動作により計算されたアドレスが、その下 位の２進けた（すなわち「ビット」）位置に、要求されたデータのサイズに等し くなるまで２を乗じた数の和から１を引いたもの以上の個数の０を有していなけ れば、そのメモリ動作は非整列または誤整列という。必要とされる最下位ゼロの 数を計算するための式は、 ２^{( メモリ要求のバイトサイズ)}−１ である。非整列アクセスは、時に、データキャッシュおよび／またはメモリへの 多数のアクセスを必要とする。 マイクロプロセッサが実行するほとんどの命令は最終的に、それらのオペラン ドを、メインメモリまたはデータキャッシュから受け取る。特定の命令が受け取 るオペランドは、メモリから直接要求されたものかもしれず、または、メモリか らオペランドを要求した何らかの他の命令の結果であるかもしれない。したがっ て、多数のプログラムを実行するときのスーパースカラマイクロプロセッサの性 能は、ロード／ストアユニットがメモリ動作をどの程度速く実行できるかに大き く依存する。多くのスーパースカラマイクロプロセッサにおいては、ロード／ス トアユニットはクロックサイクル当り１メモリ動作を実行する。また、もしメモ リ動作がデータキャッシュでミスしたことが発見されれば、ロード／ストアユニ ットはしばしば、ミスされたアドレスがメインメモリから転送されるまで命令の 実行を中止する。したがって、データキャッシュでミスしたメモリ動作は、たと え次のメモリ動作がデータキャッシュでヒットであろうともそれらの実行を「ブ ロックする」。次のメモリアクセスをブロックすると、多くの場合、メモリアク セスからデータを要求する命令をブロックなしの場合ほど迅速に実行できないの で、スーパースカラマイクロプロセッサの性能に有害な影響を及ぼす。 いくつかのスーパースカラマイクロプロセッサでは、データキャッシュとメイ ンメモリインターフェイスとの間のバッファにミス要求を与えることによって、 上述のブロックの問題を解決しようと試みる。バッファは、たとえば、特定の数 のエントリの待ち行列として構成されてもよい。このバッファ機構は確かにブロ ックの問題の解決を助けるのだが、バッファおよびそれに関連する制御機能を実 現するためにマイクロプロセッサチップ上により大きなシリコン面積が必要にな る。さらに、キャッシュへのアクセスと現在待ち行列にあるアクセスとの間に比 較器の形で複雑性が導入される。これらの比較器がないと、同一のミスラインへ の複数の要求がバッファに入り得ることになり、メインメモリへのおよびメイン メモリからの多数の転送が生じ、性能に悪影響が及ぼされる。必要なのはメイン メモリへのまたはメインメモリからの１つの転送のみである。結果的に、同一の ラインにアクセスする他のメモリ動作はそれらのデータをデータキャッシュから フェッチするであろう。もし、所与のラインの、メインメモリへのまたはメイン メモリからの２つ以上の転送が待ち行列にあれば、これらの無関係な転送がメイ ンメモリに対するさらなる要求を遅延させ、性能に有害な影響を与えるであろう 。このようなバッファ解決策を実現するスーパースカラマイクロプロセッサの例 示的形態は、ＩＢＭコーポレーションおよびモトローラ・インコーポレイテッド 製造のPowerＰＣ６０１マイクロプロセッサおよびデジタル・イクイップメント ・コーポレーション製造のAlpha２１１６４マイクロプロセッサを含む。 スーパースカラマイクロプロセッサの性能に直接影響するであろうロード／ス トアユニットのもう１つの要素は、オペランドまたはデータキャッシュへのアク セスの機会を待っているメモリ動作を記憶するバッファエントリの数である。多 くの実現例において、バッファとして待ち行列構造が使用される。典型的には、 １つのバッファがロードメモリ動作のために設けられ、他の別個のバッファがス トアメモリ動作のために設けられる。これらのバッファの１つが一杯になったと きは、次のそのタイプのメモリ動作がバッファに入れるようになるまで、マイク ロプロセッサ全体の命令実行の機能を停止させることとなり、性能に悪影響を及 ぼす。メモリ動作は、ロード／ストアユニットにディスパッチされるとき、これ らのバッファに置かれ、データキャッシュへのアクセスが試みられるとき、また はその後のある時点で取り除かれる。メモリ動作への動作の文脈で使用されると きは、「取り除く」という語は、そのメモリ動作を含む記憶ロケーションを無効 にする作用を指す。無効にする作用は、たとえば、その記憶ロケーションに関連 付けられる特定のビットの状態を変化させるかまたは新しいメモリ動作をその記 憶ロケーションに重ね書きすることによって達成されるであろう。ロード／スト アユニットのための設計時間の多くは、これらのバッファが一杯になるために生 じるプロセッサの機能停止時間の量が最小限になるよう、これらのバッファのサ イズを選ぶことに費やされる。この選択は、バッファの実現のためにシリコン区 域が必要であり、そのため、好きなだけ多数の待ち行列を使用することができな いという事実によりさらに複雑になる。さらにこの選択は、一般のソフトウェア プログラムにおける命令の組合せは常に変化しており、より古いプログラムを研 究して待ち行列のサイズを選んでも最適な設計とはならないであろうという事実 によってさらに複雑になる。 発明の概要 これまでに概観した問題は、この発明による、非ブロッキングロード選択とい う方策を実現するロード／ストアバッファを備えるロード／ストアユニットを用 いるスーパースカラマイクロプロセッサにより大部分解決される。一実施例にお いて、ロードメモリ動作およびストアメモリ動作の両方を中に記憶することがで きるロード／ストアバッファが設けられる。選択されるメモリ動作が、データキ ャッシュでミスであったことがわかっておりバッファ内に記憶されているメモリ 動作の次にプログラムの順番においてなっている場合も含めて、メモリ動作は、 データキャッシュへのアクセスのためロード／ストアバッファから選択される。 一実施例において、この発明の装置は、データキャッシュでミスしたメモリ要 求がメインメモリ要求を行うことができるようになる時などまで、メモリ要求を 記憶するよう構成される。この態様において、ミスしたメモリ動作がメインメモ リ要求を行う機会を待っている間に、データキャッシュへのアクセスの機会を待 っているであろう他のメモリ動作は、そのようなアクセスを行うであろう。した がって、この発明の装置は先述の「ブロック」の問題を解決する。 メインメモリへの要求を行うためには１回のミスは許され、その要求に関連付 けられたラインがデータキャッシュに記憶されると、ミスはデータキャッシュに 再びアクセスすることができる。新たに受け取られたラインにそのアドレスが含 まれているものが、次にデータキャッシュヒットとして完了するであろう。この 実現例においては、以前の実現例においてデータキャッシュでのミスを記憶する ために使用されたバッファが、これらのバッファの動作のために必要ないくつか の制御論理とともに取り除けるという効果を持つ。特に、ミスしたライン当り１ 回にアクセスを制限するために必要とされていた比較器が取り除かれる。代わっ て、ミスは、メインメモリからキャッシュへ１つのミスが転送されるまで、単一 化されたバッファ内にとどまり、それから再びデータキャッシュを試みる。もし 、メモリ動作がそのアクセス後もミスのままであれば、バッファにとどまり続け 、 メインメモリ転送に対する他の要求が開始されるであろう。 概括すると、この発明が目指すのはバッファおよび出力制御ユニットを含むロ ード／ストアユニットである。バッファは、未決の（pending）メモリ動作に関 する情報を記憶するよう構成される複数の記憶ロケーションを含む。バッファは さらに、メモリ動作情報を受け取るよう構成される入力ポートを含む。バッファ はまた、データアクセスコマンドをデータキャッシュへ伝えるよう構成されるデ ータキャッシュポートを含む。バッファ内の複数の記憶ロケーションの各々にミ スビットが関連付けられる。関連付けられた記憶ロケーション内に記憶されたメ モリ動作がデータキャッシュにアクセスしミスであることがわかるクロックサイ クルの間、このミスビットがセットされる。 この発明の出力制御ユニットはバッファに結合され、データキャッシュにアク セスするためバッファ内の複数の記憶ロケーションの１つの中に記憶されるメモ リ動作を選択するよう構成される。出力制御ユニットはさらに、動作に関連付け られるデータキャッシュアクセスコマンドをデータキャッシュに向けるよう構成 される。 この発明は更に、ロード／ストアバッファ内に記憶された第１のメモリ動作が 投機的であり、データキャッシュにおいてミスであると知られるクロックサイク ルの間に、データキャッシュへのアクセスのためロード／ストアバッファ内に記 憶される第２のメモリ動作を選択するための、２つのステップを含む方法を企図 する。第１のステップは、前記第１のメモリ動作に関連付けられるミスビットが セットされていることを判定するため第１のメモリ動作を調べることを含む。第 ２のステップは、前記第１のメモリ動作に関連付けられる前記ミスビットがセッ トされているので、前記第２のメモリ動作を選択することである。 図面の簡単な説明 以下の詳細な説明を読み添付の図面を参照することによって、この発明の他の 目的および利点が明らかとなるであろう。 図１は、データキャッシュ、６つの機能ユニットおよび６つのデコードユニッ トに結合されるロード／ストアユニットを含むスーパースカラマイクロプロセッ サのブロック図である。 図２は、データキャッシュに結合される、この発明によるロード／ストアユニ ットのブロック図である。 図３は、この発明によるロード／ストアバッファのブロック図である。 図４Ａは、図３に示すロード／ストアバッファの記憶ロケーションの図である 。 図４Ｂは、図３に示すロード／ストアバッファに特定の情報が到達するときお よびロード／ストアバッファの動作に関連する特定の他の機能を示すいくつかの クロックサイクルの図である。 図４Ｃは、ロード／ストアバッファ内のストアにより現在示されているアクセ スメモリロケーションをロードするためのストアデータフォワーディングを示す ブロック図である。 図４Ｄは、この発明のロード／ストアユニットのさまざまな区域のレイアウト を示すブロック図である。 この発明にはさまざまな変更および代替的形態が考えられるが、その特定の実 施例を図に例として示しここで詳細に説明する。しかし、この図面および詳細な 説明はこの発明を特定の開示される形態に限定することを意図するのではなく、 逆に、添付の請求の範囲により規定されるこの発明の精神および範囲内にあるす べての変更例、均等物および代替案をカバーするよう意図されることが理解され ねばならない。 発明の詳細な説明 次に図面を参照し、図１は、この発明によるロード／ストアユニット２２２を 含むスーパースカラマイクロプロセッサ２００のブロック図を示す。図１の実施 例に図示するように、スーパースカラマイクロプロセッサ２００は、命令キャッ シュ２０４に結合されるプリフェッチ／プリデコードユニット２０２および分岐 予測ユニット２２０を含む。命令整列ユニット２０６が、命令キャッシュ２０４ と複数のデコードユニット２０８Ａ−２０８Ｆ（集合的にデコードユニット２０ ８と呼ぶ）との間に結合される。各デコードユニット２０８Ａ−２０８Ｆは、そ れぞれのリザベーションステーションユニット２１０Ａ−２１０Ｆ（集合的にリ ザベーションステーション２１０と呼ぶ）に結合され、各リザベーションステー ションユニット２１０Ａ−２１０Ｆは、それぞれの機能ユニット２１２Ａ−２１ ２Ｆ（集合的に機能ユニット２１２と呼ぶ）に結合される。デコードユニット２ ０８、リザベーションステーション２１０、および機能ユニット２１２はさらに 、リオーダバッファ２１６、レジスタファイル２１８およびロード／ストアユニ ット２２２に結合される。データキャッシュ２２４は最終的にロード／ストアユ ニット２２２に結合されることが図示され、ＭＲＯＭユニット２０９が命令整列 ユニット２０６に結合されることが図示される。 一般に、命令キャッシュ２０４は、命令がデコードユニット２０８にディスパ ッチされる前に命令を一時的に記憶するため設けられる高速キャッシュメモリで ある。一実施例において、命令キャッシュ２０４は、各々１６バイト（各バイト は８ビットからなる）のラインに編成される命令コードを３２キロバイトまでキ ャッシュするよう構成される。動作の間、プリフェッチ／プリデコードユニット ２０２を通じて（図示しない）メインメモリからコードをプリフェッチすること によって、命令キャッシュ２０４に命令コードが与えられる。命令キャッシュ２ ０４は、セット・アソシアティブ構成、フル・アソシアティブ構成またはダイレ クトマップ構成で実現できるであろうことが注意される。 プリフェッチ／プリデコードユニット２０２は、命令キャッシュ２０４内での 記憶のためメインメモリから命令コードをプリフェッチするために設けられる。 一実施例において、プリフェッチ／プリデコードユニット２０２は、メインメモ リからの６４ビット幅コードを命令キャッシュ２０４にバーストするよう構成さ れる。プリフェッチ／プリデコードユニット２０２にさまざまな特定のコードプ リフェッチング技術およびアルゴリズムを用いることができることが理解される 。 プリフェッチ／プリデコードユニット２０２は、メインメモリから命令をフェ ッチするに伴い、命令コードの各バイトに関連付けられる３つのプリデコードビ ット、すなわち、開始ビット、終了ビットおよび「機能」ビットを発生する。プ リデコードビットは、各命令の境界を示すタグを形成する。以下にさらに詳細に 説明するように、プリデコードタグはまた、所与の命令がデコードユニット２０ ８により直接デコードされうるか否か、または、命令をＭＲＯＭユニット２０９ により制御されるマイクロコード手続きを起動することにより実行しなければな らないかどうかなどの付加的な情報を運ぶであろう。 表１は、プリデコードタグのエンコードの一例を示す。表に示すように、もし 所与のバイトが命令の最初のバイトであれば、そのバイトに対し開始ビットがセ ットされる。もしそのバイトが命令の最後のバイトであれば、そのバイトに対し 終了ビットがセットされる。もし特定の命令を、デコードユニット２０８により 直接デコードすることができなければ、その命令の最初のバイトに関連付けられ る機能ビットがセットされる。他方、もし命令を、デコードユニット２０８によ り直接デコードできれば、その命令の最初のバイトに関連付けられる機能ビット がクリアされる。特定の命令の第２のバイトに対する機能ビットは、もしオペレ ーションコード（opcode）が最初のバイトであればクリアされ、オペレーション コードが第２のバイトであればセットされる。オペレーションコードが第２のバ イトである場合には、最初のバイトはプレフィックスバイトであることが注意さ れる。命令バイト番号３から８についての機能ビットの値は、そのバイトがＭＯ ＤＲＭバイトであるかまたはＳＩＢバイトであるか、およびそのバイトが変位デ ータまたは即値データを含むかどうかを示す。 先述のように、一実施例において、ｘ８６命令セットのある命令は、デコード ユニット２０８により直接デコードされるであろう。これらの命令は、「ファス トパス」命令と呼ばれる。ｘ８６命令セットのうち残りの命令は、「ＭＲＯＭ命 令」と呼ばれる。ＭＲＯＭ命令は、ＭＲＯＭユニット２０９を起動することによ って実行される。ＭＲＯＭ命令に遭遇するとき、ＭＲＯＭユニット２０９は所望 の動作を遂行するため、規定されたファストパス命令のサブセットへと命令を構 文解析し逐次化する。ファストパス命令に類別される例示的なｘ８６命令のリス トならびにファストパス命令およびＭＲＯＭ命令の両方を処理する態様の説明が 以下にさらに示される。 命令整列ユニット２０６は、デコードユニット２０８Ａ−２０８Ｆにより形成 される固定された発行位置に、命令キャッシュ２０４からの可変バイト長命令を チャネリングするまたは「経路分けする（funnel）」ために設けられる。命令整 列ユニット２０６は、命令キャッシュ２０４によって境界を定められるライン内 の命令の開始バイトの場所に依存して、指定されるデコードユニット２０８Ａ− ２０８Ｆに命令コードをチャネリングするよう構成される。一実施例において、 所与の命令がディスパッチされるであろう特定のデコードユニット２０８Ａ−２ ０８Ｆは、その命令の開始バイトの場所およびもしあればその前の命令の開始バ イトの場所の両方に依存する。あるバイト場所で始まる命令の発行は、ただ１つ の予め定められた発行位置にさらに限定されるであろう。以下に特定の詳細を示 す。 ロード／ストアユニット２２２の詳細な説明に進む前に、図１の例示的なスー パースカラマイクロプロセッサ２００内で用いられる他のサブシステムに関する 一般的局面について説明する。図１の実施例について、各デコードユニット２０ ８は、上に説明した予め定められたファストパス命令をデコードするためのデコ ード回路を含む。さらに、各デコードユニット２０８Ａ−２０８Ｆは、変位デー タおよび即値データを、対応するリザベーションステーションユニット２１０Ａ −２１０Ｆに経路づける。デコードユニット２０８からの出力信号は、機能ユニ ット２１２に対する、ビットエンコード実行命令ならびにオペランドアドレス情 報、即値データおよび／または変位データを含む。 図１のスーパースカラマイクロプロセッサは、追いこし（out of order）実行 をサポートし、したがって、レジスタの読出および書込動作のためもとのプログ ラムシーケンスを守り、レジスタのリネームを実現し、投機的命令実行および分 岐の誤った予測からの回復を可能にし、正確な例外を容易にするため、リオーダ バッファ２１６を用いる。当業者には理解されるであろうように、リオーダバッ ファ２１６内の一時的記憶ロケーションは、レジスタの更新に関わりしたがって 投機的レジスタ状態を記億する命令のデコードに際し予約される。リオーダバッ ファ２１６は、投機的結果が有効にされレジスタファイルに書込まれるに伴いバ ッファの「最後部」に移動し、それによってバッファの「頭部」に新たなエント リのための余地が作られる、先入れ先出し構成で実現されてもよい。リオーダバ ッファ２１６の他の特定の構成も、以下にさらに説明するように可能である。も し分岐予測が誤っていれば、誤って予測された経路に沿って投機的に実行された 命令の結果は、レジスタファイル２１８にそれらが書込まれる前に、バッファ内 で無効にすることができる。 デコードユニット２０８Ａ−２０８Ｆの出力において与えられる即値データお よびビットエンコード実行命令は、それぞれリザベーションステーションユニッ ト２１０Ａ−２１０Ｆに直接経路づけられる。一実施例において、各リザベーシ ョンステーションユニット２１０Ａ−２１０Ｆは、対応する機能ユニットへの発 行を待っている未決の３つの命令までの命令情報（すなわちビットエンコード実 行ビットならびにオペランド値、オペランドタグおよび／または即値データ）を 保持することができる。図１の実施例については、各デコードユニット２０８Ａ −２０８Ｆが専用されるリザベーションステーションユニット２１０Ａ−２１０ Ｆに関連づけられ、各リザベーションステーションユニット２１０Ａ−２１０Ｆ が同様に専用される機能ユニット２１２Ａ−２１２Ｆに関連づけられることが注 意される。したがって、６つの専用「発行位置」が、デコードユニット２０８、 リザベーションステーションユニット２１０および機能ユニット２１２により形 成される。デコードユニット２０８Λを通じて発行位置０に整列されディスパッ チされた命令は、リザベーションステーションユニット２１０Ａに渡され続いて 実行のため機能ユニット２１２Ａに渡される。同様に、デコードユニット２０８ Ｂに整列されディスパッチされる命令は、リザベーションステーションユニット ２１０Ｂおよび機能ユニット２１２Ｂへ渡される。 特定の命令のデコードに際し、もし要求されるオペランドがレジスタ場所であ れば、レジスタアドレス情報がリオーダバッファ２１６およびレジスタファイル ２１８に同時に経路づけられる。当業者は、以下にさらに説明するように、ｘ８ ６レジスタファイルが８つの３２ビットリアルレジスタ（すなわち典型的にはＥ ＡＸ、ＥＢＸ、ＥＣＸ、ＥＤＸ、ＥＢＰ、ＥＳＩ、ＥＤＩおよびＥＳＰと呼ばれ るもの）を含むことを理解するであろう。リオーダバッファ２１６は、これらの レジスタの内容を変更する結果用の一時記億ロケーションを含みそれによって追 いこし実行を可能にする。リオーダバッファ２１６の一時記憶ロケーションは、 デコードに際し実レジスタの１つの内容を変更する各命令に対し予約される。し たがって、特定のプログラムの実行の間のさまざまな時点において、リオーダバ ッファ２１６の１つまたは２つ以上の場所には、投機的に実行された所与のレジ スタの内容が含まれているかもしれない。もし所与の命令のデコードに続いて、 リオーダバッファ２１６が所与の命令内のオペランドとして使用されるレジスタ に対して割当てられた前の場所を有していると判断されたならば、リオーダバッ ファ２１６は、１）最も最近に割当てられた場所内の値、または２）最終的に前 の命令を実行するであろう機能ユニットにより値がまだ生成されていなければ、 最も最近に割当てられた場所に対するタグ、のいずれかを、対応するリザベーシ ョンステーションに送る。もし、リオーダバッファが所与のレジスタに対して予 約される場所を有していれば、レジスタファイル２１８からではなくリオーダバ ッファ２１６からオペランド値（またはタグ）が与えられる。もしリオーダバッ ファ２１６内に要求されるレジスタに対して予約される場所がなければ、値は直 接レジスタファイル２１８からとられる。もし、オペランドがメモリロケーショ ンに対応するのであれば、オペランド値がロード／ストアユニット２２２を通じ てリザベーションステーションユニットに与えられる。 適当なリオーダバッファの実現例に関すろ詳細は、マイク・ジョンソン（Mike Johnson）による刊行物『スーパースカラマイクロプロセッサの設計（Supersca 1ar Microprocessor Design）』（１９９１年ニュージャージー、イングルウッ ド・クリフス、プレンティス・ホール）およびウィット（Witt）他による、１９ ９３年１０月２９日出願の同時係属中であり共通の譲渡人に譲渡される『高性能 スーパースカラ・マイクロプロセッサ（High Performance Supersca1ar Micropr ocessor）』と題される特許出願連続番号第０８／１４６， ３８２号に見られる。これらの文献はここに引用によりその全体として援用され る。 リザベーションステーションユニット２１０Ａ−２１０Ｆは、対応する機能ユ ニット２１２Ａ−２１２Ｆにより投機的に実行されるべき命令情報を一時的に記 憶するため設けられる。先述したように、各リザベーションステーションユニッ ト２１０Ａ−２１０Ｆは、最大で３つの未決の命令に対し命令情報を記憶するで あろう。６つのリザベーションステーション２１０Ａ−２１０Ｆは各々、対応す る機能ユニットにより投機的に実行されるべきビットエンコード実行命令および オペランド値を記憶するための場所を含む。もし特定のオペランドが利用可能で なければ、そのオペランドに対するタグが、リオーダバッファ２１６から与えら れ、結果が生成される（すなわち前の命令の実行の完了によって）まで対応ずる リザベーションステーション内に記憶される。機能ユニット２１２Ａ−２１２Ｆ の１つにより命令が実行されるとき、命令の結果が、その結果を待っている任意 のリザベーションステーションユニット２１０Λ−２１０Ｆに直接渡されると同 時に、その結果がリオーダバッファ２１６を更新するため渡されることが注意さ れる（この技術は一般に「結果送り（result forwarding）」と呼ばれる）。任 意の要求されるオペランドの値が利用可能になった後、命令は実行のため機能ユ ニットヘ発行される。すなわち、もしリザベーションステーションユニット２１ ０Ａ−２１０Ｆの１つの中の未決の命令に関連づけられるオペランドが、要求さ れるオペランドを変更する命令に対応するリオーダバッファ２１６内の前の結果 の値の場所でタグづけされていれば、その命令は、前の命令に対するオペランド の結果が獲得されるまで、対応する機能ユニット２１２に発行されない。したが って、命令が実行される順序は、もとのプログラムの命令シーケンスの順序とは 同じではないであろう。リオーダバッファ２１６は、書込後読出依存性が生じる 状況においてもデータの一貫性が維持されることを確実にする。 一実施例において、機能ユニット２１２は各々、加算および減算の整数算術演 算ならびにシフト、回転、論理演算および分岐動作を実行するよう構成される。 浮動小数点演算に対処するため（図示しない）浮動小数点ユニットも用いられる であろうことが注意される。 機能ユニット２１２は各々、また、条件付き分岐命令の実行に関する情報を分 岐予測ユニット２２０に提供する。もし分岐予測が誤っていれば、分岐予測ユニ ット２２０は、予測誤り分岐命令後の命令処理パイプラインに入った命令をフラ ッシュし、プリフェッチ／プリデコードユニット２０２に要求される命令を命令 キャッシュ２０４またはメインメモリからフェッチさせる。このような状況にお いては、投機的に実行されロード／ストアユニット２２２およびリオーダバッフ ァ２１６内に一時的に記憶されるものを含む、予測誤り分岐命令の後に生じたも とのプログラムシーケンス内の命令の結果が廃棄されることが注意される。適切 な分岐予測方式の例示的な構成は周知である。 機能ユニット２１２により生成された結果は、もしレジスタ値が更新されてい れば、リオーダバッファ２１６に送られ、もしメモリロケーションの内容が変更 されていればロード／ストアユニット２２２へ送られる。もしこの結果がレジス タ内に記憶されるのであれば、リオーダバッファ２１６は命令がデコードされた ときにレジスタの値のために予約された場所内に結果を記憶する。先述したよう に、結果はまた、そこで未決の命令が、要求されるオペランド値を獲得するため 前の命令の実行の結果を待つであろう、リザベーションステーションユニット２ １０Ａ−２１０Ｆにもブロードキャストされる。 データキャッシュ２２４は、ロード／ストアユニット２２２とメインメモリサ ブシステムとの間で転送されるデータを一時的に記憶するため設けられる高速キ ャッシュメモリである。一実施例において、データキャッシュ２２４はデータ８ キロバイトまでを記憶する能力を有する。データキャッシュ２２４を、セット・ アソシアティブ構成を含むさまざまな特定のメモリ構成において実現できること が理解される。 一般に、ロード／ストアユニット２２２は、機能ユニット２１２Ａ−２１２Ｆ とデータキャッシュ２２４との間のインターフェイスを提供する。一実施例にお いて、ロード／ストアユニット２２２は、未決のロードまたはストアメモリ動作 のためのデータおよびアドレス情報のための１６個の記憶ロケーションを備える ロード／ストアバッファを備えるよう構成され、記憶ロケーションは記憶ロケー ションの線形アレイとして構成される。しかし、記憶ロケーションの数はこの発 明のさらなる実施例においては変わるであろうことが理解される。機能ユニット ２１２はロード／ストアユニット２２２へのアクヤスのための調停を行なう。バ ッファが一杯になったとき、機能ユニットは、ロード／ストアユニット２２２が 未決のロードまたはストア要求情報に対し余地を有するようになるまで待機しな ければならない。ロード／ストアユニット２２２はまた、データの一貫性が維持 されることを確実にするため、未決のストアメモリ動作に対してのロードメモリ 動作の依存性チェックを行なう。ロード／ストアユニット２２２へ提供されたの とは異なる順序でロードメモリ動作がロード／ストアユニット２２２によって実 行されるであろう。ストアメモリ動作は常に、それらが与えられたのと同じ順序 で実行される。 一実施例において、デコードユニット２０８は、ロード／ストアユニット２２ ２に対し、所与のサイクルにおいて各デコードユニットがデコードするメモリ動 作の種類を示す。デコードユニット２０８は４つの可能な条件の１つを示すであ ろう。すなわち、ロード／ストア動作はデコードされていない、ロード動作がデ コードされている、ストア動作がデコードされている、またはロード−ｏｐ−ス トア動作がデコードされている、である。ロード−ｏｐ−ストア動作は、ロード ／ストアバッファ内の２つの記憶ロケーションを、すなわちロード動作用の１つ とストア動作用の１つとを占める。これらの動作は、ロード／ストアバッファ内 で個別の動作として処理される。少なくとも１クロックサイクル後に、機能ユニ ット２１２からロード／ストアユニット２２２へ（ストアのための）アドレスお よびデータが提供される。この情報は、アドレスおよびデータが関連づけられる メモリ動作を保持する記憶ロケーションヘ転送される。この関連づけは、機能ユ ニット２１２により提供されるリオーダバッファタグとロード／ストアバッファ 内に前に記憶されたリオーダバッファタグとを比較することにより決定される。 一実施例において、ロード／ストアバッファ内に記憶されたロードおよびスト アメモリ動作は、リオーダバッファ２１６から少なくとも１つのポインタによっ て最早投機的ではないことが示される。このポインタは、ロード／ストアバッフ ァ内に記憶されたメモリ動作の投機的ステータスを更新するため、ロード／スト アバッフア内の複数の記憶ロケーション内に記憶されるタグと、ロード／ストア ユニット２２２により比較することができるタグ値である。他の実施例において は、リオーダバッファ２１６により提供されるポイントの数は２つである。 一実施例において、ロード／ストアユニットは、クロックサイクル当たり、デ ータキャッシュにアクセスするためメモリ動作を２つまで選択する。ロード／ス トアユニットは、選択を行なうため固定された優先順位方式を使用する。この機 構は以下のとおりである。最早投機的ではないストアは最も高い優先順位を持ち 、ミスであり最早投機的ではないロードは２番目に高い優先順位を持ち、投機的 でありまだキャッシュにアクセスしていないロードが最も低い優先順位を持つ。 ストアは、最早投機的ではない場合リオーダバッファ内で最も古い命令であるの でロードよりも高い優先順位を持ち、これらを可能な限り迅速にリタイヤするこ とが望ましい。ロードミスもまた、メインメモリ転送のレイテンシが長いために 、非投機的になるまで処理されない。もし、ロードが取消されたならばそのデー タは最早使用できなくなるだろうが、長いレイテンシは続き、メインメモリへの アクセスを必要とする他の転送をブロックするかもしれない。 データキャッシュにアクセスするのにどのメモリ動作が選択されるかというこ とに影響を与える他の考慮点は、動作の整列と、あるメモリ動作がアクセスする ことになるデータキャッシュのバンクとである。あるロードメモリ動作が所与の サイクルの第１のアクセスに選択され、整列していない場合、選択される第２の アクセスは整列されたメモリ動作となるか、または第２のアクセスは現在のサイ クルでは行なわれないことになる。次のサイクルにおいて、非整列のロードメモ リ動作の後半分が第１のアクセスとして選択される。ストアメモリ動作が所与の サイクルの第１のアクセスとして選択され、整列していない場合、そのサイクル で行なわれる第２のアクセスはストアメモリ動作の後半分である。いずれかのス トアアクセスがデータキャッシュをミスすると、両半分とも打ち切られ、ミスを 含むラインはメインメモリからデータキャッシュへ転送される。整列したメモリ 動作が第１のアクセスとして選択され、非整列のロードメモリ動作が第２のアク セスとして選択される場合、次のクロックサイクルにおいて、選択される第２の アクセスは非整列のロードメモリ動作の後半分となる。整列したメモリ動作が第 １のアクセスとして選択され、非整列のストアメモリ動作が第２のアクセスとし て選択される場合、第２のアクセスはこのクロックサイクルにおいて行なわれな い。 所与のサイクルにおいてデータキャッシュにアクセスするメモリ動作を選択す る上で、バンク競合もまたロード／ストアユニットにより考慮される。所与のサ イクルにおいて２つの動作がデータキャッシュにアクセスするよう選択され、そ れらのそれぞれのアドレスのビット２、３、および４が等しい場合、第２のアク セスはこのサイクルにおいて行なわれない。 別の実施例では、あるロードメモリ動作は、プログラムの順番においてそのロ ードメモリ動作の前のロードメモリ動作がデータキャッシュ２２４にアクセスし てミスしたことがわかっている場合、所与のサイクルにおいてデータキャッシュ ２２４にアクセスするよう選択される。以前のメモリ動作がバッファ内に残るた め、それらを記憶する余分なバッファは必要ではなく、シリコン面積が節約され る。 図４Ａに示されるように、ロード／ストアユニット２２２のロード／ストアバ ッファの各エントリはミス／ヒットビットを含む。ミス／ヒットビットは、非ブ ロッキング機能を実現するために、データキャッシュにアクセスするメモリ動作 を選択する際に用いられる。ミス／ヒットビットは、投機的であろロードメモリ 動作をデータキャッシュへのアクセスのための選択について不適格とする。この ように、データキャッシュをミスする投機的ロードメモリ動作の後の投機的ロー ドメモリ動作がデータキャッシュにアクセスするよう選択され得る。そのため、 ロード／ストアユニット２２２は、データキャッシュをミスした投機的ロードメ モリ動作がロード／ストアバッファ内に存在するクロックサイクルにおいてもロ ードメモリ動作がデータキャッシュにアクセスすることができる非ブロッキング 機構を実現する。ある実施例では、８つのロケーション（ロード／ストアバッフ ァの最後から始まる）がそのようなロードメモリ動作のためにスキャンされ、ブ ロッキングが起こるまでに７つの投機的ロードミスをロード／ストアバッファ内 に記憶することができる。 ロード／ストアユニット２２２の非ブロッキング機構における別の重要な要素 は、キャッシュラインごとにただ１つの要求がメインメモリシステムへなされる ことを確実にするのに以前の非ブロッキング機構で必要であった比較器を必要と しないことである。上記のとおり、これらの比較器は以前の非ブロッキング機構 においては、メインメモリシステムへのアクセスのため既に待ち行列にあるミス と同じラインへの第２のミスがメモリシステムにアクセスしないようにするのに 必要である。典型的には、これらの以前の機構では、現在メインメモリからフェ ッチされるラインに対して第２の要求がなされるとブロッキングが起こった。ロ ード／ストアユニット２２２はミスをロード／ストアバッファ内に保持する。あ るミスが非投機的なものとなると、これはメインメモリにアクセスするが、他の ミスはバッフア内に残る。ミスしたアドレスに関連のあるデータがデータキャッ シュ２２４内に転送されると、ロード／ストアバッファ内のミス／ヒットビット はリセットされ、関連のあるメモリ動作がもはやミスとして見なされなくなる。 そのため、関連のあるメモリ動作はその後のクロックサイクルにおいてデータキ ャッシュ２２４にアクセスするよう選択されることになる。メモリ動作が今度は ヒットである場合、これはデータキャッシュをヒットした他の投機的ロードメモ リ動作と同様の態様で完了する。メモリ動作が依然としてミスである場合、ミス ／ヒットビットはミスを示すようセットされ、メモリ動作は非投機的となるのを 待つことになる。そのため、比較器は必要でなく、同じキャッシュラインに対し て複数のミスが生じてもブロッキングは起こらない。 ある実施例では、ロードメモリ動作は、動作がデータキャッシュヒットである 場合、ロード／ストアバッファから取除かれるよう選択される。さらに、ロード 動作がデータキャッシュをミスし、（前述のリオーグバッファポインタにより示 されるように）もはや投機的ではなくなり、そのミスを含むラインがメインメモ リ（図示せず）からデータキャッシュへ転送されるよう選択される場合、ロード メモリ動作は取除かれるよう選択される。ストアメモリ動作は、そのストアメモ リ動作が（前述のリオーダバッファポインタにより示されるように）非投機的で あり、そのストアメモリ動作がデータキャッシュヒットである場合、ロード／ス トアバッファから取除かれるよう選択される。ストアメモリ動作はさらに、その ストアメモリ動作が（前述のリオーダバッファポインタにより示されるように） 非投機的であり、そのストアメモリ動作がデータキャッシュミスであり、そのミ スを含むラインがメインメモリからデータキャッシュへ転送されるよう選択され る場合、ロード／ストアバッファから取除かれるよう選択される。別の実施例で は、メモリ動作は、そのメモリ動作に一致するリオーダバッファタグとともにリ オーダバッファ２１６から取消信号を受取った場合、ロード／ストアバッファか ら取除かれるよう選択される。 次に、図２を参照すると、この発明によるロード／ストアユニットのブロック 図が示される。示されるロード／ストアユニット２２２は、メモリ動作コマンド およびこれらの動作に関連のある情報を受取るための入力ポート１０００を含む 。ある実施例では、所与のクロックサイクルにおいて最大６つの動作がもたらさ れ得る。情報は、命令に関連のある線形アドレスと、メモリ動作がストアである 場合はデータとを含む。この情報は、関連のあるメモリ動作コマンドがもたらさ れてから少なくとも１クロックサイクル後にもたらされる。図２に示されるよう に、ロード／ストアユニット２２２は、入力制御ユニット１００１、ストアポイ ンタ１００２、ロードポインタ１００３、ロード／ストアバッファ１００４、出 力制御ユニット１００５、入力リオーダバッファポインタ１００６および１００ ７ならびにデータキャッシュポート１００８を含む。ある実施例では、ロード／ ストアバッファ１００４は記憶ロケーションの線形アレイとして構成される。 入力制御ユニット１００１は、メモリ動作１０００をロード／ストアバッファ １００４内の特定の記憶ロケーションへ向ける。ある実施例では、これは２つの ポインタ、ストアポインタ１００２およびロードポインタ１００３を用いること により向けられる。所与のクロックサイクルにおいて受取られる各ストアメモリ 動作はロード／ストアバッファ１００４内の、ストアポインタ１００２により示 される記憶ロケーションから始まり、その後受取られるストアメモリ動作ごとに 記憶ロケーション番号が増加する記憶ロケーションに転送される。次にストアポ インタ１００２は、クロックサイクルにおいて受取られたストア動作の数だけイ ンクリメントされる。同様に、所与のクロックサイクルにおいて受取られた各ロ ードメモリ動作はロード／ストアバッファ１００４内の記憶ロケーション内に転 送され、これはロードポインタ１００３により示される記憶ロケーションから始 められ、その後受取られるロードメモリ動作ごとに記憶ロケーション番号が減少 する。次にロードポインタ１００３は、クロックサイクルにおいて受取られたロ ード動作の数だけデクリメントされる。ストアポインタ１００２とロードポイン タ１００３との間で記憶できる数のロードおよびストアメモリ動作だけをディス パッチするのはデコードユニット２０８の責任である。ロードユニットはロード ポインタ１００３とストアポインタ１００２との差の形でデコードユニット２０ ８と交信し、この機能を行なう上でデコードユニットを助ける。 ある実施例では、ロード／ストアバッファが空である場合、ロード／ストアバ ッファ１００４においてストアポインタ１００２は最初の記憶ロケーションを、 ロードポインタ１００３は最後の記憶ロケーションを示す。ストアポインタ１０ ０２はロード／ストアバッファ内に受取られる各ストアメモリ動作ごとにインク リメントされ、ロードポインタ１００３はロード／ストアバッファ内に受取られ る各ロードメモリ動作ごとにデクリメントされる。ロードメモリ動作がロード／ ストアバッファ１００４から取除かれると、ロードポインタ１００３とロード／ ストアバッファ１００４の終わりとの間の記憶ロケーションは、取除かれたロー ドメモリ動作により空いた記億ロケーションに複写される。複写は、残ったメモ リ動作がロード／ストアバッファ１００４の終わりにおいて連続した位置を占め 、残つたメモリ動作が依然としてプログラムの順番通りに並ぶような態様で行な われる。取除かれたロードメモリ動作はバッファ内で連続している必要はない。 次に、ロードポインタ１００３は取除かれるロード命令の数だけインクリメント される。同様に、ストアメモリ動作がロード／ストアバッファ１００４から取除 かれると、ストアポインタ１００２とロード／ストアバッファ１００４の始めと の間の記憶ロケーションは、取除かれたストアメモリ動作により空いた上の記憶 ロケーションに複写される。この複写は、残ったメモリ動作がロード／ストアバ ッファ１００４の始めにおいて連続した位置を占め、残ったメモリ動作が依然と してプログラムの順番通りに並んでいるような態様で行なわれる。取除かれたス トアメモリ動作はバッファ内で連続している必要はない。次に、ストアポインタ １００２は取除かれたストアメモリ動作の数だけデクリメントされる。 出力制御ユニット１００５は、データキャッシュ２２４へのアクセスのため、 ロード／ストアバッファ１００４内に記億されるメモリ動作を選択する。ある実 施例では、出力制御ユニット１００５は前述のアクセスのために最大２つのメモ リ動作を選択する。出力制御ユニット１００５はメモリ動作を選択するのに上に 説明した優先順位方式を実現する。上述のように、リオーダバッファポインタ１ ００６および１００７を用いてどのメモリ動作がもはや投機的ではないのかを示 す。 次に図３を参照して、ロード／ストアバッファ１００４の実施例がより詳しく 示される。陰影の付けられた領域１０１０はストアメモリ動作を保持している記 憶ロケーションを示す。陰影の付けられた領域１０１１はロードメモリ動作を保 持する記憶ロケーションを示す。この実施例では、記憶ロケーションはロケーシ ョンの線形アレイとして構成される。ロケーションの線形アレイとは、ひとつの 番号を用いて、アレイ内で各ロケーションの位置が特定できるロケーション編成 のことである。ストアメモリ動作は一方の端部からバッファ内に転送され、ロー ドメモリ動作はその反対の端部がらバッファ内に転送される。このようにして、 ロードメモリ動作およびストアメモリ動作を別個の待ち行列構造に記憶する属性 が保たれる。しかしながら、この実施例では、ロードおよびストア待ち行列ロケ ーションの双方をもたらすために１組の記憶ロケーションを有利に用いている。 ハードウェア、よってシリコン面積は、性能が等しくなるような数の別個のロー ドおよびストアバッファを使用するときと比較して節約される。たとえば、この 実施例では１６個の記憶ロケーションが含まれる。どの時点においても最大１６ 個のストアメモリ動作、または代わりに１６個のロードメモリ動作をロード／ス トアバッファ１００４に記憶される。そのため、性能が等しくなるような数の別 個のロードおよびストアバッファを用いる場合は１６個のロードバッファおよび １６個のストアバッファが必要となる。これらのバッファの各々はロード／スト アバッファ１００４が含むのと同じ情報を含んでいる必要がある。そのため、ス ーパースカラマイクロプロセッサにおいて一般的に用いられる別個のロードおよ びストアバッファの解決策ではロード／ストアバッファ１００４よりかなり大き いシリコン面積を消費する。 また図３には、ロードポインタ１００３およびストアポインタ１００２が示さ れる。この実施例では１６個の記憶ロケーションが含まれるため、ロードポイン タ１００３およびストアポインタ１００２は４ビットのポインタとして示される 。他の実施例では、記憶ロケーションの数が異なることがあり、そのためロード ポインタ１００３およびストアポインタ１００２の要するビット数も異なろであ ろう。また、他の実施例を、線形アレイ以外の何らかの構成としてロード／スト アバッファ１００４を備えたものとして構成してもよい。たとえば、二次元アレ イを用いてもよく、二次元アレイでは、記憶ロケーションは２つの番号、すなわ ち行および列番号からなるポインタにより識別される。ロード／ストアバッファ １００４を構成するには他にも可能なやり方があることが理解される。ある実施 例では、ストアポインタ１００２はロードポインタ１００３以上になることは許 されない。このように、ロードメモリ動作およびストアメモリ動作はどの所与の クロックサイクルにおいても互いに区別される記憶ロケーションに記憶される。 また図３には出力ＬＳＣＮＴ［２：０］１０１２が示される。この出力はロー ドポインタ１００３とストアポインタ１００２との差であり、ある実施例では、 いくつのメモリ動作をロード／ストアユニット２２２に転送できるかを示す。メ モリ動作をロード／ストアユニット２２２へ転送するユニットはこの情報をその アルゴリズムに用いて、所与のクロックサイクルにおいて転送されるメモリ動作 の数を制限する。 次に図４Ａを参照すると、ロード／ストアバッファ１００４内の記憶ロケーシ ョンの図が示される。記憶ロケーションは３つのフィールドに分割される。ある 実施例では、第１のフィールドは６ビットからなる。１つのビットは有効ビット であり、これはセットされると記憶ロケーションがメモリ動作を含むことを示し 、セットされていないと記憶ロケーションがメモリ動作を含まないことを示す。 第１のフィールドの残りの５ビットはタグを含み、これはリオーダバッファ２１ ６におけるどのエントリにメモリ動作が関連付けられているかを示す。 第２のフィールド１０２１は６６ビットからなる。そのフィールドの初めの３ ２ビットはメモリ動作が操作するアドレスである。次のビットはアドレス有効ビ ットであり、これはセットされると前述のアドレスが提供されていることを示し 、セットされていないと前述のアドレスが提供されていないことを示す。フィー ルド１０２１における次の３２ビットは、メモリ動作に関連のあるデータである 。 ストアでは、これらのビットは前述のアドレスにおいて記憶すべきデータを含む 。３２ビット幅より少ないデータでは、データはフィールド１０２１内に右寄せ で記憶される。フィールド１０２１の最後のビットはデータ有効ビットであり、 これはセットされると前述のデータが提供されていることを示し、セットされて いないと前述のデータフィールドが提供されていないことを示す。 記億ロケーションの第３のフィールド１０２２は、各メモリ動作のための他の 重要な情報を含む。ある実施例では、次の情報が記憶される。すなわち、 操作すべきデータの大きさをバイトで測定したもの データキャッシュ２２４におけるメモリ動作のミス／ヒット状態。このビット はセットされるとミスを示し、このビットがセットされていないと動作がデータ キャッシュにアクセスしていないことを示す。 依存ビット。このビットはセットされるとロードメモリ動作がロード／ストア バッファの別の記憶ロケーションに記憶されるストアメモリ動作に依存すること を示し、このビットがセットされていないとそのような依存が存在しないことを 示す。 前述の依存を含む記憶ロケーションのエントリ番号。このフィールドは、前述 の依存ビットがセットされていない場合にはランダムな情報を含む。 他の実施例では、フィールド１０２２にさらに種々の情報が記憶される。 次に図４Ｂを参照すると、ロード／ストアユニットの一実施例の典型的な動作 を示すタイミングチャートの図が示される。３つの完全なクロックサイクルが示 され、ＩＣＬＫ４、ＩＣＬＫ５およびＩＣＬＫ６と記されている。ＩＣＬＫ４で は、ロードおよび／またはストアメモリ動作が矢印１０３０により示されるよう に受取られる。ロードポインタは矢印１０３１においてクロックサイクルＩＣＬ Ｋ４において受取られたロードメモリ動作の数だけデクリメントされる。所与の クロックサイクルにおいて受取られるロードメモリ動作の数はゼロ以上であり得 る。ストアポインタもまた、矢印１０３１においてＩＣＬＫ４において受取られ たストアメモリ動作の数だけインクリメントされる。上記のロード動作と同様、 所与のクロックサイクルにおいて受取られるストア動作の数はゼロ以上であり得 る。矢印１０３２において、ロード／ストアユニットはＬＳＣＮＴ１０１２のた めの新しい値を計算しており、これはロードポインタ１００３のデクリメントさ れた値とストアポインタ１００２のインクリメントされた値との差である。 矢印１０３３により示されるようにＩＣＬＫ５の始めにおいて、ロード／スト アユニット２２２は、現在ロード／ストアバッファ１００４に存在するメモリ動 作のタグを調べ、このサイクルのためのデータキャッシュにアクセスする動作を 選択するプロセスを開始する。上に説明したような固定優先順位方式が選択基準 として用いられる。矢印１０３４において、アドレスおよび／またはデータがも たらされるメモリ動作のためのタグがロード／ストアユニットヘ機能ユニット２ １２から転送される。この情報は矢印１０３５における選択プロセスにおいて用 いられる。矢印１０３６では、選択プロセスは完了し、データキャッシュのため の最大２つのアクセスが選択されている。矢印１０３７では、（矢印１０３４に おいて）このクロックサイクルにおいて転送されていることが示されたアドレス およびデータが機能ユニット２１２によりもたらされる。アドレスおよびデータ は矢印１０３８においてロード／ストアバッファ内の記憶ロケーションに転送さ れる。 クロックサイクルＩＣＬＫ６では、データキャッシュ２２４がアクセスされる 。またこのクロックサイクルでは、キャッシュにアクセスするメモリ動作の１つ または両方がロードメモリ動作である場合、図４Ａのロードメモリ動作の第１の フィールド１０２０のタグはロード／ストアバッファ内に現在記憶されるどのス トアのタグとも比較される。同時に、ロードメモリ動作のアドレスはロード／ス トアバッファ内に現在記憶されるどのストアとも比較される。そのロードメモリ 動作が前述のタグ比較を介してプログラムの順番においてストア動作の後である ことがわかり、かつそのロードのアドレスが前述のアドレス比較を介してストア のアドレスと完全に重なることがわかった場合、ロードメモリ動作が取出そうと 試みているデータは実際には、ストアメモリ動作記憶ロケーションにあるデータ である。このデータはストアメモリ動作の記憶ロケーションのデータ部分から提 供される。この文脈において、「完全に重なる」とは、ロードメモリ動作が取出 そ うとしているバイトのすべてがストアメモリ動作が更新しつつあるバイト内に含 まれていることを意味する。また、「部分的に重なる」とは、ロードメモリ動作 が取出そうとしているバイトのうちのいくつかがストアメモリ動作が更新しつつ あるバイト内に含まれていることを意味する。前述のデータがロード／ストアユ ニットにもたらされていない場合、またはロードメモリ動作のアドレスがストア メモリ動作と部分的に重なる場合、ロードメモリ動作はそのデータをこのサイク ルにおいては取出さない。代わりに、これはストアメモリ動作が実行されるまで ロード／ストアバッファ内に残る。バッファにおけるストアメモリ動作がプログ ラムの順番においてロードメモリ動作より前であるがストアメモリ動作が依然と して比較のための有効アドレスを含んでいない場合、ロードメモリ動作は、スト アアドレスがロードメモリ動作に部分的に重なっているかのように扱われる。ロ ードメモリ動作がロード／ストアバッファ内にあるどのストアメモリ動作より前 であることがわかった場合、またはロードメモリ動作のアドレスがストアメモリ 動作のアドレスのいずれとも一致しない場合、ロードメモリ動作のためのデータ はデータキャッシュから提供される。ロードメモリ動作がデータキャッシュミス であり、前の一文に述べた条件が満たされる場合、このクロックサイクルにおい てロードメモリ動作にデータは提供されない。 矢印１０３９において、動作の結果はリオーダバッファ２１６に与えられる。 矢印１０４０において、このクロックサイクルにおいてデータキャッシュにアク セスするメモリ動作のフィールド１０２２（図４Ａに示される）におけるミスビ ットおよび依存ビットは、検出されたアクセスのミス／ヒット状態とロード／ス トアバッファにおけるストアへの依存性とにより更新される。 次に、図４Ｃを参照すると、前述のメモリ動作依存性チェックを実現する例示 的なハードウェアが示される。矢印１０５０および矢印１０５１は、このクロッ クサイクルにおいてデータキャッシュにアクセスするよう選択される２つのメモ リ動作のアドレスを示す。これらのアドレスは、それぞれ第１および第２のアク セスのためのＬＳＬＩＮＡＤ０［３１：２］およびＬＳＬＩＮＡＤ１［３１：２ ］と記された信号線対上で運搬される。これらのアドレスは比較器１０５２を用 いてロード／ストアバッファ１００４内の記憶ロケーションの各々に記憶され るアドレスと比較される。比較器の出力においてアドレスの重なりが示されるか 示されていないかにかかわらず、この情報は制御ユニット１０５３および１０５ ４に入力され、制御ユニット１０５３および１０５４はまた上記のタグ比較を実 行する。タグ比較によりメモリ動作がロード／ストアバッファ内に存在する動作 より後であることが示され、アドレス比較が完全な重なりを示す場合、ストアデ ータはそれぞれ、出力１０５５および１０５６として送られる。このデータは次 に、ロードメモリ動作の結果として用いられる。ロードメモリ動作がストアメモ リ動作に依存するが、ストアメモリ動作のデータが提供されていない場合、ロー ドメモリ動作はストアメモリ動作のデータが提供されるまでロード／ストアバッ ファ１０４４内に残る。 次に図４Ｄを参照すると、ロード／ストアユニット２２２の図が示される。ロ ード／ストアユニット２２２はいくつかの区画に分割される。ＬＳＣＴＬ１０６ ０は制御ブロックである。このブロックはロード／ストアバッファ１００４を制 御するのに必要な論理ゲートと、ロード／ストアユニットの他の部分とを含む。 ＬＤＳＴＳＴＡＴ１０６１は、ロード／ストアバッファ内の各記憶ロケーション のためのステータス情報を含む。すなわち、ＬＤＳＴＳＴＡＴ１０６１は図４Ａ のフィールド１０２２の情報を含む。ＬＤＳＴＴＡＧＳ１０６２は、ロード／ス トアバッファ１００４の各記憶ロケーションのための図４Ａのフィールド１０２ ０の情報を含む。ＬＤＳＴＡＤＲ１０６３は、ロード／ストアバッフア１００４ の各記憶ロケーションのための図４Ａのフィールド１０２１のアドレス部分を含 む。ＬＤＳＴＤＡＴ１０６４は、ロード／ストアバッファ１００４の各記憶ロケ ーションのための図４Ａのフィールド１０２１のデータ部分を含む。最後に、Ｌ ＳＳＰＲＥＧ１０６５は、セグメントレジスタを含み、これについて以下にさら に説明する。 図４Ｄはまた、図２の入力１０００を示し、これはここでは一実施例において 用いられる信号として示される。ＲＴＡＧｎＢ１０６６は、リオーダバッファ２ １６内のメモリ動作の位置を識別するタグをもたらす１組の信号である。ＩＴＹ ＰＥｎＢ１０６７は、メモリ動作をロード動作、ストア動作またはロード−ｏｐ −ストア動作のいずれかとして識別する。ＲＥＳＬＡｎＢ１０７２は、メモリ動 作のためのアドレスを提供し、ＲＥＳｎＢ１０７３はストアメモリ動作のための データを提供する。 また、図４Ｄはロード／ストアユニット２２２の出力を示す。ＬＳＲＥＳＯ／ ＸＬＳＲＥＳ０ １０６８はデータキャッシュ２２４への第１のアクセスのため のデータ出力である。２組の信号が差動入力としてリオーダバッファヘ提供され る。同様に、ＬＳＲＥＳ１／ＸＬＳＲＥＳ１ １０６９はデータキャッシュ２２ ４への第２のアクセスのためのデータ出力である。また、ＬＳＬＩＮＡＤ０ １ ０７０およびLＳＬＩＮＡＤ１ １０７１は、それぞれ、第１および第２のデー タキャッシュアクセスのためのアドレスである。 上述の説明によれば、ユニファイドロード／ストアバッファを用いたロード／ ストアユニットを含む高性能スーパースカラマイクロプロセッサが説明され、こ れは実質的により小さいスペースで、一般的に用いられる別個のロードおよびス トアバッファと性能が等しいバッファを実現するものである。ユニファイドバッ ファはロードおよびストアメモリ動作の両方を記憶し、バッファの一方の端部か らロードを記憶し、他方の端部からストアを記憶する。このように、別個のバッ ファにおいてロードおよびストアを記憶することの属性が保たれ、同時にバッフ ァに要する物理的空間は有利に減少する。 数多くの変形および修正が、ひとたび上記の開示が完全に理解されると当業者 には明らかになるであろう。以下の請求の範囲はそのような変形および修正のす べてを包括すると解釈されることが意図される。

【手続補正書】 【提出日】平成１１年１月２１日（１９９９．１．２１） 【補正内容】 （１）明細書の第１頁第８行「２．背景技術の説明」の後に、下記の文章を挿 入する。 記 ＥＰ−Ａ−０ ４３６ ０９２は、データの一貫性を確実にするため、追越し （アウト・オブ・シーケンス）フェッチ制御を利用する、データおよび命令記憶 部を有するプロセッサを開示する。 Ｍ・ジョンソン(Johnson)の『スーパースカラマイクロプロセッサの設計(Supe rscalar Microprocessor Design)』の第８章「メモリのデータフロー(Memory Da taflow)」は、ロードおよびストアの性能を改善する既知の方法を開示する。 （２）請求の範囲を別紙のとおり捕正する。請求の範囲 １．スーパースカラマイクロプロセッサ（２００）における非ブロッキングのロ ードメモリ動作（１０００）を実現するためのロード／ストアユニット（２２２ ）であって、 未決のメモリ動作に関する情報を記憶するように構成される複数の記憶ロケー ションを含むバッファ（１００４）を含み、前記バッファはさらに、前記情報を 受取るように構成される入カポートを含み、前記バッファはさらに、データキャ ッシュ（２２４）にデータアクセスコマンドを伝えるよう構成されるデータキャ ッシュポート（１００８）を含み、前記複数の記憶ロケーションの各々はメモリ 動作および対応するミスビットを記憶するよう構成されており、前記ミスビット はセットされるとそれが対応するメモリ動作が前記データキャッシュをミスする ことを示し、前記ロード／ストアユニットはさらに 前記バッファ（１００４）に結合されかつ前記バッファ内の前記複数の記憶ロ ケーションのうちの特定の１つの中に記憶されるメモリ動作を選択するよう構成 される出力制御ユニット（１００５）を含み、前記出力制御ユニット（１００５ ）はさらに、前記選択された動作に関連するデータアクセスコマンドを前記デー タキャッシュ（２２４）に与えるように構成されており、前記出力制御ユニット （１００５）は、前記対応するミスビットがセットされておらず、かつプログラ ムの順番において前記複数の記憶ロケーションのうちの前記特定の１つの前であ るメモリ動作を記憶する前記複数の記憶ロケーションの各々が、セットされたミ スビットを記憶している場合、前記メモリ動作を選択することを特徴とする、ロ ード／ストアユニット。 ２．前記バッファ（１００４）はメモリ動作のための記億ロケーションの線形ア レイとして構成される、請求項１に記載のロード／ストアユニット。 ３．前記出力制御ユニット（１００５）は固定優先順位方式に従って前記バッフ ァ（１００４）から前記メモリ動作を選択するよう構成される、請求項１または ２に記載のロード／ストアユニット。 ４．前記出力制御ユニット（１００５）は、 投機的ではないストアメモリ動作には高い優先順位が与えられ、 投機的ではなく、かつ前記データキャッシュ（２２４）への以前のアクセスを 介して前記データキャッシュ（２２４）をミスすることが知られているメモリ動 作には中間の優先順位が与えられ、 以前に前記データキャッシュ（２２４）にアクセスしたことがないロードメモ リ動作には低い優先順位が与えられる 方式に従って、前記バッファ（１００４ ）から前記メモリ動作を選択するよう構成される、請求項１、２または３に記載 のロード／ストアユニット。 ５．前記出力制御ユニット（１００５）はリオーダバッファ（２１６）により提 供されるポインタを備えるよう構成され、前記ポインタは前記メモリ動作の投機 的状態を示すよう構成される、請求項４に記載のロード／ストアユニット。 ６．前記出力制御ユニット（１００５）は、前記リオーダバッファ（２１６）に より提供される前記ポインタにより投機的であることが示されている以前のロー ドメモリ動作が、前記以前のメモリ動作と関連付けられた前記ミスビットがセッ トされているクロックサイクルの間、ロードメモリ動作を選択するよう構成され る、請求項５に記載のロード／ストアユニット。 ７．前記複数の記憶ロケーションのうちの１つが前記入カポートからメモリ動作 を受取る第２のクロックサイクルの間に、前記記憶ロケーションに記億された前 記ミスビットがクリアされる、請求項１から６のいずれかに記載のロード／スト アユニット。 ８．前記複数の記憶ロケーションの各々に記憶される前記ミスビットは、前記デ ータキャッシュ（２２４）がメインメモリから転送される複数のバイトで更新さ れる第２のクロックサイクルの間にクリアされる、請求項１から７のいずれかに 記載のロード／ストアユニット。 ９．前記バッファ（１００４）は、投機的で、かつ関連付けられた前記ミスビッ トがセットされた状態のミスメモリ動作を、前記メモリ動作がメインメモリから 前記データキャッシュ（２２４）へ複数のバイトを転送するのに選択されるクロ ックサイクルまで記憶するよう構成される、請求項１から８のいずれかに記載の ロード／ストアユニット。 １０．ロード／ストアバッファ（１００４）に記憶された第１のメモリ動作が投 機的であるクロックサイクルの間に、前記データキャッシュ（２２４）にアクセ スするため、前記ロード／ストアバッファ（１００４）に記憶される第２のメモ リ動作を選択するための方法であって、 前記第１のメモリ動作を調べて前記第１のメモリ動作に関連付けされたミスビ ットがセットされていることを判定するステップと、 前記第１のメモリ動作と関連付けされた前記ミスビットがセットされているこ とを理由に前記第２のメモリ動作を選択するステップとを特徴とする、方法。 １１．前記第１のメモリ動作が前記データキャッシュ（２２４）にアクセスし、 ミスすることがわかったクロックサイクルの間、前記第１のメモリ動作に関連の ある前記ミスビットをセットするステップをさらに含む、請求項１０に記載の方 法。 １２．前記第１のメモリ動作が前記ロード／ストアバッファ（１００４）に記憶 されるクロックサイクルの間に、前記第１のメモリ動作と関連のある前記ミスビ ットをクリアするステップをさらに含む、請求項１０または１１に記載の方法。 １３．複数のバイトがメインメモリから前記データキャッシュ（２２４）へ転送 されるクロックサイクルの間、前記第１のメモリ動作と関連のある前記ミスビッ トをクリアするステップをさらに含む、請求項１０、１１または１２に記載の方 法。 １４．前記第１のメモリ動作が非投機的であることが示され、かつ、複数のバイ トをメインメモリから前記データキャッシュ（２２４）へ転送するよう選択され るクロックサイクルまで、前記第１のメモリ動作を前記ロード／ストアバッファ （１００４）内に記憶するステップをさらに含む、請求項１０から１４のいずれ かに記載の方法。 １５．前記クリアするステップの後の第２のクロックサイクルの間、前記データ キャッシュ（２２４）にアクセスするため前記第１のメモリ動作を選択するステ ップをさらに含む、請求項１３に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハッタンガディ，ラジブ・エム アメリカ合衆国、78739 テキサス州、オ ースティン、ラドモンド・ロード、10535 (72)発明者 チンナコンダ，ムラリダーラン・エス アメリカ合衆国、78759 テキサス州、オ ースティン、キャピタル・オブ・テキサ ス・ハイウェイ、8509、ナンバー・2018

Claims (1)

1. 【特許請求の範囲】 １．スーパースカラマイクロプロセッサにおける非ブロッキングのロードメモリ 動作を実現するためのロード／ストアユニットであって、 未決のメモリ動作に関する情報を記憶するように構成される複数の記憶ロケー ションを含むバッファを含み、前記バッファはさらに、前記情報を受取るように 構成される入力ポートを含み、前記バッファはさらに、データキャッシュにデー タアクセスコマンドを伝えるよう構成されるデータキャッシュポートを含み、前 記複数の記憶ロケーションの各々はミスビットを備えるよう構成されており、前 記ミスビットは、前記メモリ動作が前記データキャッシュにアクセスし前記デー タキャッシュをミスするクロックサイクルの間セットされるよう構成されており 、前記ロード／ストアユニットはさらに 前記バッファに結合される出力制御ユニットを含み、前記出力制御ユニットは 前記バッファ内の前記複数の記憶ロケーション内に記憶されるメモリ動作を選択 するよう構成されており、前記出力制御ユニットはさらに、前記動作に関連のあ るデータアクセスコマンドを前記データキャッシュへ与えるよう構成される、ロ ード／ストアユニット。 ２．前記バッファはメモリ動作のための記憶ロケーションの線形アレイとして構 成される、請求項１に記載のロード／ストアユニット。 ３．前記出力制御ユニットは固定優先順位方式に従って前記バッファから前記メ モリ動作を選択するよう構成される。請求項１に記載のロード／ストアユニット 。 ４．前記出力制御ユニットは、 投機的ではないストアメモリ動作には高い優先順位が与えられ、 投機的ではなく、かつ前記データキャッシュへの以前のアクセスを介して前記 データキャッシュをミスすることが知られているメモリ動作には中間の優先順位 が与えられ、 以前に前記データキャッシュにアクセスしたことがないロードメモリ動作には 低い優先順位が与えられる 方式に従って、前記バッファから前記メモリ動作を選択するよう構成される、 請求項１に記載のロード／ストアユニット。 ５．前記出力制御ユニットはリオーダバッファにより提供されるポインタを備え るよう構成され、前記ポインタは前記メモリ動作の投機的状態を示すよう構成さ れる、請求項４に記載のロード／ストアユニット。 ６．前記出力制御ユニットはさらに、前記リオーダバッファにより提供される前 記ポインタにより投機的であることが示されている以前のロードメモリ動作が、 前記以前のメモリ動作と関連付けられた前記ミスビットがセットされているクロ ックサイクルの間、ロードメモリ動作を選択するよう構成される、請求項５に記 載のロード／ストアユニット。 ７．前記複数の記憶ロケーションのうちの１つが前記入力ポートからメモリ動作 を受取る第２のクロックサイクルの間に、前記記憶ロケーションに記憶された前 記ミスビットがリセットされる、請求項１に記載のロード／ストアユニット。 ８．前記複数の記憶ロケーションの各々に記憶される前記ミスビットは、前記デ ータキャッシュがメインメモリから転送される複数のバイトで更新される第２の クロックサイクルの間にリセットされる、請求項１に記載のロード／ストアユニ ット。 ９．前記バッファは、投機的で、かつ関連付けられた前記ミスビットがセットさ れた状態のミスメモリ動作を、前記メモリ動作がメインメモリから前記データキ ャッシュへ複数のバイトを転送するのに選択されるクロックサイクルまで記憶す るよう構成される、請求項１に記載のロード／ストアユニット。 １０．ロード／ストアバッファに記憶された第１のメモリ動作が投機的で、かつ データキャッシュをミスすることが知られているクロックサイクルの間に、前記 データキャッシュにアクセスするため、前記ロード／ストアバッファに記憶され る第２のメモリ動作を選択するための方法であって、 前記第１のメモリ動作を調べて前記第１のメモリ動作に関連付けされたミスビ ットがセットされていることを判定するステップと、 前記第１のメモリ動作と関連付けされた前記ミスビットがセットされているこ とを理由に前記第２のメモリ動作を選択するステップとを含む、方法。 １１．前記第１のメモリ動作が前記データキャッシュにアクセスし、ミスするこ とがわかったクロックサイクルの間、前記第１のメモリ動作に関連のある前記ミ スビットをセットするステップをさらに含む、請求項１０に記載の方法。 １２．前記第１のメモリ動作が前記ロード／ストアバッファに記憶されるクロッ クサイクルの間に、前記第１のメモリ動作と関連のある前記ミスビットをリセッ トするステップをさらに含む、請求項１０に記載の方法。 １３．複数のバイトがメインメモリから前記データキャッシュへ転送されるクロ ックサイクルの間、前記第１のメモリ動作と関連のある前記ミスビットをリセッ トするステップをさらに含む、請求項１０に記載の方法。 １４．前記第１のメモリ動作が非投機的であることが示されかつ複数のバイトを メインメモリから前記データキャッシュへ転送するよう選択されるクロックサイ クルまで、前記第１のメモリ動作を前記ロード／ストアバッファ内に記憶するス テップをさらに含む、請求項１０に記載の方法。 １５．前記リセットするステップの後の第２のクロックサイクルの間、前記デー タキャッシュにアクセスするため前記第１のメモリ動作を選択するステップをさ らに含む、請求項１３に記載の方法。 １６．スーパースカラマイクロプロセッサにおける非ブロッキングロードメモリ 動作を実現するためのロード／ストアユニットであって、 複数の記憶ロケーションを含むバッファを含み、前記複数の記憶ロケーション の各々はミスビットを備えるよう構成され、前記ミスビットは、あるメモリ動作 がデータキャッシュにアクセスし前記データキャッシュをミスするクロックサイ クルの間、セットされるよう構成されており、前記ロード／ストアユニットはさ らに 前記バッファに結合される出力制御ユニットを含む、ロード／ストアユニット 。