JP2000515277A - ストアおよびロードミス命令を完了するための複数のポインタを備えるロード／ストアユニット - Google Patents

Abstract

(57)【要約】 リタイアの状態にない最も古い未処理の命令を識別する１対のポインタを受けるロード/ストアユニットを有するスーパースカラマイクロプロセッサが提供される。ロード/ストアユニットは、これらのポインタを、データキャッシュをミスするロード命令およびストア命令のリオーダバッファタグと比較する。関連の命令が、データキャッシュおよびメインメモリシステムにアクセスする前に一致を見つける必要がある。このポインタ−比較機構によって、データキャッシュをミスするロード命令およびストア命令のための順序決め機構が提供される。

Description

【発明の詳細な説明】 ストアおよびロードミス命令を完了するための 複数のポインタを備えるロード/ストアユニット 発明の背景 発明の分野 本発明は、スーパースカラマイクロプロセッサの分野に関し、かつより詳細に は、分岐予測誤りの回復およびロード/ストアリタイアに関する。 関連技術の説明 スーパースカラマイクロプロセッサは、可能な限り短いクロックサイクルで、 複数の命令を同時に実行することにより、高性能を発揮する。本明細書中に使用 する、「クロックサイクル」という用語は、スーパースカラマイクロプロセッサ が、そのパイプライン内で採用されるさまざまなタスク（命令の処理等）を完了 するのに必要とする時間の間隔を指す。高性能スーパースカラマイクロプロセッ サにとって重要な２つの特徴は、分岐予測およびアウト・オブ・オーダ（追い越 し）実行である。 分岐予測は、ある分岐命令が実行される前に、その分岐命令が選択する方向を 投機的に選択するプロセスである。マイクロプロセッサは、順次命令を実行する 。すなわち、第１の命令が実行されると、実行される第２の命令は、その第１の 命令に隣接するメモリに記憶された命令ということになる。しかしながら分岐命 令によって、実行される次の命令が次の順次命令または分岐命令によって特定さ れる他の記憶場所にある命令とすることが可能である。分岐命令により特定され る記憶場所は、一般的に、この分岐の「標的」と呼ばれる。どの命令を選択して 実行するかは、一般に、その分岐命令がテストする条件による。例示的なテスト される条件は、レジスタに記憶された値であり、そのレジスタが０を含んでいる 場合にはその分岐の標的が選択され、かつレジスタが０を含んでいない場合には 、次の順次命令が選択される。なお、分岐命令には条件をテストしないものもあ る。無条件の分岐は、常に標的の経路を選択し、一般に次の順次記憶場所に特定 的にコード化される命令はない。 分岐は、コンピュータプログラムにおいて比較的頻繁に発生する。多数の命令 を同時に実行し続けるためには、スーパースカラマイクロプロセッサは、キャッ シュ分岐命令がどの方向（またはどの「経路」）を選択するかを予測する、すな わち次の順序かまたは標的かを予測するのである。マイクロプロセッサは、そこ で、予測した経路にある命令を投機的に実行する。スーパースカラマイクロプロ セッサが、分岐命令が選択した経路を「誤って予測」した場合、投機的に実行さ れた結果は廃棄され、正しい経路がフェッチされ実行される。分岐予測のメカニ ズムについてはさまざまなものが周知である。 分岐命令の予測誤りが発生するため、予測誤り回復機構が必要となる。予測誤 り回復機構は、キャッシュから訂正されたフェッチアドレスをフェッチさせ、関 連の命令が命令処理パイプラインにディスパッチされるようにする。訂正された フェッチアドレスは、分岐命令が、次に実行する命令と見つけるために発生する アドレスである。予測誤り回復機構は、比較的少ないクロックサイクルで完了し 、予測誤りが判別されるとすぐに正しい命令が実行されるようにする必要がある 。一般に、予測誤りが発見されるクロックサイクルと訂正された命令が実行を開 始するクロックサイクルとの間のクロックサイクルがアイドルサイクルである。 スーパースカラマイクロプロセッサの全体的性能は、同プロセッサが持つ必要が あるアイドルサイクルの数だけ劣化する。 スーパースカラマイクロプロセッサは、発展を逐げ、同時に実行する命令の数 もますます増大している。しかしながら、分岐命令は引続き同じ頻度でプログラ ム内に発生する。したがって、スーパースカラマイクロプロセッサが実現する分 岐予測スキームでは、所与のクロックサイクルで複数の分岐予測が未決となる可 能性がある（すなわち複数の分岐経路を予測しても、これらが関連の分岐を実行 することによって有効とならない）。所与のクロックサイクルで複数の分岐命令 を実行する可能性がありかつしたがって複数の予測誤りが検出される可能性があ る場合、予測誤り回復機構はより複雑なものとなる。しかしながら、比較的少な いクロックサイクルで完了するという予測誤り回復機構の重要性が減じられるわ けではない。比較的数の少ないクロックサイクルで完了し、かつ正確に複数の分 岐予測誤りを解決することができる予測誤り回復機構が求められている。 分岐予測とともに、スーパースカラマイクロプロセッサの性能を改善すること を意図するもう１つの特徴は、追い越し（アウト・オブ・オーダ）実行である。 追い越し実行は、プログラムの順序において特定の命令の前にある命令が実行さ れるクロックサイクルの前のクロックサイクルでその特定の命令を実行するプロ セスである。プログラムの順序においてその前の命令により発生される結果に依 存しない命令は、その前の命令が実行されるまで、その実行を遅らせる必要がな い。この命令はいつかは実行する必要があるので、この命令を、さもなければク ロックサイクルにおけるアイドルサイクルとなってしまったかもしれないパイプ ライン段において実行することにより、性能が向上するという利点がある。 残念ながら、ある種の命令については追い越しで実行することはできない。プ ログラムは、命令が順序通りに実行されることを仮定しており、したがって追い 越し実行は、プログラムに対して透明な態様で採用される必要がある。追い越し で実行できない命令の例としては、データキャッシュおよびストア命令をミス（ miss）するロード命令がある。ストア命令は、レジスタを修飾する他の命令と違 い、メモリを修飾する。ストア命令が追い越しでデータキャッシュを修飾するこ とは可能とされ、かつその後それに先立つ分岐予測誤りまたは割込によってキャ ンセルされると、そのデータキャッシュは間違ったデータを含むことになる。し たがって、ストア命令は、それに先立つ命令が実行されてしまうまで、データキ ャッシュまたはメインメモリを修飾することができないようにしなければならず 、ストア命令はキャンセルされない。データキャッシュをミスするロード命令も 、以下に説明するように、追い越しで実行することができない。 データキャッシュは、スーパースカラマイクロプロセッサと同じシリコン基板 上に実現されるかまたはその付近に結合されていろ。データキャッシュは、メイ ンシステムメモリ（コンピュータシステムにおいて採用された場合）のコピーを 記憶するよう構成された高速メモリである。ロードまたはストア命令が、データ キャッシュにアクセスすると、このアクセスは「ヒット」または「ミス」のいず れかであることがわかる。アクセスがヒットである場合、関連のデータが現在デ ータキャッシュに記憶されていることになる。アクセスがミスの場合、関連のデ ータはメインメモリにあることになる。データキャッシュを読出す場合に、ロー ド命令は追い越しで実行することが可能となる。しかしながら、ロード命令がデ ータキャッシュをミスする場合、順序に沿って実行する必要がある。さもなけれ ば、ロードミスがメインメモリからの転送を開始しその後キャンセルされる可能 性がある。このアクセスが使用する外部バスの帯域幅が無駄になる。さらに、転 送されているデータによって、キャッシュからラインが除去されてしまう可能性 がある。その除去されたラインが後に必要となった場合に、メインメモリから転 送する必要が生じ、外部バスの帯域幅がさらに無駄にされることになる。したが って、データキャッシュミスのロード命令は、追い越しで実行すべきでない。デ ータキャッシュミスであるロード命令およびストア命令を正しく順序決めする機 構が必要である。 発明の概要 上にその概略を述べた問題は、本発明に従うロード/ストアユニットおよびリ オーダバッファを採用するスーパースカラマイクロプロセッサにより、その大部 分が解決されろ。ロード/ストアユニットは、リタイアの状態にない最も古い未 処理（outstanding）の命令を識別する１対のポインタを受ける。ロード/ストア ユニットは、これらポインタと、データキャッシュをミスするロード命令および ストア命令のデコーダバッファタグとを比較する。関連の命令がデータキャッシ ュおよびメインメモリシステムをアクセスする前に、一致を見つける必要がある 。ポインタは最も古い未処理の命令を指示するので、ポインター比較機構によっ て、データキャッシュをミスするロード命令およびストア命令についての順序決 め機構が提供される。 一実施例において、ロード/ストア順序決め機構によって、ロード/ストアユニ ットとリオーダバッファとの間の最小限のハンドシェイクで、順序決めを行なう ことができるため有利である。１対のポインタをロード/ストアユニットとリオ ーダバッファとの間の通信信号に加える。より少ない数のインターフェイス信号 で、ロード/ストアユニットおよびリオーダバッファの設計を簡素化するが、必 要な機能は性能の劣化なしに提供される。 要約すれば、本発明は、ロードおよびストア命令を実行するよう構成されたロ ード/ストアユニットを備えるスーパースカラマイクロプロセッサを想起する。 このロード/ストアユニットは、最も古い未処理の命令を識別する能力があるポ インタを受ける構成になっている。ロード/ストアユニット内には、ロードおよ びストアタイプの未決の命令を記憶するよう構成されたロード/ストアバッファ が含まれる。 図面の簡単な説明 本発明の他の目的および利点については、以下の詳細な説明を読みかつ添付の 図面を参照することによって、より明らかになるであろう。 図１は、本発明による機能ユニット、ロード/ストアユニットおよびリオーダ バッファを採用するスーパースカラマイクロプロセッサのブロック図である。 図２は、機能ユニット、ロード/ストアユニットおよびリオーダバッファを示 すスーパースカラマイクロプロセッサのより詳細な部分ブロック図である。 図３Ａは、図２に示す機能ユニットのうちの１つの図であり、本発明の実施例 の要素を示す図である。 図３Ｂは、図２のロード/ストアユニットの図であり、本発明の実施例の要素 を示す図である。 図３Ｃは、図２に示す分岐検出および最古未処理検出ブロックの一部として用 いられるタグルーチング装置の図である。 図３Ｄは、本発明の実施例の典型的なリオーダバッファエントリの図である。 本発明にはさまざまな変形および代替形態が可能であるが、その特定の実施例 につき図面に例示しかつ以下により詳細に説明することにする。しかしながら、 図面およびその詳細な説明は、本発明を特定の開示された形態の限定するもので はなく、逆に、添付の請求項に規定される本発明の精神および範囲内にあるすべ ての変更例、等価物および代替例を包含することを理解されたい。 発明の詳細な説明 ここで、図面を参照して、図１は、スーパースカラマイクロプロセッサ２００ のブロック図であり、同マイクロプロセッサ２００は、本発明による機能ユニッ ト２１２Ａから２１２Ｆ、ロード/ストアユニット２２２およびリオーダバッフ ァ２１６を含む。図１の実施例に示すとおり、スーパースカラマイクロプロセッ サ２００は、命令キャッシュ２０４に結合された、プリフェッチ/プリデコード ユニット２０２および分岐予測ユニット２２０を含む。命令整列ユニット２０６ は、命令キャッシュ２０４と複数のデコードユニット２０８Ａから２０８Ｆ（デ コードユニット２０８と総称する）との間に結合される。各デコードユニット２ ０８Ａから２０８Ｆは、それぞれのリザベーションステーションユニット２１０ Ａから２１０Ｆ（リザベーションステーション２１０と総称する）に結合され、 各リザベーションステーション２１０Ａから２１０Ｆは、それぞれの機能ユニッ ト２１２Ａから２１２Ｆ（機能ユニット２１２と総称する）に結合される。デコ ードユニット２０８、リザベーションステーション２１０および機能ユニット２ １２は、リオーダバッファ２１６、レジスタファイル２１８およびロード/スト アユニット２２２にさらに結合される。データキャッシュ２２４が、最終的にロ ード/ストアユニット２２２に結合されるところが示され、ＭＲＯＭユニット２ ０９が命令整列ユニット２０６に結合されているところが示される。 一般に、命令キャッシュ２０４は、デコードユニット２０８へのディスパッチ に先立ち命令を一時的に記憶するために設けられる高速キャッシュメモリである 。一実施例において、命令キャッシュ２０４は、各１６バイト（１バイトは８ビ ットから構成される）の線に構成された３２キロバイトまでの命令をキャッシュ するよう構成されている。動作の際には、プリフェッチ/プリデコードユニット ２０２を介してメインメモリ（図示せず）からコードをプリフェッチすることに より命令キャッシュ２０４へ命令コードが付与される。なお、命令キャッシュ２ ０４を、セットアソシアティブ、フリーアソシアティブまたはダイレクトマップ ド構成で実現することも可能である。 ブリフェッチ/プリデコードユニット２０２は、メインメモリから命令コード をプリフェッチして命令キャッシュ２０４に記憶するために設けられる。一実施 例において、プリフェッチ/プリデコードユニット２０２は、メインメモリから の６４ビット幅のコードを命令キャッシュ２０４内にバーストするように構成さ れる。もちろん、さまざまな特定のコードプリフェッチ技術およびアルゴリズム をプリフェッチ/プリデコードユニット２０２に採用することも可能である。 プリフェッチ/プリデコードユニット２０２は、メインメモリから命令をフェ ッチし、命令コードの各バイトに関連する３つのプリデコードビット、すなわち スタートビット、エンドビットおよび「機能」ビットを発生する。プリデコード ビットは、各命令の境界を示すタグを構成する。プリデコードタグは、所与の命 令がデコードユニット２０８により直接デコードできるか否かまたはＭＲＯＭユ ニット２０９により制御されるマイクロコードプロシージャーを呼出すことによ り実行する必要があるかどうか等についての付加的な情報も伝達し得るが、これ について以下により詳細に説明することにする。 表１は、プリデコードタグのコード化を示す。表内に示すとおり、所与のバイ トがある命令の第１のバイトである場合、そのバイトのスタートビットがセット される。このバイトが命令の最後のバイトである場合、そのバイトのエンドビッ トがセットされる。特定の命令をデコードユニット２０８で直接デコードするこ とができない場合、その命令の第１のバイトに関連する機能ビットがセットされ る。一方、その命令がデコードユニット２０８で直接的にデコードすることが可 能な場合、その命令の第１のバイトに関連する機能ビットがクリアされる。オペ コードが第１のバイトである場合、特定の命令の第２のバイトの機能ビットがク リアされ、かつオペコードが第２のバイトである場合に同機能ビットがセットさ れる。なお、オペコードが第２のバイトである場合には、第１のバイトはプレフ ィックスバイトである。命令バイト番号３から８の機能ビットの値は、そのバイ トがＭＯＤＲＭ、またはＳＩＢバイトのいずれであるかを示し、また、そのバイ トが変位（ディスプレイスメント）または即値データを含んでいるかどうかを示 す。表１ スタートビット、エンドビットおよび機能ビットのコード化 先にも述べたとおり、一実施例において、ｘ８６命令セット内のあるいくつか の命令が、デコードユニット２０８により直接的にデコードされ得る。これらの 命令は、「高速経路」命令と呼ぶ。ｘ８６命令セットの残りの命令は、「ＭＲＯ Ｍ命令」と呼ぶ。ＭＲＯＭ命令は、ＭＲＯＭユニット２０９を呼出すことにより 実行される。ＭＲＯＭ命令に出合うと、ＭＲＯＭユニット２０９は、この命令を 分析し確定した高速経路命令のサブセットに逐次化して、希望する動作を実施す る。高速経路命令として分類される例示的ｘ８６命令の一覧を以下に示し、かつ 高速経路およびＭＲＯＭ命令両方の取扱い方法についての説明を行なう。 命令整列ユニット２０６を設けて、命令キャッシュ２０４からのさまざまなバ イト長の命令を、デコードユニット２０８Ａから２０８Ｆにより構成される固定 の発行位置へチャネルする。命令整列ユニット２０６は、命令コードを、命令キ ャッシュ２０４により規定されるライン内の命令のスタートバイトの場所に応じ て、指定されたデコードユニット２０８Ａから２０８Ｆへ命令コードをチャネル するよう構成される。一実施例においては、所与の命令がディスパッチされ得る 特定のデコードユニット２０８Ａから２０８Ｆが、その命令のスタートバイトの 場所およびそれ以前に命令があれば、その命令のスタートバイトの場所に依存す る。あるバイト場所で始まる命令は、ある所定の発行位置にのみ発行されるよう にさらに制限してもよい。詳細については以下に説明する。 機能ユニット２１２、ロード/ストアユニット２２２およびリオーダバッファ ２１６の詳細な説明を行なう前に、図１に例示するスーパースカラマイクロプロ セッサ２００内で採用される他のサブシステムに関する概要を説明する。図１に 示す実施例については、デコードユニット２０８の各々が、上に述べた所定の高 速経路命令をデコードするためのデコード回路系を備える。さらに、各デコード ユニット２０８Ａから２０８Ｆは、変位および即値データを対応のリザベーショ ンステーションユニット２１０Ａから２１０Ｆへルーチングする。デコードユニ ット２０８からの出力信号は、機能ユニット２１２のビットコード化実行命令お よびオペランドアドレス情報、即値データおよび／または変位データを含む。 図１のスーパースカラマイクロプロセッサは、追い越し実行を支持し、したが つて、リオーダバッファ２１６を使用して、レジスタの読出および書込動作のた めの元のプログラムシーケンスを追跡し、レジスタの再ネーミングを行なって、 投機的命令の実行および分岐予測誤り回復を図り、かつ正確な除外を容易にする 。当業者には理解されるとおり、リオーダバッファ２１６内の一時記憶場所は、 レジスタの更新を含む命令のデコードの際にリザーブされ、それにより投機的レ ジスタの状態が記憶される。リオーダバッファ２１６は、投機的な結果が有効と されかつレジスタファイルに書込まれる際にバッファの「底」へ移動する、ファ ースト・イン・ファースト・アウト構成で実現することが可能なので、バッファ の「上部」に新たなエントリのための余裕ができる。リオーダバッファ２１６は 他の特定の構成でも可能であり、それについて以下に詳細に説明する。分岐予測 が誤っている場合、誤り予測経路に沿って投機的に実行された命令の結果を、こ れら結果がレジスタファイル２１８に書込まれる前に、バッファにおいて無効に することができる。 デコードユニット２０８Ａから２０８Ｆの出力で与えられる命令および即値デ ータのビットコード化実行は、それぞれのリザベーションステーションユニット ２１０Ａから２１６Ｆへ直接的にルーチングされる。一実施例において、各リザ ベーションステーションユニット２１０Ａから２１０Ｆは、対応の機能ユニット への発行を待っている未決の命令３つまでについての命令情報（すなわちビット コード化実行ビット、オペランド値、オペランドタグおよび／または即値データ ）を保持することができる。なお、図１に示す実施例については、各デコードユ ニット２０８Ａから２０８Ｆが、専用のリザベーションステーションユニット２ １０Ａから２１０Ｆと関連しており、かつ各リザベーションステーションユニッ ト２１０Ａから２１０Ｆも同様に専用の機能ユニット２１２Ａから２１２Ｆに関 連する。よって、６つの専用「発行位置」が、デコードユニット２０８、リザベ ーションステーションユニット２１０および機能ユニット２１２により構成され る。デコードユニット２０８Ａを介して位置０を発行するために整列されかつデ ィスパッチされる命令は、リザベーションステーションユニット２１０Ａへ送ら れかつその後機能ユニット２１２Ａに送られて実行される。同様に、整列しかつ デコードユニット２０８Ｂに対しディスパッチされる命令は、リザベーションス テーションユニット２１０Ｂへ送られかつ機能ユニット２１２Ｂに送られ、かつ 以下同様である。 特定の命令のデコードに際し、要求されるオペランドがレジスタ場所であれば 、レジスタアドレス情報が、同時にリオーダバッファ２１６およびレジスタファ イル２１８へルーチングされる。当業者であれば、ｘ８６レジスタファイルが、 ８個の３２ビットリアルレジスタ（すなわち一般にＥＡＸ、ＥＢＸ、ＥＣＸ、Ｅ ＤＸ、ＥＢＰ、ＥＳＩ、ＥＤＩおよびＥＳＰと呼ばれる）を含むことが理解され るであろう。これについて以下により詳細に説明する。リオーダバッファ２１６ は、これらレジスタの内容を変更して、追い越し実行を可能にする結果のための 一時記憶場所を含む。リオーダバッファ２１６の一時記憶場所は、各命令につい てリザーブされており、デコードの際に、リアルレジスタのうちの１つの内容を 修飾する。したがって、特定のプログラムの実行の際にさまざまなポイントで、 リオーダバッファ２１６は、所与のレジスタの投機的に実行された内容を含む１ 以上の場所を有することが可能である。所与の命令のデコーダに引続いて、リオ ーダバッファ２１６が、その所与の命令におけるオペランドとして使用されるレ ジス タに割当てられた先立つ場所を有していることがわかると、リオーダバッファ２ １６は、対応のリザベーションステーションに対し、１）最も最近に割当てられ た場所における値かまたは２）その値が先の命令を最終的に実行することになる 機能ユニットによりまだ生成されていない場合には最も最近割当てられた位置に 関するタグを進める。リオーダバッファが、所与のレジスタについてリザーブさ れた場所を有している場合には、オペランドの値（またはタグ）が、レジスタフ ァイル２１８ではなくリオーダバッファ２１６から与えられる。リオーダバッフ ァ２１６において必要とされるレジスタについて何らの場所がリザーブされてい ない場合には、この値はレジスタファイル２１８から直接的に取込まれる。オペ ランドがメモリの場所に対応している場合には、このオペランドの値がロード/ ストアユニット２２２を介してリザベーションステーションユニットへ付与され る。 適切なリオーダバッファの実現に関する詳細については、「スーパースカラマ イクロプロセッサ設計」と題する刊行物、マイク・ジョンソン、プレンティスホ ール、イングルウッド、クリフス、ニュージャージー州、１９９１年（“Supers calar Microprocessor Design”by Mjke Johnson，Prentice-Hall，Englewood C liffs，New Jersey，1991）およびウィット他(Wjtt，et al.)による、１９９３ 年１０月２９日出願の、同時係属中で、本件と同一譲受人の特許出願「高性能ス ーパースカラマイクロプロセッサ」 （High Performance Superscalar Micropr ocessor）、連続番号第０８／１４６，３８２号に記載されている。これらの文 献について、その全文にわたりここに引用により援用する。 リザベーションステーションユニット２１０Ａから２１０Ｆは、対応の機能ユ ニット２１２Ａから２１２Ｆが投機的に実行することなる命令情報を、一時的に 記憶するために設けられる。先ほども述べたとおり、各リザベーションステーシ ョンユニット２１０Ａから２１０Ｆは、未決の情報３つまでについての命令情報 を記憶することができる。６つのリザベーションステーション２１０Ａから２１ ０Ｆの各々が、対応の機能ユニットにより投機的に実行されるビットコード化実 行命令を記憶する場所およびオペランドの値を含む。特定のオペランドが入手可 能でなければ、そのオペランドに関するタグがリオーダバッファ２１６から付与 されかつ結果が発生されるまで（すなわち先の命令の実行が完了するまで）、対 応のリザベーションステーション内に記憶される。なお、機能ユニット２１２Ａ から２１２Ｆのうちの１つにより命令が実行される場合、その命令の結果は、そ の結果を待っているいずれかのリザベーションステーションユニット２１０Ａか ら２１０Ｆに直接的に送られかつ同時にその結果はリオーダバッファ２１６を更 新するためにも送られる（この技術は一般に「結果フォワーデイング」（result forwarding）と呼ばれる）。いずれかの要求されたオペランド（単数または複数 ）の値が入手可能になった後、命令が機能ユニットに対して発行されて実行され る。すなわち、リザベーションステーションユニット２１０Ａから２１０Ｆのう ちの１つの中にある未決の命令に関連するオペランドに、要求されたオペランド を修飾する命令に対応するリオーダバッファ２１６内の先立つ結果の値の場所で タグされている場合、その命令はその先立つ命令に関するオペランドの結果が入 手されるまで、対応の機能ユニット２１２に対して発行されない。したがって、 命令が実行される順序は、元のプログラム命令シーケンスの順序と同じでない可 能性がある。リオーダバッファ２１６は、リード・アフター・ライトの関係が発 生するような状況において、データの一貫性が確実に維持されるようにする。 一実施例において、機能ユニット２１２の各々は、加算および減算の整数の算 術演算および変位、回転、論理演算および分岐演算を実行するよう構成されてい る。なお、浮動小数点ユニット（図示せず）も採用して、浮動小数点演算に対応 するようにしてもよい。 機能ユニット２１２の各々も、条件分岐命令の実行に関する情報を分岐予測ユ ニット２２０に付与する。分岐予測が正しくない場合、分岐予測ユニット２２０ は、命令処理パイプラインにエントリした、予測が誤った分岐に続く命令をフラ ッシュして、プリフェッチ/プリデコードユニット２０２に、命令キャッシュ２ ０４またはメインメモリから必要な命令をフェッチさせる。なお、このような場 合、ロード/ストアユニット２２２およびリオーダバッファ２１６において投機 的に実行されかつ一時的に記憶されたものを含め、この予測が誤っている分岐命 令の後に発生する元のプログラムシーケンスにおける命令の結果は廃棄される。 適切な分岐予測機構の例示的構成については周知である。機能ユニット２１２と 分岐予測ユニット２２０との間の通信に関する詳細について以下に説明すること にする。 機能ユニット２１２が生成する結果は、レジスタの値が更新されている場合に はリオーダバッファ２１６に送られ、かつ記憶場所の内容が変更されている場合 には、ロード/ストアユニット２２２へ送られる。この結果がレジスタ内に記憶 される場合には、リオーダバッファ２１６は、命令がデコードされた場合にレジ スタの値についてリザーブされた場所にこの結果を記憶する。先に述べたとおり 、結果は、未決の命令が、先行する命令の結果を待っている可能性があるリザベ ーションステーションユニット２１０Ａから２１０Ｆに同報で送られ、必要なオ ペランドの値が得られる。 データキャッシュ２２４は、ロード/ストアユニット２２２とメインメモリサ ブシステムとの間で転送されるデータを一時的に記憶するために設けられる高速 キャッシュメモリである。一実施例において、データキャッシュ２２４は、８キ ロバイトまでのデータを記憶する能力がある。もちろん、データキャッシュ２２ ４を、セットアソシアティブ構成を含む、さまざまな特定のメモリ構成に実現し てもよい。 一般に、ロード/ストアユニット２２２は、機能ユニット２１２Ａから２１２ Ｆとデータキャッシュ２２４との間にインターフェイスを提供する。一実施例に おいて、ロード/ストアユニット２２２は、未処理のロードまたはストアメモリ 動作に関するデータおよびアドレス情報について１６の記憶場所を備えるロード ／ストアバッファで構成される。機能ユニット２１２は、ロード/ストアユニッ ト２２２へのアクセスを調停する。ロード/ストアユニット２２２は、ロードメ モリ動作の、未決のストアメモリ動作に対する依存度をチェックして、データの 一貫性が確実に維持されるようにする。 ここで、図２を参照して、図２は、機能ユニット２１２、リオーダバッファ２ １６およびロード/ストアユニット２２２を示すブロック図である。図２は、こ こに示すユニット間の接続を詳細に示しかつまたリオーダバッファ２１６を詳細 に示す。２つの機能ユニット（２１２Ａおよび２１２Ｆ）について示すが、同様 の接続が他の機能ユニット２１２の各々について行なわれている。リオーダバッ ファ２１６は、分岐ポインタバス２５０上で分岐ポインタを機能ユニット２１２ へ伝達する。機能ユニット２１２は、分岐予測ユニット２２０へアドレスを伝達 する、訂正されたフェッチアドレスバス２５１にも接続される。リオーダバッフ ァ２１６は、最も古いポインタバス対２５５および２５６上でロード/ストアユ ニット２２２へ最も古いポインタの対（すなわち最も古いポインタとその次に古 いポインタ）を伝達する。命令の脈において用いられる場合には、「最も古い」 という用語は、有効な結果を未だ有してはいないが、リオーダバッファ内のそれ に先立つ各命令が有効な結果を有している命令を意味する。 一般に、分岐ポインタバス２５０上でリオーダバッファ２１６が伝達する分岐 ポインタは、リオーダバッファ２１６内に現在記憶される最も古い分岐命令を識 別する。機能ユニット２１２は、分岐ポインタを、現在実行している命令を示す ポインタに比較する。この比較によって一致が示されると、関連の機能ユニット は、その訂正されたフェッチアドレスを訂正されたフェッチアドレスバス２５１ 上で分岐予測ユニット２２０へ伝達することができる。機能ユニットは、関連の 分岐命令が、分岐予測ユニット２２０により誤って予測されたものである場合に は、訂正されたフェッチアドレスを伝達する。最も古いポインタバス２５５およ び２５６上を伝達される最も古いポインタは、リタイアの状態にない最も古い命 令を示す。ロード/ストアユニット２２２は、最も古いポインタと、ロード/スト アユニット２２２内のロード/ストアバッファ内に記憶される未処理のロードミ スおよびストア命令を識別する。比較によって一致が示される場合、対応のロー ドまたはストア命令を、関連する記憶場所をキャッシュ（必要であれば）へ転送 し、かつストア情報に関連するデータをデータキャッシュへ記憶するかまたはロ ード情報に関連するデータを標的レジスタにフォワード（送る）することにより 行なわれる。したがって、分岐予測回復のための機構およびプログラムオーダに おけるデータキャッシュミスおよびストア命令であるロード命令を行なうための 機構が作り出される。ある命令を実行した結果がリオーダバッファ２１６に伝達 されている場合には、その命令は「リタイアの状態」であると判定される。「リ タイア」（retirement）という語は、リオーダバッファ２１６からの命令を取除 くことを意味する。 分岐ポインタは、分岐検出器回路２５３を用いてリオーダバッファ２１６によ り発生される。分岐検出器回路２５３は、リオーダバッファアレイ２５２内の最 も古い命令を記憶するあるいくつかのエントリをスキャンする。一実施例におい て、スキャンされるエントリの数は６である。リオーダバッファアレイ２５２は 、先の図１に関して説明したスーパースカラマイクロプロセッサ２００において 現在未処理の命令（すなわちディスパッチされたが未だリタイアの状態にない命 令）に関連する情報を記憶する。リオーダバッファアレイ２５２内の最も古い６ つのエントリ内の最も古い分岐命令の関連する「リオーダバッファタグ」（リオ ーダバッファ２１６内の命令を一意的に識別する）は、分岐検出器回路２５３に より選択されかつ分岐ポインタにより伝達される。したがって、本実施例におけ る分岐ポインタはリオーダバッファタグである。 この実施例において、分岐検出器回路２５３は１つのタグルーチング装置を採 用する。タグルーチング装置については、図３Ｃを参照して以下により詳細に説 明するが、一般には各エントリに関連するビットに依存してリオーダバッファア レイ２５２の複数のエントリからリオーダバッファタグを選択する装置である。 分岐検出器回路２５３の場合には、このビットが分岐としての命令を示す。最も 古いエントリが分岐である場合には、その関連のリオーダバッファタグが機能ユ ニット２１２へルーチングされる。同様に、２番目に古いエントリが分岐であり かつ最も古いエントリが分岐でない場合には、その２番目に古いエントリのタグ が機能ユニット２１２へルーチングされ、かつ残りのスキャンされるリオーダバ ッファエントリについても同様である。分岐検出器回路２５３によりスキャンさ れるエントリの中に分岐命令が見つからない場合には、無効タグが機能ユニット ２１２へルーチングされる。 最も古いポインタバス２５５および２５６上を伝達される最も古いポインタの 対は、最も古い未処理検出器回路２５４（これ以降検出器回路２５４とする）に より発生される。分岐検出器回路２５３と同様、検出器回路２５４は、リオーダ バッファ２１６内の最も古い命令を記憶するあるいくつかのエントリをスキャン する。リタイアの状態にない最も古い命令および２番目に古い命令に関連するリ オーダバッファのタグが検出器回路２５４によりロード/ストアユニット２２２ へルーチングされる。ある例では、スキャンされるリオーダバッファエントリの 数は１２である。 一実施例において、検出器回路２５４は、下に図３Ｃを参照して説明するとお り、２つのタグルーチング装置を含む。第１のタグルーチング装置は、分岐検出 器回路２５３のタグルーチング装置と類似するリオーダバッファタグをルーチン グするが、ただしリオーダバッファタグを選択するのに使用されるリオーダバッ ファアレイ２５２からのビットが、関連の命令がリタイアの状態にないことを示 す点が異なる。第２のタグルーチング装置は、リタイアの状態にない命令に関連 する２番目に古いリオーダバッファタグをルーチングするよう構成されている。 したがって、第２のタグルーチング装置に付与される選択ビットは、リタイアの 状態にない命令を示すビットと、その命令が第１のタグルーチング装置により選 択されていないことを示すビットとの論理積である。この選択ビットは、図３Ｃ を参照して以下にも説明するとおり、タグルーチング装置により優先的にコード 化される。 この実施例において、ロード/ストアユニット２２２は、リオーダバッファへ ロード命令に関連するデータを返す必要がありかつリオーダバッファに対し、記 憶が行なわれたことを示すために必要である。データキャッシュにおいてヒット するロード命令が、リオーダバッファへ関連のデータを送ることにより完了する 。しかしながら、データキャッシュをミスし（かつデータを返すことができない ）ロード命令およびストア命令は、それらに関連するリオーダバッファのタグが 最も古いポインタのうちの１つ上に示されるまでロード/ストアバッファ内に留 まる。その後、ロード/ストアユニットは、メインメモリからデータキャッシュ 内へデータを転送するためのロードミス命令またはデータキャッシュ内にデータ を記憶するためのストア命令を選択することができる。ロード/ストアユニット が、これらの動作を行なった場合、そのデータを返すかまたはその記憶が完全で ある（それぞれ）ことを示す。引続くクロックサイクルで、最も古いポインタが リオーダバッファ２１６内の次に古い命令へ移動する。したがって、データキャ ッシュをミスするロード命令およびストア命令は、順序通りに実行される。 他の実施例において、分岐ポインタバス２５０および最も古い未処理のバス２ ５５は、同じポインタを各クロックサイクルにおいて伝達するように動作する。 したがって、分岐ポインタバス２５０および最も古い未処理のバス２５５は、こ の実施例については共通のバス内に組合せることができ、かつ分岐検出器回路２ ５３を除くことができる。以下に説明するとおり、機能ユニット２１２は、分岐 命令を行なっている場合に有効な訂正されたフェッチアドレスを発生し、かつそ れ以外の場合には無効な訂正されたフェッチアドレスを発生する。したがって、 分岐ポインタバス２５０が非分岐命令を伝達し、かつポインタが現在実行されて いる命令を示すポインタと一致する場合、分岐予測ユニット２２０は無効な訂正 されたフェッチアドレスを受けることになる。 さてここで図３Ａを参照して、機能ユニット２１２のうちの１つの内部論理回 路が示される。機能ユニット２１２は、各々、現在のクロックサイクルにおいて 実行されている命令のリオーダバッファタグを記憶するレジスタ３００を備えて 構成される。レジスタ３００は、分岐ポインタバス２５０にも接続される比較器 回路３０１に接続される。したがって、比較器回路３０１は、分岐ポインタバス ２５０上を伝達される分岐ポインタを、レジスタ３００内に記憶されるリオーダ バッファタグに比較する。分岐ポインタバス２５０は、関連の命令が分岐である 場合にのみ有効なリオーダバッファタグを伝達するので、比較器の出力が、分岐 命令が機能ユニットにより実行されているクロックサイクルにおいて一致を示す 。比較器３０１の出力はトライステートドライバ回路３０３のイネーブルに結合 される。トライステートドライバ回路３０３は、実行されている分岐命令が予測 を誤った分岐である場合に訂正されたフェッチアドレスを発生し、かつこの分岐 が正確に予測されるかまたは命令が分岐でない場合に有効なアドレスを発生する よう構成される、訂正されたアドレス論理ブロック３０２に結合される。トライ ステートドライバ回路は、比較器回路３０１が一致を示す場合には訂正されたア ドレス論理ブロック３０２が生成するアドレスを伝達し、かつ比較器回路３０１ が一致を示さない場合には何ものも伝達しない。したがって、１つの機能ユニッ トのみが所与のクロックサイクル内でポインタバス２５０上を伝達されるポイン タに一致するリオーダバッファタグを含むことができるため、複数の機能ユニッ ト２１２は、同じ訂正されたフェッチアドレスバス２５１に接続することができ る。 分岐予測ユニット２２０は、訂正されたフェッチアドレスに対してのみ作用しか つ無効なアドレスが無視されるように、無効なアドレスを認識するよう構成され る。なお、機能ユニット２１２は、他の命令同様、分岐命令を実行した結果をリ オーダバッファ２１６に報告する。 スーパースカラマイクロプロセッサ内に機能ユニット２１２を採用することに より、完了するまでのクロックサイクルが比較的少なくてすむ分岐予測誤り回復 機構が実現され得る。分岐が実行されかつ予測誤りであることがわかるクロック サイクルが、訂正されたフェッチアドレスが分岐予測ユニット２２０へ伝達され るサイクルである。それに引続くサイクルにおいて、訂正されたフェッチアドレ スが命令キャッシュにアクセスしかつ関連の命令がディスパッチされることにな る。さらに、分岐予測誤り回復機構は、最も古い分岐命令に関連する訂正された フェッチアドレスを伝達することにより複数の分岐予測を取扱う。 ここで、図３Ｂを参照して、ロード/ストアユニット２２２についてより詳細 に示す。ロード/ストアユニット２２２は、リオーダバッファ２１６からの最も 古いポインタバス２５５および２５６を受けかつデータキャッシュ２２４をアク セスするためのロードまたはストア命令を選択する。一実施例において、ロード /ストアユニット２２２は、各クロックサイクルにおいてデータキャッシュをア クセスするための、２つまでのロード/ストア命令を選択する。ロード/ストアユ ニット２２２は、未処理のロードおよびストア命令に関連する情報を記憶するよ う構成されたロード/ストアバッファ３１０を備えて構成される。ロード/ストア バッファ３１０内に記憶される情報に含まれるのは、図３Ｂに示すとおり、各命 令のリオーダバッファタグである。各エントリについてのリオーダバッファタグ は、比較器回路３１２および３１３を用いて、最も古いポインタに比較される。 データキャッシュ入力選択論理ブロック３１１（これ以降選択論理ブロック３１ １とする）は、比較器の出力およびロード/ストアバッファ３１０の内容を受け 、データキャッシュ２２４について命令を２つまで発生する。選択論理ブロック ３１１は、関連の比較器回路が最も古いポインタと一致を示すまで、データキャ ッシュをミスすることがわかっているロード命令を選択しない。同様に、選択論 理ブロック３１１は、関連の比較器回路が最も古いポインタとの一致を示すまで 、 ストア命令を選択しない。一実施例において、選択論理ブロック３１１は、デー タキャッシュ２２４をアクセスするための命令を選択するための優先スキームを 採用する。最も高い優先順位が、最も古いポインタバス２５５上を転送される最 も古いポインタに一致するリオーダバッファタグを有するロードミスまたはスト ア命令に与えられる。中間の優先順位が最も古いポインタバス２５６上を転送さ れる最も古いポインタに一致するリオーダバッファタグを有するロードミスまた はストア命令に与えられる。最も低い優先順位は、未だデータキャッシュ２２４ をアクセスしていないロード命令に与えられる。 最も古いポインタを生成するスーパースカラマイクロプロセッサにおいてロー ド/ストアユニット２２２を採用することにより、データキャッシュ２２４をミ スするロード命令およびストア命令を順序通りに実行する。それらのリオーダバ ッファタグが最も古いポインタに伝達されて、それらがリタイアの状態にない最 も古い未処理の命令であることを示すまで、これら２つのタイプの命令のいずれ もデータキャッシュ２２２またはメインメモリサブシステムにアクセスを許され ない。したがって、このロードまたはストア命令に先立つ命令の各々は完了され かつこのロードまたはストア情報を実行することができる。 ここで図３Ｃを参照して、分岐検出器回路２５３（図２に示す）内で採用され るタグルーチング装置３２０および最も古い未処理検出器回路２５４（図２に示 す）の実施例を示す。タグルーチング装置３２０は、リオーダバッファアレイ２ ５２からのリオーダバッファタグを受けるマルチプレクサ３２１を含む。キャッ シュリオーダバッファタグに関連するのは、このタグがタグルーチング装置３２ ０によりルーチングを検討されるべきである場合、論理１を伝達する信号である 。図３Ｃに示す実施例は、マルチプレクサ３２１に結合される信号線３２２が示 すとおり、関連する信号が論理１である場合に、最も古いタグを選択する優先順 位コード化機構である。このコード化機構は、その関連する信号が論理１を伝達 しかつ最も古いタグに関連する信号が論理０を伝達する場合に、２番目に古いタ グを選択する。したがって、信号線３２３（２番目に古いタグを選択する）がＡ ＮＤゲート３２４により発生される。最も古いタグに関連する信号およびその次 に古いタグに関連する信号の双方が論理０を伝達しかつ３番目に古いタグに関連 す る信号が論理１を伝達する場合には、３番目に古いタグが選択される。したがっ て、信号線３２５（３番目に古いタグを選択する）が、ＡＮＤゲート３２６によ り発生される。マルチプレクサ３２１用の付加的な選択信号も同様に発生される 。 ここで図３Ｄを参照して、リオーダバッファアレイ２５２のための例示的リオ ーダバッファエントリ３３０を示す。タグエントリ３３０は、４つのフィールド 、すなわちリオーダバッファタグフィールド３３１、分岐ビット３３２、リタイ アビット３３３および命令フィールド３３４を有する。命令フィールド３３４は 、このリオーダバッファエントリ用の命令とともにリオーダバッファ２１６の特 定の実施例が必要とし得る他のデータを含む。リオーダバッファタグフィールド ３３１は、リオーダバッファタグを記憶しかつ分岐検出器回路２５３に接続され かつアレイにおける最も古い命令を含むよう構成されるリオーダバッファアレイ エントリのための最も古い未処理検出器回路２５４にも結合される。分岐ビット ３３２は、リオーダバッファエントリに記憶される命令が分岐命令である場合に は論理１を記憶し、それ以外の場合には論理０を記憶する。分岐ビット３３２は 、分岐検出器回路２５３のタグルーチング装置のための選択信号のうちの１つを 構成する。リタイアビット３３３は、リオーダバッファアレイエントリ３３０に 記憶される命令がリタイアの状態にある場合には論理１を記憶し、かつそれ以外 の場合には論理０を記憶する。リタイアビット３３３を反転したものを使用し、 最も古い未処理検出回路２５４内のタグルーチング装置３２０の選択信号の１つ を形成する。 さらに他の実施例においては、クロックサイクルにおいて、機能ユニット２１ ２の各々が他の機能ユニット２１２の各々に対し、分岐ポインタに対する比較結 果および予測誤りがあった分岐命令を実行しているか否かを連絡する。分岐ポイ ンタに対する一致が機能ユニット２１２内で検出されない場合には、図４のフロ ー図に示すように、優先順位スキームが呼出される。優先順位スキームは、以下 のような訂正されたアドレスバス２５１を駆動する機能ユニットを選択する。す なわち、機能ユニット２１２Ａは、予測誤りがある分岐命令を含んでいる場合に は訂正されたフェッチアドレスバス２５１を駆動し、機能ユニット２１２Ｂは、 予測誤りがある分岐命令を含みかつ機能ユニット２１２Ａが予測誤りがある分岐 命令を含んでいない場合には、訂正されたフェッチアドレスバス２５１を駆動し 、機能ユニット２１２Ｃは、予測誤りがある分岐命令を含みかつ機能ユニット２ １２Ａまたは機能ユニット２１２Ｂのいずれもが予測に誤りがある分岐命令を含 んでいない場合には、訂正されたフェッチアドレスバス２５１を駆動し、かつ残 りの機能ユニットについても同様である。このようにして、訂正されたフェッチ アドレスバス２５１が、各クロックサイクルにおいて値を伝達する。 なお、本発明の他の実施例においては、さまざまな数の機能ユニットおよびロ ード/ストアユニットを採用することが可能である。さらに、分岐ポインタおよ び最も古いポインタの数は実施例ごとに変更することができる。ロード/ストア ユニット２２２は、この実施例においては、統合されたロード/ストアバッファ を備えて構成されるが、他の実施例においては、ロード/ストアユニット２２２ を、複数のロード/ストアバッファを備えて構成してもよく、またロードおよび ストア命令を別々のバッファに記憶することもできる。 上記の開示により、分岐予測誤り回復およびロード/ストア順序決めのための 機構について説明した。分岐予測誤り回復機構は、予測誤りが発見されると完了 に１クロックサイクルを要し、分岐予測誤りによるアイドルクロックサイクルの 数を最小にすることにより高性能化を図る。ロード/ストア順序決め機構によっ て、ユニット間のハンドシェイク量が最小限で、ロード/ストアの順序決めが図 られる。この最小限のハンドシェイクによって、インターフェイス信号の数が低 減されかつスーパースカラマイクロプロセッサの設計が簡素化される。 上の開示を十分に理解すれば、当業者にはさまざまな変更および修正が明らか であろう。以下の請求項は、そのようなすべての変更および修正を包含するもの と解釈されることを意図する。

【手続補正書】 【提出日】平成１１年２月５日（１９９９．２．５） 【補正内容】 請求の範囲 １．ロードおよびストア命令を実行するよう構成されたロード/ストアユニット （２２２）を含むスーパースカラマイクロプロセッサ（２００）であって、前記 ロード/ストアユニット（２２２）が、ロードおよびストアタイプの未決命令を 記憶するよう構成されたロードストア/ストアバッファ（３１０）を含み、前記 ロード/ストアユニット（２２２）が、最古の未処理命令を識別することが可能 なポインタを受けるようにさらに構成されており、かつロードストア/ストア命 令が、前記ロードストア/ストアユニット（２２２）が受ける前記ポインタに応 答して選択され実行されることを特徴とする、スーパースカラマイクロプロセッ サ。 ２．ストア命令が前記ロードストア/ストアバッファ（３１０）に記憶される場 合、前記ロード/ストアユニット（２２２）が、前記ポインタにより識別される 前記ストア命令を実行するよう構成される、請求項１に記載のスーパースカラマ イクロプロセッサ。 ３．データキャッシュ（２２４）をさらに含み、ロード命令が前記ロードストア /ストアバッファ（３１０）内に記憶され、事前にキャッシュミスであると判っ ている場合、前記ロード/ストアユニット（２２２）が、前記ポインタにより識 別される前記ロード命令を実行するよう構成される、請求項１または２に記載の スーパースカラマイクロプロセッサ。 ４．前記ポインタを発生するよう構成されたリオーダバッファ（２１６）をさら に含む、請求項1、２または３に記載のスーパースカラマイクロプロセッサ。 ５．前記ポインタが、リオーダバッファタグを伝達し、前記リオーダバッファタ グが前記リオーダバッファ（２１６）内の命令を唯一的に識別する、請求項４に 記載のスーパースカラマイクロプロセッサ。 ６．前記ロード/ストアバッファ（３１０）が、前記ロード/ストアバッファ内に 記憶される各命令のためのリオーダバッファタグを記憶するよう構成され、かつ 前記ロード/ストアユニット（３２２）が、前記ロード/ストアバッファ（３１０ ）内に記憶される前記リオーダバッファタグを、前記ポインタ上を伝達される前 記リオーダバッファタグと比較するよう構成される、請求項５に記載のスーパ ースカラマイクロプロセッサ。 ７．前記ロード/ストアバッファ内に記憶される前記リオーダバッファタグが、 前記ポインタ上を伝達される前記リオーダバッファタグに等しいクロックサイク ルにおいて、前記ロード/ストアユニットが前記ロード/ストアバッファ（３１０ ）内に記憶される前記リオーダバッファタグに関連する前記命令を完了するよう さらに構成されている、請求項６に記載のスーパースカラマイクロプロセッサ。 ８．前記ロード/ストアユニット（２２２）が、命令が完了されるクロックサイ クルにおいて、前記リオーダバッファに信号を送るようさらに構成されている、 請求項６に記載のスーパースカラマイクロプロセッサ。 ９．データキャッシュ（２２４）をさらに含み、前記ロード/ストアユニット（ ２２２）が、前記ストア命令に関連する前記リオーダバッファタグが前記ポイン タ上を伝達される前記リオーダバッファタグに等しいクロックサイクルにおいて 、前記データキャッシュ（２２４）内へストア命令に関連するデータを記憶する ようさらに構成される、請求項６に記載のスーパースカラマイクロプロセッサ。 １０．データキャッシュ（２２４）をさらに含み、前記ロード/ストアユニット （２２２）が、記憶場所を前記データキャッシュ（２２４）内へ転送させるよう にさらに構成され、かつ前記記憶場所が、前記データキャッシュ内においてミス するロード命令に関連し、かつ前記記憶場所が、前記ロード命令に関連する前記 リオーダバッファタグが前記ポインタ上を伝達される前記リオーダバッファタグ に等しいクロックサイクルにおいて、転送されるようになっている、請求項６に 記載のスーパースカラマイクロプロセッサ。 １１．前記ロード/ストアユニット（２２２）が、前記データキャッシュ（２２ ４）にヒットするロード命令を実行するクロックサイクルにおいて、前記ロード /ストアユニット（２２２）が前記リオーダバッファ（２１６）に信号を送るよ うさらに構成される、請求項１０に記載のスーパースカラマイクロプロセッサ。 １２．前記前記ロード/ストアユニット（２２２）が、複数の前記ポインタを受 けるようさらに構成される、先行の請求項のいずれかに記載のスーパースカラマ イクロプロセッサ。 １３．前記ロード/ストアユニット（２２２）が、クロックサイクルにおいて、 前記ロード/ストアバッファに記憶される複数の命令を完了するようさらに構成 される、先行の請求項のいずれかに記載のスーパースカラマイクロプロセッサ。 １４．前記複数の命令および前記複数のポインタの数が等しい、先行の請求項の いずれかに記載のスーパースカラマイクロプロセッサ。

Claims (1)

1. 【特許請求の範囲】 １．ロードおよびストア命令を実行するよう構成されたロード/ストアユニット を含むスーパースカラマイクロプロセッサであって、前記ロード/ストアユニッ トが、さらに、最も古い未処理の命令を識別することができるポインタを受ける ように構成されており、かつ前記ロード/ストアユニットが、ロードおよびスト ア型の未決の命令を記憶するよう構成されたロード/ストアバッファを含む、ス ーパースカラマイクロプロセッサ。 ２．前記ロード/ストアユニットが、さらに、複数の前記ポインタを受けるよう 構成されている、請求項１に記載のスーパースカラマイクロプロセッサ。 ３．前記ロード/ストアユニットが、さらに、クロックサイクルの間に前記ロー ド/ストアバッファ内に記憶される複数の命令を完了するよう構成されている、 請求項２に記載のスーパースカラマイクロプロセッサ。 ４．前記複数の命令および前記複数のポインタが同じ数である、請求項３に記載 のスーパースカラマイクロプロセッサ。 ５．前記リオーダバッファが前記ポインタを発生するよう構成された、リオーダ バッファをさらに含む、請求項１に記載のスーパースカラマイクロプロセッサ。 ６．前記ポインタがリオーダバッファタグを伝達する、請求項５に記載のスーパ ースカラマイクロプロセッサ。 ７．前記ロード/ストアバッファが、前記ロード/ストアバッファ内に記憶される 各命令のためのリオーダバッファタグを記憶するよう構成され、かつ前記ロード /ストアユニットが、前記ロード/ストアバッファ内に記憶される前記リオーダバ ッファタグを、前記ポインタ上を伝達される前記リオーダバッファタグと比較す るよう構成される、請求項６に記載のスーパースカラマイクロプロセッサ。 ８．前記ロード/ストアバッファ内に記憶される前記リオーダバッファタグが、 前記ポインタ上を伝達される前記リオーダバッファタグに等しいクロックサイク ルにおいて、前記ロード/ストアユニットが前記ロード/ストアバッファ内に記憶 される前記リオーダバッファタグに関連する前記命令を完了するよう構成されて いる、請求項７に記載のスーパースカラマイクロプロセッサ。 ９．前記ロード/ストアユニットが、さらに、命令が完了されるクロックサイク ルにおいて前記リオーダバッファに信号を送るよう構成されている、請求項７に 記載のスーパースカラマイクロプロセッサ。 １０．データキャッシュをさらに含み、前記ロード/ストアユニットが、さらに 、前記ストア命令に関連する前記リオーダバッファタグが前記ポインタ上を伝達 される前記リオーダバッファタグに等しいクロックサイクルにおいて、前記デー タキャッシュ内へストア命令に関連するデータを記憶するよう構成される、請求 項７に記載のスーパースカラマイクロプロセッサ。 １１．データキャッシュをさらに備含み、前記ロード/ストアユニットが、さら に、記憶場所を前記データキャッシュ内へ転送させるように構成され、かつ前記 記憶場所が、前記データキャッシュ内においてミスするロード命令に関連しかつ 前記記憶場所が、前記ロード命令に関連する前記リオーダバッファが前記ポイン タ上を伝達される前記リオーダバッファタグに等しいクロックサイクルにおいて 、転送されるようになつている、請求項７に記載のスーパースカラマイクロプロ セッサ。 １２．データキャッシュをさらに含み、前記ロード/ストアユニットが、さらに 、前記ロード/ストアユニットが前記データキャッシュにヒットするロード命令 を実行するクロックサイクルにおいて、前記リオーダバッファに信号を送るよう 構成されている、請求項１１に記載のスーパースカラマイクロプロセッサ。