JP2000516774A - 高ダイナミックレンジのリニア出力を有する画像センサ - Google Patents

Abstract

(57)【要約】 画像センサ（２００）とＡＰＳ装置（３００）のダイナミックレンジを、特に、ＡＰＳ装置（３００）の各ピクセル（３０２）に対し２つ以上の積分時間を達成することによって増大させる設計構造体と操作法。読出し時に高いフレーム速度を維持するため、読出し用に２つ以上の列並列信号チェーン（２０４，２０６）を有するＡＰＳシステム（２００）が説明されている。各能動ピクセル（３０２）は、１回のフレーム読出し中に多数回サンプリングされ、そのため多数の積分時間がもたらされる。また、本発明の操作方法を用いて、読出し用の単一列並列信号チェーン（１０４）を有するＡＰＳ設計構造体によって、各ピクセル（３０２）に対し、多数の積分時間を得ることができる。さらに、高速および高解像度のＡ−Ｄ変換を実行できる。

Description

【発明の詳細な説明】 高ダイナミックレンジのリニア出力を有する画像センサ 発明の起源 本願に記載の発明は、ＮＡＳＡとの契約に基づいた研究を行ってなされた発明 であり、契約当事者が所有権を保持することを選択した一般法９６−５１７（合 衆国法典第３５巻２０２条）の規定に基づいている。 発明の利用分野 本発明は半導体画像センサに関し、さらに具体的には、ＣＭＯＳの能動ピクセ ルのセンサ回路におけるダイナミックレンジを広げるシステムと方法に関する。 発明の背景と要約 能動ピクセルセンサ（”ＡＰＳ”）は特殊な感光装置である。各能動ピクセル は、ピクセル自体の中に感光素子及び１つ以上の能動トランジスタを備えている 。能動トランジスタは、ピクセル内の感光素子が発する信号を増幅し緩衝する。 かようなＡＰＳ装置の一つがFossum等による米国特許第５，４７１，５１５号に 開示されており、その開示は参考としてここに援用される。 ＡＰＳ装置は、広範囲の画像形成用途に新たに出現した技術である。ＡＰＳは 、十分に開発されて広く使用されている電荷結合素子（ＣＣＤ）と比べていくつ もの重要な利点を持っている。ＣＣＤにはいくつものステージがあるため、良い 信号忠実度を維持するため に、ＣＣＤでは、完全に近い電荷転送効率を維持しなければならない。そのため ＣＣＤはイオン化ダメージとディスプレースメントダメージの両方のダメージを 受け易くなる。特に高エネルギの粒子および光子によって起こるディスプレース メントダメージはＣＣＤにとって致命的であることが分かっている。 大きなＣＣＤアレイは、製造時に工学的な難しさがある。ＣＣＤの要件が非常 に厳しいので特別の成形法が必要であるから、ＣＣＤ装置は装置の小型化が困難 である。この成形法では、ＣＣＤを、相補形金属酸化物半導体（ＣＭＯＳ）集積 回路のような１チップ集積回路と容易には集積させることができない。またＣＣ Ｄは、分光応答度の範囲と読出し速度が限定される。さらに、ＣＣＤの読出しは 破壊式であり、すなわちＣＣＤの記憶値は読み出されると破壊される。ＣＣＤ装 置で非破壊式読出しを実行することは困難である。 対照的に、ＡＰＳは、入力信号を、能動ピクセル自身によって受信して処理す るので、ＣＣＤに固有のいくつもの距離にわたる電荷の転送がない。その結果、 ＡＰＳ装置では、ＣＣＤに付随する多くの欠点が回避される。例えば、ＡＰＳ装 置の性能は、アレイの大きさが増大した場合、維持することができる。ＡＰＳの 読出し速度は、通常、ＣＣＤの読出し速度より高い。ＣＭＯＳの電子回路には画 像センサが設けられていることが多いので、電力消費量を著しく減少させること ができる。ＡＰＳ装置は、ＣＭＯＳのプロセスと本質的に互換性があるので、製 造費を減少ささせることができる。多くの１チップの操作と制御は、タイミング とＡ−Ｄ変換を含めて比較的容易に実現することができる。また、ＡＰＳ装置は 、放射線ダメージを受けにくいので非破壊読出し用に計画することができる。さ らに、ＡＰＳ装置の能動ピクセルは、ランダムアクセスおよび１チッ プ信号処理を行うことができる。 画像装置の性能の一つの重要な判断基準は、検出器の飽和レベルと検出器のノ イズレベルの比率、すなわち信号対ノイズ比（ＳＮ比）である。これは、画像装 置のダイナミックレンジで表すことができる。そのダイナミックレンジは、通常 、20・log(ＳＮ比)によりdBで、またはlog₂(ＳＮ比)により二値（ビット）で表さ れる。ダイナミックレンジが大きければ大きいほど画像装置は優れている。 特に、低い光信号を検出したり明度の変動が大きい画像を捕獲したりする用途 には、大きいダイナミックレンジが望ましい。 すでに報告されているＣＭＯＳベースのＡＰＳ回路のダイナミックレンジは、 信号チェーン回路の飽和レベル（一般に、５ボルト電源の場合、約１．２ボルト である）およびセンサのノイズフロア（一般に約１５０μVである）の両者によ って制限されている。その結果、ダイナミックレンジは約７８dB（１３ビット） になり、このダイナミックレンジは、最新式のＣＣＤ装置のそれに匹敵している 。 画像装置の出力電圧信号は、入力光レベル、量子効率を含む光結合装置と検出 器の特性の効率、有効能動感知面積、積分時間およびボルト／エレクトロンで表 される電気変換利得によって決まる。出力信号は下記式で近似的に表すことがで きる。 式中、Φは入射光子束であり、ｆは結合光システムのｆ−絞りであり、τ_optics は光システムの透過率であり、Ａ_detはピクセルサイズ であり、Ｔ_intは積分時間であり、ηはピクセルの量子効率であり、そしてＧは ボルト／エレクトロンで表される変換利得である。ＡＰＳ装置の一般的な値はそ れぞれ、ｆが８であり、τ_opticsが８０％であり、Ａ_detが２０μｍであり、Ｔ_{i nt} は３３msであり、ηは２５％であり、そしてＧ≒１０μV/e^-である。 与えられたハードウエア機器構成に対する画像装置の露出は、通常、開口（す なわちｆ−絞り）または積分時間を変えることによって制御される。入力光レベ ルが低い場合には、ＳＮ比を改善するために積分時間が増大される。入力光が明 るい場合には、高いＳＮ比を維持しながら検出器の飽和を回避するために積分時 間が低下される。積分時間の低い方の限界は読出し時間によって設定される。 積分時間を制御する従来技術がいくつかある。たとえば、Ｎ行のピクセルを有 するＣＭＯＳのＡＰＳ装置の積分時間は、読出しより前にピクセルの行をリセッ トすることによって制御することができる。１行のピクセルの読出し時間がＴ_{ro w} の場合、全フレームの読出し時間はＮＴ_rowである。１行のピクセルが読出し時 に新しい積分にリセットされるので、積分時間は単にフレーム時間ＮＴ_rowであ る。 図１は、代表的なＡＰＳを示す。ピクセルアレイ１０２は、Ｎ行のピクセルを 備え、各行はＭ個の列を有している。列並列信号チェーン１９４例えばＭ個の記 憶素子を有するサンプリングコンデンサバンクが、読出し用に使用される。 読出しの特定の作動の場合、ある行が、一つの時点での読出しに選択される。 選択された行のＭ個のピクセルからのセンサのデータはコンデンサバンク１０４ にコピーされる。また、そのコピープロセスは、選択された行内のピクセルをリ セットして、新しい積分を始める。コンデンサバンク１０４内のＭ個の記憶素子 は次に、順次 走査されて読出しが行われる。次いで上記読出しプロセスは、次の行に対して繰 り返し行われる。したがって、各ピクセルに対する積分時間は同一であり、フレ ームの読出し時間すなわちＮＴ_rowに等しい。 別の従来技術の方法では、ＣＭＯＳのＡＰＳ装置のピクセル構造の中に内蔵さ れた電子切換え機構が用いられ、電子遮断と同時積分を行うことができる。この ことは、Fossum等が１９９６年１月２２日付けで出願した米国仮特許願第６０／ ０１０，３０５号に開示されている。 本発明の発明者等には、露出が画像全体に対して同じままであるという上記２ つの方法の限界が分かった。この場合、周囲の環境によっては、検出される画像 のディストーションが起こることがある。例えば、屋外のシーンは、太陽に照ら された領域に対して最適に露出されても光を遮られた領域は露出過度にされる。 その結果、光を遮られた領域はディテールが失われることになる。 上記問題の解決策の一つは、非リニア出力センサを使用することである。この センサは、光レベルに対して高い微分利得を有し、高い光レベルに対して低い微 分利得を有するようにされている。非リニア利得は各ピクセル内で獲得すること が望ましい。その結果、ピクセルからピクセルへの転送機能の変動によって、固 定パターンのノイズが許容できない値になることがある。 別の方法は、ＣＣＤ装置内の各ピクセル中に多数の記憶サイトを実現して、同 じピクセルからの異なる積分信号を記録する方法である。各ピクセル内に２個の 記憶サイトがある場合、一方の記憶サイトは短い積分期間に対応し、第２の記憶 サイトは長い積分期間に対応して、ダイナミックレンジが増大する。読出しデー タは、表示、 記憶および転送を行うため非リニア法を用いて符号化して低ビットカウントに変 形することができる。この方法の限界の一つは、読取りを行うのに２倍のデータ が必要なので読出し時間が２倍になるため、読出し速度が低下することである。 もう一つの限界は、２つの記憶サイトがピクセルのかなりの面積を占めるので、 フィルファクタが低下することである。 上記限界にかんがみ、本発明は、ＡＰＳセンサのダイナミックレンジを増大す るためのＡＰＳセンサとその操作法における新しい技術を示す。本発明の好まし い実施態様によれば、各能動ピクセルに対して少なくとも２つの異なる積分時間 が得られる。各能動ピクセルに対して多数の積分時間を実現するため１つ以上の 列並列信号チェーンが用いられる。読出しのための列並列信号チェーンを１つし か持っていないＡＰＳ装置の場合、各ピクセルは、１回のフレーム読出し中に多 数回サンプリングされるので、多数の積分時間が得られる。 本発明の別の態様では、２つ以上の列並列信号チェーンを使用して、各ピクセ ルに対して異なる積分時間の多重データ点を得ることによってフレーム速度が増 大される。列並列信号チェーンの数を異なる積分時間の数と整合させることによ って、与えられたＡＰＳ装置に対して最大のフレーム速度が得られる。本発明に よるこのようなシステムの好ましい操作モードには、多数の列を列並列信号チェ ーンに同時に複写し、次に、各チェーンを順次走査して、すべての列並列信号チ ェーンを同時に読み出すことが含まれている。そのフレーム速度は、読出し用の たゞ１つの列並列信号チェーンによって同じ数の積分時間を得るのと比べて、列 並列信号チェーンの数に等しい倍率で増大する。したがって、本発明のＡＰＳ装 置のダイナミ ックレンジは、最短積分時間に対する最長積分時間の比率で与えられる倍率で拡 張される。 新しい読出し法も説明する。この方法は、各能動ピクセルに対して多数の積分 時間を獲得することにより、単一の列並列信号チェーンを有する従来のＡＰＳ装 置のダイナミックレンジを改善するのに使用できる。ＡＰＳ装置が、各ピクセル の多数の積分時間を得るのに、非破壊の読出しで用いられるときは、特別の利点 が得られる。 別の態様では、列並列信号チェーンに、Ａ−Ｄ変換器を備えたディジタルプロ セッサが組み込まれる。 １チップバッファメモリユニットおよび／または多重ソースフォロワを各ピク セルに用いて、本発明のシステムの柔軟性と性能を一層強化することができる。 図面の簡単な説明 本発明の上記利点と他の利点は、下記の添付図面に示されているような本発明 の好ましい実施態様の詳細な説明を見れば、一層明らかになるであろう。 図１は、ピクセル毎に同じ積分時間を生成する、単一列並列信号チェーンを備 えた能動ピクセルセンサを示す。 図２は、本発明の好ましい実施態様の、読出しのために２つの列並列信号チェ ーンを備えた能動ピクセルセンサを示す。 図３は、能動ピクセルの構造の一実施例、および米国特許第５，４７１，５１ ５号に開示された列並列信号チェーンのセルを示す。 図４は、単一列並列信号チェーンを備えた能動ピクセルを用いて多数の積分時 間を得る読出し法を示す。 図５は、能動ピクセルアレイに対して２つの列並列信号チェーン を位置決めするための別のフロアプランを示す。 好適な実施例の説明 好ましい実施態様の説明を、実現の一実施例としてＣＭＯＳのＡＰＳ装置を用 いて行う。しかし、この方法と設計は、他の能動ピクセルセンサでも実現可能で あり、かつ他の画像獲得システムに使用できる。 設計構造と操作モード 図２は本発明の第１の好ましい実施態様２００を示す。能動ピクセルアレイ２ ０２はＮ個の行とＭ個の列を有し、したがって合計Ｍ×Ｎ個のピクセルを有して いる。各ピクセルには、１つの感光素子と１つ以上の能動トランジスタが設けら れている。この能動トランジスタは、ピクセル内の感光素子が発する信号を増幅 し緩衝する。各能動ピクセルは、対応する列バスに接続されている出力ソースフ オロワを１つ備えている。読出し用に２つの列並列信号チェーンがある。これら 信号チェーン２０４と２０６は、各々読み取られるピクセルからの電気信号を一 時的に記憶するＭ個の記憶素子を備えている。これら列並列信号チェーン２０４ と２０６は、アナログ処理のためのコンデンサバンクおよびディジタル処理のた めのＡ−Ｄ変換器（ＡＤＣ）または画像情報を処理できる他の装置によって実現 できる。 また装置２００には、ピクセルの適切な行／列をアドレス指定する行と列のデ コーダを有する制御回路（図示せず）、同期化に用いるクロックジェネレータ回 路および読出し回路が設けられている。この制御回路は、ピクセルの読出しおよ び列並列信号チェーンの所 望の積分時間による所望のシーケンスでの作動の制御を行う。 列並列信号チェーンのかような能動ピクセルと記憶素子の一実施例を図３に示 す。これは、参考として援用される、読出し用の単一列並列信号チェーンを有す る能動ピクセルアレイを記載する米国特許第５，４７１，１５１号に開示されて いる。図３は光ゲート３１０、ＤＣバイアス転送ゲート３１１、出力浮動拡散３ １４、リセットトランジスタ３１５、ドレイン拡散３１６、ゲートソースフォロ ワ３１７および行選択トランジスタ３１８を備えた能動ピクセルを示す。回路３ ０４は、能動ピクセルの列によって共用されている記憶素子を示す。この記憶素 子３０４は、ロードトランジスタ３２０、リセットレベルを緩衝してエクスポー トする第１出力回路３２１および信号レベルを緩衝してエクスポートする第２出 力回路３２２を備えている。図２に示す構造において、列の各能動ピクセルは、 ３０４と実質的に同じこのような２つの記憶素子に接続されている。他の設計の 能動ピクセルと列記憶素子も本発明に使用できると解すべきである。 作動中、能動ピクセルアレイ２０２中のピクセルの行、例えば行ｎ２１０が先 ず、読出しのために選択される。行ｎ２１０のＭ個のピクセルを表現する信号は 、第１の列並列信号チェーン２０４内の対応するＭ個の記憶素子に、同時に複写 される。この複写プロセスの継続時間のＴ_copyは、ＡＰＳ装置の場合、一般に約 １〜１０μｓである。またこの複写プロセスで行ｎ２１０内のピクセルがリセッ トされ、行ｎ２１０内の新しい積分が開始される。次に、行２１０に対してΔ個 の行だけシフトしている別の行２２０すなわち行（ｎ−Δ）内のＭ個のピクセル の信号が、時間Ｔ_copy中に、第２の列並列信号チェーン２０６内の対応するＭ個 の記憶素子に同時に複写さ れ、次い行（ｎ−Δ）２２０内のピクセルは別の積分のためにリセットされる。 第１列並列信号チェーン２０４と第２列並列信号チェーン２０６の各々のＭ個の 記憶素子は、同時にそれぞれ走査され読出しが行われる。各列並列信号チェーン 内のＭ個の記憶素子は順次走査され、その中の信号が読み出される。これによっ て、行ｎ２１０と行（ｎ−Δ）２２０の読出しが完了する。１個のピクセルを走 査し読み出す時間のＴ_scanは一般に１００ms〜１０μｓである。次いで、次の２ つの行が、同じ方式で読み出すのに選択される。したがって、単一の行読出しプ ロセスによって、２つの別個の行のピクセルの読出しが行われる。 上記読出しプロセスは、能動ピクセルアレイ２０２内のあらゆる行が読み取ら れてフレームを完成するまで繰り返される。その結果、アレイ２０２内のあらゆ る能動ピクセルから２組のセットのデータが得られる。その一方のデータは第１ 列並列信号チェーン２０４由来のデータであり、他方のデータは第２列並列信号 チェーン２０６由来のデータである。これら２組のデータは異なる積分時間を有 し、そして同じピクセルに対する２つのデータの点が、行読出しプロセスの時間 にΔを掛けたタイムラグにより、異なる時点で読み出される。 行読出しの時間は、図１に示すような従来技術のシステムの行読出しの場合の （Ｔ_copy＋ＭＴ_scan）に比べて下記式で表される。 Ｔ_row＝２Ｔ_copy＋ＭＴ_scan （２） フレームの全読出し時間は下記式であらわされる。 Ｔ_frame＝Ｎ Ｔ_row （３） 図１に示す従来技術のシステムでは、各ピクセルの積分時間は同じであり、か つフレームの読出し時間である。しかし、図２に示すシステムの２つの列並列信 号チェーン２０４と２０６からの２組の読出しは積分時間が異なっている。第１ 列並列信号チェーン２０４に複写される信号の積分時間は下記式で表され、 Ｔ_1int＝（Ｎ−Δ）Ｔ_row （４） そして第２列並列信号チェーン２０６に複写される信号の積分時間は下記式で表 される。 Ｔ_2int＝ΔＴ_row （５） その結果、能動ピクセルセンサ２００のダイナミックレンジＤ₂は、システム １００のダイナミックレンジＤ₁のＴ_1int／Ｔ_2int倍の比率で改善される。すな わち 例えば、Ｎ＝５１２でΔ＝２の場合、１３ビットのダイナミックレンジが８ビッ トから２１ビットまで、または７８dBから１２６dBまで拡大される。 検出された画像は、第２列並列信号チェーン２０６由来の短い積分時間Ｔ_2int のデータを用いて、画像の明るい部分を読み出すことによって再構成される。逆 に画像の暗い部分は、第１列並列信号チェーン２０４由来の長い積分時間Ｔ_1int のデータを用いて読み出される。したがって、長い積分時間Ｔ_1intにより飽和さ れて現れるシーンの部分は、短い積分時間Ｔ_2intを用いることによってうまく処 理することができる。 本発明の第２の実施態様では、ダイナミックレンジを拡張するため、図１に示 すシステム１００に、図２に示すシステムの読出し法を使用する。その読出し順 序を図４に示す。能動ピクセルアレイ１０２内のピクセルの行ｎ１１０が先ず、 読出しのために選択される。次いで、行ｎ１１０のＭ個のピクセルの信号が、列 並列信号チェーン１０４内の対応するＭ個の記憶素子に同時に複写される。また その複写プロセスは、行ｎ１１０のピクセルをリセットし、行ｎ１１０内で新し い積分を開始する。次に列並列信号チェーン１０４のＭ個の記憶素子が順次走査 されてその中の信号が読み出される。次いで、別の行（ｎ−Δ）４０２のＭ個の ピクセルの信号が、列並列信号チェーン１０４内の対応するＭ個の記憶素子に同 時に複写される。その行４０２は、行１１０からΔ個の行だけ離れている。次に 行（ｎ−Δ）４０２内のピクセルが、別の積分を行うためにリセットされる。次 に、列並列信号チェーン１０４のＭ個の記憶素子が再び順次走査され、その中の 信号が読み出される。これによって、所要合計時間が（２Ｔ_copy＋２ＭＴ_scan） ＝２Ｔ_rowである１つの行読出 しプロセスが完了する。 次に、上記プロセスは、アレイ１０２内の能動ピクセルのＮ個の行がすべて処 理されるまで、行（ｎ＋１）と行（ｎ−Δ＋１）などについて繰り返される。そ の全フレーム読出し時間はＮ（２Ｔ_copy＋２ＭＴ_scan）＝２ＮＴ_rowであるが、 これは図１に示す従来技術の読出しのフレーム時間の２倍である。しかし、図４ に示す読出しを用いて２組のデータが得られ、一方の組のデータは第１積分時間 ：Ｔ_1int＝（Ｎ−Δ）２Ｔ_rowを有し、他方の組のデータは第２積分時間：Ｔ_{1in t} ＝Δ２Ｔ_rowを有している。同じピクセルからの異なる積分時間の２つのデータ 点が、２つの異なる時点で読み出される。２つのデータ点を読み出す間のタイム ラグはΔ（２Ｔ_copy＋２ＭＴ_scan）＝２ΔＴ_rowである。 そのダイナミックレンジの増大は、２つの列並列信号チェーンのセンサ構造２ ００を使用する第１実施態様の場合とほゞ同じであるが、積分時間は異なってい る。この第２の実施態様は、単一の列並列信号チェーンを有するすでに製造され ているＣＭＯＳのＡＰＳセンサと互換性があるという追加の利点があるが、読出 し時間／フレームが増大するため、読み出すためのフレーム速度は低下する。 第３の実施態様では、能動ピクセルアレイにおいて、３つ以上の積分時間が実 現される。各能動ピクセルに対してｋ個（ｋ＞１）の積分時間がある場合、それ ぞれの積分時間は、読出し用に１つしか列並列信号チェーンがない図１の構造１ ００が用いられると、Ｔ_1int＝ｋΔ₁Ｔ_row、Ｔ_2int＝ｋΔ₂Ｔ_row、・・・、および Ｔ_kint＝ｋ（Ｎ−Δ₁−Δ₂・・・−Δ_k-1）Ｔ_rowである。フレームのそれぞれの読 出し時間はＴ_frame＝ＮｋＴ_rowである。例えば、Ｎ＝５８５でｋ＝４であり、Δ₁ として１を選択することができ、Δ₂＝８でΔ₃＝６４の場合、 Ｔ_1int＝１×４Ｔ_row、Ｔ_2int＝８×４Ｔ_row、Ｔ_3int＝６４×４Ｔ_row、および Ｔ_2int＝５１２×４Ｔ_rowである。 これに加えて、ｋ個の列並列信号チェーンが実施されて、第１実施態様２００ と類似の方式で使用できる。ピクセルのｋ個の行が同時に読み出され、それぞれ 、ｋ個の列並列信号チェーンに記憶される。そのｋ個の列並列信号チェーンは次 に、同時に走査されて読み出される。したがって、フレーム時間は、ほゞ１／ｋ まで低下するが、ｋ個の積分時間に対して単一の列並列信号チェーンを用いる場 合に比べて、ほゞ同じダイナミックレンジの増大が達成される。 さらに、１〜ｋという中間の数の列並列信号チェーンを用いて、特定の用途に 適応した、所望の組合わせのｋ個の積分時間とフレーム速度を作ることができる 。少なくとも１つの列並列信号チェーンを用いて、異なる積分時間を有する少な くとも２組のデータが得られる。 上記諸実施態様は破壊読出しを用いることを考えており、その場合、能動ピク セルは、その中の信号がコピーされ読み出された後、別の積分を行うためリセッ トされる。破壊読み出しの一つの利点は、１チップ相関ダブリングサンプリング を、多数の能動ピクセルセンサで実現して固定パターンのノイズやｋＴＣノイズ のようなノイズを抑制することができることである。このことは、Mendis等によ る"CMOS Active Pixel Image Sensor",IEEE Transactions On Electron Devices ，Vol.41(3),pp.452-453，March，1994に開示されている。また非破壊読出しも 、ダイナミックレンジを増大するため、および速度を高くすることができるよう にするために、上記実施態様とともに利用できる。各ピクセルはその信号の積分 を続け、そのピクセル値が複写され次いでリセットすることなしにコピーされる 。非破 壊読出しの一つの利点は、同じ多数の積分期間を得るのに必要な行の数が、破壊 読み出しの場合より少ないことである。例えば、非破壊読出しは、破壊読出しの 場合の５８５行ではなく５１２行のピクセルを有する１つの列並列信号チェーン を用いて、４つの異なる積分時間：Ｔ_1int＝１×４Ｔ_row、Ｔ_2int＝８×４Ｔ_row 、Ｔ_3int＝６４×４Ｔ_row、およびＴ_2int＝５１２×４Ｔ_rowを得るために使用で きる。このことは、５１２行の能動ピクセルアレイ内にΔ₁＝１、Δ₂＝７、およ びΔ₃＝５６を選択することによって実行することができる。 装置の実現 （１）ピクセルの選択 先に述べたダイナミックレンジを広げるのを目的とす る能動ピクセルアレイの構造を、実現するのにいくつもの可能性がある。好まし いピクセルの構造は図３に示す光ゲートのＣＭＯＳのＡＰＳである。しかし能動 型および受動型の多くのピクセルの構造体を使用することができる。このような ピクセル構造体の例としては、ホトダイオードＣＭＯＳのＡＰＳ、ピンホトダイ オードＣＭＯＳのＡＰＳ、受動ピクセルホトダイオードセンサ、電荷変調装置能 動ピクセルセンサ、およびバイポーラトランジスタベースピクセルがある。 （２）チップのレイアウト １つ以上の列並列信号チェーンは、そのピクセル 内に、コンデンサおよびＡ−Ｄ変換器（ＡＤＣ）を含む異なる素子を用いること ができる。図２に示すような多重列並列信号チェーンおよび図１に示すような単 一の列並列信号チェーンの物理的フロアプランは、本発明を実行する場合、所望 どおりに変えることができる。例えば、第２の列並列信号チェーン２０６は、図 ５に示すように、第１列並列信号チェーン２０４とともに能動ピクセルアレイ２ ０２の下部に配置することができる。 （３）ピクセル当たりの多重出力 本発明の発明者等は、各ピクセル内に、上 記のような１つの出力ソースフォロワ（例えば図３）ではなくて複数の出力ソー スフォロワを含めることができると考えている。各出力ソースフォロワは別個の 列バスに連結することができ、一方、各列バスはそれ自身の列並列信号チェーン に連結することができる。この方法によれば、積分時間を選ぶ際に大きな柔軟性 が得られる。 （４）ピクセルの同期化 上記実施態様は、同時ではなくて異なる時点で読み 出される、同じピクセルからの異なる積分時間の多重データ点を用いる。同じピ クセルからの２個以上のデータ点の出力を同期化することが所望の場合は、オン チップバッファメモリが必要である。そのバッファメモリは、そのピクセルから のすべてのデータ点が読み出されて、そのすべてのデータ点を同時に送り出すこ とができるようになるまで、ピクセルからのデータを保持する。図２に示す第１ 実施態様２００の場合、そのバッファメモリは大きさがΔ個の行でなければなら ず、最悪の場合でも画像からのデータの半分を記憶する容量を有している。オン チップＡＤＣを用いる場合、バッファメモリの出力は、ＡＤＣの入力であっても よい。 高性能アナログディジタル変換器（”ＡＤＣ”） 解像度が高い高速ＡＤＣを、本発明の上記方法を用いて製造することができる 。各ピクセルから生成される多重データ点は、各データ点を１つのＡＤＣにより 処理する多重ＡＤＣによってアナログからディジタルへ変換することができる。 このことによって、各デー タ点からのビットを結合することによる高解像度の変換および多数のＡＤＣを並 列で作動させることによる高い変換速度を達成することができる。 例えば、図１に示す、１ピクセルにつき４データ点の読出しを行う構造は、上 記のＡＤＣに使用することができる。例示すれば、Ｎ＝５８５、ｋ＝４、Δ₁＝ １、Δ₂＝３、Δ₃＝６４の場合、Ｔ_1int＝１×４Ｔ_row、Ｔ_2int＝８×４Ｔ_row、 Ｔ_3int＝６４×４Ｔ_row、およびＴ_2int＝５１２×４Ｔ_rowになると考えられる。 各データ点が３ビットＡＤＣを用いて変換されると、１２ビットの長さのＡＤＣ ワードが、それらＡＤＣの４つの出力をまとめることによって得られる。正確に 制御することができる時間領域を使用して、前記４つの各データ点間に８×の有 効利得が得られる。このことを表１に示す。４つの各ＡＤＣを単一スロープのＡ ＤＣとして示してあり、そのスロープは増加分が０．２５０mV／ステップで合計 ８レベルである。各変換に必要な時間は８サイクルである。その４つのＡＤＣは 並列で作動させることができるので、１２ビットの解像度を得るための合計時間 は８サイクルのままである。一般に、各サイクルは、１μｓのオーダーのサイク ルであり、その結果、完全な変換は８μｓで完了することができる。４つのデー タ点に対応する４つのＡＤＣからのビットは、外部へ１２ビットの出力を生成さ せるため組み立て直しが行われる。 ｎビットのダイナミックレンジを得るということは、ｎビットの解像度を得る ことではないことに言及する。例えば、上記の場合のセンサは、ピクセルに与え られた光度に対し、３つの長い積分時間にわたって、飽和させることができるの で、積分時間が最も短いデータだけが使用される。有効数字の個数を改善する一 つの方法は、より高い解像度のＡＤＣを使用して、変換領域をいくらかオーバラ ップさせる方法である。 本発明を、いくつかの実施態様を参照して詳細に説明してきたが、、本発明が 関連する技術分野の当業者は、前記実施様に、各種の変更と拡張を行うことがで きることが分かるであろう。 例えば、前記諸実施態様の方法は、行および列並列の読出しチェーンの読出し ユニットを使用している。読出しユニットは、隣接しているピクセル区画（例え ば７×７のピクセル領域）または他の所 望の形態のような他のピクセルブロックでもよいと解すべきである。したがって 、読出しチェーンは、ユニットの選択に適応するように変更することができる。 前記諸実施態様には、各ピクセルに対して２つの積分信号を得ることが記載され ているが、いかなる数、例えば３または４個の積分時間を使用できると解すべき である。積分時間の数を増大しながらフレーム速度を維持するため追加の列並列 信号チェーンを付け加えることができる。あるいは、本発明の読出し法を用いて 、チップの構造を、より遅いフレーム速度の価格に維持して、積分時間の数を増 やすことができる。 これらおよび他の改善と拡張は下記の特許請求の範囲に含まれる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｌ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ (72)発明者 フォッサム，エリック アール アメリカ合衆国 91214 カリフォルニア 州 ラクレセンタ パインコーンロード 5556

Claims (1)

1. 【特許請求の範囲】 １．半導体基板上に互いに配置された複数のピクセル回路を有する検出器アレイ であって、前記ピクセル回路が各々、光を受け取る光センサおよび前記光を電気 信号に変換する電子素子を備え、前記ピクセル回路が作動して入力シーンを表示 するインディシアを生成する、検出器アレイ； 前記基板上の前記検出器アレイに対して配置された複数のバッファセルを有す る第１信号バッファアレイであって、前記第１信号バッファアレイ内の前記バッ ファセルがそれぞれ作動して、前記ピクセル回路の第１区画からの電気信号を記 憶する、第１信号バッファアレイ； 前記基板上の前記検出器アレイに対して配置された複数のバッファセルを有す る第２信号バッファアレイであって、前記第２信号バッファアレイ内の前記バッ ファセルがそれぞれ作動して、前記ピクセル回路の第２区画からの電気信号を記 憶する、第２信号バッファアレイ；ならびに 前記ピクセル回路が各々、前記検出器アレイの読出し中に少なくとも１回、前 記第１と第２の信号バッファアレイの両方の中にサンプリングされるような方式 で、前記第１と第２の信号バッファアレイを制御する制御回路； を備えてなる画像装置。 ２．前記各ピクセル回路内の前記電子素子中の前記基板上に配置された転送ゲー トと第１トランジスタソースフォロワであって、前記第１および第２の信号バッ ファアレイに電気的に接続されており、 前記転送ゲートが前記光センサからの信号を前記第１ソースフォロワにリレーす る、転送ゲートと第１トランジスタソースフォロワ； 前記第１と第２の信号バッファアレイ内の前記各バッファセル内の半導体スイ ッチであって、前記バッファセルを前記ピクセル回路の区画内の前記第１ソース フォロワに電気的に接続する、半導体スイッチ；および 前記第１と第２の信号バッファアレイ内の前記各バッファセルの前記スイッチ を制御して、異なる積分時間を有する前記電気信号を、前記第１と第２の信号バ ッファアレイ内に入れる前記制御回路； をさらに備えている請求の範囲１に記載の装置。 ３．前記基板上に形成されて前記ピクセル回路から得た異なる積分時間の複数の データをフレーム読出し時の異なる時点で記憶する作動を行うバッファメモリを さらに備えてなる請求の範囲２に記載の装置。 ４．前記第１と第２の信号バッファアレイ内の前記各バッファセル内に、並列に 作動して前記バッファ内の異なる積分時間の電気信号をディジタルフォーマット に変換して、前記入力シーンを表示するディジタルインディシアを形成する複数 のＡ−Ｄ変換器をさらに備えてなる請求の範囲２に記載の装置。 ５．前記光センサがホトトランジスタまたはホトダイオードである請求の範囲２ に記載の装置。 ６．前記制御回路は、連続読出し中に、前記各ピクセル回路が、前 記第１と第２の信号バッファアレイ内の前記バッファセルの１つによって、前記 光センサによって生成した信号を累算できるようにする手段を備えている請求の 範囲２に記載の装置。 ７．前記基板に配置されている前記各ピクセル回路内のリセットゲート；および 前記リセットゲートを制御して、前記第１信号バッファアレイまたは前記第２ 信号バッファアレイによるサンプリング完了時に、前記各ピクセル回路内の前記 光センサによって生成した累算信号を消去する前記制御回路； をさらに備えてなる請求の範囲２に記載の装置。 ８．前記制御回路が、前記検出器アレイの前記読出し中前記第１と第２の信号バ ッファアレイによって、少なくとも３回前記各ピクセル回路のサンプリングを行 って前記各ピクセル回路について異なる積分時間を有する３セットのデータを生 成させ、これにより前記第１と第２の信号バッファアレイの少なくとも一方が前 記ピクセル回路のサンプリングを２回行うように作動する請求の範囲２に記載の 装置。 ９．前記基板上の前記検出器アレイに対して配置された複数の追加の信号バッフ ァアレイをさらに備えてなり、前記追加の信号バッファアレイが前記第１と第２ の信号バッファアレイと実質的に同じであり、前記検出器アレイの読出し中前記 各ピクセル回路がそれぞれ少なくとも１回前記各信号バッファアレイ中にサンプ リングされるような方式で、前記制御回路が前記信号バッファアレイを制御する 請求の範囲２に記載の装置。 １０．前記各ピクセル回路内の前記電子素子内の前記第１ソースフォロワに対し て前記基板上に配置された第２トランジスタソースフォロワをさらに備えてなり 、前記第２ソースフォロワが前記第１ソースフォロワに対して電気的に並列であ り、前記制御回路が前記第１ソースフォロワを制御して第１積分時間を有する第 １信号を前記光センサから読み出し、また前記第２ソースフォロワを制御して第 ２積分時間を有する第２信号を前記光センサから読み出す請求の範囲２に記載の 装置。 １１．半導体基板上に互いに配置された複数のピクセル回路を有する検出器アレ イであって、前記ピクセル回路が各々、光を受け取る光センサおよび前記光を電 気信号に変換する電子素子を備え、前記ピクセル回路が作動して入力シーンを表 示するインディシアを生成する、検出器アレイ； 複数のバッファセルを有する信号バッファアレイであって、前記バッファセル が各々、前記基板上に形成されかつ前記ピクセル回路の区画の前記電子素子に電 気的に接続されて、前記ピクセル回路の前記区画内のピクセル回路からの電気信 号を記憶する、信号バッファアレイ；ならびに 前記ピクセル回路が各々、前記検出器アレイの読み出し中、異なる積分時間で 少なくとも２回、前記信号バッファアレイ中にサンプリングされるような方式で 、前記信号バッファアレイ内の前記各バッファセル内の前記スイッチを作動させ る制御回路； を備えてなる画像装置。 １２．前記検出器アレイ内の前記ピクセル回路の第１区画を選択するための前記 制御回路内の手段であって、前記第１区画内の前記各ピクセル回路内の前記電子 素子および前記各バッファセル内の前記スイッチが協働して、前記第１区画内の 電気信号の第１セットをピクセルごとに前記信号バッファアレイ中に同時に読み 取る、前記制御回路内の手段； 前記バッファセル内に記憶された前記第１セットの電気信号を前記制御回路の 第１の作動によって順次エクスポートする前記信号バッファアレイであって、前 記バッファセルが各々前記エクスポートを行った後ヌルにリセットする、前記信 号バッファアレイ； 前記ピクセル回路の第２区画を次に選択するための前記制御回路内の手段であ って、前記第２区画内の前記各ピクセル回路内の前記電子素子および前記各バッ ファセル内の前記スイッチが協働して、前記第２区画内の第２セットの電気信号 をピクセルごとに前記信号バッファアレイ中に同時に読み取る、前記制御回路内 の手段；ならびに 前記制御回路の第２の作動によって前記バッファセル内に記憶された前記第２ セットの電気信号を順次エクスポートする前記信号バッファアレイ； をさらに備えてなる請求の範囲１１に記載の装置。 １３．前記制御回路は、連続読出し中に、前記各ピクセル回路が、前記信号バッ ファアレイ内の前記バッファセルの１つによって、前記光センサによって生成し た信号を累算できるようにする手段を備えている請求の範囲１２に記載の装置。 １４．前記基板に配置されている前記各ピクセル内のリセットゲート；および 前記リセットゲートを制御して、前記信号バッファアレイによるサンプリング 完了時に、前記各ピクセル回路内の前記光センサによって生成した累算信号を消 去する前記制御回路内の手段； をさらに備えてなる請求の範囲１２に記載の装置。 １５．光学的シーンを検出する方法であって； それぞれ光検出器および前記光学的シーンからの入力光を電気信号に変換する 電子ピクセル回路を有しているピクセルの二次元アレイを備えていること；およ び 前記ピクセル内の電気信号を、選択された空間的および時間的シーケンスでサ ンプリングして、前記アレイの読出し中、前記各ピクセルから、異なる積分時間 を有する複数のピクセルデータを得ること； からなる方法。 １６．予め決めた基準にしたがって、前記各ピクセルに対する前記複数のピクセ ルデータから１つのデータを選択して、前記光学的シーンを表示するインディシ アを形成することをさらに含んでなる請求の範囲１５に記載の方法。 １７，前記アレイ内の前記ピクセルを、各々同数の前記ピクセルを有している複 数のピクセル区画に区分すること； 前記各ピクセル区画内の前記ピクセルにそれぞれ対応するバッフ ァセルを有する第１信号読出しバッファアレイを備えていること； 第１ピクセル区画を、一対一の対応で、前記第１読出しバッファアレイの前記 バッファセル中に同時に読み取り、これにより前記読出しバッファアレイ内で第 １積分時間を特徴とする第１セットの電気信号を得ること； 前記第１読出しバッファアレイ内の前記バッファセルを順次走査して前記第１ セットの電気信号を読み出すこと； 選択基準にしたがって、前記アレイ中の第２ピクセル区画を選択すること； 次いで前記第２ピクセル区画を、一対一の対応で、前記第１読出しバッファア レイの前記バッファセル中に同時に読み取り、これにより前記第１読出しバッフ ァアレイ内で第２積分時間を特徴とする第２セットの電気信号を得ること；およ び 次いで前記第１読出しバッファアレイ内の前記バッファセルを順次走査して、 前記第２セットの電気信号を読み出すこと； をさらに含んでなる請求の範囲１５に記載の方法。 １８．前記第２ピクセル区画が、予め決められた数のピクセル区画だけ前記第１ ピクセル区画から空間的に隔てられ、これにより前記第２積分時間と前記第１積 分時間が前記予め決められた数のピクセル区画によって影響される差を有してい る請求の範囲１７に記載の方法。 １９．前記アレイ内の前記ピクセルを、各々同数の前記ピクセルを有している複 数のピクセル区画に区分すること； 前記各ピクセル区画内の前記ピクセルにそれぞれ対応するバッフ ァセルを有する第１信号読出しバッファアレイを備えていること； 前記各ピクセル区画内の前記ピクセルにそれぞれ対応する多重のバッファセル を有する第二信号読出しバッファアレイをそなえていること； 第１ピクセル区画を一対一の対応で前記第１読出しバッファアレイ内の前記バ ッファセル中に読み取り、これにより前記第１読出しバッファアレイ内で第１積 分時間を特徴とする第１セットの電気信号を得ること； 選択基準にしたがって、前記アレイ中の第２ピクセル区画を選択すること； 次いで前記第２ピクセル区画を一対一の対応で前記第２読出しバッファアレイ の前記バッファセル中に同時に読み取り、これにより前記第２読出しバッファア レイ内で第２積分時間を特徴とする第２セットの電気信号を得ること；および ついで前記第１と第２の読出しバッファアレイ内の前記バッファセルを同時に 走査して、前記第１セットの電気信号と前記第２セットの電気信号をそれぞれ読 み出すこと； をさらに含んでなる請求の範囲１５に記載の方法。 ２０．前記ピクセルからの異なる積分時間を有する前記複数のピクセルデータの 各々に対しＡ−Ｄ変換を行って、そのディジタル表現を得ること；および 前記ディジタル表現に基づいた前記光学的シーンを表示するデジタルインディ シアを形成すること； をさらに含んでなる請求の範囲１５に記載の方法。 ２１．前記アレイの前記読出し中、前記各ピクセルからピクセルデータを獲得し 終わったとき前記電子ピクセル回路内の電気信号を消去することをさらに含み、 これにより次のピクセルデータが異なる積分プロセスの累算信号である請求の範 囲１５記載の方法。 ２２．１ピクセルに対する前記複数のピクセルデータのうち第１積分時間を有す る第１ピクセルデータが、第１期間中の累算信号および前記第１期間が始まる直 前に得られる第２積分時間を有する第２ピクセルデータの合計であり、これによ り前記第１積分時間が前記第１期間と前記第２積分時間の合計である請求の範囲 １５に記載の方法。