JP2001237692A - 論理回路 - Google Patents
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Abstract
(57)【要約】
【課題】 従来のデコーダ回路における入力部のゲート
容量が大きいこと，入力波形がなまること，素子分離領
域が必要となり面積が大となること，ＰＮ構成のため出
力がフル振幅となること，ドライバーのしきい値に達す
るのに時間がかかる等の従来のデコーダ回路の欠点のな
い論理回路の提供。 【解決手段】 論理入力段をNMOSーFET(N2,N3)の縦積構
成とし、その最上段のNMOSーFET(N2)のドレインと電源
ラインとの間にPMOSーFET(P2)をアクティブ負荷として
接続し、その最下段のNMOSーFET(N3)のソースには論理
入力信号の内の１つの入力(C1)を接続し、出力段もNMOS
ーFETのインバータ(INV3,INV4)で構成し、その出力を前
記のアクティブ負荷であるPMOSーFET(P2)のゲートにフ
ィードバックするように基本論理回路を構成した。
容量が大きいこと，入力波形がなまること，素子分離領
域が必要となり面積が大となること，ＰＮ構成のため出
力がフル振幅となること，ドライバーのしきい値に達す
るのに時間がかかる等の従来のデコーダ回路の欠点のな
い論理回路の提供。 【解決手段】 論理入力段をNMOSーFET(N2,N3)の縦積構
成とし、その最上段のNMOSーFET(N2)のドレインと電源
ラインとの間にPMOSーFET(P2)をアクティブ負荷として
接続し、その最下段のNMOSーFET(N3)のソースには論理
入力信号の内の１つの入力(C1)を接続し、出力段もNMOS
ーFETのインバータ(INV3,INV4)で構成し、その出力を前
記のアクティブ負荷であるPMOSーFET(P2)のゲートにフ
ィードバックするように基本論理回路を構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路に関し、
特に、ワードデコーダ回路を構成するのに好適な論理回
路に関する。
特に、ワードデコーダ回路を構成するのに好適な論理回
路に関する。
【０００２】
【従来の技術】〈従来の構成と動作、製法と手順等〉図
１３〜図１５に従来のこの種の論理回路を示している。
図１３の従来例は、最も一般的な回路で、Ａ２，Ｂ２，
Ｃ２の３入力のＮＡＮＤゲートと、その出力を入力とす
る２段のインバータＩＮＶ１１，ＩＮＶ１２が接続さ
れ、Ｄ２として出力される。ＮＡＮＤゲートは、Ａ２，
Ｂ２，Ｃ２全てがハイのときにＮ１２〜Ｎ１４がオンと
なり、出力がロウとなる。それ以外はハイ出力であり、
デコーダ回路では、ロウ出力の場合が選択状態となる。
ＩＮＶ１１及び１２はＮＡＮＤ出力を示談回路に伝達す
るために駆動能力を高めるためのバッファ回路として使
用している。すなわち、図１３に示すものにおいて、Ｎ
12，Ｎ13およびＮ14は縦積構成され三つの論理入力（Ａ
2，Ｂ2，Ｃ2）を備えたＮＭＯＳーＦＥＴとからなる論
理入力段である。Ｐ6，Ｐ7およびＰ8は前記三つの論理
入力（Ａ2，Ｂ2，Ｃ2）にゲートが接続され、ドレイン
が電源ラインに、ソースが前記論理入力段の最上段のＦ
ＥＴ（Ｎ12）のドレインに接続された三つのＰＭＯＳー
ＦＥＴである。前記論理入力段の最下段のＦＥＴ（Ｎ1
2）のソースは基準電源に接続されている。この論理回
路では、入力部のゲート容量が大きく、入力波形がなま
る欠点がある。また、このものは、出力ドライバーがＰ
ＭＯＳ，ＮＭＯＳ構成であり、マスク設計の観点から素
子分離領域が必要となり面積が大となる。また、ＰＮ構
成のため出力がフル振幅となること、また、ＰＭＯＳは
同一サイズのＮＭＯＳに比べて電流能力が低いため、次
段のドライバーのしきい値に達するのに時間がかかるこ
とになる。
１３〜図１５に従来のこの種の論理回路を示している。
図１３の従来例は、最も一般的な回路で、Ａ２，Ｂ２，
Ｃ２の３入力のＮＡＮＤゲートと、その出力を入力とす
る２段のインバータＩＮＶ１１，ＩＮＶ１２が接続さ
れ、Ｄ２として出力される。ＮＡＮＤゲートは、Ａ２，
Ｂ２，Ｃ２全てがハイのときにＮ１２〜Ｎ１４がオンと
なり、出力がロウとなる。それ以外はハイ出力であり、
デコーダ回路では、ロウ出力の場合が選択状態となる。
ＩＮＶ１１及び１２はＮＡＮＤ出力を示談回路に伝達す
るために駆動能力を高めるためのバッファ回路として使
用している。すなわち、図１３に示すものにおいて、Ｎ
12，Ｎ13およびＮ14は縦積構成され三つの論理入力（Ａ
2，Ｂ2，Ｃ2）を備えたＮＭＯＳーＦＥＴとからなる論
理入力段である。Ｐ6，Ｐ7およびＰ8は前記三つの論理
入力（Ａ2，Ｂ2，Ｃ2）にゲートが接続され、ドレイン
が電源ラインに、ソースが前記論理入力段の最上段のＦ
ＥＴ（Ｎ12）のドレインに接続された三つのＰＭＯＳー
ＦＥＴである。前記論理入力段の最下段のＦＥＴ（Ｎ1
2）のソースは基準電源に接続されている。この論理回
路では、入力部のゲート容量が大きく、入力波形がなま
る欠点がある。また、このものは、出力ドライバーがＰ
ＭＯＳ，ＮＭＯＳ構成であり、マスク設計の観点から素
子分離領域が必要となり面積が大となる。また、ＰＮ構
成のため出力がフル振幅となること、また、ＰＭＯＳは
同一サイズのＮＭＯＳに比べて電流能力が低いため、次
段のドライバーのしきい値に達するのに時間がかかるこ
とになる。
【０００３】図１４の従来例は、図１３の従来例の入力
信号に接続されていたＰＭＯＳをＮＡＮＤ論理の負荷回
路として、ノーマルオン状態で１つにまとめたものであ
る。選択時は、Ａ３，Ｂ３，Ｃ３の全てがハイ状態で、
Ｎ１５〜Ｎ１７がオンして出力をロウにする。このと
き、ＰＭＯＳ負荷Ｐ９のインピーダンスよりＮＭＯＳ側
のインピーダンスを十分に低くすることで論理動作が成
り立つ。入力のどれかがロウとなると、ＮＭＯＳは直列
なのでオフとなり、Ｐ９の能力で出力はハイに切り替わ
る。このものは、入力容量が小さい個のが利点である
が、ＮＡＮＤのロウ出力を確実に出すためには、ＰＭＯ
Ｓ負荷のインピーダンスを低くしづらいので、ハイ出力
の速度が遅れる欠点がある。すなわち、図１４に示すも
のにおいて、Ｎ15，Ｎ16およびＮ17は縦積構成され三つ
の論理入力（Ａ3，Ｂ3，Ｃ3）を備えたＮＭＯＳーＦＥ
Ｔとからなる論理入力段である。Ｐ9はドレインが電源
ラインに、ソースが前記論理入力段の最上段のＦＥＴ
（Ｎ12）のドレインに、ゲートが基準電源ラインに接続
されたＰＭＯＳーＦＥＴである。前記論理入力段の最下
段のＦＥＴ（Ｎ12）のソースは基準電源に接続されてい
る。この論理回路においても図１３のものと同様に、入
力部のゲート容量が大きく、入力波形がなまる欠点があ
る。また、従来例は、出力ドライバーがＰＭＯＳ，ＮＭ
ＯＳ構成であり、マスク設計の観点から素子分離領域が
必要となり面積が大となる。また、ＰＮ構成のため出力
がフル振幅となること、また、ＰＭＯＳは同一サイズの
ＮＭＯＳに比べて電流能力が低いため、次段のドライバ
ーのしきい値に達するのに時間がかかることになる。さ
らにこの従来例では、通常ＯＮの負荷ＰＭＯＳトランジ
スタ（Ｐ9）のインピーダンスで速度がリミットする。
これは負荷インピーダンスが固定となっている事に起因
する。
信号に接続されていたＰＭＯＳをＮＡＮＤ論理の負荷回
路として、ノーマルオン状態で１つにまとめたものであ
る。選択時は、Ａ３，Ｂ３，Ｃ３の全てがハイ状態で、
Ｎ１５〜Ｎ１７がオンして出力をロウにする。このと
き、ＰＭＯＳ負荷Ｐ９のインピーダンスよりＮＭＯＳ側
のインピーダンスを十分に低くすることで論理動作が成
り立つ。入力のどれかがロウとなると、ＮＭＯＳは直列
なのでオフとなり、Ｐ９の能力で出力はハイに切り替わ
る。このものは、入力容量が小さい個のが利点である
が、ＮＡＮＤのロウ出力を確実に出すためには、ＰＭＯ
Ｓ負荷のインピーダンスを低くしづらいので、ハイ出力
の速度が遅れる欠点がある。すなわち、図１４に示すも
のにおいて、Ｎ15，Ｎ16およびＮ17は縦積構成され三つ
の論理入力（Ａ3，Ｂ3，Ｃ3）を備えたＮＭＯＳーＦＥ
Ｔとからなる論理入力段である。Ｐ9はドレインが電源
ラインに、ソースが前記論理入力段の最上段のＦＥＴ
（Ｎ12）のドレインに、ゲートが基準電源ラインに接続
されたＰＭＯＳーＦＥＴである。前記論理入力段の最下
段のＦＥＴ（Ｎ12）のソースは基準電源に接続されてい
る。この論理回路においても図１３のものと同様に、入
力部のゲート容量が大きく、入力波形がなまる欠点があ
る。また、従来例は、出力ドライバーがＰＭＯＳ，ＮＭ
ＯＳ構成であり、マスク設計の観点から素子分離領域が
必要となり面積が大となる。また、ＰＮ構成のため出力
がフル振幅となること、また、ＰＭＯＳは同一サイズの
ＮＭＯＳに比べて電流能力が低いため、次段のドライバ
ーのしきい値に達するのに時間がかかることになる。さ
らにこの従来例では、通常ＯＮの負荷ＰＭＯＳトランジ
スタ（Ｐ9）のインピーダンスで速度がリミットする。
これは負荷インピーダンスが固定となっている事に起因
する。
【０００４】図１５の従来例は、図１４の一番下の入力
をソース端子に入力した回路で、Ａ４，Ｂ４がハイでＣ
４がロウの場合のみ出力がロウとなる。それ以外は、図
１４と同じである。図１５に示すものにおいて、Ｎ18お
よびＮ19は縦積構成された三つの論理入力（Ａ4，Ｂ4，
Ｃ4）を備えたＮＭＯＳーＦＥＴとからなる論理入力段
である。Ｐ10はドレインが電源ラインに、ソースが前記
論理入力段の最上段のＦＥＴ（Ｎ12）のドレインに、ゲ
ートが基準電源ラインに接続されたＰＭＯＳーＦＥＴで
ある。前記論理入力段の最下段のＦＥＴ（Ｎ19）のソー
スは論理入力（Ｃ4）に接続されている。この従来例
は、出力ドライバーがＰＭＯＳ，ＮＭＯＳ構成であり、
マスク設計の観点から素子分離領域が必要となり面積が
大となる。また、ＰＮ構成のため出力がフル振幅となる
こと、また、ＰＭＯＳは同一サイズのＮＭＯＳに比べて
電流能力が低いため、次段のドライバーのしきい値に達
するのに時間がかかることになる。また、この従来例で
は、通常ＯＮの負荷ＰＭＯＳトランジスタ（Ｐ10）のイ
ンピーダンスで速度がリミットする。これは、負荷イン
ピーダンスが固定となっている事に起因する。
をソース端子に入力した回路で、Ａ４，Ｂ４がハイでＣ
４がロウの場合のみ出力がロウとなる。それ以外は、図
１４と同じである。図１５に示すものにおいて、Ｎ18お
よびＮ19は縦積構成された三つの論理入力（Ａ4，Ｂ4，
Ｃ4）を備えたＮＭＯＳーＦＥＴとからなる論理入力段
である。Ｐ10はドレインが電源ラインに、ソースが前記
論理入力段の最上段のＦＥＴ（Ｎ12）のドレインに、ゲ
ートが基準電源ラインに接続されたＰＭＯＳーＦＥＴで
ある。前記論理入力段の最下段のＦＥＴ（Ｎ19）のソー
スは論理入力（Ｃ4）に接続されている。この従来例
は、出力ドライバーがＰＭＯＳ，ＮＭＯＳ構成であり、
マスク設計の観点から素子分離領域が必要となり面積が
大となる。また、ＰＮ構成のため出力がフル振幅となる
こと、また、ＰＭＯＳは同一サイズのＮＭＯＳに比べて
電流能力が低いため、次段のドライバーのしきい値に達
するのに時間がかかることになる。また、この従来例で
は、通常ＯＮの負荷ＰＭＯＳトランジスタ（Ｐ10）のイ
ンピーダンスで速度がリミットする。これは、負荷イン
ピーダンスが固定となっている事に起因する。
【０００５】
【発明が解決しようとする課題】本発明は、前記従来例
の問題を解消することを目的として発明されたものであ
って、デーコーダ回路のクリティカルパスの入出力を低
振幅化すること、また、ＰＭＯＳ負荷（Ｐ２）のインピ
ーダンスのアクティブなコントロールにより論理バッフ
ァのＴＰＤ（遅延時間）を高速化すること、及び、入出
力が低振幅という同一のインターフェイスで使用可能と
することを目的とし、したがって、本デコーダ回路を多
段化する事で、論理バッファのＴＰＤの高速化において
著しい効果を発揮する論理回路を提供することを目的と
する。そして、このことは、入力部にソースドライブ、
出力部をＮＭＯＳ-ＮＭＯＳ構成（以下、「ＮＮ構成」
と略記。）とし、かつ、その出力をフィードバックして
ＰＭＯＳ負荷のインピーダンスをアクティブに変化させ
る構造とすることにより達成される。
の問題を解消することを目的として発明されたものであ
って、デーコーダ回路のクリティカルパスの入出力を低
振幅化すること、また、ＰＭＯＳ負荷（Ｐ２）のインピ
ーダンスのアクティブなコントロールにより論理バッフ
ァのＴＰＤ（遅延時間）を高速化すること、及び、入出
力が低振幅という同一のインターフェイスで使用可能と
することを目的とし、したがって、本デコーダ回路を多
段化する事で、論理バッファのＴＰＤの高速化において
著しい効果を発揮する論理回路を提供することを目的と
する。そして、このことは、入力部にソースドライブ、
出力部をＮＭＯＳ-ＮＭＯＳ構成（以下、「ＮＮ構成」
と略記。）とし、かつ、その出力をフィードバックして
ＰＭＯＳ負荷のインピーダンスをアクティブに変化させ
る構造とすることにより達成される。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、入力部にソースドライブ、出力部をＮＭ
ＯＳ-ＮＭＯＳ構成（以下、「ＮＮ構成」と略記。）と
し、かつ、その出力をフィードバックしてＰＭＯＳ負荷
のインピーダンスをアクティブに変化させる構造とした
ことを特徴とする。これにより、論理回路のクリティカ
ルパスの入出力を低振幅化する事が可能となり、また、
ＰＭＯＳ負荷のインピーダンスのアクティブなコントロ
ールにより論理バッファのＴＰＤ（遅延時間）を高速化
することが可能となる。個の論理回路を多段化する事
で、論理バッファのＴＰＤの高速化において著しい効果
を発揮するさせることが可能となる。そして、本発明
は、論理回路の構成を次のとおりとすることにより前記
目的を達成できる。 １：一方の極性のＭＯＳーＦＥＴの縦積構成されてな
り、複数の論理入力を備えた論理入力段と、一方の極性
のＭＯＳーＦＥＴの縦積構成された論理出力段と、前記
論理入力段の最上段のＦＥＴのドレインと電源ラインと
の間に接続された他方の極性のＭＯＳーＦＥＴで構成さ
れたのアクティブ負荷と、前記論理入力段の最上段のＦ
ＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲ
ートとの間に接続された直列接続の一方の極性のＭＯＳ
ーＦＥＴで構成されたインバータと、前記各インバータ
の接続点と前記論理出力段の最下段のＦＥＴのゲートと
の間の接続構成と、前記論理出力段と前記アクティブ負
荷である他方の極性のＭＯＳーＦＥＴのゲートとの間の
フィードバック接続構成と、からなり、前記論理入力段
の最下段のＦＥＴのソースに論理入力信号の内の１つの
入力を接続した。 ２：前記論理入力段の最下段のＦＥＴに、さらに、一方
の極性のＭＯＳーＦＥＴを縦積構成し、この一方の極性
のＭＯＳーＦＥＴのゲートに前記論理入力信号の内の１
つの入力を接続した。 ３：前記他方の極性のＭＯＳーＦＥＴで構成されたアク
ティブ負荷と並列にゲートが基準電源に接続された他方
の極性のＭＯＳーＦＥＴを接続した。 ４：前記論理出力段と前記アクティブ負荷である他方の
極性のＭＯＳーＦＥＴのゲートとの間のフィードバック
接続構成中に、ゲートが電源ラインに接続された一方の
極性のＭＯＳーＦＥＴを接続した。 ５：一方の極性のＭＯＳーＦＥＴの縦積構成されてな
り、複数の論理入力を備えた論理入力段と、一方の極性
のＭＯＳーＦＥＴの縦積構成された論理出力段と、前記
論理入力段の最上段のＦＥＴのドレインと電源ラインと
の間に接続された他方の極性のＭＯＳーＦＥＴで構成さ
れたのアクティブ負荷と、前記論理入力段の最上段のＦ
ＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲ
ートとの間に接続された一方の極性のＭＯＳーＦＥＴで
構成された第１のインバータと、前記第１のインバータ
の出力側と前記論理出力段の最下段のＦＥＴのゲートと
の間の接続された一方の極性のＭＯＳーＦＥＴで構成さ
れた第２のインバータと、前記第２のインバータの出力
側と前記アクティブ負荷である他方の極性のＭＯＳーＦ
ＥＴのゲートとの間接続されたＦＥＴからなるフィード
バック接続構成と、からなり、前記論理入力段の最下段
のＦＥＴのソースに論理入力信号の内の１つの入力を接
続した。 ６：一方の極性のＭＯＳーＦＥＴの縦積構成されてな
り、複数の論理入力を備えた論理入力段と、一方の極性
のＭＯＳーＦＥＴの縦積構成された論理出力段と、前記
論理入力段の最上段のＦＥＴのドレインと電源ラインと
の間に接続された他方の極性のＭＯＳーＦＥＴで構成さ
れたのアクティブ負荷と、前記論理入力段の最上段のＦ
ＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲ
ートとの間に接続された一方の極性のＭＯＳーＦＥＴで
構成された単一のインバータと、前記インバータの出力
側と前記論理出力段の最上段のＦＥＴのゲートとの間の
接続構成と、前記論理入力段の最上段のＦＥＴのドレイ
ンと前記論理出力段の最下段のＦＥＴ(N32)のゲートと
の間の接続構成と、前記論理出力段の出力端と前記アク
ティブ負荷である他方の極性のＭＯＳーＦＥＴのゲート
との間のフィードバック接続構成と、からなり、前記論
理入力段の最下段のＦＥＴのソースに論理入力信号の内
の１つの入力を接続した。 ７：前記論理出力段と前記アクティブ負荷である他方の
極性のＭＯＳーＦＥＴのゲートとの間のフィードバック
接続構成中に、挿入された一方の極性のＭＯＳーＦＥＴ
の縦積構成されたドライバであって、そのドライバは、
前記ドライバの最上段のＦＥＴのゲートは前記論理入力
段の最上段のＦＥＴのドレインに接続され、前記ドライ
バの最下段のＦＥＴのゲートは前記論理出力段の出力側
に接続され、前記ドライバの出力側は、前記前記アクテ
ィブ負荷である他方の極性のＭＯＳーＦＥＴのゲートに
接続されている。 ８：前記ドライバの最上段のＦＥＴのゲートと前記論理
入力段の最上段のＦＥＴのドレインとの接続構成中に抵
抗が挿入されている。 ９：一方の極性のＭＯＳーＦＥＴの縦積構成され、複数
の論理入力を備えた論理入力段と、一方の極性のＭＯＳ
ーＦＥＴの縦積構成された論理出力段と、前記論理入力
段の最上段のＦＥＴのドレインと電源ラインとの間に接
続された他方の極性のＭＯＳーＦＥＴで構成されたのア
クティブ負荷と、前記論理入力段の最上段のＦＥＴのド
レインと前記論理出力段の最上段のＦＥＴのゲートとの
間の接続構成と、前記論理入力段の最上段のＦＥＴのド
レインと前記論理出力段の最下段のＦＥＴのゲートとの
間に接続された一方の極性のＭＯＳーＦＥＴで構成され
た単一のインバータと、前記論理出力段と前記アクティ
ブ負荷である他方の極性のＭＯＳーＦＥＴのゲートとの
間のフィードバック接続構成と、前記論理出力段の出力
端に接続された一方の極性のＭＯＳーＦＥＴの縦積構成
された第２の論理出力段を構成し、前記論理出力段の出
力端と第２の論理出力段の最上段のＦＥＴのゲートとの
間の接続構成と、前記インバータの出力側と第２の論理
出力段の最下段のＦＥＴのゲートとの間の接続構成と、
からなり、前記論理入力段の最下段のＦＥＴのソースに
論理入力信号の内の１つの入力を接続した。 １０：前記一方の極性のＭＯＳーＦＥＴはＮＭＯＳ−Ｆ
ＥＴであり、前記他方の極性のＭＯＳーＦＥＴはＰＭＯ
Ｓ−ＦＥＴである、ことを特徴とする請求項１〜９のい
ずれかに記載の論理回路。 １１：前記一方の極性のＭＯＳーＦＥＴはＰＭＯＳ−Ｆ
ＥＴであり、前記他方の極性のＭＯＳーＦＥＴはＮＭＯ
Ｓ−ＦＥＴである。 １２：前記論理回路を複数個縦続接続した。 １３：前記縦続接続された論理回路のうち、後段の論理
回路の論理入力段の最下段のＦＥＴのソース入力に、前
段の論理回路の論理出力段を次々と接続することにより
多段構成とした。１４：前記論理回路の論理出力段の出
力側にインバータを接続した。
に、本発明は、入力部にソースドライブ、出力部をＮＭ
ＯＳ-ＮＭＯＳ構成（以下、「ＮＮ構成」と略記。）と
し、かつ、その出力をフィードバックしてＰＭＯＳ負荷
のインピーダンスをアクティブに変化させる構造とした
ことを特徴とする。これにより、論理回路のクリティカ
ルパスの入出力を低振幅化する事が可能となり、また、
ＰＭＯＳ負荷のインピーダンスのアクティブなコントロ
ールにより論理バッファのＴＰＤ（遅延時間）を高速化
することが可能となる。個の論理回路を多段化する事
で、論理バッファのＴＰＤの高速化において著しい効果
を発揮するさせることが可能となる。そして、本発明
は、論理回路の構成を次のとおりとすることにより前記
目的を達成できる。 １：一方の極性のＭＯＳーＦＥＴの縦積構成されてな
り、複数の論理入力を備えた論理入力段と、一方の極性
のＭＯＳーＦＥＴの縦積構成された論理出力段と、前記
論理入力段の最上段のＦＥＴのドレインと電源ラインと
の間に接続された他方の極性のＭＯＳーＦＥＴで構成さ
れたのアクティブ負荷と、前記論理入力段の最上段のＦ
ＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲ
ートとの間に接続された直列接続の一方の極性のＭＯＳ
ーＦＥＴで構成されたインバータと、前記各インバータ
の接続点と前記論理出力段の最下段のＦＥＴのゲートと
の間の接続構成と、前記論理出力段と前記アクティブ負
荷である他方の極性のＭＯＳーＦＥＴのゲートとの間の
フィードバック接続構成と、からなり、前記論理入力段
の最下段のＦＥＴのソースに論理入力信号の内の１つの
入力を接続した。 ２：前記論理入力段の最下段のＦＥＴに、さらに、一方
の極性のＭＯＳーＦＥＴを縦積構成し、この一方の極性
のＭＯＳーＦＥＴのゲートに前記論理入力信号の内の１
つの入力を接続した。 ３：前記他方の極性のＭＯＳーＦＥＴで構成されたアク
ティブ負荷と並列にゲートが基準電源に接続された他方
の極性のＭＯＳーＦＥＴを接続した。 ４：前記論理出力段と前記アクティブ負荷である他方の
極性のＭＯＳーＦＥＴのゲートとの間のフィードバック
接続構成中に、ゲートが電源ラインに接続された一方の
極性のＭＯＳーＦＥＴを接続した。 ５：一方の極性のＭＯＳーＦＥＴの縦積構成されてな
り、複数の論理入力を備えた論理入力段と、一方の極性
のＭＯＳーＦＥＴの縦積構成された論理出力段と、前記
論理入力段の最上段のＦＥＴのドレインと電源ラインと
の間に接続された他方の極性のＭＯＳーＦＥＴで構成さ
れたのアクティブ負荷と、前記論理入力段の最上段のＦ
ＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲ
ートとの間に接続された一方の極性のＭＯＳーＦＥＴで
構成された第１のインバータと、前記第１のインバータ
の出力側と前記論理出力段の最下段のＦＥＴのゲートと
の間の接続された一方の極性のＭＯＳーＦＥＴで構成さ
れた第２のインバータと、前記第２のインバータの出力
側と前記アクティブ負荷である他方の極性のＭＯＳーＦ
ＥＴのゲートとの間接続されたＦＥＴからなるフィード
バック接続構成と、からなり、前記論理入力段の最下段
のＦＥＴのソースに論理入力信号の内の１つの入力を接
続した。 ６：一方の極性のＭＯＳーＦＥＴの縦積構成されてな
り、複数の論理入力を備えた論理入力段と、一方の極性
のＭＯＳーＦＥＴの縦積構成された論理出力段と、前記
論理入力段の最上段のＦＥＴのドレインと電源ラインと
の間に接続された他方の極性のＭＯＳーＦＥＴで構成さ
れたのアクティブ負荷と、前記論理入力段の最上段のＦ
ＥＴのドレインと前記論理出力段の最上段のＦＥＴのゲ
ートとの間に接続された一方の極性のＭＯＳーＦＥＴで
構成された単一のインバータと、前記インバータの出力
側と前記論理出力段の最上段のＦＥＴのゲートとの間の
接続構成と、前記論理入力段の最上段のＦＥＴのドレイ
ンと前記論理出力段の最下段のＦＥＴ(N32)のゲートと
の間の接続構成と、前記論理出力段の出力端と前記アク
ティブ負荷である他方の極性のＭＯＳーＦＥＴのゲート
との間のフィードバック接続構成と、からなり、前記論
理入力段の最下段のＦＥＴのソースに論理入力信号の内
の１つの入力を接続した。 ７：前記論理出力段と前記アクティブ負荷である他方の
極性のＭＯＳーＦＥＴのゲートとの間のフィードバック
接続構成中に、挿入された一方の極性のＭＯＳーＦＥＴ
の縦積構成されたドライバであって、そのドライバは、
前記ドライバの最上段のＦＥＴのゲートは前記論理入力
段の最上段のＦＥＴのドレインに接続され、前記ドライ
バの最下段のＦＥＴのゲートは前記論理出力段の出力側
に接続され、前記ドライバの出力側は、前記前記アクテ
ィブ負荷である他方の極性のＭＯＳーＦＥＴのゲートに
接続されている。 ８：前記ドライバの最上段のＦＥＴのゲートと前記論理
入力段の最上段のＦＥＴのドレインとの接続構成中に抵
抗が挿入されている。 ９：一方の極性のＭＯＳーＦＥＴの縦積構成され、複数
の論理入力を備えた論理入力段と、一方の極性のＭＯＳ
ーＦＥＴの縦積構成された論理出力段と、前記論理入力
段の最上段のＦＥＴのドレインと電源ラインとの間に接
続された他方の極性のＭＯＳーＦＥＴで構成されたのア
クティブ負荷と、前記論理入力段の最上段のＦＥＴのド
レインと前記論理出力段の最上段のＦＥＴのゲートとの
間の接続構成と、前記論理入力段の最上段のＦＥＴのド
レインと前記論理出力段の最下段のＦＥＴのゲートとの
間に接続された一方の極性のＭＯＳーＦＥＴで構成され
た単一のインバータと、前記論理出力段と前記アクティ
ブ負荷である他方の極性のＭＯＳーＦＥＴのゲートとの
間のフィードバック接続構成と、前記論理出力段の出力
端に接続された一方の極性のＭＯＳーＦＥＴの縦積構成
された第２の論理出力段を構成し、前記論理出力段の出
力端と第２の論理出力段の最上段のＦＥＴのゲートとの
間の接続構成と、前記インバータの出力側と第２の論理
出力段の最下段のＦＥＴのゲートとの間の接続構成と、
からなり、前記論理入力段の最下段のＦＥＴのソースに
論理入力信号の内の１つの入力を接続した。 １０：前記一方の極性のＭＯＳーＦＥＴはＮＭＯＳ−Ｆ
ＥＴであり、前記他方の極性のＭＯＳーＦＥＴはＰＭＯ
Ｓ−ＦＥＴである、ことを特徴とする請求項１〜９のい
ずれかに記載の論理回路。 １１：前記一方の極性のＭＯＳーＦＥＴはＰＭＯＳ−Ｆ
ＥＴであり、前記他方の極性のＭＯＳーＦＥＴはＮＭＯ
Ｓ−ＦＥＴである。 １２：前記論理回路を複数個縦続接続した。 １３：前記縦続接続された論理回路のうち、後段の論理
回路の論理入力段の最下段のＦＥＴのソース入力に、前
段の論理回路の論理出力段を次々と接続することにより
多段構成とした。１４：前記論理回路の論理出力段の出
力側にインバータを接続した。
【０００７】
【発明の実施の形態】＜発明の実施例＞〉図２は、本発
明に係る実施例を示す。３入力のメインワード・デコー
ダ回路を例に説明する。入力部は、ＮＭＯＳトランジス
タＮ２，Ｎ３のゲート及びＮＭＯＳトランジスタＮ３の
ソースから成り、出力部はＮＭＯＳトランジスタＮ４，
Ｎ５のＮＮ構成とし、かつ、その出力Ｄ１をフィードバ
ックしてＰＭＯＳトランジスタ負荷Ｐ２のインピーダン
スをアクティブに変化させる構造からなる。図１は、本
発明回路を適用する回路ブロックの一例を示しており、
メインワードデコーダ部（Ｘ）及びサブワードデコーダ
部（Ｙ）から成る。本発明の論理回路（図２）は、デコ
ーダ回路ブロック図１のメインワードデコーダ部（Ｘ）
に適用されるものとする。
明に係る実施例を示す。３入力のメインワード・デコー
ダ回路を例に説明する。入力部は、ＮＭＯＳトランジス
タＮ２，Ｎ３のゲート及びＮＭＯＳトランジスタＮ３の
ソースから成り、出力部はＮＭＯＳトランジスタＮ４，
Ｎ５のＮＮ構成とし、かつ、その出力Ｄ１をフィードバ
ックしてＰＭＯＳトランジスタ負荷Ｐ２のインピーダン
スをアクティブに変化させる構造からなる。図１は、本
発明回路を適用する回路ブロックの一例を示しており、
メインワードデコーダ部（Ｘ）及びサブワードデコーダ
部（Ｙ）から成る。本発明の論理回路（図２）は、デコ
ーダ回路ブロック図１のメインワードデコーダ部（Ｘ）
に適用されるものとする。
【０００８】〈実施例の動作〉図１のメインワードデコ
ーダ部（Ｘ）に図２の論理回路を適用した回路をもとに
説明する。メインワードデコーダ部（Ｘ）の３入力の
内、クリティカルなパスＣにトランジスタのソースドラ
イブを当て（図２のＣ１）、その他の２入力（図２のＡ
１，Ｂ１）は、フル振幅の信号が入力されるても良い
が、タイミング的にはソースドライブの入力（Ｃ１）よ
り充分早く選択されるものとする。図２の論理回路にお
いて選択時には、デコーダ入力（Ａ１，Ｂ１，Ｃ１）の
全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとな
り、非選択時には、デコーダの３入力（Ａ１，Ｂ１，Ｃ
１）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）とな
るものとする。
ーダ部（Ｘ）に図２の論理回路を適用した回路をもとに
説明する。メインワードデコーダ部（Ｘ）の３入力の
内、クリティカルなパスＣにトランジスタのソースドラ
イブを当て（図２のＣ１）、その他の２入力（図２のＡ
１，Ｂ１）は、フル振幅の信号が入力されるても良い
が、タイミング的にはソースドライブの入力（Ｃ１）よ
り充分早く選択されるものとする。図２の論理回路にお
いて選択時には、デコーダ入力（Ａ１，Ｂ１，Ｃ１）の
全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとな
り、非選択時には、デコーダの３入力（Ａ１，Ｂ１，Ｃ
１）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）とな
るものとする。
【０００９】まず、非選択から選択への切り替えに関し
て説明する。非選択時には、メインデコーダ出力Ｄ１の
電圧レベルは、最高電源電位（ＶＣＣ）のレベルからＮ
ＭＯＳトランジスタＮ４のスレッショルド電圧（Ｖｔ）
分下がったＶＣＣーＶｔのレベルとなっている。このレ
ベルがフィードバックされてＰＭＯＳトランジスタＰ２
のゲートに入り、ＰＭＯＳトランジスタＰ２は完全にＯ
ＦＦせず高インピーダンス状態となっている。これによ
り、ＰＭＯＳトランジスタＰ２のドレインの接点Ｖは、
フローティングにならず〔Ｈ〕レベルに保持される事に
なる。デコーダ入力の非選択から選択の変化を受け、接
点Ｖは〔Ｈ〕から〔Ｌ〕に向かい、ＮＭＯＳトランジス
タＮ４，Ｎ５は、各々ＯＦＦ、ＯＮとなり、メインワー
ドデコーダの出力Ｄ１も〔Ｈ〕→〔Ｌ〕に変化する。こ
れにより、トランジスタＰ２は、ＯＮして低インピーダ
ンス状態となる。ただし、このときＰＭＯＳ（Ｐ２）よ
りＮＭＯＳ（Ｎ２，Ｎ３）側の方が低インピーダンスで
あり、接点Ｖのレベルは、インバータ（ＩＮＶ３）が
〔Ｌ〕を感知できるレベルとする。
て説明する。非選択時には、メインデコーダ出力Ｄ１の
電圧レベルは、最高電源電位（ＶＣＣ）のレベルからＮ
ＭＯＳトランジスタＮ４のスレッショルド電圧（Ｖｔ）
分下がったＶＣＣーＶｔのレベルとなっている。このレ
ベルがフィードバックされてＰＭＯＳトランジスタＰ２
のゲートに入り、ＰＭＯＳトランジスタＰ２は完全にＯ
ＦＦせず高インピーダンス状態となっている。これによ
り、ＰＭＯＳトランジスタＰ２のドレインの接点Ｖは、
フローティングにならず〔Ｈ〕レベルに保持される事に
なる。デコーダ入力の非選択から選択の変化を受け、接
点Ｖは〔Ｈ〕から〔Ｌ〕に向かい、ＮＭＯＳトランジス
タＮ４，Ｎ５は、各々ＯＦＦ、ＯＮとなり、メインワー
ドデコーダの出力Ｄ１も〔Ｈ〕→〔Ｌ〕に変化する。こ
れにより、トランジスタＰ２は、ＯＮして低インピーダ
ンス状態となる。ただし、このときＰＭＯＳ（Ｐ２）よ
りＮＭＯＳ（Ｎ２，Ｎ３）側の方が低インピーダンスで
あり、接点Ｖのレベルは、インバータ（ＩＮＶ３）が
〔Ｌ〕を感知できるレベルとする。
【００１０】一方、選択から非選択への切り替え時に
は、デコーダ入力（Ａ１，Ｂ１，Ｃ１のいずれか）が、
選択から非選択に変化する事により、接点ＶはＰＭＯＳ
トランジスタＰ２がＯＮしているため〔Ｈ〕に向かい、
ＮＭＯＳトランジスタＮ４，Ｎ５は、各々ＯＮ、ＯＦＦ
となりメインワードデコーダ出力Ｄ１も〔Ｌ〕→〔Ｈ〕
に変化する。これにより、ＰＭＯＳトランジスタＰ２は
高インピーダンス状態になる。
は、デコーダ入力（Ａ１，Ｂ１，Ｃ１のいずれか）が、
選択から非選択に変化する事により、接点ＶはＰＭＯＳ
トランジスタＰ２がＯＮしているため〔Ｈ〕に向かい、
ＮＭＯＳトランジスタＮ４，Ｎ５は、各々ＯＮ、ＯＦＦ
となりメインワードデコーダ出力Ｄ１も〔Ｌ〕→〔Ｈ〕
に変化する。これにより、ＰＭＯＳトランジスタＰ２は
高インピーダンス状態になる。
【００１１】＜効果の説明＞図２に示す本発明に係る実
施例は次のとおりの効果を奏する。 （Ａ）、メインワードデコーダ部 図２の入力信号のうちクリティカルなパス（タイミング
的に遅いパス）にＮＭＯＳトランジスタＮ３のソースを
接続することで図１３に示す従来例の様なＰＭＯＳ，Ｎ
ＭＯＳのゲート受け（Ｃ２）、あるいは、図１４に示す
従来例の様なＮＭＯＳのゲートのみ（Ｃ３）に入ってい
る場合に比べ、入力容量が小さく、高速動作可能とな
る。 （Ｂ）、デコーダ出力部がＰＭＯＳ−ＮＭＯＳ構成（図
１３〜１５の従来例）では、選択・非選択切り替え時に
出力（図１３のＤ２，図１４のＤ３および図１５のＤ
４）がフル振幅することになる（図４のＷ１）。一方、
本デコーダ回路の出力部はＮＮ（図２のＮ４，Ｎ５）構
成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低くなり低
振幅となる。これにより、出力部に接続される配線等の
負荷の充放電電流が減少することで出力の高速化及び低
消費電力化できる。また、ＮＮ出力の次段にインバータ
が接続されている場合、ＮＮ構成により出力の〔Ｈ〕レ
ベルがＮｃｈのＶｔ分低くなる（図６のＷ２）ため、出
力〔Ｈ〕→〔Ｌ〕変化時に次段のドライバ（図１のＮ
１）のしきい値に達するのが速くなる。また、同一サイ
ズのＰＭＯＳと比較してＮＭＯＳの方が、トランジスタ
の電流能力が大きいため、出力〔Ｌ〕→〔Ｈ〕変化を速
くする事が可能となる（図４のΔｔ１）（メインワード
デコーダ回路部の出力を１０％程度高速化可能。）。 （Ｃ）、図１４〜１５の従来例の通常導通状態のＰＭＯ
ＳトランジスタＰ９、１０を使用する場合と比較して、
非選択から選択切り替え時には、ＰＭＯＳ負荷（図２の
Ｐ２）のインピーダンスが、高いため選択が速く、選択
から非選択切り替え時は、ＰＭＯＳ負荷Ｐ２のインピー
ダンスが低いため非選択が速くなる。つまり、ＮＮ（図
２のＮ４，Ｎ５）構成で低振幅になった出力Ｄ１をフィ
ードバックし、選択・非選択の切り替え時にＰＭＯＳ負
荷Ｐ２のインピーダンスをアクティブに制御すること
で、出力の高速化が可能となった。なお、ＰＭＯＳ負荷
Ｐ２のゲート容量は、出力端子にぶら下がる配線及び次
段のドライバ等の容量に比べ非常に小さく無視できる
為、フィードバックに伴う出力の遅れはないと言える
（メインワードデコーダ回路部の出力を１５％程度高速
化可能。）。また、非選択状態（デコーダ出力〔Ｈ〕）
では、ＰＭＯＳトランジスタＰ２のゲートには、ＶＣＣ
−Ｖｔｎのレベルがかかり、ＰＭＯＳドレイン側接点Ｖ
のフローティング防止の役目も担っている。
施例は次のとおりの効果を奏する。 （Ａ）、メインワードデコーダ部 図２の入力信号のうちクリティカルなパス（タイミング
的に遅いパス）にＮＭＯＳトランジスタＮ３のソースを
接続することで図１３に示す従来例の様なＰＭＯＳ，Ｎ
ＭＯＳのゲート受け（Ｃ２）、あるいは、図１４に示す
従来例の様なＮＭＯＳのゲートのみ（Ｃ３）に入ってい
る場合に比べ、入力容量が小さく、高速動作可能とな
る。 （Ｂ）、デコーダ出力部がＰＭＯＳ−ＮＭＯＳ構成（図
１３〜１５の従来例）では、選択・非選択切り替え時に
出力（図１３のＤ２，図１４のＤ３および図１５のＤ
４）がフル振幅することになる（図４のＷ１）。一方、
本デコーダ回路の出力部はＮＮ（図２のＮ４，Ｎ５）構
成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低くなり低
振幅となる。これにより、出力部に接続される配線等の
負荷の充放電電流が減少することで出力の高速化及び低
消費電力化できる。また、ＮＮ出力の次段にインバータ
が接続されている場合、ＮＮ構成により出力の〔Ｈ〕レ
ベルがＮｃｈのＶｔ分低くなる（図６のＷ２）ため、出
力〔Ｈ〕→〔Ｌ〕変化時に次段のドライバ（図１のＮ
１）のしきい値に達するのが速くなる。また、同一サイ
ズのＰＭＯＳと比較してＮＭＯＳの方が、トランジスタ
の電流能力が大きいため、出力〔Ｌ〕→〔Ｈ〕変化を速
くする事が可能となる（図４のΔｔ１）（メインワード
デコーダ回路部の出力を１０％程度高速化可能。）。 （Ｃ）、図１４〜１５の従来例の通常導通状態のＰＭＯ
ＳトランジスタＰ９、１０を使用する場合と比較して、
非選択から選択切り替え時には、ＰＭＯＳ負荷（図２の
Ｐ２）のインピーダンスが、高いため選択が速く、選択
から非選択切り替え時は、ＰＭＯＳ負荷Ｐ２のインピー
ダンスが低いため非選択が速くなる。つまり、ＮＮ（図
２のＮ４，Ｎ５）構成で低振幅になった出力Ｄ１をフィ
ードバックし、選択・非選択の切り替え時にＰＭＯＳ負
荷Ｐ２のインピーダンスをアクティブに制御すること
で、出力の高速化が可能となった。なお、ＰＭＯＳ負荷
Ｐ２のゲート容量は、出力端子にぶら下がる配線及び次
段のドライバ等の容量に比べ非常に小さく無視できる
為、フィードバックに伴う出力の遅れはないと言える
（メインワードデコーダ回路部の出力を１５％程度高速
化可能。）。また、非選択状態（デコーダ出力〔Ｈ〕）
では、ＰＭＯＳトランジスタＰ２のゲートには、ＶＣＣ
−Ｖｔｎのレベルがかかり、ＰＭＯＳドレイン側接点Ｖ
のフローティング防止の役目も担っている。
【００１２】＜他の実施例１＞図３には、図２の回路を
３段接続した構成からなる多段化構成の一例である。一
段目の出力Ｈ１を次段のＮＭＯＳトランジスタＮ２０の
ソース入力に接続、また、２段目の出力Ｑ１を次段のＮ
ＭＯＳトランジスタＮ２２のソース入力に接続する構成
からなる。
３段接続した構成からなる多段化構成の一例である。一
段目の出力Ｈ１を次段のＮＭＯＳトランジスタＮ２０の
ソース入力に接続、また、２段目の出力Ｑ１を次段のＮ
ＭＯＳトランジスタＮ２２のソース入力に接続する構成
からなる。
【００１３】〈他の実施例１の動作〉各段の３入力の
内、クリティカルなパスにトランジスタのソースドライ
ブ（図３のＧ１，Ｈ１，Ｑ１）を当て、その他の２入力
（図３の＜Ｅ１，Ｆ１＞、＜Ｊ１，Ｋ１＞、＜Ｌ１，Ｍ
１＞）は、フル振幅の信号が入力されるとしても、タイ
ミング的にはソースドライブの入力より充分速く選択さ
れる事とする。
内、クリティカルなパスにトランジスタのソースドライ
ブ（図３のＧ１，Ｈ１，Ｑ１）を当て、その他の２入力
（図３の＜Ｅ１，Ｆ１＞、＜Ｊ１，Ｋ１＞、＜Ｌ１，Ｍ
１＞）は、フル振幅の信号が入力されるとしても、タイ
ミング的にはソースドライブの入力より充分速く選択さ
れる事とする。
【００１４】まず、非選択から選択時の動作を説明す
る。各段の動作は、基本的には、前述の図２の実施例の
動作項と同じである。一段目の出力Ｈ１が〔Ｈ〕→
〔Ｌ〕に変化する以前に二段目の入力Ｊ１，Ｋ１は
〔Ｈ〕となっており、一段目の出力Ｈ１の変化を受けて
２段目の出力Ｑ１が〔Ｈ〕→〔Ｌ〕に変化する事にな
る。ここで、３段目のＬ１，Ｍ１の入力は、Ｑ１の変化
以前に〔Ｈ〕となっているものとする。したがって、３
段目もソースドライブ入力Ｑ１の変化を受けて出力Ｒ１
が〔Ｈ〕→〔Ｌ〕に変化する。
る。各段の動作は、基本的には、前述の図２の実施例の
動作項と同じである。一段目の出力Ｈ１が〔Ｈ〕→
〔Ｌ〕に変化する以前に二段目の入力Ｊ１，Ｋ１は
〔Ｈ〕となっており、一段目の出力Ｈ１の変化を受けて
２段目の出力Ｑ１が〔Ｈ〕→〔Ｌ〕に変化する事にな
る。ここで、３段目のＬ１，Ｍ１の入力は、Ｑ１の変化
以前に〔Ｈ〕となっているものとする。したがって、３
段目もソースドライブ入力Ｑ１の変化を受けて出力Ｒ１
が〔Ｈ〕→〔Ｌ〕に変化する。
【００１５】次に、選択から非選択時の動作を説明す
る。選択のタイミングと同様に非選択動作のための入力
変化が起きるとすると、三段目のＬ１，Ｍ１のいずれか
が〔Ｈ〕→〔Ｌ〕に変化することで出力Ｒ１は、〔Ｌ〕
→〔Ｈ〕に変化する。
る。選択のタイミングと同様に非選択動作のための入力
変化が起きるとすると、三段目のＬ１，Ｍ１のいずれか
が〔Ｈ〕→〔Ｌ〕に変化することで出力Ｒ１は、〔Ｌ〕
→〔Ｈ〕に変化する。
【００１６】＜他の実施例１の効果の説明＞ソースドラ
イブ（図３のＧ１，Ｈ１，Ｑ１）は低振幅入力で動作可
能であり、入力容量もゲート受けに比べ小さく、かつ本
デコーダでは、出力（Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ１
０，Ｎ１１）がＮＮで構成されて低振幅出力であるこ
と、つまり、入出力が低振幅という同一のインターフェ
イスであるため、本デコーダ回路を多段化する事 で、
本回路ブロックのＴＰＤを２０％程度高速化できる。
イブ（図３のＧ１，Ｈ１，Ｑ１）は低振幅入力で動作可
能であり、入力容量もゲート受けに比べ小さく、かつ本
デコーダでは、出力（Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ１
０，Ｎ１１）がＮＮで構成されて低振幅出力であるこ
と、つまり、入出力が低振幅という同一のインターフェ
イスであるため、本デコーダ回路を多段化する事 で、
本回路ブロックのＴＰＤを２０％程度高速化できる。
【００１７】＜他の実施例２＞図５は、図２の回路の３
入力のうちソースドライブ入力Ｃ１をＮＭＯＳ（Ｎ２
２）で置き換えた構成から成る。
入力のうちソースドライブ入力Ｃ１をＮＭＯＳ（Ｎ２
２）で置き換えた構成から成る。
【００１８】〈他の実施例２の動作〉図２は、選択時に
はＣ１が〔Ｌ〕であるが、図５の場合、選択時には、入
力Ｃ５は〔Ｈ〕となる。
はＣ１が〔Ｌ〕であるが、図５の場合、選択時には、入
力Ｃ５は〔Ｈ〕となる。
【００１９】＜他の実施例２の効果の説明＞入力が図２
のソースドライブ入力Ｃ１から、図５のゲート入力Ｃ５
に変わることによって入力容量が増大するため高速化の
点で不利であるが、本デコーダ回路は、フル振幅の入力
を低振に変換するインターフェイスとして有効である。
高速化において、前記図２の実施例とは、同様の回路構
成のため、この実施例と同様の効果を得られる。
のソースドライブ入力Ｃ１から、図５のゲート入力Ｃ５
に変わることによって入力容量が増大するため高速化の
点で不利であるが、本デコーダ回路は、フル振幅の入力
を低振に変換するインターフェイスとして有効である。
高速化において、前記図２の実施例とは、同様の回路構
成のため、この実施例と同様の効果を得られる。
【００２０】＜他の実施例３＞ ＜他の実施例３の構成＞図６は、図２の回路に対し、Ｐ
ＭＯＳ(Ｐ２)の代わりに通常ＯＮのＰＭＯＳ（Ｐ１２）
とデコーダ回路内部のインバータ（ＩＮＶ１９）の出力
により制御されるＰＭＯＳ（Ｐ１３）に置き換えた構成
から成る。
ＭＯＳ(Ｐ２)の代わりに通常ＯＮのＰＭＯＳ（Ｐ１２）
とデコーダ回路内部のインバータ（ＩＮＶ１９）の出力
により制御されるＰＭＯＳ（Ｐ１３）に置き換えた構成
から成る。
【００２１】＜実施例３の動作＞選択時、３入力（Ａ
６，Ｂ６，Ｃ６）は（〔Ｌ〕→〔Ｈ〕，〔Ｌ〕→
〔Ｈ〕，〔Ｈ〕→〔Ｌ〕）に変化しそれに伴い、ＩＮＶ
１９の出力は〔Ｌ〕→〔Ｈ〕に変化しＰ１３はＯＮ→Ｏ
ＦＦに向かう。デコーダ出力Ｄ６は、〔Ｈ〕→〔Ｌ〕に
変化する。
６，Ｂ６，Ｃ６）は（〔Ｌ〕→〔Ｈ〕，〔Ｌ〕→
〔Ｈ〕，〔Ｈ〕→〔Ｌ〕）に変化しそれに伴い、ＩＮＶ
１９の出力は〔Ｌ〕→〔Ｈ〕に変化しＰ１３はＯＮ→Ｏ
ＦＦに向かう。デコーダ出力Ｄ６は、〔Ｈ〕→〔Ｌ〕に
変化する。
【００２２】＜効果の説明＞図６におけるデコーダ出力
はＮＮ構成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低
くなり低振幅となる。これにより、出力部に接続される
配線等の負荷の充放電電流が減少することで出力の高速
化及び低消費電力化できる。また、選択期間中に、ＰＭ
ＯＳ(Ｐ１３)がＯＦＦすることにより、ＶＣＣからソー
スドライブ入力Ｃ６に抜ける貫通電流を低減することが
可能となる。なお、通常ＯＮのＰＭＯＳ（Ｐ１２）は、
インバータ（ＩＮＶ１９）の入力接点（Ｖ１）のフロー
ティング防止のためで能力は充分小さいもので良い。
はＮＮ構成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低
くなり低振幅となる。これにより、出力部に接続される
配線等の負荷の充放電電流が減少することで出力の高速
化及び低消費電力化できる。また、選択期間中に、ＰＭ
ＯＳ(Ｐ１３)がＯＦＦすることにより、ＶＣＣからソー
スドライブ入力Ｃ６に抜ける貫通電流を低減することが
可能となる。なお、通常ＯＮのＰＭＯＳ（Ｐ１２）は、
インバータ（ＩＮＶ１９）の入力接点（Ｖ１）のフロー
ティング防止のためで能力は充分小さいもので良い。
【００２３】＜実施例４＞ ＜実施例４の構成＞図７は、図２の回路におけるＰＭＯ
Ｓ(Ｐ２、図７ではＰ１７)の制御をＮＮ構成の前段のイ
ンバータ(ＩＮＶ２６)の出力を通常ＯＮのＮＭＯＳ（Ｎ
４４）を介して行う構成から成る。
Ｓ(Ｐ２、図７ではＰ１７)の制御をＮＮ構成の前段のイ
ンバータ(ＩＮＶ２６)の出力を通常ＯＮのＮＭＯＳ（Ｎ
４４）を介して行う構成から成る。
【００２４】＜実施例４の動作＞図７のデコーダ回路に
おいて選択時には、デコーダ入力（Ａ１０，Ｂ１０，Ｃ
１０）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わ
せとなり、非選択時には、デコーダの３入力（Ａ１０，
Ｂ１０，Ｃ１０）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，
〔Ｈ〕）となるものとする。
おいて選択時には、デコーダ入力（Ａ１０，Ｂ１０，Ｃ
１０）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わ
せとなり、非選択時には、デコーダの３入力（Ａ１０，
Ｂ１０，Ｃ１０）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，
〔Ｈ〕）となるものとする。
【００２５】まず、非選択から選択への切り替えに関し
て説明する。非選択時には、インバータ(ＩＮＶ２６)の
出力の電圧レベルは、〔Ｈ〕であり通常ＯＮのＮＭＯＳ
(Ｎ４４)を介して、ＰＭＯＳ(Ｐ1７)のゲート入力部の
電圧レベルは、最高電源電位（ＶＣＣ）のレベルからＮ
ＭＯＳトランジスタ（Ｎ４４）のスレッショルド電圧
（Ｖｔ）分下がったVCC-Vtとなっている。これにより、
ＰＭＯＳトランジスタ（Ｐ１７）は完全にＯＦＦせず高
インピーダンス状態となっている。これにより、ＰＭＯ
Ｓトランジスタ（Ｐ１７）のドレイン側の接点Ｖ２は、
フローティングにならず〔Ｈ〕レベルに保持される事に
なる。デコーダ入力の非選択から選択の変化を受け、Ｐ
ＭＯＳ(Ｐ１７)のドレイン側接点Ｖ２は、〔Ｈ〕から
〔Ｌ〕に向かい、インバータ(ＩＮＶ２６)出力は〔Ｈ〕
→〔Ｌ〕に変化する。これにより、ＰＭＯＳ（Ｐ１７）
は、ＯＮして低インピーダンス状態となる。
て説明する。非選択時には、インバータ(ＩＮＶ２６)の
出力の電圧レベルは、〔Ｈ〕であり通常ＯＮのＮＭＯＳ
(Ｎ４４)を介して、ＰＭＯＳ(Ｐ1７)のゲート入力部の
電圧レベルは、最高電源電位（ＶＣＣ）のレベルからＮ
ＭＯＳトランジスタ（Ｎ４４）のスレッショルド電圧
（Ｖｔ）分下がったVCC-Vtとなっている。これにより、
ＰＭＯＳトランジスタ（Ｐ１７）は完全にＯＦＦせず高
インピーダンス状態となっている。これにより、ＰＭＯ
Ｓトランジスタ（Ｐ１７）のドレイン側の接点Ｖ２は、
フローティングにならず〔Ｈ〕レベルに保持される事に
なる。デコーダ入力の非選択から選択の変化を受け、Ｐ
ＭＯＳ(Ｐ１７)のドレイン側接点Ｖ２は、〔Ｈ〕から
〔Ｌ〕に向かい、インバータ(ＩＮＶ２６)出力は〔Ｈ〕
→〔Ｌ〕に変化する。これにより、ＰＭＯＳ（Ｐ１７）
は、ＯＮして低インピーダンス状態となる。
【００２６】一方、選択から非選択への切り替え時に
は、デコーダ入力（Ａ１０，Ｂ１０，Ｃ１０のいずれ
か）が、選択から非選択に変化する事により、Ｐ１７の
ドレイン側接点Ｖ２はＰＭＯＳトランジスタＰ１７がＯ
Ｎしているため〔Ｈ〕に向かい、インバータ（ＩＮＶ
２)出力も〔Ｌ〕→〔Ｈ〕に変化する。これにより、Ｐ
ＭＯＳトランジスタ（Ｐ１７）のゲート入力部は、ＶＣ
Ｃ−Ｖｔのレベルがかかり、ＰＭＯＳトランジスタ（Ｐ
１７）は高インピーダンス状態になる。
は、デコーダ入力（Ａ１０，Ｂ１０，Ｃ１０のいずれ
か）が、選択から非選択に変化する事により、Ｐ１７の
ドレイン側接点Ｖ２はＰＭＯＳトランジスタＰ１７がＯ
Ｎしているため〔Ｈ〕に向かい、インバータ（ＩＮＶ
２)出力も〔Ｌ〕→〔Ｈ〕に変化する。これにより、Ｐ
ＭＯＳトランジスタ（Ｐ１７）のゲート入力部は、ＶＣ
Ｃ−Ｖｔのレベルがかかり、ＰＭＯＳトランジスタ（Ｐ
１７）は高インピーダンス状態になる。
【００２７】＜実施例４の効果の説明＞ＰＭＯＳの制御
をデコーダ出力＜図２のＤ１＞で行うかインバータ出力
＜図７のＩＮＶ２６の出力＞で行うかの違いで、図２と
同様の効果が得られる。つまり、ＰＭＯＳアクティブ制
御による高速化とデコーダ出力ＮＮ構成による出力の低
振幅化による高速化、低消費電力化は同様に享受され
る。図２のデコーダ出力（Ｄ１）の負荷が重く、デコー
ダ出力のフィードバックが遅くなり、選択・非選択切り
換え時にＰＭＯＳ（Ｐ１）のゲートにかかる電圧レベル
が安定していないと、フィードバックによる高速化の効
果が充分得られない可能性がある。この時、図７に示す
様にＮＮ構成の前段のインバータ（ＩＮＶ２６）出力を
利用して、ＰＭＯＳ(Ｐ１７，図２のＰ２)の制御するタ
イミングを早くすることで改善が可能である。
をデコーダ出力＜図２のＤ１＞で行うかインバータ出力
＜図７のＩＮＶ２６の出力＞で行うかの違いで、図２と
同様の効果が得られる。つまり、ＰＭＯＳアクティブ制
御による高速化とデコーダ出力ＮＮ構成による出力の低
振幅化による高速化、低消費電力化は同様に享受され
る。図２のデコーダ出力（Ｄ１）の負荷が重く、デコー
ダ出力のフィードバックが遅くなり、選択・非選択切り
換え時にＰＭＯＳ（Ｐ１）のゲートにかかる電圧レベル
が安定していないと、フィードバックによる高速化の効
果が充分得られない可能性がある。この時、図７に示す
様にＮＮ構成の前段のインバータ（ＩＮＶ２６）出力を
利用して、ＰＭＯＳ(Ｐ１７，図２のＰ２)の制御するタ
イミングを早くすることで改善が可能である。
【００２８】〈実施例５〉図８は、図２のインバータ
（ＩＮＶ３）を削除した構成から成る。
（ＩＮＶ３）を削除した構成から成る。
【００２９】＜実施例５の動作＞これにより、選択・非
選択時の出力のフィードバックによるＰＭＯＳの制御が
図２の実施例と逆になる。
選択時の出力のフィードバックによるＰＭＯＳの制御が
図２の実施例と逆になる。
【００３０】＜効果の説明＞本実施例５は、図２及び図
５〜７の実施例２〜４と異なり選択時の出力信号が
〔Ｈ〕であるので、例えば図２のサブデコーダにおい
て、ＮＭＯＳ（Ｎ１）のソースドライブ入力部に、図２
及び図５〜７の様な選択時に〔Ｌ〕出力のデコーダ回路
の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに本デコー
ダの出力を接続することで、サブデコーダ回路部の入力
全てを低振幅化することが可能となる。本デコーダ出力
はＮＮ構成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低
くなり低振幅となる。これにより、出力部に接続される
配線等の負荷の充放電電流が減少することで出力の高速
化及び低消費電力化できる。非選択から選択へ変化する
際（Ａ７，Ｂ７，Ｃ７＝〔Ｌ〕→〔Ｈ〕，〔Ｌ〕→
〔Ｈ〕，〔Ｈ〕→〔Ｌ〕）、デコーダ出力（Ｄ７）は、
〔Ｌ〕→〔Ｈ〕になり、ＰＭＯＳ（Ｐ１４）がＯＦＦ
し、選択期間中の貫通電流（ＶＣＣ→Ｐ１４→Ｎ２９→
Ｎ３０→Ｃ７の経路に流れる電流）の低減に効果があ
る。
５〜７の実施例２〜４と異なり選択時の出力信号が
〔Ｈ〕であるので、例えば図２のサブデコーダにおい
て、ＮＭＯＳ（Ｎ１）のソースドライブ入力部に、図２
及び図５〜７の様な選択時に〔Ｌ〕出力のデコーダ回路
の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに本デコー
ダの出力を接続することで、サブデコーダ回路部の入力
全てを低振幅化することが可能となる。本デコーダ出力
はＮＮ構成であり、〔Ｈ〕のレベルがＮｃｈのＶｔ分低
くなり低振幅となる。これにより、出力部に接続される
配線等の負荷の充放電電流が減少することで出力の高速
化及び低消費電力化できる。非選択から選択へ変化する
際（Ａ７，Ｂ７，Ｃ７＝〔Ｌ〕→〔Ｈ〕，〔Ｌ〕→
〔Ｈ〕，〔Ｈ〕→〔Ｌ〕）、デコーダ出力（Ｄ７）は、
〔Ｌ〕→〔Ｈ〕になり、ＰＭＯＳ（Ｐ１４）がＯＦＦ
し、選択期間中の貫通電流（ＶＣＣ→Ｐ１４→Ｎ２９→
Ｎ３０→Ｃ７の経路に流れる電流）の低減に効果があ
る。
【００３１】〈実施例６〉図９は、図２のインバータ
（ＩＮＶ３）を削除した構成から成る。 〈実施例６の構成〉図９は、図２のインバータ（ＩＮＶ
３）を削除し、かつそのデコーダ出力(Ｄ１)とＰＭＯＳ
（Ｐ２）の間にＮＮ構成のドライバを挿入した構成から
成る。
（ＩＮＶ３）を削除した構成から成る。 〈実施例６の構成〉図９は、図２のインバータ（ＩＮＶ
３）を削除し、かつそのデコーダ出力(Ｄ１)とＰＭＯＳ
（Ｐ２）の間にＮＮ構成のドライバを挿入した構成から
成る。
【００３２】＜実施例６の動作＞図９のデコーダ回路に
おいて選択時には、デコーダ入力（Ａ８，Ｂ８，Ｃ８）
の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとな
り、非選択時には、デコーダの３入力（Ａ８，Ｂ８，Ｃ
８）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）とな
るものとする。
おいて選択時には、デコーダ入力（Ａ８，Ｂ８，Ｃ８）
の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせとな
り、非選択時には、デコーダの３入力（Ａ８，Ｂ８，Ｃ
８）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，〔Ｈ〕）とな
るものとする。
【００３３】まず、非選択から選択への切り替えに関し
て説明する。非選択時には、メインデコーダ出力D８の
電圧レベルは、〔Ｌ〕でありＮＭＯＳ（Ｎ３４）はＯＦ
Ｆし、インバータ（ＩＮＶ２２）の入力部の接点Ｖ３は
〔Ｈ〕でＮＭＯＳ（Ｎ３３）はＯＮしており、ＰＭＯＳ
（Ｐ１５）のゲート入力部には、最高電源電位（ＶＣ
Ｃ）のレベルからＮＭＯＳトランジスタ（Ｎ３３）のス
レッショルド電圧（Ｖｔ）分下がったＶＣＣーＶｔのレ
ベルとなっている。これにより、ＰＭＯＳトランジスタ
（Ｐ１５）は完全にＯＦＦせず高インピーダンス状態と
なっている。これにより、ＰＭＯＳトランジスタＰ１５
のドレイン側の接点Ｖ３は、フローティングにならず
〔Ｈ〕レベルに保持される事になる。デコーダ入力の非
選択から選択の変化を受け、ＰＭＯＳ(Ｐ１５)のドレイ
ン側接点Ｖ３は、〔Ｈ〕から〔Ｌ〕に向かい、ＮＭＯＳ
（Ｎ３３）はＯＦＦ、ＮＭＯＳトランジスタＮ３７，Ｎ
３８は、各々ＯＮ、ＯＦＦに向かい、メインワードデコ
ーダの出力Ｄ８も〔Ｌ〕→〔Ｈ〕に変化する。これによ
り、ＮＭＯＳ（Ｎ３４）がＯＮに向かい、ＰＭＯＳ（Ｐ
１５）は、ＯＮして低インピーダンス状態となる。
て説明する。非選択時には、メインデコーダ出力D８の
電圧レベルは、〔Ｌ〕でありＮＭＯＳ（Ｎ３４）はＯＦ
Ｆし、インバータ（ＩＮＶ２２）の入力部の接点Ｖ３は
〔Ｈ〕でＮＭＯＳ（Ｎ３３）はＯＮしており、ＰＭＯＳ
（Ｐ１５）のゲート入力部には、最高電源電位（ＶＣ
Ｃ）のレベルからＮＭＯＳトランジスタ（Ｎ３３）のス
レッショルド電圧（Ｖｔ）分下がったＶＣＣーＶｔのレ
ベルとなっている。これにより、ＰＭＯＳトランジスタ
（Ｐ１５）は完全にＯＦＦせず高インピーダンス状態と
なっている。これにより、ＰＭＯＳトランジスタＰ１５
のドレイン側の接点Ｖ３は、フローティングにならず
〔Ｈ〕レベルに保持される事になる。デコーダ入力の非
選択から選択の変化を受け、ＰＭＯＳ(Ｐ１５)のドレイ
ン側接点Ｖ３は、〔Ｈ〕から〔Ｌ〕に向かい、ＮＭＯＳ
（Ｎ３３）はＯＦＦ、ＮＭＯＳトランジスタＮ３７，Ｎ
３８は、各々ＯＮ、ＯＦＦに向かい、メインワードデコ
ーダの出力Ｄ８も〔Ｌ〕→〔Ｈ〕に変化する。これによ
り、ＮＭＯＳ（Ｎ３４）がＯＮに向かい、ＰＭＯＳ（Ｐ
１５）は、ＯＮして低インピーダンス状態となる。
【００３４】一方、選択から非選択への切り替え時に
は、デコーダ入力（Ａ８，Ｂ８，Ｃ８のいずれか）が、
選択から非選択に変化する事により、Ｐ１５のドレイン
側接点Ｖ３はＰＭＯＳトランジスタＰ１５がＯＮしてい
るため〔Ｈ〕に向かい、ＮＭＯＳ（Ｎ３３）がＯＮに向
かい、ＮＭＯＳトランジスタＮ３７，Ｎ３８は、各々Ｏ
ＦＦ、ＯＮとなり、メインワードデコーダ出力Ｄ１も
〔Ｈ〕→〔Ｌ〕に変化する。これにより、ＮＭＯＳＮ３
４もＯＦＦし、ＰＭＯＳトランジスタＰ１５は高インピ
ーダンス状態になる。
は、デコーダ入力（Ａ８，Ｂ８，Ｃ８のいずれか）が、
選択から非選択に変化する事により、Ｐ１５のドレイン
側接点Ｖ３はＰＭＯＳトランジスタＰ１５がＯＮしてい
るため〔Ｈ〕に向かい、ＮＭＯＳ（Ｎ３３）がＯＮに向
かい、ＮＭＯＳトランジスタＮ３７，Ｎ３８は、各々Ｏ
ＦＦ、ＯＮとなり、メインワードデコーダ出力Ｄ１も
〔Ｈ〕→〔Ｌ〕に変化する。これにより、ＮＭＯＳＮ３
４もＯＦＦし、ＰＭＯＳトランジスタＰ１５は高インピ
ーダンス状態になる。
【００３５】＜効果の説明＞本実施例６は、図２及び図
５〜７の実施例２〜４と異なり、選択時の出力信号が
〔Ｈ〕であるので、例えば図１のサブデコーダにおい
て、ＮＭＯＳ（Ｎ１）のソースドライブ入力部に、図２
及び図５〜７の様な選択時に〔Ｌ〕出力のデコーダ回路
の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに本デコー
ダの出力を接続することで、サブデコーダ回路部の入力
全てを低振幅化することが可能となる。図２のデコーダ
と比較して、デコーダの出力論理が異なるだけで、ＰＭ
ＯＳの制御による高速化の効果及び出力の低振幅化によ
る高速化、低消費電力化は同様に享受される。選択から
非選択切り替え時にＮ３３，Ｎ３４が同時にＯＮする期
間が生じ貫通電流が生じる可能性があるが、これを防ぐ
ためには図９の様にＮＭＯＳ（Ｎ３３）のゲートポリ配
線を引き伸ばし抵抗Ｒ３を付けるなどしてＯＮを遅らせ
る事で防ぐ事が可能である。
５〜７の実施例２〜４と異なり、選択時の出力信号が
〔Ｈ〕であるので、例えば図１のサブデコーダにおい
て、ＮＭＯＳ（Ｎ１）のソースドライブ入力部に、図２
及び図５〜７の様な選択時に〔Ｌ〕出力のデコーダ回路
の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに本デコー
ダの出力を接続することで、サブデコーダ回路部の入力
全てを低振幅化することが可能となる。図２のデコーダ
と比較して、デコーダの出力論理が異なるだけで、ＰＭ
ＯＳの制御による高速化の効果及び出力の低振幅化によ
る高速化、低消費電力化は同様に享受される。選択から
非選択切り替え時にＮ３３，Ｎ３４が同時にＯＮする期
間が生じ貫通電流が生じる可能性があるが、これを防ぐ
ためには図９の様にＮＭＯＳ（Ｎ３３）のゲートポリ配
線を引き伸ばし抵抗Ｒ３を付けるなどしてＯＮを遅らせ
る事で防ぐ事が可能である。
【００３６】＜実施例７＞図１０は、図２のインバータ
（ＩＮＶ３）を削除した構成から成る。 〈実施例７の構成〉図１０は、図２のインバータ（ＩＮ
Ｖ３）を削除し、かつそのデコーダ出力(Ｄ１)とＰＭＯ
Ｓ（Ｐ２）の間にＮＮ構成のドライバを挿入した構成か
ら成る。 ＜実施例８の構成＞図１１は、図７の回路においてデコ
ーダ出力部のＮＮドライバの入力を入れ替えた構成から
成る。
（ＩＮＶ３）を削除した構成から成る。 〈実施例７の構成〉図１０は、図２のインバータ（ＩＮ
Ｖ３）を削除し、かつそのデコーダ出力(Ｄ１)とＰＭＯ
Ｓ（Ｐ２）の間にＮＮ構成のドライバを挿入した構成か
ら成る。 ＜実施例８の構成＞図１１は、図７の回路においてデコ
ーダ出力部のＮＮドライバの入力を入れ替えた構成から
成る。
【００３７】＜実施例８の動作＞図１１のデコーダ回路
において選択時には、デコーダ入力（Ａ９，Ｂ９，Ｃ
９）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせ
となり、非選択時には、デコーダの３入力（Ａ９，Ｂ
９，Ｃ９）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，
〔Ｈ〕）となるものとする。
において選択時には、デコーダ入力（Ａ９，Ｂ９，Ｃ
９）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わせ
となり、非選択時には、デコーダの３入力（Ａ９，Ｂ
９，Ｃ９）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，
〔Ｈ〕）となるものとする。
【００３８】まず、非選択から選択への切り替えに関し
て説明する。非選択時には、インバータ出力(ＩＮＶ２
４)の電圧レベルは、〔Ｈ〕であり通常ＯＮのＮＭＯＳ
(Ｎ３９)を介して、ＰＭＯＳ(Ｐ1６)のゲート入力部に
は、最高電源電位（ＶＣＣ）のレベルからＮＭＯＳトラ
ンジスタ（Ｎ３９）のスレッショルド電圧（Ｖｔ）分下
がったＶＣＣ−Ｖｔのレベルとなっている。これによ
り、ＰＭＯＳトランジスタ（Ｐ１６）は完全にＯＦＦせ
ず高インピーダンス状態となっている。これにより、Ｐ
ＭＯＳトランジスタＰ１６のドレイン側の接点Ｖ４は、
フローティングにならず〔Ｈ〕レベルに保持される事に
なる。デコーダ入力の非選択から選択の変化を受け、Ｐ
ＭＯＳ(Ｐ１６)のドレイン側接点Ｖ４は、〔Ｈ〕から
〔Ｌ〕に向かい、インバータ（ＩＮＶ２４）)出力は
〔Ｈ〕→〔Ｌ〕に変化する。これにより、ＰＭＯＳ（Ｐ
１６）は、ＯＮして低インピーダンス状態となる。
て説明する。非選択時には、インバータ出力(ＩＮＶ２
４)の電圧レベルは、〔Ｈ〕であり通常ＯＮのＮＭＯＳ
(Ｎ３９)を介して、ＰＭＯＳ(Ｐ1６)のゲート入力部に
は、最高電源電位（ＶＣＣ）のレベルからＮＭＯＳトラ
ンジスタ（Ｎ３９）のスレッショルド電圧（Ｖｔ）分下
がったＶＣＣ−Ｖｔのレベルとなっている。これによ
り、ＰＭＯＳトランジスタ（Ｐ１６）は完全にＯＦＦせ
ず高インピーダンス状態となっている。これにより、Ｐ
ＭＯＳトランジスタＰ１６のドレイン側の接点Ｖ４は、
フローティングにならず〔Ｈ〕レベルに保持される事に
なる。デコーダ入力の非選択から選択の変化を受け、Ｐ
ＭＯＳ(Ｐ１６)のドレイン側接点Ｖ４は、〔Ｈ〕から
〔Ｌ〕に向かい、インバータ（ＩＮＶ２４）)出力は
〔Ｈ〕→〔Ｌ〕に変化する。これにより、ＰＭＯＳ（Ｐ
１６）は、ＯＮして低インピーダンス状態となる。
【００３９】一方、選択から非選択への切り替え時に
は、デコーダ入力（Ａ９，Ｂ９，Ｃ９のいずれか）が、
選択から非選択に変化する事により、Ｐ１６のドレイン
側接点Ｖ４はＰＭＯＳトランジスタＰ１６がＯＮしてい
るため〔Ｈ〕に向かい、インバータ（ＩＮＶ２４）出力
も〔Ｌ〕→〔Ｈ〕に変化する。これにより、ＰＭＯＳト
ランジスタＰ１６は高インピーダンス状態になる。
は、デコーダ入力（Ａ９，Ｂ９，Ｃ９のいずれか）が、
選択から非選択に変化する事により、Ｐ１６のドレイン
側接点Ｖ４はＰＭＯＳトランジスタＰ１６がＯＮしてい
るため〔Ｈ〕に向かい、インバータ（ＩＮＶ２４）出力
も〔Ｌ〕→〔Ｈ〕に変化する。これにより、ＰＭＯＳト
ランジスタＰ１６は高インピーダンス状態になる。
【００４０】〈実施例８の効果の説明〉本実施例８は、
図２及び図５〜７の実施例１，２〜４と異なり選択時の
出力信号が〔Ｈ〕であるので、例えば図１のサブデコー
ダにおいて、ＮＭＯＳ（Ｎ１）のソースドライブ入力部
に、図２及び図５〜７の様な選択時に〔Ｌ〕出力のデコ
ーダ回路の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに
本デコーダ出力を接続することで、サブデコーダ回路部
の入力全てを低振幅化することが可能となる。ＰＭＯＳ
（Ｐ１６）のアクティブ制御による高速化の効果は、図
７の場合と同様に得られる。また、図２と同様ＮＮ構成
のため出力の低振幅化による高速化、低消費電力化は同
様に享受される。
図２及び図５〜７の実施例１，２〜４と異なり選択時の
出力信号が〔Ｈ〕であるので、例えば図１のサブデコー
ダにおいて、ＮＭＯＳ（Ｎ１）のソースドライブ入力部
に、図２及び図５〜７の様な選択時に〔Ｌ〕出力のデコ
ーダ回路の出力を接続し、ＮＭＯＳ（Ｎ１）のゲートに
本デコーダ出力を接続することで、サブデコーダ回路部
の入力全てを低振幅化することが可能となる。ＰＭＯＳ
（Ｐ１６）のアクティブ制御による高速化の効果は、図
７の場合と同様に得られる。また、図２と同様ＮＮ構成
のため出力の低振幅化による高速化、低消費電力化は同
様に享受される。
【００４１】＜実施例９＞ 〈実施例９の構成〉図１２は、図２のインバータ（ＩＮ
Ｖ３）を削除した構成から成る。 〈実施例９の構成〉図１２は、図２のインバータ（ＩＮ
Ｖ３）を削除し、かつそのデコーダ出力(Ｄ１)とＰＭＯ
Ｓ（Ｐ２）の間にＮＮ構成のドライバを挿入した構成か
ら成る。 ＜実施例９の構成＞図１２は、図７の回路においてデコ
ーダ出力部のＮＮドライバの入力を入れ替えた構成から
成る。 ＜実施例９の構成＞図１２は、図１においてサブデコー
ダ部（Ｙ）のゲート入力に図８，９，１１の様なＮＮ構
成のデコーダの〔Ｈ〕出力を接続する構成からなり、こ
のときソースドライブ入力に入るメインデコーダ部は、
図１ｂのインバータ（ＩＮＶ４）をＮＮ構成に置き換え
た形状から成る。つまり、ドライバー出力のＮＮ構成
（Ｎ５３，Ｎ５４）の前段にＮＮ構成（Ｎ５１，Ｎ５
２）を接続したＮＮドライバー２段構成からなる。
Ｖ３）を削除した構成から成る。 〈実施例９の構成〉図１２は、図２のインバータ（ＩＮ
Ｖ３）を削除し、かつそのデコーダ出力(Ｄ１)とＰＭＯ
Ｓ（Ｐ２）の間にＮＮ構成のドライバを挿入した構成か
ら成る。 ＜実施例９の構成＞図１２は、図７の回路においてデコ
ーダ出力部のＮＮドライバの入力を入れ替えた構成から
成る。 ＜実施例９の構成＞図１２は、図１においてサブデコー
ダ部（Ｙ）のゲート入力に図８，９，１１の様なＮＮ構
成のデコーダの〔Ｈ〕出力を接続する構成からなり、こ
のときソースドライブ入力に入るメインデコーダ部は、
図１ｂのインバータ（ＩＮＶ４）をＮＮ構成に置き換え
た形状から成る。つまり、ドライバー出力のＮＮ構成
（Ｎ５３，Ｎ５４）の前段にＮＮ構成（Ｎ５１，Ｎ５
２）を接続したＮＮドライバー２段構成からなる。
【００４２】＜実施例の動作＞図１２のデコーダ回路に
おいて選択時には、デコーダ入力（Ａ１１，Ｂ１１，Ｃ
１１）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わ
せとなり、非選択時には、デコーダの３入力（Ａ１１，
Ｂ１１，Ｃ１１）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，
〔Ｈ〕）となるものとする。
おいて選択時には、デコーダ入力（Ａ１１，Ｂ１１，Ｃ
１１）の全てが（〔Ｈ〕，〔Ｈ〕，〔Ｌ〕）の組み合わ
せとなり、非選択時には、デコーダの３入力（Ａ１１，
Ｂ１１，Ｃ１１）のうちいずれかが（〔Ｌ〕，〔Ｌ〕，
〔Ｈ〕）となるものとする。
【００４３】まず、非選択から選択への切り替えに関し
て説明する。非選択時には、ＮＮドライバー（Ｎ５１，
Ｎ５２）出力の電圧レベルは、ＮＭＯＳ（Ｎ５１）のス
レッショルド電圧（Ｖｔ）分下がったＶＣＣ−Ｖｔのレ
ベルの〔Ｈ〕である。これにより、ＰＭＯＳ（Ｐ１８）
のゲート入力部には、ＶＣＣ−Ｖｔのレベルがであり、
ＰＭＯＳ(Ｐ１８)完全にＯＦＦせず高インピーダンス状
態となっている。これにより、ＰＭＯＳトランジスタＰ
１８のドレイン側の接点Ｖ５は、フローティングになら
ず〔Ｈ〕レベルに保持される事になる。デコーダ入力の
非選択から選択の変化を受け、ＰＭＯＳ(Ｐ１８)のドレ
イン側接点Ｖ５は、〔Ｈ〕から〔Ｌ〕に向かい、ＮＮド
ライバー（Ｎ５１，Ｎ５２）の出力は〔Ｈ〕→〔Ｌ〕に
変化する。これにより、ＰＭＯＳ（Ｐ１８）は、ＯＮし
て低インピーダンス状態となる。また、デコーダ出力Ｄ
１１は、インバータ出力（ＩＮＶ２７）の出力変化
（〔Ｌ〕→〔Ｈ〕）を受けて、ＮＭＯＳ（Ｎ５４）がＯ
Ｎし、ＮＮドライバー（Ｎ５１，Ｎ５２）の出力変化
（〔Ｈ〕→〔Ｌ〕）を受けてＮＭＯＳ（Ｎ５３）がＯＦ
Ｆして、〔Ｌ〕出力となる。
て説明する。非選択時には、ＮＮドライバー（Ｎ５１，
Ｎ５２）出力の電圧レベルは、ＮＭＯＳ（Ｎ５１）のス
レッショルド電圧（Ｖｔ）分下がったＶＣＣ−Ｖｔのレ
ベルの〔Ｈ〕である。これにより、ＰＭＯＳ（Ｐ１８）
のゲート入力部には、ＶＣＣ−Ｖｔのレベルがであり、
ＰＭＯＳ(Ｐ１８)完全にＯＦＦせず高インピーダンス状
態となっている。これにより、ＰＭＯＳトランジスタＰ
１８のドレイン側の接点Ｖ５は、フローティングになら
ず〔Ｈ〕レベルに保持される事になる。デコーダ入力の
非選択から選択の変化を受け、ＰＭＯＳ(Ｐ１８)のドレ
イン側接点Ｖ５は、〔Ｈ〕から〔Ｌ〕に向かい、ＮＮド
ライバー（Ｎ５１，Ｎ５２）の出力は〔Ｈ〕→〔Ｌ〕に
変化する。これにより、ＰＭＯＳ（Ｐ１８）は、ＯＮし
て低インピーダンス状態となる。また、デコーダ出力Ｄ
１１は、インバータ出力（ＩＮＶ２７）の出力変化
（〔Ｌ〕→〔Ｈ〕）を受けて、ＮＭＯＳ（Ｎ５４）がＯ
Ｎし、ＮＮドライバー（Ｎ５１，Ｎ５２）の出力変化
（〔Ｈ〕→〔Ｌ〕）を受けてＮＭＯＳ（Ｎ５３）がＯＦ
Ｆして、〔Ｌ〕出力となる。
【００４４】一方、選択から非選択への切り替え時に
は、デコーダ入力（Ａ１１，Ｂ１１，Ｃ１１のいずれ
か）が、選択から非選択に変化する事により、Ｐ１８の
ドレイン側接点Ｖ５はＰＭＯＳトランジスタＰ１８がＯ
Ｎしているため〔Ｈ〕に向かい、ＮＮドライバー（Ｎ５
１，Ｎ５２）の出力も〔Ｌ〕→〔Ｈ〕に変化する。これ
により、ＰＭＯＳトランジスタＰ１８は高インピーダン
ス状態になる。また、デコーダ出力Ｄ１１は、インバー
タ出力（ＩＮＶ２７）の出力変化（〔Ｈ〕→〔Ｌ〕）を
受けて、ＮＭＯＳ（Ｎ５４）がＯＦＦし、ＮＮドライバ
ー（Ｎ５１，Ｎ５２）の出力変化（〔Ｌ〕→〔Ｈ〕）を
受けてＮＭＯＳ（Ｎ５３）がＯＮして、〔Ｈ〕出力とな
る。このときのデコーダー出力（Ｄ１１）の〔Ｈ〕のレ
ベルは、前段のＮＮ（Ｎ５１，Ｎ５２）ドライバーの出
力がＶＣＣ−Ｖｔであるため、ＶＣＣー２Ｖｔのレベル
となる。サブデコーダ部のゲート入力部の〔Ｈ〕レベル
は、ＶＣＣ−Ｖｔのレベルが入ってくるため、メインデ
コーダ出力（Ｄ１１）のレベルは、ＶＣＣ-２Ｖｔまで
引き下げても、サブデコーダ入力をＯＦＦ可能である。
は、デコーダ入力（Ａ１１，Ｂ１１，Ｃ１１のいずれ
か）が、選択から非選択に変化する事により、Ｐ１８の
ドレイン側接点Ｖ５はＰＭＯＳトランジスタＰ１８がＯ
Ｎしているため〔Ｈ〕に向かい、ＮＮドライバー（Ｎ５
１，Ｎ５２）の出力も〔Ｌ〕→〔Ｈ〕に変化する。これ
により、ＰＭＯＳトランジスタＰ１８は高インピーダン
ス状態になる。また、デコーダ出力Ｄ１１は、インバー
タ出力（ＩＮＶ２７）の出力変化（〔Ｈ〕→〔Ｌ〕）を
受けて、ＮＭＯＳ（Ｎ５４）がＯＦＦし、ＮＮドライバ
ー（Ｎ５１，Ｎ５２）の出力変化（〔Ｌ〕→〔Ｈ〕）を
受けてＮＭＯＳ（Ｎ５３）がＯＮして、〔Ｈ〕出力とな
る。このときのデコーダー出力（Ｄ１１）の〔Ｈ〕のレ
ベルは、前段のＮＮ（Ｎ５１，Ｎ５２）ドライバーの出
力がＶＣＣ−Ｖｔであるため、ＶＣＣー２Ｖｔのレベル
となる。サブデコーダ部のゲート入力部の〔Ｈ〕レベル
は、ＶＣＣ−Ｖｔのレベルが入ってくるため、メインデ
コーダ出力（Ｄ１１）のレベルは、ＶＣＣ-２Ｖｔまで
引き下げても、サブデコーダ入力をＯＦＦ可能である。
【００４５】以上、本発明について、入力部のソースド
ライブ、出力部をＮＭＯＳ-ＮＭＯＳ構成（以下、「Ｎ
Ｎ構成」と略記。）とし、かつ、その出力をフィードバ
ックしてＰＭＯＳ負荷のインピーダンスをアクティブに
変化させる構造とした例について説明したが、入力部の
ソースドライブ、出力部をＰＭＯＳ-ＰＭＯＳ構成（以
下、「ＰＰ構成」と略記。）とし、かつ、その出力をフ
ィードバックしてＮＭＯＳ負荷のインピーダンスをアク
ティブに変化させる構造としても、原理上可能であるこ
とは明らかである。その場合は、信号受ける論理側もＰ
ＭＯＳのソースもしくはゲート入力となる。つまり、Ｐ
とＮの関係、ＶＤＤとＧＮＤ側の電位関係を逆にしたケ
ースとなり、容易に構成できる。ただし、実際の製品回
路構成を考えた場合、ＮＭＯＳのほうが高い効果が期待
できる。ＮＭＯＳは移動度がＰＭＯＳの約２倍あり、原
理的に単位ゲートは場当たりの電流能力が有利である。
したがって、信号を受けるトランジスタ及び駆動バッフ
ァをＮＭＯＳで構成し、論理回路内部の負荷素子として
ＰＭＯＳを用いるほうが理にかなっている。
ライブ、出力部をＮＭＯＳ-ＮＭＯＳ構成（以下、「Ｎ
Ｎ構成」と略記。）とし、かつ、その出力をフィードバ
ックしてＰＭＯＳ負荷のインピーダンスをアクティブに
変化させる構造とした例について説明したが、入力部の
ソースドライブ、出力部をＰＭＯＳ-ＰＭＯＳ構成（以
下、「ＰＰ構成」と略記。）とし、かつ、その出力をフ
ィードバックしてＮＭＯＳ負荷のインピーダンスをアク
ティブに変化させる構造としても、原理上可能であるこ
とは明らかである。その場合は、信号受ける論理側もＰ
ＭＯＳのソースもしくはゲート入力となる。つまり、Ｐ
とＮの関係、ＶＤＤとＧＮＤ側の電位関係を逆にしたケ
ースとなり、容易に構成できる。ただし、実際の製品回
路構成を考えた場合、ＮＭＯＳのほうが高い効果が期待
できる。ＮＭＯＳは移動度がＰＭＯＳの約２倍あり、原
理的に単位ゲートは場当たりの電流能力が有利である。
したがって、信号を受けるトランジスタ及び駆動バッフ
ァをＮＭＯＳで構成し、論理回路内部の負荷素子として
ＰＭＯＳを用いるほうが理にかなっている。
【００４６】＜本発明の特徴＞以上本発明に係る実施
例，他の実施例１〜９を説明したが、以下にその特徴と
する点をかかげる。 ・論理入力段をＮチャネルＦＥＴ（Ｎ２，Ｎ３）の縦積
構成とし、その最上段のＮchＦＥＴ（Ｎ２）のドレイン
と電源ラインとの間にＰchＦＥＴ（Ｐ２）をアクティブ
負荷として接続し、その最下段のＮchＦＥＴ（ん３）の
ソースには論理入力信号の内の１つの入力（Ｃ１）を接
続し、出力段もＮチャネルＦＥＴのインバータ（ＩＮＶ
３，ＩＮＶ４）で構成し、その出力を前記のアクティブ
負荷ＰチャネルＦＥＴ（Ｐ２）のゲートにフィードバッ
クするように基本論理回路を構成した（図２）。 ・また、その基本論理回路構成について、最下段のソー
ス入力に前段の論理回路出力を次々に接続する構成とし
た（図３）。 ・論理段をＮchＦＥＴのみで構成したこと。 ・最下段のＮchＦＥＴのソースに論理入力信号の１つを
接続するようにしたこと。 ・ソース入力に前段の論理出力を次次と接続するように
構成すること。
例，他の実施例１〜９を説明したが、以下にその特徴と
する点をかかげる。 ・論理入力段をＮチャネルＦＥＴ（Ｎ２，Ｎ３）の縦積
構成とし、その最上段のＮchＦＥＴ（Ｎ２）のドレイン
と電源ラインとの間にＰchＦＥＴ（Ｐ２）をアクティブ
負荷として接続し、その最下段のＮchＦＥＴ（ん３）の
ソースには論理入力信号の内の１つの入力（Ｃ１）を接
続し、出力段もＮチャネルＦＥＴのインバータ（ＩＮＶ
３，ＩＮＶ４）で構成し、その出力を前記のアクティブ
負荷ＰチャネルＦＥＴ（Ｐ２）のゲートにフィードバッ
クするように基本論理回路を構成した（図２）。 ・また、その基本論理回路構成について、最下段のソー
ス入力に前段の論理回路出力を次々に接続する構成とし
た（図３）。 ・論理段をＮchＦＥＴのみで構成したこと。 ・最下段のＮchＦＥＴのソースに論理入力信号の１つを
接続するようにしたこと。 ・ソース入力に前段の論理出力を次次と接続するように
構成すること。
【００４７】
【発明の効果】上記、＜実施例の構成及び動作＞の項で
述べた様に、サブデコーダのゲート入力部の〔Ｈ〕レベ
ルを低振幅化（ＶＣＣ−Ｖｔ）することで、メインデコ
ーダ部出力部の〔Ｈ〕のレベルをＶＣＣ−２Ｖｔと他の
実施例に比べ、更に低振幅かする事が可能となり、更な
る高速化と低消費電力化を享受できる。以下に、本発明
に係る論理回路の特徴点を列挙する。 ・出力部にＮＮ構成を適用し、出力を低振幅化したデコ
ーダ回路。 ・前記デコーダ回路の入力部にソースドライブを適用
し、入出力を低振幅化したデコーダ回路。 ・前記デコーダ回路の入力部にゲート入力を適用し、入
力がフル振幅で出力を低振幅化したデコーダ回路。 ・前記デコーダ回路の出力の高速化のため、その出力に
より制御されるPMOS負荷の構造を有する。 ・前記デコーダ回路のデコーダ回路内部のインバータ出
力を利用し選択時の貫通電流を低減したデコーダ回路。 ・前記デコーダ回路の出力の高速化のため、デコーダ回
路内部のインバータ出力により制御されるＰＭＯＳ負荷
の構造を有する。 ・前記デコーダ回路の選択時の貫通電流低減のため、そ
のデコーダ出力により制御されるPMOS負荷の構造を有す
る。 ・前記デコーダ回路の出力の高速化のため、その出力及
びデコーダ内部信号により制御されるＮＮ構成のドライ
バーを有し、その出力で制御するPMOS負荷の構造を有す
る。 ・前記デコーダ回路に関し、デコーダ回路内部のインバ
ータ出力を通常ＯＮのＮＭＯＳを介して、その出力によ
り制御されるＰＭＯＳ負荷の構造を有する。 ・多段化が可能。
述べた様に、サブデコーダのゲート入力部の〔Ｈ〕レベ
ルを低振幅化（ＶＣＣ−Ｖｔ）することで、メインデコ
ーダ部出力部の〔Ｈ〕のレベルをＶＣＣ−２Ｖｔと他の
実施例に比べ、更に低振幅かする事が可能となり、更な
る高速化と低消費電力化を享受できる。以下に、本発明
に係る論理回路の特徴点を列挙する。 ・出力部にＮＮ構成を適用し、出力を低振幅化したデコ
ーダ回路。 ・前記デコーダ回路の入力部にソースドライブを適用
し、入出力を低振幅化したデコーダ回路。 ・前記デコーダ回路の入力部にゲート入力を適用し、入
力がフル振幅で出力を低振幅化したデコーダ回路。 ・前記デコーダ回路の出力の高速化のため、その出力に
より制御されるPMOS負荷の構造を有する。 ・前記デコーダ回路のデコーダ回路内部のインバータ出
力を利用し選択時の貫通電流を低減したデコーダ回路。 ・前記デコーダ回路の出力の高速化のため、デコーダ回
路内部のインバータ出力により制御されるＰＭＯＳ負荷
の構造を有する。 ・前記デコーダ回路の選択時の貫通電流低減のため、そ
のデコーダ出力により制御されるPMOS負荷の構造を有す
る。 ・前記デコーダ回路の出力の高速化のため、その出力及
びデコーダ内部信号により制御されるＮＮ構成のドライ
バーを有し、その出力で制御するPMOS負荷の構造を有す
る。 ・前記デコーダ回路に関し、デコーダ回路内部のインバ
ータ出力を通常ＯＮのＮＭＯＳを介して、その出力によ
り制御されるＰＭＯＳ負荷の構造を有する。 ・多段化が可能。
【図１】メインワードデコーダ部とサブワードデコーダ
部とからなるデコーダ回路の構成図。
部とからなるデコーダ回路の構成図。
【図２】メインワードデコーダ部を構成する論理回路の
本発明の実施例の構成図。
本発明の実施例の構成図。
【図３】論理回路を縦続接続した本発明の他の実施例１
の構成図。
の構成図。
【図４】論理回路の動作図。
【図５】本発明の実施例２の構成図。
【図６】本発明の実施例３の構成図。
【図７】本発明の実施例４の構成図。
【図８】本発明の実施例５の構成図。
【図９】本発明の実施例６の構成図。
【図１０】本発明の実施例７の構成図。
【図１１】本発明の実施例８の構成図。
【図１２】本発明の実施例９の構成図。
【図１３】論理回路の従来例１の構成図。
【図１４】論理回路の従来例２の構成図。
【図１５】論理回路の従来例３の構成図。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J042 BA19 CA09 DA02 DA03 DA06 5J056 AA03 BB02 BB17 BB51 BB57 DD28 EE03 EE07 EE11 FF10 GG09 GG14 KK01
Claims (14)
- 【請求項１】 一方の極性のＭＯＳーＦＥＴの縦積構成
されてなり、複数の論理入力を備えた論理入力段と、 一方の極性のＭＯＳーＦＥＴの縦積構成された論理出力
段と、 前記論理入力段の最上段のＦＥＴのドレインと電源ライ
ンとの間に接続された他方の極性のＭＯＳーＦＥＴで構
成されたのアクティブ負荷と、 前記論理入力段の最上段のＦＥＴのドレインと前記論理
出力段の最上段のＦＥＴのゲートとの間に接続された直
列接続の一方の極性のＭＯＳーＦＥＴで構成されたイン
バータと、 前記各インバータの接続点と前記論理出力段の最下段の
ＦＥＴのゲートとの間の接続構成と、 前記論理出力段と前記アクティブ負荷である他方の極性
のＭＯＳーＦＥＴのゲートとの間のフィードバック接続
構成と、からなり、 前記論理入力段の最下段のＦＥＴのソースに論理入力信
号の内の１つの入力(C1)を接続したことを特徴とする論
理回路。 - 【請求項２】 前記論理入力段の最下段のＦＥＴに、さ
らに、一方の極性のＭＯＳーＦＥＴを縦積構成し、この
一方の極性のＭＯＳーＦＥＴのゲートに前記論理入力信
号の内の１つの入力を接続した、ことを特徴とする請求
項１記載の論理回路。 - 【請求項３】 前記他方の極性のＭＯＳーＦＥＴで構成
されたアクティブ負荷と並列にゲートが基準電源に接続
された他方の極性のＭＯＳーＦＥＴを接続した、ことを
特徴とする請求項１記載の論理回路。 - 【請求項４】 前記論理出力段と前記アクティブ負荷で
ある他方の極性のＭＯＳーＦＥＴのゲートとの間のフィ
ードバック接続構成中に、ゲートが電源ラインに接続さ
れた一方の極性のＭＯＳーＦＥＴを接続した、ことを特
徴とする請求項１記載の論理回路。 - 【請求項５】 一方の極性のＭＯＳーＦＥＴの縦積構成
されてなり、複数の論理入力を備えた論理入力段と、 一方の極性のＭＯＳーＦＥＴの縦積構成された論理出力
段と、 前記論理入力段の最上段のＦＥＴのドレインと電源ライ
ンとの間に接続された他方の極性のＭＯＳーＦＥＴで構
成されたのアクティブ負荷と、 前記論理入力段の最上段のＦＥＴのドレインと前記論理
出力段の最上段のＦＥＴのゲートとの間に接続された一
方の極性のＭＯＳーＦＥＴで構成された第１のインバー
タと、 前記第１のインバータの出力側と前記論理出力段の最下
段のＦＥＴのゲートとの間の接続された一方の極性のＭ
ＯＳーＦＥＴで構成された第２のインバータと、 前記第２のインバータの出力側と前記アクティブ負荷で
ある他方の極性のＭＯＳーＦＥＴのゲートとの間接続さ
れたＦＥＴからなるフィードバック接続構成と、からな
り、 前記論理入力段の最下段のＦＥＴのソースに論理入力信
号の内の１つの入力を接続したことを特徴とする論理回
路。 - 【請求項６】 一方の極性のＭＯＳーＦＥＴの縦積構成
されてなり、複数の論理入力を備えた論理入力段と、 一方の極性のＭＯＳーＦＥＴの縦積構成された論理出力
段と、 前記論理入力段の最上段のＦＥＴのドレインと電源ライ
ンとの間に接続された他方の極性のＭＯＳーＦＥＴで構
成されたのアクティブ負荷と、 前記論理入力段の最上段のＦＥＴのドレインと前記論理
出力段の最上段のＦＥＴのゲートとの間に接続された一
方の極性のＭＯＳーＦＥＴで構成された単一のインバー
タと、 前記インバータの出力側と前記論理出力段の最上段のＦ
ＥＴのゲートとの間の接続構成と、前記論理入力段の最
上段のＦＥＴのドレインと前記論理出力段の最下段のＦ
ＥＴ(N32)のゲートとの間の接続構成と、 前記論理出力段の出力端と前記アクティブ負荷である他
方の極性のＭＯＳーＦＥＴのゲートとの間のフィードバ
ック接続構成と、からなり、 前記論理入力段の最下段のＦＥＴのソースに論理入力信
号の内の１つの入力を接続したことを特徴とする論理回
路。 - 【請求項７】 前記論理出力段と前記アクティブ負荷で
ある他方の極性のＭＯＳーＦＥＴのゲートとの間のフィ
ードバック接続構成中に、挿入された一方の極性のＭＯ
ＳーＦＥＴの縦積構成されたドライバであって、そのド
ライバは、 前記ドライバの最上段のＦＥＴのゲートは前記論理入力
段の最上段のＦＥＴのドレインに接続され、 前記ドライバの最下段のＦＥＴのゲートは前記論理出力
段の出力側に接続され、 前記ドライバの出力側は、前記前記アクティブ負荷であ
る他方の極性のＭＯＳーＦＥＴのゲートに接続されてい
る、ことを特徴とする請求項６記載の論理回路。 - 【請求項８】 前記ドライバの最上段のＦＥＴのゲート
と前記論理入力段の最上段のＦＥＴのドレインとの接続
構成中に抵抗が挿入されている、ことを特徴とする請求
項７記載の論理回路。 - 【請求項９】 一方の極性のＭＯＳーＦＥＴの縦積構成
され、複数の論理入力を備えた論理入力段と、一方の極
性のＭＯＳーＦＥＴの縦積構成された論理出力段と、前
記論理入力段の最上段のＦＥＴのドレインと電源ライン
との間に接続された他方の極性のＭＯＳーＦＥＴで構成
されたのアクティブ負荷と、 前記論理入力段の最上段のＦＥＴのドレインと前記論理
出力段の最上段のＦＥＴのゲートとの間の接続構成と、 前記論理入力段の最上段のＦＥＴのドレインと前記論理
出力段の最下段のＦＥＴのゲートとの間に接続された一
方の極性のＭＯＳーＦＥＴで構成された単一のインバー
タと、 前記論理出力段と前記アクティブ負荷である他方の極性
のＭＯＳーＦＥＴのゲートとの間のフィードバック接続
構成と、 前記論理出力段の出力端に接続された一方の極性のＭＯ
ＳーＦＥＴの縦積構成された第２の論理出力段を構成
し、前記論理出力段の出力端と第２の論理出力段の最上
段のＦＥＴのゲートとの間の接続構成と、 前記インバータの出力側と第２の論理出力段の最下段の
ＦＥＴのゲートとの間の接続構成と、からなり、 前記論理入力段の最下段のＦＥＴのソースに論理入力信
号の内の１つの入力を接続したことを特徴とする論理回
路。 - 【請求項１０】 前記一方の極性のＭＯＳーＦＥＴはＮ
ＭＯＳ−ＦＥＴであり、前記他方の極性のＭＯＳーＦＥ
ＴはＰＭＯＳ−ＦＥＴである、ことを特徴とする請求項
１〜９のいずれかに記載の論理回路。 - 【請求項１１】 前記一方の極性のＭＯＳーＦＥＴはＰ
ＭＯＳ−ＦＥＴであり、前記他方の極性のＭＯＳーＦＥ
ＴはＮＭＯＳ−ＦＥＴである、ことを特徴とする請求項
１〜９のいずれかに記載の論理回路。 - 【請求項１２】 請求項１〜９のいずれかに記載の論理
回路を複数個縦続接続した、ことを特徴とする請求項１
〜９のいずれかに記載の論理回路。 - 【請求項１３】 前記縦続接続された論理回路のうち、
後段の論理回路の論理入力段の最下段のＦＥＴのソース
入力に、前段の論理回路の論理出力段を次々と接続する
ことにより多段構成とした、ことを特徴とする請求項１
０記載の論理回路。 - 【請求項１４】 請求項１〜１１のいずれかに記載の論
理回路の論理出力段の出力側にインバータを接続した、
ことを特徴とする請求項１〜１１のいずれかに記載の論
理回路
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
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|---|---|---|---|---|
| JP2011008902A (ja) * | 2009-05-27 | 2011-01-13 | Renesas Electronics Corp | ワード線選択回路、ロウデコーダ |
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|---|---|---|---|---|
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2001
- 2001-02-06 TW TW090102469A patent/TW486870B/zh not_active IP Right Cessation
- 2001-02-20 US US09/789,136 patent/US6424176B2/en not_active Expired - Fee Related
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011008902A (ja) * | 2009-05-27 | 2011-01-13 | Renesas Electronics Corp | ワード線選択回路、ロウデコーダ |
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